DE4025474A1

DE4025474A1 - Electronic multiplier circuit using parallel addition - has reset control block assigned to flip=flop

Info

Publication number: DE4025474A1
Application number: DE19904025474
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-06-05
Filing date: 1990-08-10
Publication date: 1992-02-27

Abstract

An electronic multiplier circuit produces intermediate results by n-times parallel addition of the multiplicands and then forms the final result. Each intermediate result is shifted w.r.t. the multiplicands when necessary. The control stage contains a folk circuit (40) and only one potential storage flip-flop (27) which stores the output potential of another stage (8). The flip-flop has a reset drive block (70) consisting of the negation circuit (36) and the AND circuit (31) or similar components. USE/ADVANTAGE - Developed to reduce number of potential storage flip-flops from two to one and to use a different conductor architecture and quad pulse circuit.

Description

Gegenstand der Erfindung ist die Anordnung eines anderen Steuerwerks bei der Multiplizierschaltung nach P 40 18 431.5, deren Steuerwerk zwei Potential-Speicher-Flip- Flops aufweist. Bei der vorliegenden Multiplizierschaltung hat das Steuerwerk somit nur ein Potential-Speicher-Flip- Flop und eine andere Leitungs-Struktur. Als Impuls-Schaltung kommt auch eine Vierer-Umlauf-Impuls-Schaltung zur Verwendung. Auch diese Multiplizierschaltung ist so ausgebildet, daß die Dezimalziffern 5211-codiert verarbeitet werden und daß die Ergebniszahl auch in diesem 5211-Code anfällt.The invention relates to the arrangement of another Control unit in the multiplier circuit according to P 40 18 431.5, whose control unit two potential memory flip Has flops. In the present multiplier circuit the control unit has only one potential memory flip Flop and another line structure. As a pulse circuit there is also a four-round pulse circuit Use. This multiplier circuit is also designed that the decimal digits are processed 5211-encoded and that the result number is also in this 5211 code arises.

Diese elektronische Multiplizierschaltung ist ohne Steuerwerk 4a und ohne Schieberegister 6 in Fig. 1 dargestellt. In Fig. 2 ist eine Tetraden-Addierschaltung 1 dargestellt. In Fig. 3a und 3b ist das Steuerwerk 4a dargestellt. In Fig. 4 ist die Schaltung 12 dargestellt. In Fig. 5 ist die Schaltung 7 dargestellt. In Fig. 7 sind nochmals die Schaltungen 7 bis 9 dargestellt. In Fig. 8 ist der Impuls- Zähler 9 dargestellt. In Fig. 9 ist ein Teil-Stück des Ergebnis- Schieberegisters 3 dargestellt. In Fig. 10 ist ein Teil-Stück des Schieberegisters 6 dargestellt, das die rechts-seitige Verlängerung des Ergebnis-Schieberegisters 3 bildet. In Fig. 11 ist der Impuls-Zähler 13 dargestellt. In Fig. 12 ist der Impuls-Zähler 14 dargestellt. In Fig. 13 und 14 ist das Steuerwerk 4b dargestellt.This electronic multiplier circuit is shown without control unit 4 a and without shift register 6 in FIG. 1. A tetrad adding circuit 1 is shown in FIG . In Fig. 3a and 3b, the control unit 4 is shown a. The circuit 12 is shown in FIG. 4. The circuit 7 is shown in FIG. 5. In Fig. 7 the circuits 7 to 9 are shown again. In Fig. 8 the pulse counter 9 is shown. In Fig. 9 is a part-piece is shown of the result shift register 3. FIG. 10 shows a part of the shift register 6 which forms the right-hand extension of the result shift register 3 . In Fig. 11, the pulse counter 13 is shown. The pulse counter 14 is shown in FIG . In Figs. 13 and 14, the control unit 4 is shown in b.

Die Multiplizierschaltung Type A besteht nach Fig. 1 aus 6 Testraden-Addierschaltungen 1 und dem Multiplikanden- Schieberegister 2 und dem Ergebnis-Schieberegister 3 und dem Steuerwerk 4a, das zusammen mit dem Multiplikator- Schieberegister 5 dargestellt ist. An weiteren Teilen besteht diese Multiplizierschaltung aus dem Schieberegister 6, das als rechts-seitige Verlängerung des Ergebnis- Schieberegisters 3 angeordnet ist.According to FIG. 1, the multiplier circuit type A consists of 6 test wheel adding circuits 1 and the multiplicand shift register 2 and the result shift register 3 and the control unit 4 a, which is shown together with the multiplier shift register 5 . In other parts, this multiplier circuit consists of the shift register 6 , which is arranged as a right-hand extension of the result shift register 3 .

Eine Tetraden-Addierschaltung 1 (Fig. 2) besteht aus 2 Negier-Schaltungen 11 und 4 Und-Schaltungen 12 mit je 2 Eingängen und 2 Oder-Schaltungen13 mit je 2 Eingängen und der Oder-Schaltung 14 mit 2 Eingängen und 5 Und-Schaltungen 15 mit je 2 Eingängen und 5 Oder-Schaltungen 16 mit je 2 Eingängen und 7 Und-Schaltungen 17 mit je 2 Eingängen und der Oder-Schaltung 18 mit 2 Eingängen und der Negier- Schaltung 19 und der Oder-Schaltung 20 mit 2 Eingängen und 2 Oder-Schaltungen 21 mit je 3 Eingängen und zwei dualen Voll-Addierern 22 und 23 und den zugehörigen Leitungen. Die Eingänge A und B und die Ausgänge C sind mit den zugehörigen Zahlenwerten 5 2 1 1 gekennzeichnet. Der Übertrag- Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y.A tetrad adding circuit 1 ( FIG. 2) consists of 2 negation circuits 11 and 4 AND circuits 12 , each with 2 inputs and 2 OR circuits 13 , each with 2 inputs, and the OR circuit 14 with 2 inputs and 5 AND- Circuits 15 with 2 inputs each and 5 OR circuits 16 with 2 inputs each and 7 AND circuits 17 with 2 inputs each and the OR circuit 18 with 2 inputs and the negation circuit 19 and the OR circuit 20 with 2 inputs and 2 OR circuits 21 each with 3 inputs and two dual full adders 22 and 23 and the associated lines. Inputs A and B and outputs C are marked with the corresponding numerical values 5 2 1 1. The carry input has the designation x. The carry output is called y.

Von dem Ergebnis-Schieberegister 3 ist ein Teilstück mit 4 Teil-Schaltungen in Fig. 9 dargestellt. Dieses Ergebnis- Schieberegister 3 hat Parallel-Eingabe und Rechts-Verschiebung (pro Takt 4 bit). Eine Teil-Schaltung besteht aus einem Doppel-Flip-Flop 40 und 2 Und-Schaltungen 41 mit je 2 Eingängen und der Und-Schaltung 42 mit je 2 Eingängen und 2 weiteren Und-Schaltungen 43 mit je 2 Eingängen und 2 Oder-Schaltungen 44 mit je 2 Eingängen und 2 Negier-Schaltungen 45. Der Takt-Eingang hat die Bezeichnung t. Die Voransteuerleitung für Parallel-Eingabe hat die Bezeichnung b. Die Vor-Ansteuerleitung für Verschiebung (Rechts-Verschiebung) hat die Bezeichnung a.A section of the result shift register 3 with 4 sub-circuits is shown in FIG. 9. This result shift register 3 has parallel input and right shift (4 bits per cycle). A partial circuit consists of a double flip-flop 40 and 2 AND circuits 41 with 2 inputs each and the AND circuit 42 with 2 inputs each and 2 further AND circuits 43 each with 2 inputs and 2 OR circuits 44 with 2 inputs and 2 negation circuits 45 . The clock input has the designation t. The pre-control line for parallel input has the designation b. The pre-control line for shift (right shift) has the designation a.

Von dem in Fig. 1 nicht dargestellten Schieberegister 6, das die rechts-seitige Verlängerung des Ergebnis-Schieberegisters 3 bildet, ist ein Teilstück mit 4 Teil-Schaltungen in Fig. 10 dargestellt. Eine Teilschaltung dieses Schieberegisters 6 besteht aus einem Doppel-Flip-Flop 40 und 2 Und-Schaltungen 42 mit je 2 Eingängen und 2 Negier- Schaltungen 43. Dieses Schieberegister 6 hat keine Parallel- Eingabe, sondern nur serielle Eingabe und nur Rechts- Verschiebung um 4 bit pro Takt.A portion of the shift register 6 , not shown in FIG. 1, which forms the right-hand extension of the result shift register 3 , is shown in FIG. 10 with 4 sub-circuits. A partial circuit of this shift register 6 consists of a double flip-flop 40 and 2 AND circuits 42 , each with 2 inputs and 2 negation circuits 43 . This shift register 6 has no parallel input, but only serial input and only right shift by 4 bits per cycle.

Von dem Multiplikanden-Schieberegister 2 ist kein Teilstück dargestellt. Dieses Schieberegister 2 hat Links-Verschiebung oder Rechts-Veschiebung und im Normalfall auch eine Verschiebung um 4 bit pro Takt und ausnahmsweise nur eine Verschiebung um 1 bit pro Takt.No section of the multiplicand shift register 2 is shown. This shift register 2 has a left shift or a right shift and normally also a shift by 4 bits per cycle and exceptionally only a shift by 1 bit per cycle.

Das Steuerwerk 4a (Fig. 3a und 3b) besteht ohne Multiplikator- Schieberegister 5 aus der Umcodierschaltung 7 und der Schaltung 8 und dem Impuls-Zähler 9 und der Impuls- Schaltung 11 und der Schaltung 12, welche die Abschaltung bewirkt, wenn der Multiplikations-Vorgang zu Ende ist. Die Schaltung 12 besteht aus den Impuls-Zählern 13 und 14 und 8 Und-Schaltungen 15 mit je 2 Eingängen und der Oder- Schaltung 16 mit 8 Eingängen, sofern sie nur 8 Und-Schaltungen 15 hat. An weiteren Teilen besteht dieses Steuerwerk 4a aus den Und-Schaltungen 21 bis 24 mit je 2 Eingängen und der Negier-Schaltung 26 und dem einfachen Flip-Flop 27 und der Start-Schaltung 30 und der Und- Schaltung 31 und der Oder-Schaltung 35 und der Negier- Schaltung 36 und den zugehörigen Leitungen. Der Eingang R ist der Gesamt-Rückstell-Eingang. Der Eingang T ist der Eingang für die Takt-Frequenz. Der Eingang S ist der Start-Impuls-Eingang. Über den Eingang w wird der Impuls- Zähler 13 mit der Anzahl der Multiplikatorziffern programmiert. Vom Ausgang A wird die Parallel-Eingabe der jeweiligen Zwischen-Ergebniszahl in das Ergebnis-Schieberegister 3 Takt-angesteuert. Somit werden vom Ausgang A die Leitungen t und b des Ergebnis-Schieberegisters 3 Takt-angesteuert. Vom Ausgang B wird das Ergebnis-Schieberegister 3 Verschiebetakt-angesteuert. Somit werden vom Ausgang B die Leitungen t und a Takt-angesteuert, wobei das Schieberegister 6 nur über seine Leitung t Takt-angesteuert wird. The control unit 4 a ( Fig. 3a and 3b) consists of a multiplier shift register 5 from the recoding circuit 7 and the circuit 8 and the pulse counter 9 and the pulse circuit 11 and the circuit 12 , which causes the shutdown when the multiplication - The process is over. The circuit 12 consists of the pulse counters 13 and 14 and 8 AND circuits 15 with 2 inputs each and the OR circuit 16 with 8 inputs, provided that it has only 8 AND circuits 15 . In other parts, this control unit 4 a consists of the AND circuits 21 to 24 , each with 2 inputs and the negation circuit 26 and the simple flip-flop 27 and the start circuit 30 and the AND circuit 31 and the OR circuit 35 and the negation circuit 36 and the associated lines. The R input is the total reset input. The input T is the input for the clock frequency. Input S is the start pulse input. The pulse counter 13 is programmed with the number of multiplier digits via input w. From output A, the parallel input of the respective intermediate result number into the result shift register is triggered 3- stroke. Lines A and B of the result shift register 3 are thus clock-driven from output A. The result shift register 3 is driven by shift B from output B. Thus, the lines t and a are clock-controlled from the output B, the shift register 6 being clock-controlled only via its line t.

Die Umcodierschaltung 7, welche in Fig. 5 dargestellt ist, und die anliegende Dezimalziffer vom 5211-Code in den Zähl-Code umcodiert, besteht aus 5 Und-Schaltungen 1 mit je 2 Eingängen und 5 Oder-Schaltungen 2 mit je 2 Eingängen und den zugehörigen Leitungen. Die Eingänge sind mit den Ziffern 5 2 1 1 gekennzeichnet. Die Ausgänge sind mit den Ziffern 1 bis 9 gekennzeichnet.The recoding circuit 7 , which is shown in Fig. 5, and the adjacent decimal digit from 5211 code into the counting code, consists of 5 AND circuits 1 with 2 inputs each and 5 OR circuits 2 with 2 inputs each and the associated lines. The inputs are marked with the numbers 5 2 1 1. The outputs are marked with the numbers 1 to 9.

Die Schaltung 8 (Fig. 7) besteht aus 9 Und-Schaltungen 41 mit je 2 Eingängen und der Oder-Schaltung 42 mit 9 Eingängen und der Negier-Schaltung 43 und den zugehörigen Leitungen.The circuit 8 ( FIG. 7) consists of 9 AND circuits 41 with 2 inputs each and the OR circuit 42 with 9 inputs and the negation circuit 43 and the associated lines.

Der Impuls-Zähler 9 (Fig. 8) besteht aus 10 einfachen Flip-Flops 1 bis 10 und 9 Und-Schaltungen 11 mit je 2 Eingängen und 9 Und-Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 5 Eingängen und 3 Oder- Schaltungen 14 mit je 2 Eingängen und dem weiteren einfachen Flip-Flop 15 und 4 Und-Schaltungen 16 mit je 2 Eingängen und 2 Negier-Schaltungen 17 und den zugehörigen Leitungen. Der Eingang a ist der Zähl-Impuls-Eingang. Der Eingang r1 ist der Rückstell-Eingang auf den Zählerstand 0. Der Eingang r2 ist der Rückstell-Eingang auf den Zählerstand 1. Die Ausgänge sind mit den Ziffern 1 bis 9 gekennzeichnet.The pulse counter 9 ( Fig. 8) consists of 10 simple flip-flops 1 to 10 and 9 AND circuits 11 with 2 inputs each and 9 AND circuits 12 with 2 inputs each and the OR circuit 13 with 5 inputs and 3 OR circuits 14 each with 2 inputs and the further simple flip-flop 15 and 4 AND circuits 16 each with 2 inputs and 2 negation circuits 17 and the associated lines. Input a is the count pulse input. Input r 1 is the reset input to counter reading 0. Input r 2 is the reset input to counter reading 1. The outputs are marked with the numbers 1 to 9.

Die Impuls-Schaltung 11 (Fig. 6 besteht aus 2 Doppel- Flip-Flops 21 und 22 (4 einfachen Flip-Flops 1 bis 4) und 4 Und-Schaltungen 5 mit je 2 Eingängen und 4 Und-Schaltungen 6 mit je 2 Eingängen und 4 Und-Schaltungen 7 mit je 2 Eingängen und 4 Und-Schaltungen 8 mit je 2 Eingängen und einer Und-Schaltung 9 mit 2 Eingängen und 2 Oder- Schaltungen 10 mit je 2 Eingängen und 2 Negier-Schaltungen 11 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung f. Der Rückstell-Eingang hat die Bezeichnung r. Beim ersten Zyklus-Impuls ht der Ausgang a H-Potential. Beim zweiten Zyklus-Impuls hat der Ausgang b H- Potential. Beim dritten Zyklus-Impuls hat der Ausgang c H- Potential. Beim vierten Zyklus-Impuls hat der Ausgang d H- Potential. Diese Impuls-Schaltung ist somit eine Vierer- Umlauf-Impuls-Schaltung.The pulse circuit 11 ( FIG. 6 consists of 2 double flip-flops 21 and 22 (4 simple flip-flops 1 to 4 ) and 4 AND circuits 5 with 2 inputs each and 4 AND circuits 6 with 2 inputs each and 4 AND circuits 7 with 2 inputs each and 4 AND circuits 8 with 2 inputs each and an AND circuit 9 with 2 inputs and 2 OR circuits 10 each with 2 inputs and 2 negation circuits 11 and the associated lines. The pulse input has the designation f. The reset input has the designation r. With the first cycle pulse ht the output a has H potential. With the second cycle pulse the output b has H potential. With the third cycle pulse it has the output c H-potential. With the fourth cycle pulse the output d has H-potential. This pulse circuit is therefore a four-cycle pulse circuit.

Die Wirkungsweise dieser Multiplizierschaltung mit Steuerwerk 4a (Fig. 3a und 3b) ergibt sich wie folgt: Der Multiplikand wird 5 2 1 1-codiert von rechts nach links in das Schieberegister 2 eingetaktet und der Multiplikator ebenfalls 5 2 1 1-codiert in das Schieberegister 5, womit sich der Stellenwert 10° des Multiplikanden im Abschnitt q des Schieberegisters 2 befindet und der Stellenwert 10° des Multiplikators in der Zeile p des Schieberegisters 5 befindet. Dann wird der Eignang R mit einem H-Impuls angesteuert und damit das Steuerwerk in seine Grund-Stellung gebracht. Über den Eingang w wird dann die Anzahl der Multiplikatorziffern in den Impuls-Zähler 13 der Schaltung 12 eingetaktet, der seinen Zählerstand im Zähl-Code speichert. Dann wird an den Eingang T die Takt-Frequenz angelegt und dann der Eingang S der Start-Schaltung 30 mit einem H-Impuls angesteuert und damit der Multiplikations- Ablauf ausgelöst, weil hierbei die Und-Schaltung 24 schon vor-angesteuert ist. Falls die erste Ziffer des Multiplikators die Ziffer 3 ist, wird der Multiplikand einmal zur Zahl 0 (Null) addiert und zweimal zur vorherigen Zahl addiert. Hierbei wird somit das Schieberegister 3 dreimal mit einem Parallel-Eingabetakt angesteuert, wobei im Schieberegister 3 die Leitungen t und b Takt-angesteuert werden. Beim Verschiebetakt werden die Leitungen t und a des Schieberegisters 3 Takt-angesteuert und das Schieberegister 5 Takt-angesteuert.The operation of this multiplier circuit with control unit 4 a ( Fig. 3a and 3b) results as follows: The multiplicand is 5 2 1 1 coded clocked from right to left in the shift register 2 and the multiplier also 5 2 1 1 coded in Shift register 5 , with which the position value 10 ° of the multiplicand is located in section q of shift register 2 and the position value 10 ° of the multiplier is located in line p of shift register 5 . Then the event R is controlled with an H pulse and the control unit is thus brought into its basic position. Via the input w, the number of multiplier digits is then clocked into the pulse counter 13 of the circuit 12 , which stores its counter reading in the counting code. Then the clock frequency is applied to the input T and then the input S of the start circuit 30 is driven with an H pulse and thus the multiplication sequence is triggered, because the AND circuit 24 is already pre-activated. If the first digit of the multiplier is 3, the multiplicand is added once to the number 0 (zero) and added twice to the previous number. Here, the shift register 3 is thus driven three times with a parallel input clock, the lines t and b being clock-controlled in the shift register 3 . In the shift cycle, the lines t and a of the shift register are 3- cycle driven and the shift register 5- cycle.

Falls dem Rückstell-Impuls die Nummer 1 gegeben wird, ergibt sich die Wirkungsweise im Fall A wie folgt: Beim ersten H-Impuls vom Ausgang b der Impuls-Schaltung 11 wird das Flip-Flop 27 rückgesetzt. Beim zweiten H-Impuls vom Ausgang c der Schaltung 11 wird der Impuls-Zähler 9 mit einem Aufwärts-Impuls angesteuert und bleibt der Ausgang e der Schaltung 8 auf L-Potential, weil die betreffende Multiplikatorziffer noch nicht aufgearbeitet ist und hat das Flip-Flop 27 auch nach diesem Impuls noch L-Potential an seinem Ausgang. Der dritte H-Impuls vom Ausgang d der Schaltung 11 verläuft wirkungslos, weil hierbei die Und- Schaltung 23 nicht vor-angesteuert ist. Beim vierten H-Impuls vom Ausgang a der Schaltung 11 ist die Und-Schaltung 22 vor-angesteuert und wird somit vom Ausgnag A eine Parallel- Addition durchgesteuert, indem vom Ausgang A die Leitungen t und b des Schieberegisters 3 mit einem H-Impuls angesteuert werden. Im Fall B ergibt sich die Wirkungsweise dieses Steuerwerks wie folgt: Beim ersten H- Impuls vom Ausgang b der Schaltung 11 wird auch das Flip- Flop 27 rückgesetzt. Beim zweiten H-Impuls vom Ausgang c der Schaltung 11 wird auch der Impuls-Zähler 9 mit einem Aufwärts-Impuls angesteuert; im Gegensatz zum Fall A wechselt hierbei der Ausgang e der Schaltung 8 von L-Potential auf H-Potential, weil die betreffende Multiplikatorziffer schon ganz aufgearbeitet ist. Damit hat das Flip- Flop 27 an seinem Ausgang H-Potential. Beim dritten H-Impuls vom Ausgang d der Schaltung 11 ist die Und-Schaltung 23 vor-angesteuert und wird somit der Impuls-Zähler 9 rückgesetzt, aber nicht auf den Zählerstand 1, sondern auf den Zählerstand 0 (Null), weil dieser Impuls-Zähler nur nach der Gesamt-Rückstellung den Zählerstand 1 aufweisen muß. Beim vierten H-Impuls vom Ausgang a der Schaltung 11 ist somit die Und-Schaltung 21 vor-angesteuert und wird somit vom Ausgang B das Schieberegister 3 mit einem Verschiebetakt angesteuert und das Schieberegister 5 mit einem Verschiebetakt angesteuert. Hierbei wird das Schieberegister 3 über seine Leitungen t und a Takt-angesteuert und auch das Schieberegister 6 Takt-angesteuert, das die Verlängerung des Schieberegisters 3 ist.If the reset pulse is given number 1, the mode of operation in case A is as follows: the flip-flop 27 is reset at the first H pulse from output b of the pulse circuit 11 . At the second H pulse from the output c of the circuit 11 , the pulse counter 9 is driven with an upward pulse and the output e of the circuit 8 remains at L potential, because the relevant multiplier number has not yet been processed and has the flip-flop 27 Even after this pulse, there is still L potential at its output. The third H pulse from the output d of the circuit 11 has no effect because the AND circuit 23 is not pre-activated. At the fourth H pulse from output a of circuit 11 , AND circuit 22 is pre-driven and output A controls a parallel addition by driving lines t and b of shift register 3 from output A with an H pulse will. In case B, the operation of this control unit is as follows: the flip-flop 27 is also reset on the first H pulse from the output b of the circuit 11 . With the second H pulse from output c of circuit 11 , pulse counter 9 is also driven with an upward pulse; in contrast to case A, the output e of the circuit 8 changes from L potential to H potential because the relevant multiplier number has already been completely worked up. The flip-flop 27 thus has H potential at its output. With the third H pulse from the output d of the circuit 11 , the AND circuit 23 is pre-activated and the pulse counter 9 is thus reset, but not to the counter reading 1, but to the counter reading 0 (zero) because this pulse Counter must only have counter reading 1 after total reset. With the fourth H pulse from output a of circuit 11 , AND circuit 21 is thus pre-driven and output B thus drives shift register 3 with a shift clock and shift register 5 with a shift clock. Here, the shift register 3 is clock-driven via its lines t and a and also the shift register 6 is clock-driven, which is the extension of the shift register 3 .

Wenn auf diese Weise alle Multiplikatorziffern verarbeitet sind, wechselt die Oder-Schaltung 16 der Schaltung 12 von H-Potential auf L-Potential. Damit ist die Und-Schaltung 24 nicht mehr vor-angesteuert und somit die Multiplikation zu Ende. Falls an Stelle der Schaltung 12 die Schaltung 12b zur Verwendung kommt, folgt dann noch der Endlauf, bei dem die Ergebniszahl ganz in das Schieberegister 6 hineingetaktet wird. Damit befindet sich der Stellenwert 10° der Ergebniszahl in demjenigen Abschnitt des Schieberegisters 6, dem der Stellenwert 10° zugeordnet ist. Mittels eines Serien-Parallel-Umsetzers wird die Ergebniszahl dann in einem Vierfach-Schieberegister gespeichert.When all the multiplier digits have been processed in this way, the OR circuit 16 of the circuit 12 changes from H potential to L potential. The AND circuit 24 is thus no longer pre-activated and the multiplication is thus ended. If the circuit 12 b is used instead of the circuit 12 , the final run then follows, in which the result number is clocked completely into the shift register 6 . The position value 10 ° of the result number is thus in that section of the shift register 6 to which the position value 10 ° is assigned. The result number is then stored in a fourfold shift register by means of a series-parallel converter.

Die Multiplizierschaltung Type A 2 ist an Stelle des Steuerwerks 4a mit dem Steuerwerk 4b versehen, welches in Fig. 13 und 14 dargestellt ist. Dieses Steuerwerk 4b ist zusätzlich mit einer Endlauf-Schaltung versehen. Somit wird mittels der Schaltung 12b am Schluß der Multiplikation die Ergebniszahl soweit in das Schieberegister 6 hineingetaktet, daß sich der Stellenwert 10° der Ergebniszahl immer an einer bestimmten Stelle des Schieberegisters 6 befindet. Somit ist die Ergebniszahl am Ende des Endlaufs soweit in das Schieberegister 6 hineingetaktet, daß sich der Stellenwert 10° der Ergebniszahl an derjenigen Stelle des Schieberegisters 6 befindet, welche für den Stellenwert 10° vorgesehen ist.The multiplier circuit Type A 2 is provided in place of the control unit 4 a with the control unit 4 b, which is shown in FIGS. 13 and 14. This control unit 4 b is additionally provided with a final run circuit. Thus, by means of the circuit 12 b at the end of the multiplication, the result number is clocked into the shift register 6 to such an extent that the place value 10 ° of the result number is always at a specific point in the shift register 6 . Thus, the result number at the end of the final run is clocked into the shift register 6 to such an extent that the place value 10 ° of the result number is at that position of the shift register 6 which is provided for the place value 10 °.

Dieses Steuerwerk 4b (Fig. 13 und 14) beteht ohne Multiplikator- Schieberegister 5 aus der Umcodierschaltung 7 und der Schaltung 8 und dem Impuls-Zähler 9 und der Impuls- Schaltung 11 und der Schaltung 12b, welche im Vergleich mit der Schaltung 12 mit zusätzlichen Teilen versehen ist. Somit besteht dieses Steuerwrk 4b an weiteren Teilen aus den Und-Schaltungen 21 bis 25 und 31 mit je 2 Eingängen und den Negier-Schaltungen 26 und 36 und 29 und den Oder- Schaltungen 32 bis 35 mit je 2 Eingängen und dem einfachen Flip-Flop 27 und der Start-Schaltung 30 und den zugehörigen Leitungen. Der Eingang R ist auch der Gesamt- Rückstell-Eingang. Der Eingang T ist auch der Eigang für die Takt-Frequenz. Der Eingang S ist auch der Start- Impuls-Eingang. Über den Eingang w wird auch der Impuls- Zähler 13 mit der Anzahl der Multiplikatorziffern programmiert. Vom Ausgang A wird auch die Parallel-Eingabe der jeweiligen Zwischen-Ergebniszahl in das Ergebnis-Schieberegister 3 Takt-angesteuert. Somit werden vom Ausgang A auch die Leitungen t und b des Ergebnis-Schieberegisters 3 Takt-angesteuert. Vom Ausgang B wird das Ergebnis-Schieberegister 3 Verschiebetakt-angesteuert und das Schieberegister 6 Verschiebetakt-angesteuert. Somit werden vom Ausgang B die Leitungen t und a Takt-angesteuert.This control unit 4 b (FIGS . 13 and 14) operates without a multiplier shift register 5 from the recoding circuit 7 and the circuit 8 and the pulse counter 9 and the pulse circuit 11 and the circuit 12 b, which in comparison with the circuit 12 is provided with additional parts. This control block 4 b thus consists of further parts of the AND circuits 21 to 25 and 31 with 2 inputs each and the Negier circuits 26 and 36 and 29 and the OR circuits 32 to 35 with 2 inputs each and the simple flip Flop 27 and the start circuit 30 and the associated lines. The R input is also the total reset input. The input T is also the input for the clock frequency. Input S is also the start pulse input. The pulse counter 13 is also programmed with the number of multiplier digits via the input w. The parallel input of the respective intermediate result number into the result shift register 3- cycle is also controlled from output A. Thus, the lines t and b of the result shift register 3 are clock-controlled from the output A. The result shift register 3 is driven by the output B and the shift register 6 is driven by the shift clock. Thus, the lines t and a are clock-controlled from the output B.

Die Multiplizierschaltungen Type B 1 und B 2 weisen im Vergleich mit den Multiplizierschaltungen Type A 1 und A 2 den Unterschied auf, daß der Impuls-Zähler 9 in sonstiger Weise zurückgestellt wird. Die Multiplizierschaltung Type B 1 ist mit dem Steuerwerk 4c versehen, welches in Fig. 15 und 3b dargestellt ist. Die Multiplizierschaltung Type B 2 ist mit dem Steuerwerk 4d versehen, welches in Fig. 16 und 14 dargestellt ist.The multiplier circuits Type B 1 and B 2 have the difference in comparison with the multiplier circuits Type A 1 and A 2 that the pulse counter 9 is reset in another way. The multiplier type B 1 is provided with the control unit 4 c, which is shown in Fig. 15 and 3b. The multiplier circuit Type B 2 is provided with the control unit 4 d, which is shown in FIGS. 16 and 14.

Das Steuerwerk 4c (Fig. 15 und 3b) besteht ohne Multiplikator- Schieberegister 5 aus der Umcodierschaltung 7 und der Schaltung 8 und dem Impuls-Zähler 9 und der Impuls- Schaltung 11 und der Schaltung 12, welche die Ab- Schaltung bewirkt, wenn der Multiplikations-Vorgang zu Ende ist. Die Schaltung 12 besteht aus den Impuls-Zählern 13 und 14 und 8 Und-Schaltungen 15 mit je 2 Eingängen und der Oder-Schaltung 16 mit 8 Eingängen, sofern sie nur 8 Und-Schaltungen 15 hat. An weiteren Teilen besteht dieses Steuerwerk 4c aus den Und-Schaltungen 21 bis 24 mit je 2 Eingängen und den Negier-Schaltungen 25 und 26 und der Oder-Schaltung 28 mit 2 Eingängen und dem einfachen Flip- Flop 27 und der Start-Schaltung 30 und den zugehörigen Leitungen. Der Eingang R ist auch der Gesamt-Rückstell- Eingang. Der Eingang T ist auch der Eingang für die Takt- Frequenz. Der Eingang S ist auch der Start-Impuls-Eingang. Über den Eingang w wird der Impuls-Zähler 13 auch mit der Anzahl der Multiplikatorziffern programmiert. Vom Ausgang A wird auch die Parallel-Eingabe in das Ergebnis-Schieberegister 3 Takt-angesteuert. Vom Ausgang B wird auch das Ergebnis-Schieberegister 3 Verschiebetakt-angesteuert.The control unit 4 c ( Fig. 15 and 3b) consists of a multiplier shift register 5 from the recoding circuit 7 and the circuit 8 and the pulse counter 9 and the pulse circuit 11 and the circuit 12 , which causes the shutdown when the multiplication process has ended. The circuit 12 consists of the pulse counters 13 and 14 and 8 AND circuits 15 with 2 inputs each and the OR circuit 16 with 8 inputs, provided that it has only 8 AND circuits 15 . In other parts, this control unit 4 c consists of the AND circuits 21 to 24 with 2 inputs each and the negation circuits 25 and 26 and the OR circuit 28 with 2 inputs and the simple flip-flop 27 and the start circuit 30 and the associated lines. Input R is also the total reset input. The input T is also the input for the clock frequency. Input S is also the start pulse input. The pulse counter 13 is also programmed with the number of multiplier digits via the input w. The parallel input into the result shift register 3 is also clocked from output A. The result shift register 3 is also driven by the output B shift clock.

Das Steuerwerk 4d (Fig. 16 und 14) weist im Vergleich mit dem Steuerwerk 4c (Fig. 15 und 3b) den Unterschied auf, daß an Stelle der Schaltung 12a die Schaltung 12b angeordnet ist, welche noch Zusatz-Teile aufweist. Somit besteht das Steuerwerk 4d außerdem noch aus der Und- Schaltung 25 und den Oder-Schaltungen 32 bis 34 mit je 2 Eingängen und der Negier-Schaltung 29.The control unit 4 d ( FIGS. 16 and 14) has the difference in comparison with the control unit 4 c (FIGS . 15 and 3b) that, instead of the circuit 12 a, the circuit 12 b is arranged, which still has additional parts . Thus, the control unit 4 d also consists of the AND circuit 25 and the OR circuits 32 to 34 , each with 2 inputs and the negation circuit 29 .

Im Vergleich mit dem Steuerwerk 4 der Multiplizierschaltung nach P 40 18 431.5 ergeben sich keine großen Vorteile, weil dessen Negierschaltung 29 auch vom Ausgang a der Impuls- Schaltung 11 angesteuert werden kann. Somit ist das Steuerwerk 4 der Multiplizierschaltung nach P 40 18 431.5 gleichwertig, wenn es mit einer Vierer-Umlauf-Impuls- Schaltung nach der vorliegenden Patentanmeldung versehen wird. Bei der Ausführung B der Multiplizierschaltung nach P 40 18 431.5 wird also die Negier-Schaltung 29 des Steuerwerks 4 vom Ausgang a der Impuls-Schaltung 11 angesteuert und kommt eine Impuls-Schaltung 11 nach der vorliegenden Patentanmeldung zur Verwendung. (Ausgang a als Ausgang a; Ausgang c als Ausgang b.)In comparison with the control unit 4 of the multiplication circuit according to P 40 18 431.5, there are no great advantages because its negation circuit 29 can also be controlled by the output a of the pulse circuit 11 . Thus, the control unit 4 is equivalent to the multiplying circuit according to P 40 18 431.5 if it is provided with a four-round pulse circuit according to the present patent application. In version B of the multiplier circuit according to P 40 18 431.5, the negation circuit 29 of the control unit 4 is thus controlled by the output a of the pulse circuit 11 and a pulse circuit 11 according to the present patent application is used. (Output a as output a; output c as output b.)

Claims

1. Electronic multiplier circuit, which forms the intermediate result numbers and then finally the result number by means of n-fold parallel addition of the multiplicand, the respective intermediate result number always being shifted with respect to the multiplicand when this shift is necessary and their Control unit in the area (F) has a fork circuit ( 40 ) and only one potential memory flip-flop ( 27 ) in which the potential of the output (e) of the circuit ( 8 ) is stored, characterized in that the The flip-flop ( 27 ) is provided with a reset control lock ( 70 ) which consists of the negation circuit ( 36 ) and the AND circuit ( 31 ) or other parts.

2. Electronic multiplier circuit according to claim 1, characterized in that the first output (a) of the pulse circuit ( 11 ) provides the H pulse for the output (A) or for the output (B) and that the second output (b ) the pulse circuit ( 11 ) supplies the H pulse for resetting the flip-flop ( 27 ) and that the third output (c) of the pulse circuit ( 11 ) provides the upward pulses for the pulse counter ( 9 ) provides and that the fourth output (d) of the pulse circuit ( 11 ) provides the H pulse for the possible resetting of the pulse counter ( 9 ).

3. Electronic multiplier circuit according to claim 1, characterized in that the first output (a) of the pulse circuit ( 11 ) provides the H pulse for the output (A) or for the output (B) and that the second output (b ) the pulse circuit ( 11 ) supplies the H pulse for resetting the flip-flop ( 27 ) and that the third output (c) of the pulse circuit ( 11 ) provides the upward pulses for the pulse counter ( 9) and that the output of the AND circuit ( 21 ) provides the H pulse for resetting the pulse counter ( 9 ) in a side effect.

4. Electronic multiplier circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 and 3, characterized in that a four-circuit pulse circuit is used as the pulse circuit ( 11 ).

5. Electronic multiplier circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 and 3 or according to claim 1 and 2 and 4 or according to claim 1 and 3 and 4, characterized in that the four-round pulse circuit ( 11th ) has only 2 double flip-flops ( 21 and 22 ).

6. Electronic multiplier circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 and 3 or according to claim 1 and 2 and 4 or according to claim 1 and 3 and 4 or according to claim 1 and 2 and 4 and 5 or according to claim 1 and 3 to 5, characterized in that the control unit ( 4 a or 4 b or 4 c or 4 d) is provided with a start circuit ( 30 ) according to P 40 16 101.3.