DE4000574A1

DE4000574A1 - Multiplier circuit for digitally coded valves - provides outputs by stages coupled to shift resistor unit

Info

Publication number: DE4000574A1
Application number: DE19904000574
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1989-12-28
Filing date: 1990-01-10
Publication date: 1991-09-12

Abstract

A multiplier circuit for digitally coiled numbers has inputs (A3,B3) received by shift register stages (AB) coupled to a matrix multiplier circuit (1). The circuit connects to a pair of 5 bit adder circuits (2,3), with carry propagation handled by adder stages (4). Outputss of the adder circuits connect to a shift register (5). Control of the registers is provided by a circuit that is based around a pulsed counter unit. ADVANTAGE - Uses counter control for improved performance.

Description

Gegenstand der Erfindung ist die weitere Ausbildung der Multiplizierschaltung nach P 40 00 026.5, welche als Schaltung 61 ein Schieberegister aufweist und deren Steuerwerk auch in sonstiger Weise verbessert wurde. Die vorliegende Multiplizierschaltung hat nun auch als Schaltung 61 einen Zähler, womit nur Zähler zur Verwendung kommen, die dasselbe Grund-Prinzip aufweisen.The object of the invention is the further development of the multiplier circuit according to P 40 00 026.5, which has a shift register as circuit 61 and whose control unit has also been improved in some other way. The present multiplier circuit now also has a counter as circuit 61 , with which only counters are used which have the same basic principle.

Die Multiplizierschaltung Type A ist in Fig. 1 als Block- Schaltbild dargestellt. Die Stellen-Multiplizierschaltung 1 ist nur in Fig. 1 als Rechteck eingezeichnet. Die zweite Tetraden-Addierschaltung 3 ist in Fig. 2 dargestellt. Eine Übertrag-Addierschaltung 4 ist in Fig. 3 dargestellt. In Fig. 4 ist der duale Voll-Addierer 23 dargestellt. In Fig. 5 ist ein Teil-Stück des Schieberegisters 5a dargestellt, das nur eine Verschiebung um 1 bit pro Schiebetakt aufweist. In Fig. 6 ist das unvollständige Steuerwerk dargestellt. In Fig. 7 ist das ebenfalls unvollständige Steuerwerk-Diagramm dargestellt. In Fig. 8 ist eine Zusatz- Figur zur Fig. 5 dargestellt. In Fig. 9 ist der Impuls- Zähler 60 dargestellt. In Fig. 10 ist der Impuls-Zähler 62 dargestellt. In Fig. 11 ist der Impuls-Zähler 67 spiegelbildlich dargestellt. In Fig. 12 ist der Impuls-Zähler 64 dargestellt.The multiplier circuit type A is shown in Fig. 1 as a block diagram. The position multiplier circuit 1 is shown as a rectangle only in FIG. 1. The second tetrad adding circuit 3 is shown in FIG. 2. A carry adder circuit 4 is shown in FIG. 3. The dual full adder 23 is shown in FIG . In Fig. 5 a part of the shift register 5 a is shown, which has only a shift by 1 bit per shift clock. In FIG. 6, the control unit is shown incomplete. FIG. 7 shows the control unit diagram, which is also incomplete. FIG. 8 shows an additional figure for FIG. 5. In Fig. 9, the pulse counter 60 is shown. In Fig. 10, the pulse counter 62 is shown. In Fig. 11, the pulse counter is shown in mirror image 67th The pulse counter 64 is shown in FIG .

Die Multiplizierschaltung Type A (Fig. 1) besteht aus der Matrix-Stellen-Multiplizierschaltung 1, welche nur im Block- Schaltbild dargestellt ist und der ersten Tetraden-Addierschaltung 2 und der zweiten Tetraden-Addierschaltung 3 und einer Anzahl Übertrag-Addierschaltungen 4 und dem Schieberegister 5c, das im Vergleich mit dem Schieberegister 5a den Unterschied aufweist, daß es pro Takt nicht nur eine Verschiebung um 1 bit aufweist, sondern in beiden Richtungen eine Verschiebung um 4 bit aufweist. An weiteren Teilen besteht diese Multiplizierschaltung aus dem Steuerwerk, welches in Fig. 6 und 10 dargestellt ist und den Eingangs- Schieberegistern A und B und dem Ergebnis-Schieberegister C, welches auch 4strangig ist, wie die Eingangs-Schieberegister A und B und einem ebenfalls nicht dargestellten Serien- Parallel-Umformer.The multiplier circuit type A ( Fig. 1) consists of the matrix digit multiplier circuit 1 , which is only shown in the block diagram, and the first tetrad adder circuit 2 and the second tetrad adder circuit 3 and a number of carry adder circuits 4 and that Shift register 5 c, which has the difference in comparison with shift register 5 a that it not only has a shift of 1 bit per cycle, but has a shift of 4 bits in both directions. In other parts, this multiplier circuit consists of the control unit, which is shown in FIGS. 6 and 10, and the input shift registers A and B and the result shift register C, which is also 4-strand, like the input shift registers A and B and also one Series-parallel converter, not shown.

Die Tetraden-Addierschaltung 3 (Fig. 2) besteht aus 2 Negier-Schaltungen 11 und 4 Und-Schaltungen 12 mit je 2 Eingängen und 2 Oder-Schaltungen 13 mit je 2 Eingängen und der Oder-Schaltung 14 mit 2 Eingängen und 5 Und-Schaltungen 15 mit je 2 Eingängen und 5 Oder-Schaltungen 16 mit je 2 Eingängen und 7 Und-Schaltungen 17 mit je 2 Eingängen und der Oder-Schaltung 18 mit 2 Eingängen und 2-Negier-Schaltungen 19 und der Oder-Schaltung 20 mit 2 Eingängen und 2 Oder- Schaltungen 21 mit je 3 Eingängen und den dualen Voll- Addierern 22 und 23 und den zugehörigen Leitungen. Der Tetraden-Addierer 2 hat an Stelle des dualen Voll-Addierers 22 nur einen dualen Halb-Addierer 22b.The tetrad adding circuit 3 ( FIG. 2) consists of 2 negation circuits 11 and 4 AND circuits 12 with 2 inputs each and 2 OR circuits 13 with 2 inputs each and the OR circuit 14 with 2 inputs and 5 AND- Circuits 15 with 2 inputs and 5 OR circuits 16 with 2 inputs and 7 AND circuits 17 with 2 inputs each and the OR circuit 18 with 2 inputs and 2 negation circuits 19 and the OR circuit 20 with 2 Inputs and 2 OR circuits 21 with 3 inputs each and the dual full adders 22 and 23 and the associated lines. The tetrads adder 2 has in place of the dual full-adder 22, only a dual half-adder b 22nd

Die Übertrag-Addierschaltung 4, welche entsprechend der links-seitigen Verlängerung des Schieberegisters 5 (5c) n-fach erforderlich ist, besteht aus 12 Und-Schaltungen 25 mit je 2 Eingängen und 6 Oder-Schaltungen 26 mit je 2 Eingängen und 2 Und-Schaltungen 27 mit je 3 Eingängen und 4 Negier-Schaltungen 28 und den zugehörigen Leitungen. Der Übertrag-Eingang hat die Bezeichnung a und der Übertrag- Ausgang die Bezeichnung b. Die Eingänge und die Ausgänge sind wie bei der Schaltung 3 mit den zugehörigen Zahlenwerten 5 2 1 1 gekennzeichnet. The carry adder circuit 4 , which is required n-fold in accordance with the left-hand extension of the shift register 5 ( 5 c), consists of 12 AND circuits 25 with 2 inputs each and 6 OR circuits 26 with 2 inputs and 2 AND each -Circuits 27 each with 3 inputs and 4 negation circuits 28 and the associated lines. The carry input is labeled a and the carry output is labeled b. As with circuit 3 , the inputs and the outputs are marked with the associated numerical values 5 2 1 1.

Ein dualer Voll-Addierer (Fig. 4) besteht aus 4 Und-Schaltungen 51 mit je 2 Eingängen und 3 Oder-Schaltungen 52 mit je 2 Eingängen und 2 Negier-Schaltungen 53 und den zugehörigen Leitungen. Die Eingänge haben die Bezeichnungen a bis c. Der Ausgang hat die Bezeichnung d und der Übertrag-Ausgang die Bezeichnung e.A dual full adder ( FIG. 4) consists of 4 AND circuits 51 , each with 2 inputs and 3 OR circuits 52 , each with 2 inputs and 2 negation circuits 53 and the associated lines. The inputs have the designations a to c. The output is labeled d and the carry output is labeled e.

Das Schieberegister 5 (5a) hat zwei Schieberichtungen und Quer-Eingabe und pro Schiebetakt eine Verschiebung um 1 bit. Eine Teil-Schaltung dieses Schieberegisters 2a besteht aus einer Negier-Schaltung 41 und 2 Und-Schaltungen 42 mit je 2 Eingängen und 4 Und-Schaltungen 43 mit je 2 Eingängen und 2 Oder-Schaltungen 44 mit je 2 Eingängen und 2 Und-Schaltungen 45 mit je 2 Eingängen und der Negier- Schaltung 49 und einem Doppel-Flip-Flop 30.The shift register 5 ( 5 a) has two shift directions and cross input and a shift by 1 bit per shift cycle. A partial circuit of this shift register 2 a consists of a negation circuit 41 and 2 AND circuits 42 , each with 2 inputs and 4 AND circuits 43 , each with 2 inputs and 2 OR circuits 44 , each with 2 inputs and 2 AND circuits 45 with 2 inputs each and the negation circuit 49 and a double flip-flop 30 .

Das Schieberegister 5b (nicht dargestellt) weist im Vergleich mit dem Schieberegister 5a (Fig. 5) den Unterschied auf, daß an Stelle des Doppel-Flip-Flops 30 zwei Einzel-Flip-Flops 46 und 48 angeordnet sind.The shift register 5 b (not shown) has the difference in comparison with the shift register 5 a ( FIG. 5) that, instead of the double flip-flop 30, two single flip-flops 46 and 48 are arranged.

Die Schieberegister 5c und 5d weisen im Vergleich mit den Schieberegistern 5a und 5b den Unterschied auf, daß sie pro Schiebe-Takt eine Verschiebung um 4 bit aufweisen.The shift registers 5 c and 5 d have the difference in comparison with the shift registers 5 a and 5 b that they have a shift of 4 bits per shift cycle.

Die Vor-Ansteuerung auf Links-Verschiebung erfolgt durch Anlegen von H-Potential an die Leitung b. Die Vor-Ansteuerung auf Rechts-Verschiebung erfolgt durch Anlegen von H-Potential an die Leitung c. Die Vor-Ansteuerung auf Quer-Eingabe erfolgt durch Anlegen von H-Potential an die Leitung a.The pre-control to the left shift is carried out by Applying H potential to the line b. The pre-control to the right shift is done by applying H potential to the management c. The pre-control on cross input is done by applying H potential to line a.

Das Schieberegister 5 ist nach links mit den Schaltungen 4 kombiniert, welche Übertrag-Verarbeitungs-Schaltungen sind, und weist somit nach links und nach rechts eine Verlängerung auf, weil die Ergebniszahl zunächst laufend nach rechts verschoben wird. The shift register 5 is combined to the left with the circuits 4 , which are carry-processing circuits, and thus has an extension to the left and to the right, because the result number is initially continuously shifted to the right.

Das unvollständige Steuerwerk, welches in Fig. 6 und der Zusatz-Figur 6b dargestellt ist, besteht aus dem Impuls-Zähler 60, welcher für die Quer-Eingabe, Rechtsverschiebung und Multiplikand-Nachschub aufeinanderfolgend die Impulse liefert und dem Stellen-Zähler 62 für die Multiplikanden- Ziffern und dem Stellen-Zähler 63 für die Multiplikator- Ziffern und 4 weiteren Impuls-Zählern 64 bis 67 und dem Mono-Flop 68, das eventuell nicht erforderlich ist und den Verzögerungs-Schaltungen 69 und 70 und 85 und 23 Und-Schaltungen 71 mit je 2 Eingängen und 23 Dioden 72 und einer Und- Schaltung 73 mit 3 Eingängen und e Negier-Schaltungen 74 und 78 und 80 und 3 Und-Schaltungen 81 und 82 mit je 2 Eingängen und der Oder-Schaltung 75 mit 3 Eingängen und den Oder-Schaltungen 76 und 77 mit je 2 Eingängen und 2 Dioden 79 und den zugehörigen Leitungen.The incomplete control unit, which is shown in Fig. 6 and the additional figure 6 b, consists of the pulse counter 60 , which supplies the pulses for the lateral input, right shift and multiplicand replenishment successively and the position counter 62 for the multiplicand digits and the digit counter 63 for the multiplier digits and 4 further pulse counters 64 to 67 and the mono-flop 68 , which may not be required, and the delay circuits 69 and 70 and 85 and 23 and- Circuits 71 with 2 inputs each and 23 diodes 72 and an AND circuit 73 with 3 inputs and negation circuits 74 and 78 and 80 and 3 AND circuits 81 and 82 with 2 inputs each and the OR circuit 75 with 3 inputs and the OR circuits 76 and 77 , each with 2 inputs and 2 diodes 79 and the associated lines.

Die Zusatz-Schaltung 100 (Fig. 6b) von welcher die Schluß- Links-Verschiebung des Inhalts des Schieberegisters 5 (5c) an der richtigen Stelle abgeschaltet wird, besteht aus dem Zusatz-Schieberegister 121, welches auch 2 Verschieberichtungen aufweist und mit dem Schieberegister 5 (5c) nach links und rechts getaktet wird, aber pro Takt nur eine Verschiebung um 1 bit aufweist und den Und-Schaltungen 122 und 123 und der Oder-Schaltung 124 und der Negier-Schaltung 125. Die Und-Schaltung 123 und die Oder-Schaltung 124 sind nicht unbedingt erforderlich.The additional circuit 100 ( FIG. 6b), from which the final left shift of the content of the shift register 5 ( 5 c) is switched off at the correct place, consists of the additional shift register 121 , which also has two shift directions and with which Shift register 5 ( 5 c) is clocked to the left and right, but only has a shift of 1 bit per clock cycle and the AND circuits 122 and 123 and the OR circuit 124 and the negation circuit 125 . The AND circuit 123 and the OR circuit 124 are not absolutely necessary.

Der Impuls-Zähler 60, welcher pro Ziffern-Produkt-Verarbeitung mit 4 Impulsen angesteuert wird und hierbei die ersten drei Impulse aufeinanderfolgend für Quer-Eingabe, Rechts- Verschiebung und das Schieberegister B abgibt, besteht aus 4 Flip-Flops 101 und 4 Und-Schaltungen 102 mit je 2 Eingängen und 2 Negier-Schaltungen 103 und 2 Und-Schaltungen 104 mit je 2 Eingängen und einer Oder-Schaltung 105 mit 2 Eingängen und dem Flip-Flop 106 und 4 Und-Schaltungen 107 mit je 2 Eingängen und 2 Negier-Schaltungen 108 und den zugehörigen Leitungen. Der Eingang hat die Bezeichnung a. Die Ausgänge N haben die Bezeichnungen 1 bis 3. The pulse counter 60 , which is controlled with 4 pulses per digit product processing and in this case emits the first three pulses in succession for lateral input, right shift and shift register B, consists of 4 flip-flops 101 and 4 und- Circuits 102 with 2 inputs and 2 negation circuits 103 and 2 AND circuits 104 with 2 inputs each and an OR circuit 105 with 2 inputs and the flip-flop 106 and 4 AND circuits 107 with 2 inputs and 2 negators Circuits 108 and associated lines. The entrance has the designation a. The outputs N have the designations 1 to 3 .

Der Impuls-Zähler 62, welcher in Fig. 10 dargestellt ist, besteht aus 8 Flip-Flops 111 und 7 Und-Schaltungen 112 mit je 2 Eingängen und 4 Negier-Schaltungen 113 und 4 Und- Schaltungen 114 mit je 2 Eingängen und einer Oder-Schaltung 115 mit 4 Eingängen und dem Flip-Flop 116 und 4 Und-Schaltungen 117 mit je 2 Eingängen und 2 Negier-Schaltungen 118 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der Rückstell-Eingang hat die Bezeichnung r. Die Ausgänge N sind mit den Ziffern 1 bis 8 gekennzeichnet.The pulse counter 62 , which is shown in FIG. 10, consists of 8 flip-flops 111 and 7 AND circuits 112 , each with 2 inputs and 4 negating circuits 113 and 4 AND circuits 114 , each with 2 inputs and an OR Circuit 115 with 4 inputs and the flip-flop 116 and 4 AND circuits 117 , each with 2 inputs and 2 negation circuits 118 and the associated lines. The pulse input has the designation a. The reset input has the designation r. The outputs N are marked with the numbers 1 to 8 .

Der Impuls-Zähler 63 ist gleich, wie der Impuls-Zähler 62 und somit in Fig. 10 dargestellt.The pulse counter 63 is the same as the pulse counter 62 and thus shown in FIG. 10.

Der Impuls-Zähler 64, welcher in Fig. 12 dargestellt ist, besteht aus 8 Flip-Flops 121 und 7 Und-Schaltungen 122 mit je 2 Eingängen und 7 Negier-Schaltungen 123 und 7 Und- Schaltungen 124 mit je 2 Eingängen und 8 Und-Schaltungen 125 mit je 2 Eingängen und der Negier-Schaltung 126 und der Oder-Schaltung 127 mit 4 Eingängen und dem Flip-Flop 128 und 4 Und-Schaltungen 129 mit je 2 Eingängen und 2 Negier- Schaltungen 130 und den zugehörigen Leitungen. Der Impuls- Eingang hat die Bezeichnung a. Der Rückstell-Eingang hat die Bezeichnung r. Die Ausgänge N sind mit den Ziffern 1 bis 8 gekennzeichnet.The pulse counter 64 , which is shown in FIG. 12, consists of 8 flip-flops 121 and 7 AND circuits 122 , each with 2 inputs and 7 negation circuits 123 and 7 AND circuits 124 , each with 2 inputs and 8 AND -Circuits 125 with 2 inputs each and the negation circuit 126 and the OR circuit 127 with 4 inputs and the flip-flop 128 and 4 AND circuits 129 with 2 inputs and 2 negation circuits 130 and the associated lines. The pulse input has the designation a. The reset input has the designation r. The outputs N are marked with the numbers 1 to 8 .

Der Impuls-Zähler 66 ist gleich, wie der Impuls-Zähler 64 und somit in Fig. 12 dargestellt.The pulse counter 66 is the same as the pulse counter 64 and thus shown in FIG .

Der Impuls-Zähler 65 ist die spiegelbildliche Ausführung des Impuls-Zählers 64.The pulse counter 65 is a mirror image of the pulse counter 64 .

Der Impuls-Zähler 67 ist spiegelbildlich in Fig. 11 dargestellt. The pulse counter 67 is shown in mirror image in FIG. 11.

Die Wirkungsweise dieser Multiplizierschaltung ergibt sich wie folgt: Zunächst wird der Multiplikand über die Eingänge B2 in das Schieberegister B eingetaktet und bei jedem Takt auch der Eingang 1 mit einem H-Impuls angesteuert. Dann wird der Multiplikator über die Eingänge A2 in das Schieberegister A eingetaktet und bei jedem Takt auch der Eingang m mit einem H-Impuls angesteuert, wobei die Eingänge p der Tor-Schaltung 97 und w der Tor-Schaltung 98 nur an L-Potential liegen. Dann wird in der Schaltung 120 das Schalt-bit für die Ansteuerung der Rücklauf-Beendigung in das Zusatz-Schieberegister 121 eingegeben. Sofern hierbei die Zahl 357 als Multiplikand verarbeitet wird und die Zahl 236 als Multiplikator verarbeitet wird, steht damit der Zähler 62 auf 3 und der Zähler 63 auch auf 3. Die Multiplikation wird damit eingeleitet, daß der Start-Eingang S mit einem H-Impuls angesteuert wird. Bei dieser Ansteuerung des Eingangs S mit einem H-Impuls werden zunächst die Zähler 64 und 67 auf 1 gesetzt, womit die Und-Schaltung 73 an beiden Vor-Ansteuer-Eingängen mit H-Potential angesteuert wird und somit der Impuls-Zähler 60 Takt-angesteuert wird. Somit wird nun die erste Ziffer des Multiplikanden mit der ersten Ziffer des Multiplikators verarbeitet und somit das Produkt 42 verarbeitet, indem der Impuls-Zähler 60 mit 3 Arbeits-Takten und einem Leerlauf-Takt angesteuert wird. Beim dritten Takt der dritten Takt-Runde dieses Impuls-Zählers 60 wird dann die fortlaufende Ansteuerung des Impuls-Zählers 60 damit unterbrochen, daß der Zähler 64 von 3 auf 4 springt, womit die Leitung f von H-Potential auf L- Potential wechselt und somit die Und-Schaltung 73 an einem Eingang nicht mehr vor-angesteuert ist. Damit ist vom ersten Haupt-Zyklus der erste Abschnitt beendet und folgt der Schluß-Abschnitt dieses ersten Haupt-Zyklus, bei dem der Multiplikand wieder in seine Grund-Stellung getaktet wird und die Ergebniszahl um die erforderliche Anzahl Stellen nach links getaktet wird. Die restliche Anzahl Takte für das Schieberegister B wird vom Ausgang der Und-Schaltung 82 geliefert und die Takt-Anzahl für die Links-Verschiebung des Inhalts des Schieberegisters 5 (5c) von der Schaltung 90, deren Ausgang i den Eingang i der Schaltung 110 ansteuert und damit die Leitungen T1 und b des Schieberegisters 5 (5c) ansteuert. Damit ist der erste Haupt-Zyklus zu Ende, bei dem die Produkte mit der Ziffer 6 verarbeitet wurden. Beim zweiten Haupt-Zyklus werden die Produkte mit der Ziffer 3 auf dieselbe Weise verarbeitet. Auch beim dritten Haupt-Zyklus erfolgt die Verarbeitung der drei Ziffern-Produkte mit der Ziffer 2 als Multiplikator-Ziffer auf dieselbe Weise, womit zu Ende dieses dritten Haupt-Zyklus um 3 Stellen nach rechts verschoben die Ergebniszahl 84252 vorliegt. Die erforderliche Links-Verschiebung dieser Ergebniszahl erfolgt dadurch, daß vom Ausgang der Negier-Schaltung 74 automatisch die Schluß-Verschiebung durchgestartet wird, bei der gleichzeitig die Schieberegister 5 (5c) und 121 Takt-Angesteuert werden (Schieberichtung links). Nach 3 Takten hat hierbei das Schalt-bit im Zusatz-Schieberegister 121 die Steuer-Stelle erreicht und wechselt die Negier-Schaltung 125 an ihrem Ausgang von H-Potential auf L-Potential, womit sich der Inhalt des Schieberegisters 5 (5c) in der richtigen Stellung befindet. Diese Ergebniszahl wird dann in einem nicht dargestellten Seriell-Parallel-Umformer in die normale Speicherform gebracht, in der diese Ergebniszahl in 4 parallelen Schieberegistern gespeichert ist. Die Verarbeitung von Komma-Stellen erfolgt dadurch, daß diese Stellen auf einen zusätzlichen Impuls-Zähler eingetaktet werden und mit dieser Zahl des Komma gesetzt wird. The operation of this multiplier circuit results as follows: First, the multiplicand is clocked into the shift register B via the inputs B 2 and the input 1 is also driven with an H pulse with each clock. Then the multiplier is clocked into the shift register A via the inputs A 2 and the input m is also driven with an H pulse with each clock, the inputs p of the gate circuit 97 and w of the gate circuit 98 only at L potential lie. Then the switching bit for the control of the return termination is entered in the additional shift register 121 in the circuit 120 . If the number 357 is processed as a multiplicand and the number 236 is processed as a multiplier, the counter 62 is thus at 3 and the counter 63 is also at 3. The multiplication is initiated by the start input S having an H pulse is controlled. With this control of the input S with an H pulse, the counters 64 and 67 are first set to 1, with which the AND circuit 73 is controlled with H potential at both pre-control inputs and thus the pulse counter 60 clock is controlled. Thus, the first digit of the multiplicand is now processed with the first digit of the multiplier, and thus the product 42 is processed by driving the pulse counter 60 with 3 work cycles and an idle cycle. On the third clock to the third clock round of this pulse counter 60, the continuous control of the pulse counter 60 is then stopped so that the counter 64 of 3 jumps to 4, whereby the line f changes from H potential at L potential, and thus the AND circuit 73 is no longer pre-activated at an input. The first section of the first main cycle is thus ended and the closing section of this first main cycle follows, in which the multiplicand is clocked back into its basic position and the result number is clocked to the left by the required number of digits. The remaining number of clocks for shift register B is provided by the output of AND circuit 82 and the number of clocks for the left shift of the content of shift register 5 ( FIG. 5 c) by circuit 90 , the output i of which is input i of circuit 110 controls and thus controls the lines T 1 and b of the shift register 5 ( 5 c). This concludes the first main cycle in which the products with the number 6 have been processed. In the second main cycle, the products with the number 3 are processed in the same way. In the third main cycle, too, the processing of the three digit products with the digit 2 as a multiplier digit takes place in the same way, which means that at the end of this third main cycle the result number 84252 is shifted to the right by 3 digits. The required left shift of this result number takes place in that the final shift is started automatically from the output of the negation circuit 74 , in which the shift registers 5 ( 5 c) and 121 are simultaneously clock-driven (shift direction left). After 3 clocks, the switching bit in the additional shift register 121 has reached the control point and the negation circuit 125 changes at its output from H potential to L potential, which changes the content of shift register 5 ( 5 c) in the correct position. This result number is then brought into the normal memory form in a serial-parallel converter, not shown, in which this result number is stored in 4 parallel shift registers. The processing of decimal places is done by clocking these places on an additional pulse counter and setting this number with the comma.

Multiplikation 357 ×236 = 84252 Multiplication 357 × 236 = 84252

Claims

1. Electronic multiplier circuit, which is designed so that the digit part products are added individually to the total intermediate product number and is also designed so that these additions are carried out in the parallel adding process and in which the shift register ( 5 ) is not back-coupled, characterized in that the shift ( 60 ) is not a shift register but a pulse counter.

2. Electronic multiplier circuit according to claim 1, characterized in that as a pulse counter special Pulse counters are used, the partial Circuits alternately controlled by two impulse lines will.