DE4031606A1

DE4031606A1 - Digital multiplication and division circuitry - has control circuit for processing decimal point position using shift register

Info

Publication number: DE4031606A1
Application number: DE19904031606
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-09-05
Filing date: 1990-10-05
Publication date: 1992-05-21

Abstract

A digital multiplication and division circuit operates on two numbers coded in decimal 5211 weighted code. The decimal point processing is controlled by a unit that consists of a main circuit, flip-flops (1-3), AND-gates (4), an inverter (12) and OR-gates (14,16,16). The complete circuit operates when a specific key is operated to signal multiplication. A second key is operated to indicate the decimal point position. Values are entered into shift registers (5). ADVANTAGE - Improved control of decimal point processing.

Description

Gegenstand der Erfindung ist die Anordnung eines Komma- Steuerwerks bei der Multiplizier-Dividierschaltung nach P 40 29 459.5, das in seinen wesentlichen Einzelheiten schon im P 40 29 977.5 dargestellt und beschrieben ist. Die vorliegende Multiplizierschaltung ist also gleich, wie die Multiplizierschaltung nach P 40 29 459.5 und ver arbeitet somit die Dezimalziffern im 5211-Code. Die Pro dukt-Zahlen werden somit auch mittels 2 Divisionen ge bildet; bei der ersten Division wird somit auch die Zahl 1 durch den ersten Faktor geteilt. Das Komma-Steuerwerk bezieht sich auf eine Haupt-Schaltung mit 10 Schaltungen 4, weil sich mit einer kleineren Anzahl Schaltungen 4 keine ausreichend genaue Zahl X = 1 : n erzielen läßt. An Stelle der Zahl 1 wird die Zahl 1 000 000 000 verarbeitet und der Dividend der nachfolgenden Division auch um 9 Stellen angehoben.The invention relates to the arrangement of a comma control unit in the multiplier-divider circuit according to P 40 29 459.5, the essential details of which are already shown and described in P 40 29 977.5. The present multiplier circuit is therefore the same as the multiplier circuit according to P 40 29 459.5 and thus processes the decimal digits in the 5211 code. The product numbers are thus also formed by two divisions; in the first division, the number 1 is divided by the first factor. The comma control unit relates to a main circuit with 10 circuits 4 , because a sufficiently precise number X = 1: n cannot be achieved with a smaller number of circuits 4 . Instead of the number 1, the number 1,000,000,000 is processed and the dividend of the subsequent division is also increased by 9 digits.

Diese elektronische Multiplizier-Dividierschaltung ist ohne Verlängerungs-Schieberegister 3b und ohne Steuerwerk 2 in Fig. 1 dargestellt. In Fig. 2 ist eine Tetraden- Subtrahierschaltung 4 dargestellt, welche keine echte Tet raden-Subtrahierschaltung ist, sondern eine Spezial- Schaltung mit negierten Eingängen für den Subtrahenden. In Fig. 3a und 3b ist das Steuerwerk 2 dargestellt. In Fig. 4 ist die Schaltung 14 dargestellt. In Fig. 5 ist die Impuls-Schaltung 12 dargestellt. In Fig. 6 ist ein Teil-Stück mit 4 bit der Schieberegister 3 und 5 darge stellt. In Fig. 7 ist ein Teil-Stück mit 4 bit des Ver längerungs-Schieberegisters 3b dargestellt. In Fig. 8 ist ein Teil-Stück mit 4 bit des Schieberegisters 6 darge stellt. In Fig. 9 ist der Impuls-Zähler 13 dargestellt. This electronic multiplier-divider circuit is shown without an extension shift register 3 b and without a control unit 2 in FIG. 1. In Fig. 2, a tetrad subtracting circuit 4 is shown, which is not a real tetrad subtracting circuit, but a special circuit with negated inputs for the subtractor. The control unit 2 is shown in FIGS . 3a and 3b. The circuit 14 is shown in FIG . In FIG. 5, the pulse circuit 12 is shown. In Fig. 6 is a partial piece with 4 bits of the shift registers 3 and 5 Darge provides. In Fig. 7, a partial piece with 4 bits of the United shift register 3 b is shown. In Fig. 8 is a partial piece with 4 bits of the shift register 6 Darge provides. In Fig. 9, the pulse counter 13 is shown.

In Fig. 10 ist die Ziffern-Eingabeschaltung 50 darge stellt. In Fig. 11 sind weiter vereinfacht alle Schiebe register in ihrer vollen Länge dargestellt; außerdem auch die Komma-Schieberegister und die Schaltung 90. In Fig. 12 ist das Komma-Steuerwerk 100 dargestellt. In Fig. 13 ist die Schaltung 110 des Komma-Steuerwerks 100 darge stellt. In Fig. 14 ist die Schaltung 112 des Komma-Steu erwerks 100b dargestellt. In Fig. 15 ist das Steuerwerk 100b dargestellt. In Fig. 16 ist das Detail W der Aus führung B dargestellt. In Fig. 17 ist die Schaltung 120 dargestellt.In Fig. 10 the numeric input circuit 50 provides Darge. In Fig. 11, all sliding registers are shown in their full length further simplified; also the comma shift registers and circuit 90 . The comma control unit 100 is shown in FIG . In Fig. 13, the circuit 110 of the comma control unit 100 is Darge. In Fig. 14, the circuit 112 of the comma control unit 100 b is shown. In Fig. 15, the control unit is shown B100. In Fig. 16, the detail W from the implementation B is shown. Circuit 120 is shown in FIG .

Diese Multiplizier-Dividierschaltung besteht aus der Haupt-Schaltung 1 und dem Zusatz-Schieberegister 3b und dem Steuerwerk 2. Die Haupt-Schaltung 1 besteht im opti malen Fall aus 10 Tetraden-Subtrahierschaltungen 4 und im dargestellten Fall aus 6 Tetraden-Subtrahierschaltungen 4 und den Schieberegistern 3 und 5 und 6, welche eine Länge entsprechend Fig. 11 aufweisen, wenn die Schaltung F 10 Tetraden-Subtrahierschaltungen 4 aufweist. Das Steuerwerk 2 besteht aus der Impuls-Schaltung 10b, welche nur eine, normale Impuls-Schaltung nach dem Prinzip eines Impuls- Zählers ist und der Schaltung 9, welche nur jeden zweiten Impuls weiterleitet und der Start-Schaltung 11 und der Impuls-Schaltung 12 und dem Impuls-Zähler 13 und der Schaltung 14 und 6 Potential-Speicher-Flip-Flops 15 bis 19 und 29 und 5 Oder-Schaltungen 20 bis 24 mit je 2 Eingän gen und der Oder-Schaltung 25 mit 3 Eingängen und 4 Tast- Schalter 28 und 8 Und-Schaltungen 31 bis 38 mit je 2 Ein gängen und 3 Oder-Schaltungen 39 bis 41 mit je 2 Eingängen und der Und-Schaltung 26 mit 2 Eingängen und 4 Negier- Schaltungen 43 bis 46 und den zugehörigen Leitungen.This multiplier-divider circuit consists of the main circuit 1 and the additional shift register 3 b and the control unit 2 . The main circuit 1 consists in the optimal case of 10 tetrad subtracting circuits 4 and in the illustrated case of 6 tetrad subtracting circuits 4 and the shift registers 3 and 5 and 6 , which have a length corresponding to FIG. 11 when the circuit F 10 tetrads - Subtracting circuits 4 has. The control unit 2 consists of the pulse circuit 10 b, which is only a normal pulse circuit based on the principle of a pulse counter and the circuit 9 , which only forwards every second pulse and the start circuit 11 and the pulse circuit 12 and the pulse counter 13 and the circuit 14 and 6 potential memory flip-flops 15 to 19 and 29 and 5 OR circuits 20 to 24 with 2 inputs each and the OR circuit 25 with 3 inputs and 4 keys - Switches 28 and 8 AND circuits 31 to 38 each with 2 inputs and 3 OR circuits 39 to 41 with 2 inputs each and the AND circuit 26 with 2 inputs and 4 negating circuits 43 to 46 and the associated lines.

Die Tetraden-Subtrahierschaltung 4, welche im dargestellten Fall nur sechsfach angeordnet ist und entsprechend Fig. 11 zehnfach erforderlich ist, ist keine echte Tetraden- Subtrahierschaltung, welche auf subtraktive Weise die Dif ferenz-Ziffer bildet, sondern eine Schaltung mit negierten B-Eingängen, welche auf additive Weise die Differenz-Ziffer bildet. Somit ist bei dieser Tetraden-Subtrahierschaltung 4 ein Übertrag kein Übertrag und kein Übertrag ein Über trag. Aus diesem Grund ist am Ende der Schaltung F die Ne gier-Schaltung 60 angeordnet. Diese unechte Tetraden-Sub trahierschaltung 4 besteht aus 16 Und-Schaltungen 11 mit je 2 Eingängen und 10 Oder-Schaltungen 12 mit je 2 Eingän gen und 2 Oder-Schaltungen 13 mit je 3 Eingängen und 8 Ne gier-Schaltungen 14 und 2 dualen Voll-Addierern 15 und 16 und den zugehörigen Leitungen. Die Eingänge A und B und die Ausgänge C sind mit den zugehörigen Zahlenwerten 5211 gekennzeichnet. Der Übertrag-Eingang hat die Be zeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y.The tetrad subtracting circuit 4 , which in the illustrated case is only arranged six times and is ten times required according to FIG. 11, is not a real tetrad subtracting circuit which subtractively forms the difference number, but a circuit with negated B inputs. which additively forms the difference digit. Thus, in this tetrad subtracting circuit 4, a carry is not a carry and no carry is a carry. For this reason, at the end of the circuit F, the curving circuit 60 is arranged. This fake tetrad subtracting circuit 4 consists of 16 AND circuits 11 with 2 inputs and 10 OR circuits 12 with 2 inputs each and 2 OR circuits 13 with 3 inputs and 8 Neier circuits 14 and 2 dual full -Adders 15 and 16 and the associated lines. Inputs A and B and outputs C are identified with the associated numerical values 5211. The carry input has the designation x. The carry output is called y.

Die Schieberegister 3 und 5 sind gleich und haben Links- Verschiebung um 4 bit pro Takt und Parallel-Eingabe. Ein Teil-Stück mit 4 bit ist in Fig. 6 dargestellt. Eine Teil- Schaltung besteht aus einem Doppel-Flip-Flop 10 und 2 Und- Schaltungen 21 mit je 2 Eingängen und der Und-Schaltung 22 mit 2 Eingängen und 2 weiteren Und-Schaltungen 23 mit je 2 Eingängen und 2 Oder-Schaltungen 24 mit je 2 Eingängen und 2 Negier-Schaltungen 25. Die Takt-Leitung hat die Be zeichnung t. Die Vor-Ansteuerleitung für Parallel-Eingabe hat die Bezeichnung b. Die Vor-Ansteuerleitung für Ver schiebung (Links-Verschiebung um 4 bit pro Takt) hat die Bezeichnung a.Shift registers 3 and 5 are the same and have a left shift of 4 bits per cycle and parallel input. A partial piece with 4 bits is shown in Fig. 6. A sub-circuit consists of a double flip-flop 10 and 2 AND circuits 21 with 2 inputs each and the AND circuit 22 with 2 inputs and 2 further AND circuits 23 each with 2 inputs and 2 OR circuits 24 with 2 inputs and 2 negation circuits 25 each. The clock line has the designation t. The pre-control line for parallel input has the designation b. The pre-control line for shifting (left shifting by 4 bits per cycle) has the designation a.

Von dem in Fig. 1 nicht dargestellten Schieberegister 3b, das die rechts-seitige Verlängerung des Schieberegisters 3 bildet, ist ein Teil-Stück mit 4 bit in Fig. 7 dargestellt. Dieses Schieberegister 3b hat auch Links-Verschiebung um 4 bit pro Takt und keine Parallel-Eingabe. Eine Teil- Schaltung besteht aus einem Doppel-Flip-Flop 10 und 2 Und- Schaltungen 26 2 Negier-Schaltungen 27. Die Leitungen t der Schieberegister 3 und 3b sind nicht miteinander ver bunden, sondern nur die Leitung a des Schieberegisters 3 mit der Leitung t des Schieberegisters 3b. 1 of the shift register 3 b, which is not shown in FIG. 1 and forms the right-hand extension of the shift register 3 , is shown in FIG . This shift register 3 b also has a left shift of 4 bits per cycle and no parallel input. A sub-circuit consists of a double flip-flop 10 and 2 AND circuits 26 and 2 negation circuits 27 . The lines t of the shift register 3 and 3 b are not connected to each other, but only the line a of the shift register 3 with the line t of the shift register 3 b.

Das Schieberegister 6 (Fig. 8) weist im Vergleich mit dem Schieberegister 3b (Fig. 7) den Unterschied auf, daß es auch Parallel-Ausgänge hat und daß die ersten 4 bits auch Parallel-Eingänge entsprechend Fig. 6 haben. Die ersten 4 bits dieses Schieberegisters 6 haben somit auch die Funk tion einer Umsetzer-Schaltung von Ziffern-seriell auf bit seriell.The shift register 6 ( FIG. 8) has the difference in comparison with the shift register 3 b ( FIG. 7) that it also has parallel outputs and that the first 4 bits also have parallel inputs corresponding to FIG. 6. The first 4 bits of this shift register 6 thus also have the function of a converter circuit from serial to serial digits.

Die Schaltung 14 (Fig. 4) besteht aus den Teil-Schaltungen 14a und 14b und 14c. Die Teil-Schaltung 14a besteht aus 9 einfachen Flip-Flops 41 und 8 Und-Schaltungen 42 mit je 2 Eingängen und 8 Und-Schaltungen 43 mit je 2 Eingän gen und der Oder-Schaltung 44 mit 5 Eingängen und den zu gehörigen Leitungen. Die Teil-Schaltung 14b besteht aus 4 Und-Schaltungen 45 mit je 2 Eingängen und dem einfachen Flip-Flop 46 und 2 Negier-Schaltungen 47 und den zugehöri gen Leitungen. Die Teil-Schaltung 14c besteht aus 2 Oder- Schaltungen 48 mit je 4 Eingängen und der Oder-Schaltung 49 mit 5 Eingängen und der Oder-Schaltung 55 mit 8 Eingän gen und den zugehörigen Leitungen. Die Ausgänge sind mit den zugehörigen Zahlenwerten 5211 gekennzeichnet. Der Impuls-Eingang hat die Bezeichnung a. Der Rückstell-Ein gang hat die Bezeichnung r.The circuit 14 ( Fig. 4) consists of the sub-circuits 14 a and 14 b and 14 c. The sub-circuit 14 a consists of 9 simple flip-flops 41 and 8 AND circuits 42 with 2 inputs each and 8 AND circuits 43 with 2 inputs each and the OR circuit 44 with 5 inputs and the associated lines. The sub-circuit 14 b consists of 4 AND circuits 45 , each with 2 inputs and the simple flip-flop 46 and 2 negation circuits 47 and the associated lines. The sub-circuit 14 c consists of 2 OR circuits 48 with 4 inputs each and the OR circuit 49 with 5 inputs and the OR circuit 55 with 8 inputs and the associated lines. The outputs are identified with the associated numerical values 5211. The pulse input has the designation a. The reset input has the designation r.

Die Impuls-Schaltung 12 (Fig. 5) besteht aus 2 Doppel- Flip-Flops 21 und 22 (Flip-Flops 1 bis 4) und 4 Und- Schaltungen 5 mit je 2 Eingängen und 4 Und-Schaltungen 6 mit je 2 Eingängen und 4 Und-Schaltungen 7 mit je 2 Ein gängen und 4 Und-Schaltungen 8 mit je 2 Eingängen und der Und-Schaltung 9 mit 2 Eingängen und 2 Oder-Schaltungen 10 mit je 2 Eingängen und 2 Negier-Schaltungen 11 und den zu gehörigen Leitungen. Der Impuls-Eingang hat die Bezeich nung f. Der Rückstell-Eingang hat die Bezeichnung r. Beim ersten Zyklus-Impuls hat der Ausgang a H-Potential. Beim zweiten Zyklus-Impuls hat der Ausgang b H-Potential. Beim dritten Zyklus-Impuls hat der Ausgang c H-Potential. Beim vierten Zyklus-Impuls hat der Ausgang d H-Potential. Die Ausführung B dieser Impuls-Schaltung hat nur die Ausgänge a und c und somit 4 Und-Schaltungen mit je 2 Eingängen weniger und somit nur 2 Und-Schaltungen 7 mit je 2 Ein gängen und nur 2 Und-Schaltungen 8 mit je 2 Eingängen.The pulse circuit 12 ( Fig. 5) consists of 2 double flip-flops 21 and 22 (flip-flops 1 to 4) and 4 AND circuits 5 each with 2 inputs and 4 AND circuits 6 each with 2 inputs and 4 AND circuits 7 with 2 inputs and 4 AND circuits 8 with 2 inputs each and the AND circuit 9 with 2 inputs and 2 OR circuits 10 with 2 inputs and 2 negating circuits 11 and the associated lines . The pulse input has the designation f. The reset input has the designation r. With the first cycle pulse, the output a has H potential. With the second cycle pulse, the output b has H potential. With the third cycle pulse, the output c has H potential. With the fourth cycle pulse, the output has d H potential. The version B of this pulse circuit has only the outputs a and c and thus 4 AND circuits with 2 inputs less and therefore only 2 AND circuits 7 with 2 inputs and only 2 AND circuits 8 with 2 inputs each.

Der Impuls-Zähler 13 (Fig. 9) besteht aus 9 einfachen Flip-Flops 1 bis 9 und 8 Und-Schaltungen 11 mit je 2 Ein gängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 5 Eingängen und dem weiteren einfa chen Flip-Flop 14 und 4 Und-Schaltungen 15 mit je 2 Ein gängen und 2 Negier-Schaltungen 16 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der Rückstell-Eingang auf 0 (Null) hat die Bezeichnung r. Der letzte Ausgang hat die Bezeichnung z. Dieser Impuls-Zähler 13 hat keine bestimmte Länge und somit keine bestimmte Teilschaltungs-Anzahl.The pulse counter 13 ( Fig. 9) consists of 9 simple flip-flops 1 to 9 and 8 AND circuits 11 with 2 inputs and 4 AND circuits 12 with 2 inputs each and the OR circuit 13 with 5 inputs and the further simple flip-flop 14 and 4 AND circuits 15 , each with 2 inputs and 2 negation circuits 16 and the associated lines. The pulse input has the designation a. The reset input to 0 (zero) has the designation r. The last exit has the designation z. This pulse counter 13 has no specific length and therefore no specific number of subcircuits.

Die Ziffern-Eingabe-Schaltung 50 (Fig. 10) besteht aus der Tastatur M für die Ziffern 0 und 1 bis 9 und der Oder- Schaltung 51 mit 9 Eingängen und der Oder-Schaltung 52 mit 2 Eingängen und der Oder-Schaltung 53 mit 5 Eingängen und 2 Oder-Schaltungen 54 mit je 4 Eingängen und der Oder- Schaltung 55 mit 8 Eingängen und 4 Und-Schaltungen 56 mit je 2 Eingängen und 4 Oder-Schaltungen 57 mit je 2 Ein gängen und 4 Und-Schaltungen 58 mit je 2 Eingängen und 2 Flip-Flops 61 und 62 und 3 Oder-Schaltungen 63 bis 65 und 3 Und-Schaltungen 69 mit je 2 Eingängen und der Negier- Schaltung 70 und den Oder-Schaltungen 17 und 18 mit je 2 Eingängen und den zugehörigen Leitungen.The number input circuit 50 ( FIG. 10) consists of the keyboard M for the numbers 0 and 1 to 9 and the OR circuit 51 with 9 inputs and the OR circuit 52 with 2 inputs and the OR circuit 53 with 5 inputs and 2 OR circuits 54 , each with 4 inputs and the OR circuit 55 with 8 inputs and 4 AND circuits 56 , each with 2 inputs and 4 OR circuits 57 , each with 2 inputs and 4 AND circuits 58 , each 2 inputs and 2 flip-flops 61 and 62 and 3 OR circuits 63 to 65 and 3 AND circuits 69 , each with 2 inputs and the negation circuit 70 and the OR circuits 17 and 18 , each with 2 inputs and the associated lines .

Ein H-Impuls vom Ausgang C löscht das Schieberegister 3 und das Schieberegister 3b. (Rückstellung der Schiebere gister 3 und 3b).An H pulse from output C clears shift register 3 and shift register 3 b. (Reset the slide gister 3 and 3 b).

Ein H-Impuls vom Ausgang H setzt den Abschnitt I des Divi denden-Schieberegisters 3 auf 1 (LLLH).An H pulse from output H sets section I of dividing shift register 3 to 1 (LLLH).

Ein H-Impuls vom Ausgang F steuert das Schieberegister 5 parallel an. Somit hat nach dieser Takt-Ansteuerung das Schieberegister 5 denselben Inhalt, wie das Schieberegis ter 6.An H pulse from output F controls shift register 5 in parallel. Thus, after this clock control, the shift register 5 has the same content as the shift register 6th

Ein H-Impuls vom Ausgang H löscht den Inhalt des Schiebe registers 6. (Rückstellung des Schieberegisters 6).An H pulse from output H clears the contents of the shift register 6 . (Reset shift register 6 ).

Der Ausgang L steuert den Eingang l der Schaltung 50 an.The output L drives the input l of the circuit 50 .

Der Ausgang K steuert den Eingang k der Schaltung 50 an.The output K drives the input k of the circuit 50 .

Der Ausgang E löscht den Inhalt des Schieberegisters 5 mit einem H-Impuls. (Rückstellung des Schieberegisters 5).The output E clears the content of the shift register 5 with an H pulse. (Reset shift register 5 ).

Ein H-Impuls vom Ausgang A steuert in der Schaltung 1 eine Parallel-Subtraktion durch. Hierbei steuert dieser H-Im puls im Schieberegister 3 die Leitung b a. Somit werden mit diesem H-Impuls die Leitungen b und t des Schiebere gisters 3 angesteuert.An H pulse from output A controls a parallel subtraction in circuit 1 . Here, this H-Im pulse in shift register 3 controls line b a. Thus, the lines b and t of the shift register 3 are driven with this H pulse.

Ein H-Impuls vom Ausgang B steuert in der Schaltung 1 eine Verschiebung des Inhalts der Schieberegister 3 und 3b um 4 bit nach links durch. Hierbei werden im Schieberegister 3 die Leitungen a und t mit diesem H-Impuls angesteuert und im im Schieberegister 3b nur die Leitung t mit diesem H-Impuls angesteuert. Dieser H-Impuls vom Ausgang B steu ert in der Schaltung 1 auch eine Verschiebung des Inhalts des Quotienten-Schieberegisters 6 um 4 bit nach links durch, wobei die nächste Ziffer 5211-codiert in dieses Quotienten-Schieberegister 6 aufgenommen wird.An H pulse from output B controls in circuit 1 a shift of the contents of shift registers 3 and 3 b to the left by 4 bits. Here, in the shift register 3, the lines a and t with this H-pulse driven and in the shift register 3 b only the line t with this H-pulse driven. This H pulse from output B also controls in circuit 1 a shift of the content of the quotient shift register 6 by 4 bits to the left, the next digit 5211-coded being included in this quotient shift register 6 .

Ein H-Impuls vom Ausgang L steuert außerdem über eine Ab zweigung den Eingang a der Schaltung 100 an.An H pulse from the output L also controls the input a of the circuit 100 via a branch.

Ein H-Impuls vom Ausgang U steuert den Eingang b der Schaltung 100 an. An H pulse from output U drives input b of circuit 100 .

In Fig. 11 sind die Schieberegister 3 und 3b und 5 und 6 weiter vereinfacht dargestellt (nur 1 bit pro Ziffer) und andererseits in ihrer ganzen Länge dargestellt. Außerdem sind in dieser Fig. 11 auch die Komma-Schieberegister 21a und 21b und 21c und 21d und 22 dargestellt. In dieser Fig. 11 ist außerdem die Komma-Eingabeschaltung 90 darge stellt, welche dann erforderlich ist, wenn beim Multipli zieren der zweite Faktor durch die Zahl X geteilt wird. In dieser Fig. 11 ist außerdem die Schaltung 80 dargestellt, mittels der in das Komma-Schieberegister 21 an einer be stimmten Stelle das Teil-Stück 21c eingeblendet wird, wenn der Eingang m mit H-Potential angesteuert wird. Das Dividenden-Schieberegister hat auch dir Nummer 3. Die rechts-seitige Verlängerung des Schieberegisters 3 hat auch die Nummer 3b. Das Divisor-Schieberegister hat auch die Nummer 5. Das Ergebnis-Schieberegister hat auch die Nummer 6. Das Divisor-Komma-Schieberegister hat die Nummer 22. Das andere Komma-Schieberegister ist vier-teilig und hat die Nummer 21. Hiervon ist das Teil-Stück 21c das Einblend- Teil-Stück. Die diesbezügliche Zusatz-Schaltung 80 besteht aus dem Schieberegister 21c und der Negier-Schaltung 81 und 2 Und-Schaltungen 82 und 83 mit je 2 Eingängen und der Oder-Schaltung 84. Die Schaltung 90 besteht aus der Oder- Schaltung 91 mit 9 Eingängen und der Negier-Schaltung 92 und 2 Oder-Schaltungen 93 und 94 mit je 2 Eingängen und 10 Und-Schaltungen 95 mit je 2 Eingängen und den zugehörigen Leitungen. Der Eingang m wird vom Ausgang U der Schaltung 2a angesteuert. Der Eingang i wird vom Ausgang i der Schaltung 100 angesteuert.In Fig. 11, the shift registers 3 and 3 b and 5 and 6 are shown further simplified (only 1 bit per digit) and on the other hand shown in their entire length. In addition, the comma shift registers 21 a and 21 b and 21 c and 21 d and 22 are also shown in this FIG . In this Fig. 11, the comma input circuit 90 is also Darge, which is required when multiplying the second factor by the number X is divided. In this Fig. 11, the circuit 80 is also shown, by means of which in the comma shift register 21 at a certain point, the partial piece 21 c is faded in when the input m is driven with H potential. The dividend shift register is number 3 for you too. The right-hand extension of the shift register 3 also has the number 3 b. The divisor shift register also has the number 5 . The result shift register is also number 6 . The divisor-comma shift register is number 22 . The other comma shift register is four parts and has the number 21 . Of this, the part piece 21 c is the fade-in part piece. The relevant additional circuit 80 consists of the shift register 21 c and the negation circuit 81 and 2 AND circuits 82 and 83 , each with 2 inputs and the OR circuit 84 . The circuit 90 consists of the OR circuit 91 with 9 inputs and the negation circuit 92 and 2 OR circuits 93 and 94 with 2 inputs each and 10 AND circuits 95 with 2 inputs each and the associated lines. The input m is driven by the output U of the circuit 2 a. Input i is driven by output i of circuit 100 .

Das Komma-Steuerwerk Type A ist in Fig. 12 dargestellt. Dieses Komma-Steuerwerk Type A besteht aus der Schaltung 110 und 3 einfachen Flip-Flops 1 bis 3 und den Und- Schaltungen 4 bis 10 mit je 2 Eingängen und der Negier- Schaltung 12 und den Oder-Schaltungen 14 bis 23 und den zugehörigen Leitungen. Die Schaltung 110 besteht aus 2 Flip-Flops 25 und 26 und 3 Und-Schaltungen 27 bis 29 mit je 2 Eingängen und 2 Oder-Schaltungen 30 und 31 mit je 2 Eingängen und den zugehörigen Leitungen. Diese Schaltung 110 ist in Fig. 13 dargestellt.The type A comma control unit is shown in FIG . This type A comma control unit consists of the circuit 110 and 3 simple flip-flops 1 to 3 and the AND circuits 4 to 10 with 2 inputs each and the negation circuit 12 and the OR circuits 14 to 23 and the associated lines . The circuit 110 consists of 2 flip-flops 25 and 26 and 3 AND circuits 27 to 29 , each with 2 inputs and 2 OR circuits 30 and 31 , each with 2 inputs and the associated lines. This circuit 110 is shown in FIG. 13.

Die Wirkungsweise dieses Komma-Steuerwerks 100 ergibt sich wie folgt: Zunächst wird über die Tastatur M der Schaltung 50 die erste Zahl eingetippt, welche bei Multiplikation der erste Faktor ist und bei Division der Dividend ist. An der entsprechenden Stelle wird die Taste P angetippt und damit das Komma gesetzt. Diese erste Zahl wird somit nicht nur in ein Schieberegister eingetippt, sondern in beide Eingabe-Schieberegister 3b und 5, weil sich hierbei das Flip-Flop 61 (Fig. 10) noch in seiner Links-Stellung befindet. Hierbei wird auch in den beiden betreffenden Komma-Schieberegistern 21b und 22 das Komma-bit auf H ge setzt. Falls nun eine Division zur Ausführung kommt, wird beim Antippen der Taste D (Fig. 3a) das Divisor-Schiebe register 5 und das zugehörige Komma-Schieberegister 22 ge löscht. Hierbei wird auch der Eingang i mit H-Potential an gesteuert, womit das Flip-Flop 1 an seinem links-seitigen Ausgang H-Potential hat und damit die Eingabe der zweiten Zahl in das Divisor-Schieberegister 5 vor-angesteuert ist. Dann folgt das Eintippen des Dividenden, wobei beim Ein tippen der Komma-Stelle nur das Flip-Flop 3 auf links seitig H-Potential gesetzt wird. Bei den folgenden Ziffern wird nun diese Komma-Stelle damit verarbeitet, daß zusätz lich der Ausgang der Und-Schaltung 10 einen H-Impuls abgibt, welcher nicht den Inhalt der Komma-Schieberegister 21a und 21b nach rechts verschiebt, sondern den Inhalt der Schieberegister 3b und 3 nach links verschiebt. Damit ist für die Ergebniszahl bereits das Komna gesetzt und wird die Komma-Setzung im Komma-Schieberegister 22 überhaupt nicht gebraucht. Das Komma wandert nun auch mit jedem Takt- Schritt der Schieberegister 3 und 3b auch um einen Schritt nach links weiter und kommt somit zum richtigen Zeitpunkt im Komma-Schieberegister 21d an. The operation of this comma control unit 100 results as follows: First, the first number is typed in via the keyboard M of the circuit 50 , which is the first factor when multiplying and the dividend when divided. Press the P key at the appropriate point and set the comma. This first number is thus not only typed into a shift register, but into both input shift registers 3 b and 5 , because the flip-flop 61 ( FIG. 10) is still in its left position. Here, shift registers 21 b and point 22 is the comma bit set to H ge in the two concerned. If a division is now being executed, the divisor shift register 5 and the associated comma shift register 22 are cleared when the key D ( FIG. 3a) is pressed. In this case, the input i is also controlled with H potential, so that the flip-flop 1 has H potential at its left-hand output and thus the input of the second number into the divisor shift register 5 is pre-activated. Then follows the typing in of the dividend, whereby when typing in the decimal point only the flip-flop 3 is set to the left-hand H potential. In the following digits, this decimal place is now processed so that the output of the AND circuit 10 also emits an H pulse, which does not shift the content of the comma shift registers 21 a and 21 b to the right, but the content of the shift register 3b and shifts to the left. 3 The comna is thus already set for the result number and the comma setting in the comma shift register 22 is not used at all. The comma now also moves one step to the left with each clock step of the shift registers 3 and 3 b and thus arrives at the right time in the comma shift register 21 d.

Bei Multiplikation wird auch die erste Zahl (der erste Fak tor) in beide Schieberegister 3b und 5) eingetaktet. Beim Antippen der Taste M (Multiplikation) wird dann die Auto matik ausgelöst, welche den Hilfszahl-Quotienten x = 1 : f1 liefert, der dann automatisch in das Schieberegister 5 ein geblendet wird. In diesem Fall wird bei der Eingabe des zweiten Faktors in das Schieberegister 3b nicht dessen Komma-Stelle im Komma-Schieberegister 21b gesetzt, son dern gleich die Komma-Stelle des Quotienten, indem beim Eintippen der Komma-Stelle des zweiten Faktors in das Schieberegister 3b mittels der Schaltung 96 gleich für die Ergebniszahl das Komma-bit gesetzt wird.When multiplying, the first number (the first factor) in both shift registers 3 b and 5 ) is clocked. When the M key is pressed (multiplication), the auto matics is triggered, which supplies the auxiliary number quotient x = 1: f1, which is then automatically faded into the shift register 5 . In this case, when entering the second factor in the shift register 3 b, its comma position in the comma shift register 21 b is not set, but rather the comma position of the quotient, by typing the comma position of the second factor into the Shift register 3 b is set by means of circuit 96 immediately for the result number the comma bit.

Der Eingang U der Schaltung 100 (110) wird vom Ausgang U der Schaltung 2a (Fig. 3) angesteuert.The input U of the circuit 100 (110) is driven by the output U of the circuit 2 a (Fig. 3).

Der Eingang b der Schaltung 100 wird vom Ausgang B der Schaltung 2a (Fig. 3a) angesteuert.The input b of the circuit 100 of the circuit 2 a (Fig. 3a) is driven by the output B.

Der Eingang l der Schaltung 100 wird vom Ausgang L der Schaltung 2e (Fig. 3a) angesteuert.The input l of the circuit 100 is driven by the output L of the circuit 2 e ( FIG. 3a).

Der Eingang k der Schaltung 100 wird vom Ausgang K der Schaltung 2a (Fig. 3a) angesteuert.K of the input of the circuit 100 is driven by the output of the circuit K 2 a (Fig. 3a).

Der Ausgang i der Schaltung 100 (110) steuert den Eingang i der Schaltung 90 (Fig. 11) an.Output i of circuit 100 ( 110 ) drives input i of circuit 90 ( FIG. 11).

In Fig. 15 ist das Komma-Steuerwerk 100 b dargestellt, das an Stelle der Schaltung 110 die Schaltung 112 aufweist und damit so ausgebildet ist, daß beim Dividieren als erste Zahl der Divisor eingetaktet wird (in beide Eingabe-Schiebere gister 3b und 5). In diesem Fall wird dann das Schiebere gister 3b dann gelöscht und dann in dieses Schieberegister 3b der Dividend eingetaktet. Damit kommt bei Addition und bei Division die Schaltung 90 zur Wirkung.In Fig. 15, the comma control unit 100 b is shown, which has the circuit 112 in place of the circuit 110 and is thus designed so that the divisor is clocked in when dividing (in both input shift registers 3 b and 5 ). In this case, the shift register 3 b is then deleted and then the dividend is clocked into this shift register 3 b. The circuit 90 thus takes effect in the case of addition and division.

Claims

1. Electronic multiplier-divider circuit, which forms the quotient numbers in a real way and forms the product numbers in a fake manner, and in which the first input number is simultaneously clocked into both input shift registers 3 b and 5 and in which when multiplying first Number 1 or a power of ten of this number 1 is divided by the first factor and then the second factor is divided by the quotient of the first division, characterized in that the comma control unit ( 100 ) instead of a pulse counter ( 87 ) with additional parts a shift register part circuit ( 21 c), by means of which the shift register ( 21 ) ( 21 a and 21 b and 21 d) is extended at a suitable point by a certain number of bits if a corresponding control Input (d) is controlled with H potential or is controlled with L potential in the opposite configuration.

2. Electronic multiplier-divider circuit according to An saying 1, characterized in that the multipli adorn the first division instead of the divide 1 the dividend 1 000 000 000 is used.

3. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2, characterized in that the shift register ( 21 c) has a length of 9 bits if, when multiplying instead of the first dividend 1, the dividend 1 000 000 000 processed becomes.

4. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that the control unit ( 100 ) is designed so that a shift direction is sufficient end for all shift registers.