DE4028714A1

DE4028714A1 - Digital multiplier or divider circuit - provides single key operation to generate inputs for arithmetic operations

Info

Publication number: DE4028714A1
Application number: DE19904028714
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-09-05
Filing date: 1990-09-10
Publication date: 1992-05-21

Abstract

An electronic multiplier-divider circuit provides for numbers coded in 5211 weighting to be processed and the result generated with the same weighting. The circuit has a keyboard for entry of the dividend, when used in the division mode, into two shift registers (3,5). A division key is operated and the process is executed when a second key is actuated. The signals required for operating in either division of multiplication mode are generated by a control circuit. Multiplication can be selected by a signal key actuation. ADVANTAGE - Efficient digital multiplication.

Description

Gegenstand der Erfindung ist die Anordnung eines Steuer werks bei der Multiplizier-Dividierschaltung nach P 40 28 156.6, welche auch die Produktzahlen auf subtraktive Weise erzeugt und somit eine Rechenschaltung nach P 40 25 468.2 aufweist. Bei der vorliegenden Multiplizier- Dividierschaltung werden die Zahlen auch 5211-codiert verarbeitet und fallen die Ergebniszahlen auch in diesem 5211-Code an. Die Umcodierung der Zahlen von Ziffern seriell auf bit-seriell ist besonders einfach, weil alle Schieberegister eine Verschiebung von 4 bit pro Takt auf weisen.The invention relates to the arrangement of a tax works with the multiplier-divider circuit P 40 28 156.6, which also the product numbers on subtractive Generated in a way and thus a calculation circuit P 40 25 468.2. In the present multiplier Divider circuit, the numbers are also 5211 encoded processed and fall the result numbers in this too 5211 code. The recoding of the numbers from digits serial to bit serial is particularly easy because all Shift registers a shift of 4 bits per cycle point.

Diese elektronische Multiplizer-Dividierschaltung ist ohne Verlängerungs-Schieberegister 3b und ohne Steuer werk 2 in Fig. 1 dargestellt. In Fig. 2 ist eine Tetra den-Subtrahierschaltung 4 dargestellt, welche keine echte Tetraden-Subtrahierschaltung ist, sondern eine Spezial- Schaltung mit negierten Eingängen für den Subtrahenden ist. In Fig. 3a und 3b ist das Steuerwerk 2 dargestellt. In Fig. 4 ist die Schaltung 14 dargestellt. In Fig. 5 ist die Impuls-Schaltung 12 dargestellt. In Fig. 6 ist ein Teil-Stück mit 4 bit der Schieberegister 3 und 5 darge stellt. In Fig. 7 ist ein Teil-Stück mit 4 bit des Ver längerungs-Schieberegisters 3b dargestellt. In Fig. 8 ist ein Teilstück mit 4 bit des Schieberegisters 6 darge stellt. In Fig. 9 ist der Impuls-Zähler 13 dargestellt.This electronic multiplier divider circuit is shown without extension shift register 3 b and without control unit 2 in FIG. 1. In Fig. 2, a tetrahedral subtracting circuit 4 is shown, which is not a real tetrad subtracting circuit, but is a special circuit with negated inputs for the subtractor. The control unit 2 is shown in FIGS . 3a and 3b. The circuit 14 is shown in FIG . In FIG. 5, the pulse circuit 12 is shown. In Fig. 6 is a partial piece with 4 bits of the shift registers 3 and 5 Darge provides. In Fig. 7, a partial piece with 4 bits of the United shift register 3 b is shown. In Fig. 8 is a section with 4 bits of the shift register 6 Darge provides. In Fig. 9, the pulse counter 13 is shown.

Diese Multiplizier-Dividierschaltung besteht aus der Hauptschaltung 1 und dem Zusatz-Schieberegister 3b und dem Steuerwerk 2. Die Haupt-Schaltung 1 besteht im Normal fall aus 8 Tetraden-Subtrahierschaltungen 4 und im darge stellten Fall aus 6 Tetraden-Subtrahierschaltungen 4 und den Schieberegistern 3 und 5 und 6, welche eine Länge ent sprechend der Anzahl der Schaltungen 4 aufweisen. Das Steuerwerk 2 besteht aus der Spezial-Ansteuer-Schaltung 10 und der Start-Schaltung 11 und der Impuls-Schaltung 12 und dem Impuls-Zähler 13 und der Schaltung 14 und 4 Poten tial-Speicher-Flip-Flops 16 bis 19 und 3 Oder-Schaltungen 21 bis 23 mit je 3 Eingängen und 3 Oder-Schaltungen 24 bis 26 mit je 2 Eingängen und 3 Und-Schaltungen 27 bis 29 mit je 2 Eingängen und den Negier-Schaltungen 20 und 30 und den Und-Schaltungen 31 bis 38 mit je 2 Eingängen und den Oder-Schaltungen 39 bis 42 mit je 2 Eingängen und den Ne gier-Schaltungen 43 bis 46 und 2 Verzögerungs-Schaltungen 61 und 62 und der Und-Schaltung 63 und dem Flip-Flop 64) und den zugehörigen Leitungen. An weiteren Teilen besteht dieses Steuerwerk aus der in Fig. 10 dargestellten Zif fern-Eingabe-Tastatur für die Ziffern 0, bis 9 und einer 1- aus-10/5211-Umcodierschaltung, mittels der die erste Zahl in die Schieberegister 3 und 5 eingetaktet wird und die zweite Zahl nur in das Schieberegister 3 eingetaktet wird, weil nach dem Antippen der M-Taste der Ausgang K L-Poten tial hat.This multiplier-divider circuit consists of the main circuit 1 and the additional shift register 3 b and the control unit 2 . The main circuit 1 is in the normal case from 8 tetrads-subtracting circuits 4 and in the presented case Darge 6 tetrads-subtracting circuits 4 and the shift registers 3 and 5 and 6, which have a length accordingly the number of operations. 4 The control unit 2 consists of the special control circuit 10 and the start circuit 11 and the pulse circuit 12 and the pulse counter 13 and the circuit 14 and 4 potential memory flip-flops 16 to 19 and 3 or - Circuits 21 to 23 with 3 inputs and 3 OR circuits 24 to 26 with 2 inputs and 3 AND circuits 27 to 29 with 2 inputs each and the Negier circuits 20 and 30 and the AND circuits 31 to 38 with 2 inputs each and the OR circuits 39 to 42 with 2 inputs each and the Ne gier circuits 43 to 46 and 2 delay circuits 61 and 62 and the AND circuit 63 and the flip-flop 64 ) and the associated lines. In other parts, this control unit consists of the numerical input keyboard shown in FIG. 10 for the digits 0 to 9 and a 1-out-10/5211 recoding circuit, by means of which the first number is clocked into the shift registers 3 and 5 is and the second number is only clocked into the shift register 3 , because after tapping the M key, the output KL has potential.

Die Tetraden-Subtrahierschaltung 4, welche im dargestellten Fall sechsfach angeordnet ist, ist keine echte Tetraden- Subtrahierschaltung, welche auf subtraktive Weise die Dif ferenz-Ziffer bildet, sondern eine Schaltung mit negierten B-Eingängen, welche auf additive Weise die Differenz-Ziffer bildet. Somit ist bei dieser Tetraden-Subtrahierschaltung 4 ein Übertrag kein Übertrag und kein Übertrag ein Über trag. Aus diesem Grund ist am Ende der Schaltung F die Ne gier-Schaltung 50 angeordnet. Diese unechte Tetraden-Sub trahierschaltung 4 besteht aus 16 Und-Schaltungen 11 mit je 2 Eingängen und 10 Oder-Schaltungen 12 mit je 2 Eingän gen und 2 Oder-Schaltungen 13 mit je 3 Eingängen und 8 Negier-Schaltungen 14 und 2 dualen Voll-Addierern 15 und 16 und den zugehörigen Leitungen. Die Eingänge A und B und die Ausgänge C sind mit den zugehörigen Zahlenwerten 5211 gekennzeichnet. Der Übertrag-Eingang hat die Be zeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y. The tetrad subtracting circuit 4 , which is arranged six times in the illustrated case, is not a real tetrad subtracting circuit, which forms the difference digit in a subtractive manner, but a circuit with negated B inputs, which forms the difference digit in an additive manner . Thus, in this tetrad subtracting circuit 4, a carry is not a carry and no carry is a carry. For this reason, the curving circuit 50 is arranged at the end of the circuit F. This fake tetrad subtracting circuit 4 consists of 16 AND circuits 11 with 2 inputs each and 10 OR circuits 12 with 2 inputs each and 2 OR circuits 13 with 3 inputs each and 8 negation circuits 14 and 2 dual full Adders 15 and 16 and the associated lines. Inputs A and B and outputs C are identified with the associated numerical values 5211. The carry input has the designation x. The carry output is called y.

Die Schieberegister 3 und 5 sind gleich und haben Links- Verschiebung um 4 bit pro Takt und Parallel-Eingabe. Ein Teil-Stück mit 4 bit ist in Fig. 6 dargestellt. Eine Teil- Schaltung besteht aus einem Doppel-Flip-Flop 10 und 2 Und- Schaltungen 21 mit je 2 Eingängen und der Und-Schaltung 22 mit 2 Eingängen und 2 weiteren Und-Schaltungen 23 mit je 2 Eingängen und 2 Oder-Schaltungen 24 mit je 2 Eingängen und 2 Negier-Schaltungen 25. Die Takt-Leitung hat die Be zeichnung t. Die Vor-Ansteuerleitung für Parallel-Eingabe hat die Bezeichnung b. Die Vor-Ansteuerleitung für Ver schiebung (Links-Verschiebung um 4 bit pro Takt) hat die Bezeichnung a.Shift registers 3 and 5 are the same and have a left shift of 4 bits per cycle and parallel input. A partial piece with 4 bits is shown in Fig. 6. A sub-circuit consists of a double flip-flop 10 and 2 AND circuits 21 with 2 inputs each and the AND circuit 22 with 2 inputs and 2 further AND circuits 23 each with 2 inputs and 2 OR circuits 24 with 2 inputs and 2 negation circuits 25 each. The clock line has the designation t. The pre-control line for parallel input has the designation b. The pre-control line for shifting (left shifting by 4 bits per cycle) has the designation a.

Von dem in Fig. 1 nicht dargestellten Schieberegister 3b, das die rechts-seitige Verlängerung des Schieberegisters 3 bildet ist ein Teilstück mit 4 bit in Fig. 7 dargestellt. Dieses Schieberegister 3b hat auch Links-Verschiebung um 4 bit pro Takt und keine Parallel-Eingabe. Eine Teil- Schaltung besteht aus einem Doppel-Flip-Flop 10 und 2 Und- Schaltungen 26 und 2 Negier-Schaltungen 27. Die Leitungen t der Schieberegister 3 und 3b sind direkt miteinander ver bunden.A section with 4 bits of the shift register 3 b, which is not shown in FIG. 1 and forms the right-hand extension of the shift register 3 , is shown in FIG. 7. This shift register 3 b also has a left shift of 4 bits per cycle and no parallel input. A sub-circuit consists of a double flip-flop 10 and 2 AND circuits 26 and 2 negation circuits 27 . The lines t of the shift registers 3 and 3 b are directly connected to one another.

Das Schieberegister 6 weist im Vergleich mit dem Schiebe register 3b (Fig. 7) den Unterschied auf, daß es auch Parallel-Ausgänge hat und daß die ersten 4 bits auch Parallel-Eingänge entsprechend Fig. 6 haben. Die ersten 4 bits dieses Schieberegisters 6 haben somit auch die Funk tion einer Umsetzer-Schaltung von Ziffern-seriell auf bit seriell.The shift register 6 has the difference in comparison with the shift register 3 b ( FIG. 7) that it also has parallel outputs and that the first 4 bits also have parallel inputs corresponding to FIG. 6. The first 4 bits of this shift register 6 thus also have the function of a converter circuit from serial to serial digits.

Die Schaltung 14 (Fig. 4) besteht aus den Teil-Schaltun gen 14a und 14b und 14c. Die Teil-Schaltung 14a besteht aus 9 einfachen Flip-Flops 41 und 8 Und-Schaltungen 42 mit je 2 Eingängen und 8 Und-Schaltungen 43 mit je 2 Eingän gen und der Oder-Schaltung 44 mit 5 Eingängen und den zu gehörigen Leitungen. Die Teil-Schaltung 14b besteht aus 4 Und-Schaltungen 45 mit je 2 Eingängen und dem einfachen Flip-Flop 46 und 2 Negier-Schaltungen 47 und den zugehöri gen Leitungen. Die Teil-Schaltung 14c besteht aus 2 Oder- Schaltungen 48 mit je 4 Eingängen und der Oder-Schaltung 49 mit 5 Eingängen und der Oder-Schaltung 55 mit 8 Eingän gen und den zugehörigen Leitungen. Die Ausgänge sind mit den zugehörigen Zahlenwerten 5211 gekennzeichnet. Der Impuls-Eingang hat die Bezeichnung a. Der Rückstell-Eingang hat die Bezeichnung r.The circuit 14 ( FIG. 4) consists of the sub-circuits 14 a and 14 b and 14 c. The sub-circuit 14 a consists of 9 simple flip-flops 41 and 8 AND circuits 42 with 2 inputs each and 8 AND circuits 43 with 2 inputs each and the OR circuit 44 with 5 inputs and the associated lines. The sub-circuit 14 b consists of 4 AND circuits 45 , each with 2 inputs and the simple flip-flop 46 and 2 negation circuits 47 and the associated lines. The sub-circuit 14 c consists of 2 OR circuits 48 with 4 inputs each and the OR circuit 49 with 5 inputs and the OR circuit 55 with 8 inputs and the associated lines. The outputs are identified with the associated numerical values 5211. The pulse input has the designation a. The reset input has the designation r.

Die Impuls-Schaltung 12 (Fig. 5) besteht aus 2 Doppel- Flip-Flops 21 und 22 (Flip-Flops 1 bis 4) und 4 Und- Schaltungen 5 mit je 2 Eingängen und 4 Und-Schaltungen 6 mit je 2 Eingängen und 4 Und-Schaltungen 7 mit je 2 Ein gängen und 4 Und-Schaltungen 8 mit je 2 Eingängen und der Und-Schaltung 9 mit 2 Eingängen und 2 Oder-Schaltungen 10 mit je 2 Eingängen und 2 Negier-Schaltungen 11 und den zu gehörigen Leitungen. Der Impuls-Eingang hat die Bezeich nung f. Der Rückstell-Eingang hat die Bezeichnung r. Beim ersten Zyklus-Impuls hat der Ausgang a H-Potential. Beim zweiten Zyklus-Impuls hat der Ausgang b H-Potential. Beim dritten Zyklus-Impuls hat der Ausgang c H-Potential. Beim vierten Zyklus-Impuls hat der Ausgang d H-Potential. Die Ausführung B dieser Impuls-Schaltung hat nur die Ausgänge a und c und somit 4 Und-Schaltungen mit je 2 Eingängen weniger und somit nur 2 Und-Schaltungen 7 mit je 2 Ein gängen und nur 2 Und-Schaltungen 8 mit je 2 Eingängen.The pulse circuit 12 ( Fig. 5) consists of 2 double flip-flops 21 and 22 (flip-flops 1 to 4) and 4 AND circuits 5 each with 2 inputs and 4 AND circuits 6 each with 2 inputs and 4 AND circuits 7 with 2 inputs and 4 AND circuits 8 with 2 inputs each and the AND circuit 9 with 2 inputs and 2 OR circuits 10 with 2 inputs and 2 negating circuits 11 and the associated lines . The pulse input has the designation f. The reset input has the designation r. With the first cycle pulse, the output a has H potential. With the second cycle pulse, the output b has H potential. With the third cycle pulse, the output c has H potential. With the fourth cycle pulse, the output has d H potential. The version B of this pulse circuit has only the outputs a and c and thus 4 AND circuits with 2 inputs less and therefore only 2 AND circuits 7 with 2 inputs and only 2 AND circuits 8 with 2 inputs each.

Der Impuls-Zähler 13 (Fig. 9) besteht aus 9 einfachen Flip-Flops 1 bis 9 und 8 Und-Schaltungen 11 mit je 2 Ein gängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 5 Eingängen und dem weiteren einfa chen Flip-Flop 14 und 4 Und-Schaltungen 15 mit je 2 Ein gängen und 2 Negier-Schaltungen 16 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der Rückstell-Eingang auf 0 (Null) hat die Bezeichnung r. Der letzte Ausgang hat die Bezeichnung z. Dieser Impulszähler 13 hat keine bestimmte Länge und somit keine bestimmte Teilschaltungs-Anzahl. The pulse counter 13 ( Fig. 9) consists of 9 simple flip-flops 1 to 9 and 8 AND circuits 11 with 2 inputs and 4 AND circuits 12 with 2 inputs each and the OR circuit 13 with 5 inputs and the further simple flip-flop 14 and 4 AND circuits 15 , each with 2 inputs and 2 negation circuits 16 and the associated lines. The pulse input has the designation a. The reset input to 0 (zero) has the designation r. The last exit has the designation z. This pulse counter 13 has no specific length and therefore no specific number of subcircuits.

Beim Dividieren ergibt sich die Wirkungsweise dieser Mul tiplizier-Dividierschaltung wie folgt: Die Rückstellung der gesamten Multiplizier-Dividierschaltung einschließlich Steuerwerk erfolgt durch Antippen der Taste R. Dann wird über die in Fig. 10 dargestellte Tastatur der Dividend in das Schieberegister 3 eingetaktet, wobei dieser Dividend auch gleichzeitig in das Schieberegister 5 eingetaktet wird. Dann wird die raste D (Division) angetippt und damit der Inhalt des Schieberegisters 5 gelöscht, weil hierbei der Ausgang E über die Oder-Schaltung 25 mit einem H-Impuls be liefert wird, und dieser H-Impuls die Rückstellung des Schieberegisters 5 ansteuert. Dann wird über dieselbe Ein gabe-Tastatur der Divisor in das Schieberegister 5 einge taktet. Die Division wird dann damit ausgelöst, daß die Taste G angetippt wird, womit der Eingang s der Start- Schaltung 11 mit einem H-Impuls angesteuert wird. Der Im puls-Zähler 13 hat hierbei an seinem Ausgang z L-Potential, weil er hierbei noch den Zählerstand 0 (Null) aufweist. Somit ist bei diesem Divisions-Start die Und-Schaltung 35 vor-angesteuert und beginnt der Ablauf der Division ent sprechend der Beschreibung der Patentanmeldung P 40 25 468.2. Der Divisions-Ablauf ist beendet, wenn der Ausgang z des Impuls-Zählers 13 von L-Potential auf H-Potential wech selt, weil dann die Negier-Schaltung 46 an ihrem Ausgang von H-Potential auf L-Potential wechselt, und dann die Und- Schaltung 35 nicht mehr vor-angesteuert ist. Der Quotient ist dann bit-seriell im Schieberegister 6 gespeichert und wird dann mittels eines Umsetzers von der bit-seriellen Speicherung in die Ziffern-serielle Speicherung umgesetzt.When dividing, the operation of this multiplier-divider circuit results as follows: The entire multiplier-divider circuit, including the control unit, is reset by pressing the R key. Then the dividend is clocked into the shift register 3 via the keyboard shown in FIG Dividend is also clocked into shift register 5 at the same time. Then the detent D (division) is tapped and thus the content of the shift register 5 is deleted, because here the output E is supplied via the OR circuit 25 with an H pulse, and this H pulse controls the resetting of the shift register 5 . Then the divisor is clocked into the shift register 5 via the same input keyboard. The division is then triggered by tapping the G key, which drives the input s of the start circuit 11 with an H pulse. The pulse counter 13 has z L potential at its output because it still has the counter reading 0 (zero). Thus, at this division start, the AND circuit 35 is pre-activated and the process of the division begins accordingly to the description of patent application P 40 25 468.2. The division process is ended when the output z of the pulse counter 13 changes from L potential to H potential, because then the negation circuit 46 changes at its output from H potential to L potential, and then the AND circuit 35 is no longer pre-activated. The quotient is then stored bit-serially in the shift register 6 and is then converted from the bit-serial storage into the digit-serial storage by means of a converter.

Beim Multiplizieren ergibt sich die Wirkungsweise dieser Multiplizier-Dividierschaltung wie folgt: Die Rückstellung der gesamten Multiplizier-Dividierschaltung einschließlich Steuerwerk erfolgt auch durch Antippen der Taste R. Dann wird über die Eingabe-Tastatur 5211-codiert der erste Faktor gleichzeitig in die Schieberegister 3 und 5 eingetaktet. Dann wird die Taste M (Multiplikation) angetippt und damit ein automatischer Zyklus ausgelöst, weil nun zunächst die Zahl 1 durch den ersten Faktor geteilt werden muß. Dieser Zyklus läuft damit an, daß nun die Und-Schaltung 28 vor angesteuert ist und damit die Schaltung 10 Takt-angesteu ert wird. Der erste H-Impuls wird vom Ausgang c geliefert und löscht den Inhalt des Schieberegisters 3. Der zweite H-Impuls vom Ausgang N setzt den Abschnitt I des Schiebe registers 3 auf 1 (LLLH). Der dritte H-Impuls vom Ausgang der Oder-Schaltung 23 der Schaltung 10 steuert den Eingang s der Start-Schaltung 11 an, womit die Division der Zahl 1 durch den ersten Faktor ausgelöst wird. Wenn diese Division zu Ende ist, hat der Ausgang z des Impuls-Zählers 13 H- Potential und wird mit dem H-Impuls des Ausgangs E der In halt der Schieberegister 3 und 5 gelöscht und befindet sich der Quotient 1 : n im Schieberegister 6. Dann liefert der Ausgang F einen H-Impuls, der die Parallel-Eingabe des Schieberegisters 5 ansteuert, womit das Schieberegister 5 denselben Inhalt hat, wie das Schieberegister 6. Dann wird der zweite Faktor in das Schieberegister 3 eingetaktet, wobei beim Eintippen der ersten Ziffer der Inhalt des Schie beregisters 6 gelöscht wird. Dann wird der Eingang G ange tippt und damit die zweite Division ausgelöst, bei der der zweite Faktor durch den ersten Quotienten geteilt wird. Diese Division ist dann zu Ende, wenn der Impuls-Zähler 13 zum zweiten mal an seinem Ausgang z H-Potential hat. Die Produkt-Zahl befindet sich dann als zweiter Quotient im Schieberegister 6. Die Produktzahl ist damit bit-seriell im Schieberegister 6 gespeichert und wird dann mittels eines entsprechenden Schieberegister-Teilstücks von der bit-seriellen Speicherung in die Ziffern-serielle Speicher ung umgesetzt. When multiplying the operation of this multiplier divider provides as follows: The provision of the entire multiplier divider including control work is done by pressing the button R. Then, using the input keyboard 5211 encodes the first factor simultaneously into the shift register 3 and 5 clocked. Then the M (multiplication) key is pressed and an automatic cycle is triggered, because the number 1 must first be divided by the first factor. This cycle starts with the fact that the AND circuit 28 is now driven and thus the circuit 10 is clock-controlled. The first H pulse is supplied by output c and clears the content of shift register 3 . The second H pulse from output N sets section I of shift register 3 to 1 (LLLH). The third H pulse from the output of the OR circuit 23 of the circuit 10 drives the input s of the start circuit 11 , which triggers the division of the number 1 by the first factor. When this division has ended, the output z of the pulse counter 13 has H potential and the content of the shift registers 3 and 5 is cleared with the H pulse of the output E and the quotient 1: n is in the shift register 6 . The output F then supplies an H pulse which controls the parallel input of the shift register 5 , with the result that the shift register 5 has the same content as the shift register 6 . The second factor is then clocked into the shift register 3 , the contents of the shift register 6 being deleted when the first digit is typed in. Then input G is tapped and the second division is triggered, in which the second factor is divided by the first quotient. This division ends when the pulse counter 13 has z H potential at its output for the second time. The product number is then located as a second quotient in shift register 6 . The product number is thus stored bit-serially in the shift register 6 and is then converted from the bit-serial storage into the digit-serial memory by means of a corresponding shift register section.

Die Eingabe-Schaltung 50 ist in Fig. 10 dargestellt.The input circuit 50 is shown in FIG. 10.

Diese Eingabe-Schaltung 50 besteht aus der Tastatur M für die Ziffern 0 und 1 bis 9 und der Oder-Schaltung 51 mit 9 Eingängen und der Oder-Schaltung 52 mit 2 Eingängen und der Oder-Schaltung 53 mit 5 Eingängen und 2 Oder- Schaltungen 54 mit je 2 Eingängen und der Oder-Schaltung 55 mit 8 Eingängen und 4 Und-Schaltungen 56 mit je 2 Ein gängen und 4 Oder-Schaltungen 57 mit je 2 Eingängen und den zugehörigen Leitungen. Der Eingang e liegt im Betriebs zustand ständig an H-Potential. Der Eingang f wird vom Ausgang K angesteuert. Vom Ausgang g wird der Inhalt des Schieberegisters 6 gelöscht. Vom Ausgang h werden die Schieberegister 3 und 5 Zusatz-Takt-angesteuert.This input circuit 50 consists of the keyboard M for the digits 0 and 1 to 9 and the OR circuit 51 with 9 inputs and the OR circuit 52 with 2 inputs and the OR circuit 53 with 5 inputs and 2 OR circuits 54 with 2 inputs each and the OR circuit 55 with 8 inputs and 4 AND circuits 56 with 2 inputs each and 4 OR circuits 57 with 2 inputs each and the associated lines. In the operating state, input e is constantly at H potential. Input f is controlled by output K. The content of the shift register 6 is cleared from the output g. Shift registers 3 and 5 are clocked from output h.

Der Ausgang A steuert die Leitung b des Schieberegisters 3 an und somit über die Oder-Schaltung 70 auch die Leitung t.The output A controls the line b of the shift register 3 and thus also the line t via the OR circuit 70 .

Der Ausgang B steuert die Leitung a des Schieberegisters 3 an und somit über die Oder-Schaltung 70 auch die Leitung t.The output B controls the line a of the shift register 3 and thus also the line t via the OR circuit 70 .

Die Leitungen t der Schieberegister 3 und 3b sind mitein ander verbunden.The lines t of the shift registers 3 and 3 b are connected to each other.

Claims

1. Electronic multiplier-divider circuit, which generates the quotient numbers in a real way and generates the product numbers in a fake manner, characterized in that the first input number (factor or dividend) is simultaneously clocked into the shift registers ( 3 and 5 ) .

2. Electronic multiplier-divider circuit according to claim 1, characterized in that when the key (D) (division) is touched only the content of the shift register ( 5 ) is deleted.

3. Electronic multiplier-divider circuit according to An saying 1 or according to claims 1 and 2, characterized shows that when you press the (M) key (multipli cation) an automatic cycle is triggered at where the number 1 is divided by the first factor.

4. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that in the automatic cycle according to claim 3, the content of the shift register ( 3 ) is first deleted and then the shift register ( 3 ) in section (i) is loaded with the number 1 (LLLH) and then this division is controlled and then the content of the shift registers ( 3 and 5 ) is deleted and then the shift register ( 5 ) with the content of the shift register ( 6 ) is loaded with a parallel drive clock.

5. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that the deletion of the content of the shift register ( 6 ), which when multiplying according to He generation of the auxiliary quotient and its input into the shift register ( 5 ) is required from the output (g) of the circuit ( 50 ) when the second factor is typed in.