DE4025468A1

DE4025468A1 - Electronic division circuit using dual pulse circuit - replacing dual one to eliminate errors associated with original circuit

Info

Publication number: DE4025468A1
Application number: DE19904025468
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-06-05
Filing date: 1990-08-10
Publication date: 1992-02-27

Abstract

An electronic division circuit produces quotients by parallel subtraction of divisors from dividends using the method B (from above to below) without re-addition of the divisors. The control stage contains two potential storage flip-flops (25,26), one (26) of which is arranged in the line controlled by the input (k). The outputs (A,B) are supplied with pulses via a yoke circuit (40). The flip-flop (26) in the input controlled line is combined with a gate circuit driven via an inverting circuit by the pulse circuit output or from the same pulse circuit output as controls the yoke circuit. USE/ADVANTAGE - Developed to eliminate errors associated with using a quad circuit instead of a dual one.

Description

Gegenstand der Erfindung ist die Weiterentwicklung der Dividierschaltung nach P 40 18 030.1 und die Beseitigung von Fehlern bei dieser Dividierschaltung. An Stelle einer Zweier-Impuls-Schaltung hat die vorliegende Dividierschaltung eine Vierer-Impuls-Schaltung 8, welche somit nur bei jedem vierten Impuls eine Parallel-Substration durchsteuert, womit das Zeit-Intervall für die Bildung der Zwischen- Dividenden-Zahlen verdoppelt wird. Das Steuerwerk ist nun mit 2 Potential-Speicher-Flip-Flops 25 und 26 versehen.The invention relates to the further development of the divider according to P 40 18 030.1 and the elimination of errors in this divider. Instead of a two-pulse circuit, the present dividing circuit has a four-pulse circuit 8 , which thus only performs a parallel substring on every fourth pulse, thus doubling the time interval for the formation of the intermediate dividend numbers. The control unit is now provided with 2 potential memory flip-flops 25 and 26 .

Die Dividierschaltung Type A ist ohne Steuerwerk und ohne Quotienten-Schieberegister 5 in Fig. 1 dargestellt. In Fig. 2 ist die Tetraden-Substrahierschaltung 1 dargestellt. In Fig. 3 ist das Steuerwerk 4a mit Quotienten-Schieberegister 5 dargestellt. In Fig. 4 ist die Schaltung 7 dargestellt. In Fig. 5 ist die Impuls-Schaltung 8 dargestellt. In Fig. 6 ist ein Teilstück des Dividenden-Schieberegisters 3 dargestellt. In Fig. 7 ist ein Teilstück des Schieberegisters 6 dargestellt, das die rechts-seitige Verlängerung des Dividenden-Schieberegisters 3 bildet. In Fig. 8 ist der Impuls-Zähler 20 dargestellt. In Fig. 9 ist die Impuls-Schaltung 8b dargestellt.The type A divider circuit is shown in FIG. 1 without a control unit and without a quotient shift register 5 . In FIG. 2, the tetrads-subtracting circuit is illustrated. 1 In Fig. 3, the control unit 4 a with quotient shift register 5 is shown. The circuit 7 is shown in FIG . In FIG. 5, the pulse circuit 8 is shown. In Fig. 6 is shown a portion of the dividend shift register 3. In Fig. 7 a portion of the shift register 6, there is shown the dividend shift register forms the right-side extension 3. In FIG. 8, the pulse counter 20 is shown. In Fig. 9 the pulse circuit 8 b is shown.

Diese Dividierschaltung Type A besteht im dargestellten Fall aus 6 Tetraden-Subtrahierschaltungen 1 und dem Divisor- Schieberegister 2 und dem Dividenden-Schieberegister 3 und dem Steuerwerk 4a, das in Fig. 3 mit dem Quotienten- Schieberegister 5 dargestellt ist. An weiteren Teilen besteht diese Dividierschaltung aus dem Schieberegister 6, das als rechts-seitige Verlängerung des Dividenden-Schieberegisters 3 angeordnet ist und dem Impuls-Zähler 20 und den zugehörigen Leitungen. This dividing circuit type A consists in the illustrated case of 6 tetrad subtracting circuits 1 and the divisor shift register 2 and the dividend shift register 3 and the control unit 4 a, which is shown in Fig. 3 with the quotient shift register 5 . In other parts, this dividing circuit consists of the shift register 6 , which is arranged as a right-hand extension of the dividend shift register 3 , and the pulse counter 20 and the associated lines.

Die sechs-fach angeordnete Tetraden-Substrahierschaltung 1 ist keine echte Tetraden-Substrahierschaltung, welche auf subtraktivem Weg die Stellen-Differenz-Ziffer bildet, sondern eine Neuner-Komplementschaltung, welche auf additiven Weg die Stellen-Differenzziffer bildet. Somit ist bei dieser Schaltung 1 ein Übertrag kein Übertrag und kein Übertrag ein Übertrag. Aus diesem Grund ist in Fig. 1 die Negierschaltung 50 angeordnet. Diese unechte Tetraden-Subtrahierschaltung besteht aus 16 Und-Schaltungen 11 mit je 2 Eingängen und 10 Oder-Schaltungen 12 mit je 2 Eingängen und 2 Oder-Schaltungen 13 mit je 3 Eingängen und 8 Negierschaltungen 14 und 2 dualen Voll-Addierern 15 und 16 und den zugehörigen Leitungen. Die Eingänge A und B und die Ausgänge C sind mit den zugehörigen Zahlenwerten (Ziffern 5 2 1 1) gekennzeichnet. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y.The six-fold tetrad subtracting circuit 1 is not a real tetrad subtracting circuit which forms the digit-difference digit in a subtractive way, but a nine's complement circuit which forms the digit-difference digit in an additive way. Thus, in this circuit 1, a carry is not a carry and no carry is a carry. For this reason, the negation circuit 50 is arranged in FIG. 1. This fake tetrad subtraction circuit consists of 16 AND circuits 11 , each with 2 inputs and 10 OR circuits 12 , each with 2 inputs and 2 OR circuits 13 , each with 3 inputs and 8 negation circuits 14 and 2 dual full adders 15 and 16 and the associated lines. Inputs A and B and outputs C are marked with the associated numerical values (numbers 5 2 1 1). The carry input has the designation x. The carry output is called y.

Von dem Dividenden-Schieberegister 3 ist ein Teilstück mit 4 Teil-Schaltungen in Fig. 6 dargestellt. Dieses Dividenden- Schieberegister 3 hat Parallel-Eingabe und Links-Verschiebung (pro Takt 4 bit). Eine Teil-Schaltung besteht aus einem Doppel-Flip-Flop 10 und 2 Und-Schaltungen 21 mit je 2 Eingängen und der Und-Schaltung 22 mit 2 Eingängen und 2 weiteren Und-Schaltungen 23 mit je 2 Eingängen und 2 Oder-Schaltungen 24 mit je 2 Eingängen und 2 Negierschaltungen 25. Die Takt-Leitung hat die Bezeichnung t. Die Vor- Ansteuerleitung für Parallel-Eingabe hat die Bezeichnung b. Die Vor-Ansteuerleitung für Verschiebung (Links-Verschiebung) hat die Bezeichnung a.A section of the dividend shift register 3 is shown in FIG. 6 with 4 sub-circuits. This dividend shift register 3 has parallel input and left shift (4 bits per clock). A sub-circuit consists of a double flip-flop 10 and 2 AND circuits 21 with 2 inputs each and the AND circuit 22 with 2 inputs and 2 further AND circuits 23 each with 2 inputs and 2 OR circuits 24 with 2 inputs and 2 negation circuits 25 each. The clock line is called t. The pre-control line for parallel input has the designation b. The pre-control line for shift (left shift) has the designation a.

Von dem in Fig. 1 nicht dargestellten Schieberegister 6, das die rechts-seitige Verlängerung des Dividenden-Schieberegisters 3 bildet und von dem ein Teilstück in Fig. 7 dargestellt ist, besteht eine Teil-Schaltung aus einem Doppel-Flip-Flop 10 und 2 Und-Schaltungen 26 mit je 2 Eingängen und 2 Negier-Schaltungen 27. Dieses Schieberegister 6 hat keine Parallel-Eingabe und auch eine Links-Verschiebung um 4 bit pro Takt. Die Leitungen t der Schieberegister 3 und 6 sind direkt miteinander verbunden. From the not shown in Fig. 1 shift register 6, the dividend shift register forms the right-side extension 3 and is shown from which a portion in Fig. 7, there is a sub-circuit of a double flip-flop 10 and 2 AND circuits 26 each with 2 inputs and 2 negation circuits 27 . This shift register 6 has no parallel input and also a left shift by 4 bits per cycle. The lines t of the shift registers 3 and 6 are connected directly to one another.

Das Divisor-Schieberegister 2 hat Links-Verschiebung oder Rechts-Verschiebung und eine Verschiebung um 1 bit oder 4 bit pro Takt.The divisor shift register 2 has a left shift or a right shift and a shift by 1 bit or 4 bits per cycle.

Das Steuerwerk 4a (Fig. 3) besteht ohne Quotienten-Schieberegister 5 aus der Schaltung 7 und der Impuls-Schaltung 8 und der Start-Schaltung 9 und den Und-Schaltungen 11 bis 17 mit je 2 Eingängen und den Oder-Schaltungen 18 und 19 mit je 2 Eingängen und den Negier-Schaltungen 21 bis 24 und dem Impuls-Zähler 20 und 2 Potential-Speicher-Flip-Flops 25 und 26 und den zugehörigen Leitungen. Der Eingang für die Takt-Frequenz hat die Bezeichnung T. Der Start-Eingang hat die Bezeichnung S. Der Gesamt-Rückstell-Eingang hat die Bezeichnung R. Vom Ausgang A wird die Parallel-Eingabe der jeweiligen Zwischen-Dividendenzahl in das Dividenden-Schieberegister 3 Takt-angesteuert. Somit werden vom Ausgang A die Leitungen t und b Takt-angesteuert. Vom Ausgang B wird die Verschiebung (Links-Verschiebung) der Inhalte der Schieberegister 3 und 6 Takt-angesteuert. Somit werden vom Ausgang B die Leitungen t und a Takt-angesteuert.The control unit 4 a ( Fig. 3) consists of the quotient shift register 5 from the circuit 7 and the pulse circuit 8 and the start circuit 9 and the AND circuits 11 to 17 , each with 2 inputs and the OR circuits 18 and 19 each with 2 inputs and the negation circuits 21 to 24 and the pulse counter 20 and 2 potential memory flip-flops 25 and 26 and the associated lines. The input for the clock frequency has the designation T. The start input has the designation S. The total reset input has the designation R. From output A the parallel input of the respective intermediate dividend number into the dividend shift register 3- stroke controlled. Lines A and B are thus clock-driven from output A. From output B, the shift (left shift) of the contents of shift registers 3 and 6 is clock-controlled. Thus, the lines t and a are clock-controlled from the output B.

Die Schaltung 7 (Fig. 4) besteht aus den Teil-Schaltungen 7a und 7b und 7c. Die Teil-Schaltung 7a besteht aus 9 einfachen Flip-Flops 41 und 8 Und-Schaltungen 42 mit je 2 Eingängen und 8 Und-Schaltungen 43 mit je 2 Eingängen und der Oder-Schaltung 44 mit 5 Eingängen und den zugehörigen Leitungen. Die Teil-Schaltung 7b besteht aus 4 Und- Schaltungen 45 mit je 2 Eingängen und dem einfachen Flip- Flop 46 und 2 Negier-Schaltungen 47 und den zugehörigen Leitungen. Die Teil-Schaltung 7c besteht aus 2 Oder- Schaltungen 48 mit je 4 Eingängen und der Oder-Schaltung 49 mit 5 Eingängen und der Oder-Schaltung 55 mit 8 Eingängen und den zugehörigen Leitungen. Die Ausgänge sind mit den zugehörigen Zahlenwerten 5 2 1 1 gekennzeichnet. Der Impuls-Eingang hat die Bezeichnung a. Der Rückstell-Eingang hat die Bezeichnung r.The circuit 7 ( Fig. 4) consists of the sub-circuits 7 a and 7 b and 7 c. The sub-circuit 7 a consists of 9 simple flip-flops 41 and 8 AND circuits 42 with 2 inputs each and 8 AND circuits 43 with 2 inputs each and the OR circuit 44 with 5 inputs and the associated lines. The sub-circuit 7 b consists of 4 AND circuits 45 , each with 2 inputs and the simple flip-flop 46 and 2 negation circuits 47 and the associated lines. The sub-circuit 7 c consists of 2 OR circuits 48 with 4 inputs each and the OR circuit 49 with 5 inputs and the OR circuit 55 with 8 inputs and the associated lines. The outputs are marked with the associated numerical values 5 2 1 1. The pulse input has the designation a. The reset input has the designation r.

Die Impuls-Schaltung 8 (Fig. 5) besteht aus 2 Doppel-Flip- Flops 21 und 22 (Flip-Flop 1 bis 4) und 4 Und-Schaltungen 5 mit je 2 Eingängen und 4 Und-Schaltungen 6 mit je 2 Eingängen und 3 Und-Schaltungen 7 mit je 2 Eingängen und 3 Und-Schaltungen 8 mit je 2 Eingängen und der Und-Schaltung 9 mit 2 Eingängen und 2 Oder-Schaltung 10 mit 2 Eingängen und 2 Negier-Schaltungen 11 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung f. Der Rückstell- Eingang hat die Bezeichnung r. Beim ersten Zyklus-Impuls hat der Ausgang a H-Potential. Beim zweiten Zyklus-Impuls hat der Ausgang b H-Potential. Beim dritten Zyklus-Impuls hat der Ausgang c H-Potential. Beim vierten Zyklus-Impuls hat kein Ausgang H-Potential. Beim fünften (nächsten ersten) Zyklus-Impuls hat wieder der Ausgang a H-Potential. Diese Impuls-Schaltung ist somit eine Vierer-Umlauf-Impuls- Schaltung mit 3 Ausgängen.The pulse circuit 8 ( Fig. 5) consists of 2 double flip-flops 21 and 22 (flip-flop 1 to 4 ) and 4 AND circuits 5 with 2 inputs each and 4 AND circuits 6 with 2 inputs each and 3 AND circuits 7 with 2 inputs each and 3 AND circuits 8 with 2 inputs each and the AND circuit 9 with 2 inputs and 2 OR circuits 10 with 2 inputs and 2 negation circuits 11 and the associated lines. The pulse input has the designation f. The reset input has the designation r. With the first cycle pulse, the output a has H potential. With the second cycle pulse, the output b has H potential. With the third cycle pulse, the output c has H potential. With the fourth cycle pulse, no output has H potential. With the fifth (next first) cycle pulse, the output a again has H potential. This pulse circuit is therefore a four-circuit pulse circuit with 3 outputs.

Der Impuls-Zähler 20 (Fig. 8) besteht aus 9 einfachen Flip-Flops 1 bis 9 und 8 Und-Schaltungen 11 mit je 2 Eingängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 5 Eingängen und dem weiteren einfachen Flip-Flop 14 und 4 Und-Schaltungen 15 mit je 2 Eingängen und 2 Negier-Schaltungen 16 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der Rückstell-Eingang auf den Zählerstand 0 (Null) hat die Bezeichnung r. Der Ausgang für den Zählerstand 9 hat die Bezeichnung z. Dieser Impuls-Zähler 20 weist eventuell die dargestellte Länge auf und kann somit auch länger sein. z=8 oder 10 oder 12).The pulse counter 20 ( Fig. 8) consists of 9 simple flip-flops 1 to 9 and 8 AND circuits 11 with 2 inputs each and 4 AND circuits 12 with 2 inputs each and the OR circuit 13 with 5 inputs and the further simple flip-flop 14 and 4 AND circuits 15 , each with 2 inputs and 2 negation circuits 16 and the associated lines. The pulse input has the designation a. The reset input to counter reading 0 (zero) has the designation r. The output for the counter reading 9 has the designation z. This pulse counter 20 may have the length shown and may therefore also be longer. z = 8 or 10 or 12).

Die Wirkungsweise dieser Dividierschaltung ergibt sich wie folgt: Der Divisor wird von rechts nach links ganz in das Schieberegister 2 eingetaktet (Stellenwert 10° in Zeile p). Dann wird der Dividend auch von rechts nach links über das Schieberegister 6 in das Schieberegister 3 eingetaktet, aber nur so weit, daß die Negierschaltung 50 zum ersten mal an ihrem Ausgang L-Potential hat. Dann wird der Eingang T mit der Takt-Frequenz angesteuert und dann der Eingang S mit einem H-Impuls angesteuert und damit der subtraktive Divisions-Vorgang ausgelöst, weil damit die Impuls-Schaltung 8 ständig mit der Takt-Frequenz angesteuert wird. Die Und-Schaltung 15 ist hierbei deshalb vor-angesteuert, weil hierbei die Negier-Schaltung 22 an ihrem Ausgang H-Potential hat. Dann wird der Divisor so lange vom ersten Teil- Stück des Dividenden substrahiert, bis die Negierschaltung 50 an ihrem Ausgang k H-Potential hat. Damit wird von diesem Ausgang k (Fig. 1) der Eingang k des Steuerwerks 4a (Fig. 3) mit H-Potential angesteuert, womit beim nächsten a-Impuls der Impuls-Schaltung 8 die Und-Schaltung 12 an ihrem Ausgang H-Potential hat. Mit diesem H-Impuls vom Ausgang der Und-Schaltung 12 wird einerseits das Dividenden- Schieberegister 3 mit einem Verschiebetakt angesteuert (über den Ausgang B) und andererseits das Schieberegister 5 mit einem Takt (Verschiebetakt) angesteuert. Die Ansteuerung des Quotienten-Schieberegisters 5 mit einem Verschiebetakt hat hierbei zur Wirkung, daß die erste Ziffer des Quotienten 5211-codiert als erste und höchste Ergebnisziffer im Quotienten-Schieberegister 5 gespeichert wird. Die Schaltung 7 hat hierbei deshalb an ihren Ausgängen D 5211- codiert die erste Ziffer des Quotienten, weil der Eingang a der Schaltung 7 (7b) gleichzeitig bei jeder Parallel- Substraktion mit einem H-Impuls angesteuert wird. Dann wird vom Ausgang c der Impuls-Schaltung 8 über die Und-Schaltung 14 und die Oder-Schaltung 19 der Impuls-Zähler 7a auf den Zählerstand 0 rückgesetzt, indem der Eingang r der Teil- Schaltung 7b mit einem H-Impuls angesteuert wird. Beim nächsten a-Impuls der Impuls-Schaltung 8 wird dann vom Dividenden in dessen zweiter Position zum ersten mal der Divisor substrahiert. Diese Subtraktion wird dann auch so lange wiederholt, bis die Negierschaltung 50 an ihrem Ausgang k wieder H-Potential hat. Falls die Negierschaltung 50 nach einem Verschiebetakt der Schieberegister 3 und 5 immer noch an ihrem Ausgang k H-Potential hat, werden im Anschluß nochmals die Schieberegister 3 und 5 Verschiebetakt-angesteuert. Bei jedem Verschiebetakt wird auch der Impuls-Zähler 20 mit einem H-Impuls angesteuert. Die Subtraktion ist beendet, wenn die Negier-Schaltung 22 an ihrem Ausgang von H-Potential auf L-Potential wechselt. The operation of this divider circuit is as follows: The divisor is clocked completely from right to left into shift register 2 (place value 10 ° in line p). Then the dividend is clocked into the shift register 3 from the right to the left via the shift register 6 , but only to the extent that the negation circuit 50 has L potential at its output for the first time. Then the input T is driven with the clock frequency and then the input S is driven with an H pulse and thus the subtractive division process is triggered because the pulse circuit 8 is thus constantly driven with the clock frequency. The AND circuit 15 is pre-driven here because the negation circuit 22 has H potential at its output. Then the divisor is subtracted from the first part of the dividend until the negation circuit 50 has k H potential at its output. Thus, this output k ( FIG. 1) controls the input k of the control unit 4 a ( FIG. 3) with H potential, which means that the AND circuit 12 at its output H- at the next a pulse of the pulse circuit 8 Has potential. With this H pulse from the output of the AND circuit 12 , the dividend shift register 3 is driven on the one hand with a shift clock (via the output B) and on the other hand the shift register 5 is driven with a clock (shift clock). The actuation of the quotient shift register 5 with a shift clock has the effect that the first digit of the quotient 5211-coded is stored as the first and highest result digit in the quotient shift register 5 . The circuit 7 has therefore coded the first digit of the quotient at its outputs D 5211-, because the input a of the circuit 7 (7 b) is activated simultaneously with an H pulse for each parallel subtraction. Then from the output c of the pulse circuit 8 via the AND circuit 14 and the OR circuit 19, the pulse counter 7 a is reset to the counter reading 0 by driving the input r of the partial circuit 7 b with an H pulse becomes. At the next a-pulse of the pulse circuit 8 , the divisor is then subtracted from the dividend in its second position for the first time. This subtraction is then repeated until the negation circuit 50 again has H potential at its output k. If the negation circuit 50 k is still at its output according to a shift clock of the shift registers 3 and 5, H-potential has the shift registers 3 and 5 are shift clock-driven in the connection again. With each shift cycle, the pulse counter 20 is also driven with an H pulse. The subtraction is ended when the negation circuit 22 changes from H potential to L potential at its output.

Die in Fig. 9 dargestellte Impuls-Schaltung 8b weist im Vergleich mit der in Fig. 5 dargestellten Impuls-Schaltung 8 den Unterschied auf, daß sie auch den vierten Ausgang d hat. Diese Dividierschaltung ist auch dann verwendungsfähig, wenn die Ausgänge b und d verwendet werden oder wenn die Ausgänge a und b verwendet werden oder wenn die Ausgänge a und d verwendet werden oder wenn die Ausgänge b und c verwendet werden oder wenn die Ausgänge c und d verwendet werden.The pulse circuit 8 b shown in FIG. 9 has the difference in comparison with the pulse circuit 8 shown in FIG. 5 that it also has the fourth output d. This divider circuit is also usable when the outputs b and d are used or when the outputs a and b are used or when the outputs a and d are used or when the outputs b and c are used or when the outputs c and d are used will.

In Fig. 10 ist das Steuerwerk 4b dargestellt. Dieses Steuerwerk 4b weist im Vergleich mit dem Steuerwerk 4a den Unterschied auf, daß die Aufwärts-Impulse für die Schaltung 7 von einer Abzweigung des Ausgangs der Und- Schaltung 11 geliefert werden.In Fig. 10, the control unit 4 is shown in b. This control unit 4 b has in comparison with the control unit 4 a the difference that the upward pulses for the circuit 7 are supplied by a branch of the output of the AND circuit 11 .

Das Steuerwerk 4b (Fig. 10) besteht ohne Quotienten- Schieberegister 5 aus der Schaltung 7 und der Impuls- Schaltung 8 und der Start-Schaltung 9 und den Und-Schaltungen 11 bis 13 und 15 bis 17 mit je 2 Eingängen und den Oder-Schaltungen 18 und 19 mit je 2 Eingängen und den Negier- Schaltungen 21 bis 24 und dem Impuls-Zähler 20 und 2 Potential-Speicher-Flip-Flops 25 und 26 und den zugehörigen Leitungen. Der Eingang für die Takt-Frequenz hat auch die Bezeichnung T. Der Start-Eingang hat auch die Bezeichnung S. Der Gesamt-Rückstell-Eingang hat auch die Bezeichnung R. Vom Ausgang A wird auch die Parallel-Eingabe der jeweiligen Zwischen-Dividendenzahl in das Dividenden-Schieberregister 3 Takt-angesteuert. Somit werden vom Ausgang A die Leitungen t und b Takt-angesteuert. Vom Ausgang B wird die Verschiebung (Links-Verschiebung) der Inhalte der Schieberegister 3 und 6 Takt-angesteuert. Somit werden vom Ausgang B die Leitungen t und a Takt-angesteuert. The control unit 4 b ( Fig. 10) consists of the quotient shift register 5 from the circuit 7 and the pulse circuit 8 and the start circuit 9 and the AND circuits 11 to 13 and 15 to 17 , each with 2 inputs and the OR -Circuits 18 and 19 each with 2 inputs and the negating circuits 21 to 24 and the pulse counter 20 and 2 potential memory flip-flops 25 and 26 and the associated lines. The input for the clock frequency is also called T. The start input is also called S. The total reset input is also called R. From output A, the parallel input of the respective intermediate dividend number in the dividend shift register is 3- stroke driven. Lines A and B are thus clock-driven from output A. From output B, the shift (left shift) of the contents of shift registers 3 and 6 is clock-controlled. Thus, the lines t and a are clock-controlled from the output B.

In Fig. 11 ist das Steuerwerk 4c dargestellt. Dieses Steuerwerk 4c weist im Vergleich mit dem Steuerwerk 4b den Unterschied auf, daß das Flip-Flop 25 auch an seinem linken Eingang von einem Ausgang der Schaltung 40 gesetzt wird. Das Flip-Flop 25 wird also an seinem links-seitigen Eingang über die Oder-Schaltung 18 vom Ausgang der Und- Schaltung 11 gesetzt und an seinem rechts-seitigen Eingang vom Ausgang der Und-Schaltung 12 gesetzt.In Fig. 11, the control unit 4 is shown in c. This control unit 4 c has the difference in comparison with the control unit 4 b that the flip-flop 25 is also set at its left input by an output of the circuit 40 . The flip-flop 25 is thus set at its left-hand input via the OR circuit 18 from the output of the AND circuit 11 and at its right-hand input from the output of the AND circuit 12 .

Das Steuerwerk 4c (Fig. 11) besteht ohne Quotienten- Schieberegister 5 aus der Schaltung 7 und der Impuls- Schaltung 8 und der Start-Schaltung 9 und den Und-Schaltungen 11 und 12 und 14 bis 17 mit je 2 Eingängen und den Oder-Schaltungen 18 und 19 mit je 2 Eingängen und den Negier- Schaltungen 21 bis 24 und dem Impuls-Zähler 20 und den Potential-Speicher-Flip-Flops 25 und 26 und den zugehörigen Leitungen. Der Eingang für die Takt-Frequenz hat auch die Bezeichnung T. Der Start-Eingang hat auch die Bezeichnung S. Der Gesamt-Rückstell-Eingang hat auch die Bezeichnung R. Vom Ausgang A wird auch die Parallel- Eingabe der jeweiligen Zwischen-Dividendenzahl in das Dividenden-Schieberegister 3 Takt-angesteuert. Somit werden vom Ausgang A die Leitungen t und b des Schieberegisters 3 Takt-angesteuert. Vom Ausgang B wird die Verschiebung (Links-Verschiebung) der Inhalte der Schieberegister 3 und 6 Takt-angesteuert. Vom Ausgang der Und- Schaltung 12 wird hierbei auch das Schieberegister 5 mit einem Takt angesteuert. Vom Ausgang B werden hierbei die Leitungen t und a des Schieberegisters 3 mit einem Takt- angesteuert. Die Leitung t des Schieberegisters 6 ist an die Leitung t des Schieberegisters 3 angeschlossen.The control unit 4 c ( Fig. 11) consists of the quotient shift register 5 from the circuit 7 and the pulse circuit 8 and the start circuit 9 and the AND circuits 11 and 12 and 14 to 17 , each with 2 inputs and the OR -Circuits 18 and 19 each with 2 inputs and the negating circuits 21 to 24 and the pulse counter 20 and the potential memory flip-flops 25 and 26 and the associated lines. The input for the clock frequency is also called T. The start input is also called S. The total reset input is also called R. From output A, the parallel input of the respective intermediate dividend number in the dividend shift register is 3- stroke driven. Thus, the lines t and b of the shift register 3 are clock-controlled from the output A. From output B, the shift (left shift) of the contents of shift registers 3 and 6 is clock-controlled. From the output of the AND circuit 12 , the shift register 5 is also driven in one cycle. From output B, lines t and a of shift register 3 are driven with a clock. The line t of the shift register 6 is connected to the line t of the shift register 3 .

Claims

1. Electronic dividing circuit, which forms the quotient by means of parallel subtractions of the divisor from the dividend and uses the method B (from top to bottom) and is designed such that no back-additions of the divisor are required, characterized in that the control unit ( 4 a or 4 b or 4 c) has two potential memory flip-flops ( 25 and 26 ).

2. Electronic divider circuit according to claim 1, characterized in that the flip-flop ( 26 ) is arranged as a potential memory in the line (i), which is driven via the input (k).

3. Electronic dividing circuit according to claim 1 or according to claim 1 and 2, characterized in that the outputs (A and B) are supplied with the pulses via a fork circuit ( 40 ).

4. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that the flip-flop ( 26 ) is combined with a gate circuit, which via the negation circuit ( 23 ) from the output (a) the pulse circuit ( 8 ) is controlled or is controlled by the output line of the pulse circuit ( 8 ) which controls the fork circuit ( 40 ).

. Electronic divider circuit according to Claim 1 or according to Claim 1 and 2 or according to Claim 1 to 3 or according to Claim 1 to 4, characterized in that the flip-flop ( 25 ) is set at an input from the output of the AND circuit ( 11 ) and is set at its other input by the output of the AND circuit ( 22 ) and controls the counting input of the circuit ( 7 ) with one output via the gate circuit ( 60 ) and with the other output via the gate circuit ( 60 ) controls the reset of the pulse counter of the circuit ( 7 ).

6. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that the flip-flop ( 25 ) has only one output and with this via the AND circuit ( 13 ) controls the reset of the pulse counter of the circuit ( 7 ) and is reset by an output of the pulse circuit ( 8 ).

7. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that the flip-flop ( 25 ) has only one output and with this output via the AND circuit ( 14 ) controls the reset of the pulse counter of the circuit ( 7 ) and is reset by the output of the AND circuit ( 11 ).