DE4023668A1

DE4023668A1 - Electronic multiplier circuit using 5211 code - changes control stage and makes only systematic changes of basic circuitry

Info

Publication number: DE4023668A1
Application number: DE19904023668
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-06-05
Filing date: 1990-07-25
Publication date: 1992-02-27

Abstract

An electronic multiplier circuit produces intermediate results by n-times parallel addition of the multiplicands and then forms the final result. Each intermediate result is shifted w.r.t. the multiplicands after the final addition. Instead of a dual pulse circuit the multiplier uses a dual, triple, quad, quintuple or higher order pulse circuit. The control stage (4a) contains only one additional flip-flop (26). USE - Contains same main components as in P 40 18 431.5 but has different control stage and only systematic differences.

Description

Gegenstand der Erfindung ist die Anordnung eines anderen Steuerwerks bei der Multiplizierschaltung nach P 40 18 431.5, das aus gleichen Haupt-Teilen besteht und nur systematische Unterschiede aufweist. Auch diese Multiplizier- Schaltung verarbeitet die Dezimalziffern im 5211-Code und liefert die Ergebniszahl auch in diesem 5211-Code.The invention relates to the arrangement of another Control unit in the multiplier circuit according to P 40 18 431.5, which consists of the same main parts and only shows systematic differences. This multiplier Circuit processes the decimal digits in the 5211 code and also returns the result number in this 5211 code.

Die Multiplizierschaltung Type A ist ohne Steuerwerk 4a und ohne Schieberegister 6 in Fig. 1 dargestellt. In Fig. 2 ist eine Tetraden-Addierschaltung 1 dargestellt. In Fig. 3a und 3b ist das Steuerwerk 4a dargestellt. In Fig. 4 ist die Schaltung 12 dargestellt. In Fig. 5 ist die Schaltung 7 dargestellt. In Fig. 6 ist die Impuls-Schaltung 11 dargestellt. In Fig. 7 sind nochmals die Schaltungen 7 bis 9 dargestellt. In Fig. 8 ist der Impuls-Zähler 9 dargestellt. In Fig. 9 ist ein Teil-Stück des Ergebnis- Schieberegisters 3 dargestellt. In Fig. 10 ist ein Teil- Stück des Schieberegisters 6 dargestellt, das die rechts seitige Verlängerung des Ergebnis-Schieberegisters 3 bildet. In Fig. 11 ist der Impuls-Zähler 13 dargestellt. In Fig. 12 ist der Impuls-Zähler 14 dargestellt. In Fig. 13 und 3b ist das Steuerwerk 4b dargestellt. In Fig. 14 ist der Impuls-Zähler 9b dargestellt. In Fig. 15 und 3b ist das Steuerwerk 4c dargestellt. In Fig. 16 ist die Impuls- Schaltung 11b dargestellt, welche eine Vierer-Impuls- Schaltung ist.The multiplier circuit type A is shown in FIG. 1 without control unit 4 a and without shift register 6 . A tetrad adding circuit 1 is shown in FIG . In Fig. 3a and 3b, the control unit 4 is shown a. The circuit 12 is shown in FIG. 4. The circuit 7 is shown in FIG. 5. In FIG. 6, the pulse circuit 11 is shown. In Fig. 7 the circuits 7 to 9 are shown again. In FIG. 8, the pulse counter 9 is shown. In Fig. 9 is a part-piece is shown of the result shift register 3. In Fig. 10 is a partial piece of the shift register 6 shown that forms the right-side extension of the result shift register 3. In Fig. 11, the pulse counter 13 is shown. The pulse counter 14 is shown in FIG . In Fig. 13 and 3b, the control unit 4 is shown in b. In Fig. 14, the pulse counter is illustrated B 9. In Fig. 15 and 3b, the control unit 4 is shown in c. In Fig. 16, the pulse circuit 11 is shown b, which is a four-pulse circuit.

Die Multiplizierschaltung Type A besteht nach Fig. 1 aus 6 Tetraden-Addierschaltungen 1 und dem Multiplikanden- Schieberegister 2 und dem Ergebnis-Schieberegister 3 und dem Steuerwerk 4a, das zusammen mit dem Multiplikator- Schieberegister 5 dargestellt ist. An weiteren Teilen besteht diese Multiplizierschaltung aus dem Schieberegister 6, das als rechts-seitige Verlängerung des Ergebnis- Schieberegisters 3 angeordnet ist.The multiplier circuit type A consists of 6 Tetraden adder circuits 1 and the multiplicand shift register 2 and the result shift register 3 and the control unit 4 a, which is shown together with the multiplier shift register 5, as shown in FIG . In other parts, this multiplier circuit consists of the shift register 6 , which is arranged as a right-hand extension of the result shift register 3 .

Eine Tetraden-Addierschaltung 1 (Fig. 2) besteht aus 2 Negier-Schaltungen 11 und 4 Und-Schaltungen 12 mit je 2 Eingängen und 2 Oder-Schaltungen 13 mit je 2 Eingängen und der Oder-Schaltung 14 mit 2 Eingängen und 5 Und-Schaltungen 15 mit je 2 Eingängen und 5 Oder-Schaltungen 16 mit je 2 Eingängen und 7 Und-Schaltungen 17 mit je 2 Eingängen und der Oder-Schaltung 18 mit 2 Eingängen und der Negier schaltung 19 und der Oder-Schaltung 20 mit 2 Eingängen und 2 Oder-Schaltungen 21 mit je 3 Eingängen und 2 dualen Voll-Addierern 22 und 23 und den zugehörigen Leitungen. Die Eingänge A und B und die Ausgänge C sind mit den zuge hörigen Zahlenwerten 5 2 1 1 gekennzeichnet. Der Übertrag- Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y.A tetrad adding circuit 1 ( FIG. 2) consists of 2 negation circuits 11 and 4 AND circuits 12 , each with 2 inputs and 2 OR circuits 13 , each with 2 inputs, and the OR circuit 14 with 2 inputs and 5 AND- Circuits 15 with 2 inputs and 5 OR circuits 16 with 2 inputs each and 7 AND circuits 17 with 2 inputs each and the OR circuit 18 with 2 inputs and the Negier circuit 19 and the OR circuit 20 with 2 inputs and 2 OR circuits 21 each with 3 inputs and 2 dual full adders 22 and 23 and the associated lines. Inputs A and B and outputs C are marked with the associated numerical values 5 2 1 1. The carry input has the designation x. The carry output is called y.

Von dem Ergebnis-Schieberegister 3 ist ein Teilstück mit 4 Teil-Schaltungen in Fig. 9 dargestellt. Dieses Ergebnis- Schieberegister 3 hat Parallel-Eingabe und Rechts-Ver schiebung (pro Takt 4 bit). Eine Teil-Schaltung besteht aus einem Doppel-Flip-Flop 40 und 2 Und-Schaltungen 41 mit je 2 Eingängen und der Und-Schaltung 42 mit 2 Eingängen und 2 weiteren Und-Schaltungen 43 mit je 2 Eingängen und 2 Oder-Schaltungen 44 mit je 2 Eingängen und 2 Negier-Schaltungen 45. Der Takt-Eingang hat die Bezeichnung t. Die Vor ansteuerleitung für Parallel-Eingabe hat die Bezeichnung b. Die Vor-Ansteuerleitung für Verschiebung (Rechts-Verschiebung) hat die Bezeichnung a.A section of the result shift register 3 with 4 sub-circuits is shown in FIG. 9. This result shift register 3 has parallel input and right shift Ver (4 bits per clock). A sub-circuit consists of a double flip-flop 40 and 2 AND circuits 41 with 2 inputs each and the AND circuit 42 with 2 inputs and 2 further AND circuits 43 with 2 inputs and 2 OR circuits 44 each 2 inputs and 2 negation circuits 45 each. The clock input has the designation t. The pilot line for parallel input has the designation b. The pre-control line for shift (right shift) has the designation a.

Von dem in Fig. 1 nicht dargestellten Schieberegister 6, das die rechts-seitige Verlängerung des Ergebnis-Schiebe registers 3 bildet, ist ein Teilstück mit 4 Teil-Schaltungen in Fig. 10 dargestellt. Eine Teil-Schaltung dieses Schieberegister 6 besteht aus einem Doppel-Flip-Flop 40 und 2 Und-Schaltungen 42 mit je 2 Eingängen und 2 Negier- Schaltungen 43. Dieses Schieberegister 6 hat keine Parallel- Eingabe, sondern nur serielle Eingabe und nur Rechts- Verschiebung um 4 bit pro Takt. From the shift register 6 , not shown in Fig. 1, which forms the right-hand extension of the result shift register 3 , a section with 4 sub-circuits is shown in Fig. 10. A partial circuit of this shift register 6 consists of a double flip-flop 40 and 2 AND circuits 42 , each with 2 inputs and 2 negation circuits 43 . This shift register 6 has no parallel input, but only serial input and only right shift by 4 bits per cycle.

Von dem Multiplikanden-Schieberegister 2 ist kein Teil stück dargestellt. Dieses Schieberegister 2 hat Links-Ver schiebung oder Rechts-Verschiebung und im Normalfall auch eine Verschiebung um 4 bit pro Takt oder ausnahmsweise nur eine Verschiebung um 1 bit pro Takt.No part of the multiplicand shift register 2 is shown. This shift register 2 has left-shift or right-shift and normally also a shift by 4 bits per cycle or exceptionally only a shift by 1 bit per cycle.

Das Steuerwerk 4a (Fig. 3a und 3b) besteht ohne Multi plikator-Schieberegister 5 aus der Umcodierschaltung 7 und der Schaltung 8 und dem Impuls-Zähler 9 und der Impuls- Schaltung 11 und der Schaltung 12, welche die Abschaltung bewirkt, wenn der Multiplikations-Vorgang zu Ende ist. Die Schaltung 12 besteht aus den Impuls-Zählern 13 und 14 und 8 Und-Schaltungen 15 mit je 2 Eingängen und der Oder- Schaltung 16 mit 8 Eingängen, sofern sie nur 8 Und- Schaltungen 15 hat. An weiteren Teilen besteht dieses Steuerwerk 4a aus den Und-Schaltungen 21 bis 23 mit je 2 Ein gängen und der Negier-Schaltung 24 und der Oder-Schaltung 25 mit 2 Eingängen und dem einfachen Flip-Flop 26 und der Start-Schaltung 30 und den zugehörigen Leitungen. Der Ein gang R ist der Gesamt-Rückstell-Eingang. Der Eingang T ist der Eingang für die Takt-Frequenz. Der Eingang S ist der Start-Impuls-Eingang. Über den Eingang w wird der Impuls- Zähler 13 mit der Anzahl der Multiplikator-Ziffern pro grammiert. Vom Ausgang der Und-Schaltung 22 wird die Parallel- Eingabe der Zwischen-Ergebniszahl in das Ergebnis- Schieberegister 3 Takt-angesteuert. Somit werden vom Aus gang A die Leitungen t und b des Schieberegisters 3 Takt- angesteuert. Vom Ausgang der Und-Schaltung 21 wird das Multiplikator-Schieberegister 5 Takt-angesteuert und außerdem das Schieberegister 3 Verschiebetakt-angesteuert (pro Takt eine Verschiebung um 4 bit). Somit werden vom Ausgang B die Leitungen t und a des Schieberegisters 3 Takt-angesteuert.The control unit 4 a ( Fig. 3a and 3b) consists of multi-multiplier shift register 5 from the recoding circuit 7 and the circuit 8 and the pulse counter 9 and the pulse circuit 11 and the circuit 12 , which causes the shutdown when the Multiplication process is over. The circuit 12 consists of the pulse counters 13 and 14 and 8 AND circuits 15 with 2 inputs each and the OR circuit 16 with 8 inputs, provided that it has only 8 AND circuits 15 . In other parts, this control unit 4 a consists of the AND circuits 21 to 23 , each with 2 inputs and the negation circuit 24 and the OR circuit 25 with 2 inputs and the simple flip-flop 26 and the start circuit 30 and the associated lines. The input R is the total reset input. The input T is the input for the clock frequency. Input S is the start pulse input. The pulse counter 13 is programmed with the number of multiplier digits per input w. From the output of the AND circuit 22 , the parallel input of the intermediate result number into the result shift register 3 is triggered in a clocked manner. Thus from the output A, the lines t and b of the shift register 3 are clocked. From the output of the AND circuit 21 , the multiplier shift register 5 is driven clock and also the shift register 3 shift clock driven (a shift by 4 bits per clock). The lines t and a of the shift register 3 are thus clock-driven from the output B.

Die Umcodierschaltung 7, welche in Fig. 5 dargestellt ist, und die anliegende Dezimalziffer vom 5211-Code in den Zähl-Code umcodiert, besteht aus 5 Und-Schaltungen 1 mit je 2 Eingängen und 5 Oder-Schaltungen 2 mit je 2 Eingängen und den zugehörigen Leitungen. Die Eingänge sind mit den Ziffern 5 2 1 1 gekennzeichnet. Die Ausgänge sind mit den Ziffern 1 bis 9 gekennzeichnet.The recoding circuit 7 , which is shown in Fig. 5, and the adjacent decimal digit from 5211 code into the counting code, consists of 5 AND circuits 1 with 2 inputs each and 5 OR circuits 2 with 2 inputs each and the associated lines. The inputs are marked with the numbers 5 2 1 1. The outputs are marked with the numbers 1 to 9.

Die Schaltung 8 (Fig. 7) besteht aus 9 Und-Schaltungen 41 mit je 2 Eingängen und der Oder-Schaltung 42 mit 9 Eingängen und der Negier-Schaltung 43 und den zugehörigen Leitungen.The circuit 8 ( FIG. 7) consists of 9 AND circuits 41 with 2 inputs each and the OR circuit 42 with 9 inputs and the negation circuit 43 and the associated lines.

Der Impuls-Zähler 9 (Fig. 8) besteht aus 10 einfachen Flip-Flops 1 bis 10 und 8 Und-Schaltungen 11 mit je 2 Ein gängen und 9 Und-Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 5 Eingängen und den Oder-Schaltungen 14 und 18 mit je 2 Eingängen und dem weiteren einfachen Flip-Flop 15 und 4 Und-Schaltungen 16 mit je 2 Ein gängen und 2 Negier-Schaltungen 17 und den zugehörigen Leitungen. Der Eingang a ist der Impuls-Eingang. Der Ein gang r1 ist der Rückstell-Eingang auf 0 (Null). Der Ein gang r2 ist der Rückstell-Eingang auf 1. Die Ausgänge sind mit den Ziffern 1 bis 10 gekennzeichnet.The pulse counter 9 ( Fig. 8) consists of 10 simple flip-flops 1 to 10 and 8 AND circuits 11 with 2 inputs and 9 AND circuits 12 with 2 inputs each and the OR circuit 13 with 5 inputs and the OR circuits 14 and 18 with 2 inputs each and the further simple flip-flop 15 and 4 AND circuits 16 with 2 inputs and 2 negation circuits 17 and the associated lines. Input a is the pulse input. The input r 1 is the reset input to 0 (zero). Input r 2 is the reset input to 1. The outputs are marked with the numbers 1 to 10.

Die Impuls-Schaltung 11 (Fig. 6) ist eine Dreier-Impuls- Schaltung und besteht aus 4 einfachen Flip-Flops 1 bis 4 und 4 Und-Schaltungen 5 mit je 2 Eingängen und 4 Und- Schaltungen 6 mit je 2 Eingängen und 2 Und-Schaltungen 7 mit je 2 Eingängen und 2 Oder-Schaltungen 8 mit je 2 Ein gängen und der Negier-Schaltung 9 und den zugehörigen Leit ungen. Der Impuls-Eingang hat die Bezeichnung d. Der Rück stell-Eingang hat die Bezeichnung r. Die Ausgänge sind mit den Buchstaben a und b gekennzeichnet. Beim ersten Impuls hat der Ausgang a H-Potential. Beim zweiten Impuls hat kein Ausgang H-Potential. Beim dritten Impuls hat der Ausgang b H-Potential. Beim vierten (nächsten ersten) Impuls hat wieder der Ausgang a H-Potential. The pulse circuit 11 ( FIG. 6) is a three-pulse circuit and consists of 4 simple flip-flops 1 to 4 and 4 AND circuits 5 with 2 inputs each and 4 AND circuits 6 with 2 inputs and 2 each AND circuits 7 with 2 inputs each and 2 OR circuits 8 with 2 inputs each and the negation circuit 9 and the associated lines The pulse input has the designation d. The reset input has the designation r. The outputs are marked with the letters a and b. With the first pulse, the output has a H potential. No output has H potential on the second pulse. With the third pulse, the output b has H potential. With the fourth (next first) pulse, the output a again has H potential.

Die Multiplizierschaltung Type B weist im Vergleich mit der Multiplizierschaltung Type A den Unterschied auf, daß an Stelle des Steuerwerks 4a das Steuerwerk 4b (Fig. 13 und 3b) angeordnet ist und daß an Stelle des Impuls-Zählers 9 der Impuls-Zähler 9b angeordnet ist, welcher in Fig. 14 dargestellt ist.The type B multiplier circuit has the difference in comparison with the type A multiplier circuit that the control unit 4 b (FIGS . 13 and 3 b) is arranged instead of the control unit 4 a and that the pulse counter 9 is used instead of the pulse counter 9 b is arranged, which is shown in Fig. 14.

Das Steuerwerk 4b (Fig. 13 und 3b) besteht ohne Multi plikator-Schieberegister 5 aus der Umcodierschaltung 7 und der Schaltung 8 und dem Impuls-Zähler 9b und der Impuls- Schaltung 11 und der Schaltung 12, welche die Abschaltung bewirkt, wenn der Multiplikations-Vorgang zu Ende ist. Die Schaltung 12 besteht aus den Impuls-Zählern 13 und 14 und 8 Und-Schaltungen 15 mit je 2 Eingängen und der Oder- Schaltung 16 mit 8 Eingängen, sofern sie nur 8 Und-Schaltungen 15 hat. An weiteren Teilen besteht dieses Steuerwerk 4b aus den Und-Schaltungen 21 bis 23 und 28 und 29 mit je 2 Eingängen und der Negier-Schaltung 24 und der Oder- Schaltung 25 mit 2 Eingängen und den einfachen Flip-Flops 26 und 27 und der Start-Schaltung 30 und der Negier- Schaltung 31 und den zugehörigen Leitungen. Die Eingänge R bis w und die Ausgänge A und B sind funktionell gleich, wie bei dem Steuerwerk Type 4a (Fig. 3a und 3b).The control unit 4 b ( Fig. 13 and 3b) consists of a multiplicator shift register 5 from the recoding circuit 7 and the circuit 8 and the pulse counter 9 b and the pulse circuit 11 and the circuit 12 , which causes the shutdown when the multiplication process has ended. The circuit 12 consists of the pulse counters 13 and 14 and 8 AND circuits 15 with 2 inputs each and the OR circuit 16 with 8 inputs, provided that it has only 8 AND circuits 15 . In other parts, this control unit 4 b consists of the AND circuits 21 to 23 and 28 and 29 with 2 inputs each and the negation circuit 24 and the OR circuit 25 with 2 inputs and the simple flip-flops 26 and 27 and the Start circuit 30 and the negation circuit 31 and the associated lines. The inputs R to w and the outputs A and B are functionally the same as in the control unit Type 4 a ( Fig. 3a and 3b).

Der zugehörige Impuls-Zähler 9b (Fig. 14) besteht aus 9 einfachen Flip-Flops 1 bis 9 und 8 Und-Schaltungen 11 mit je 2 Eingängen und 8 Und-Schaltungen 12 mit je 2 Ein gängen und der Oder-Schaltung 13 mit 5 Eingängen und der Oder-Schaltung 14 mit 2 Eingängen und dem weiteren einfachen Flip-Flop 15 und 4 Und-Schaltungen 16 mit je 2 Ein gängen und 2 Negier-Schaltungen 17 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Über die Eingänge r1 und r2 wird dieser Impuls-Zähler auf 1 rückgestellt. Die Ausgänge sind mit den Ziffern 1 bis 10 gekennzeichnet. The associated pulse counter 9 b ( Fig. 14) consists of 9 simple flip-flops 1 to 9 and 8 AND circuits 11 with 2 inputs each and 8 AND circuits 12 with 2 inputs and the OR circuit 13 with 5 inputs and the OR circuit 14 with 2 inputs and the further simple flip-flop 15 and 4 AND circuits 16 , each with 2 inputs and 2 negation circuits 17 and the associated lines. The pulse input has the designation a. This pulse counter is reset to 1 via inputs r 1 and r 2 . The outputs are marked with the numbers 1 to 10.

Bei den Ausführungen B kommt an Stelle der Impuls-Schaltung 11 die Impuls-Schaltung 11b zur Verwendung, welche in Fig. 16 dargestellt ist.In the embodiments B of the pulse circuit, the pulse circuit 11 comes to point 11 b for use, which is shown in Fig. 16.

Diese Impuls-Schaltung 11b (Fig. 16) besteht aus 2 Doppel- Flip-Flops 21 und 22 oder 4 einfachen Flip-Flops 1 bis 4 und 4 Und-Schaltungen 5 mit je 2 Eingängen und 4 Und- Schaltungen 6 mit je 2 Eingängen und 2 Und-Schaltungen 7 mit je 2 Eingängen und 2 Und-Schaltungen 8 mit je 2 Eingängen und der Und-Schaltung 9 mit 2 Eingängen und 2 Oder- Schaltungen 10 mit je 2 Eingängen und 2 Negier-Schaltungen 11 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung d. Der Rückstell-Eingang hat die Bezeichnung r. Beim ersten Impuls hat der Ausgang a H-Potential. Beim zweiten Impuls hat kein Ausgang H-Potential. Beim dritten Impuls hat der Ausgang b H-Potential. Beim vierten Impuls hat kein Ausgang H-Potential. Beim fünften (ersten) Impuls hat wieder der Ausgang a H-Potential.This pulse circuit 11 b ( FIG. 16) consists of 2 double flip-flops 21 and 22 or 4 simple flip-flops 1 to 4 and 4 AND circuits 5 with 2 inputs each and 4 AND circuits 6 with 2 each Inputs and 2 AND circuits 7 , each with 2 inputs and 2 AND circuits 8 , each with 2 inputs, and the AND circuit 9 with 2 inputs and 2 OR circuits 10 , each with 2 inputs and 2 negating circuits 11 and the associated lines . The pulse input has the designation d. The reset input has the designation r. With the first pulse, the output has a H potential. No output has H potential on the second pulse. With the third pulse, the output b has H potential. No output has H potential on the fourth pulse. With the fifth (first) pulse, the output a again has H potential.

Die Wirkungsweise der Multiplizierschaltung Type A mit Steuerwerk nach Fig. 3a und 3b ergibt sich wie folgt: Der Multiplikand wird 5211-codiert von rechts nach links in das Schieberegister 2 eingetaktet und der Multiplikator eben falls 5211-codiert in das Schieberegister 5, aber nur so weit, daß sich der Stellenwert 10° in Zeile p befindet. Dann wird über den Eingang w die Anzahl der Multiplikator ziffern in den Impuls-Zähler 13 der Schaltung 12 eingetaktet, der seinen Zählerstand im Zähl-Code liefert. (3=LLLLLLHHH). Dann wird an den Eingang T die Takt-Frequenz angelegt und dann der Eingang S der Start-Schaltung 30 mit einem H-Impuls angesteuert und damit der Multiplikations-Ablauf ausgelöst, weil hierbei die Und-Schaltung 23 vorangesteuert ist. Die Und-Schaltung 23 ist hierbei deshalb vorange steuert, weil der Impuls-Zähler 14 bei der Gesamt-Rückstellung nicht auf 0 (Null), sondern auf 1 rückgesetzt wird. Falls die erste Ziffer des Multiplikators eine 3 ist, wird der Multiplikand einmal zur Zahl Null addiert und dann einmal zu sich selbst und dann einmal zur vorherigen Zwischen-Ergebniszahl. Falls die nächste Ziffer des Multi plikators eine 0 (Null) ist, hat sofort der Ausgang e der Schaltung 8 H-Potential und somit beim ersten a-Impuls der Schaltung 11 gleich die Und-Schaltung 21 an ihrem Ausgang H-Potential und wird somit gleich das Schieberegister 3 Verschiebetakt-angesteuert und außerdem das Schieberegister 5 Takt-angesteuert und der Impuls-Zähler 9 auf 0 (Null) rückgestellt, weil er nach der Rückstellung vom Ausgang b der Impuls-Schaltung 11 sofort wieder mit einem Eins-Auf wärts-Impuls angesteuert wird. Bei der letzten Addition jeder mehrfachen Addition oder bei der ersten Addition, sofern die Multiplikatorziffer nur eine 1 ist, wechselt der Ausgang e der Schaltung 8 von L-Potential auf H-Potential, wenn die Schaltung 11 im Anschluß ihren b-Impuls liefert und hat somit beim nächsten A-Impuls der Impuls-Schaltung 11 die Und-Schaltung 21 an ihrem Ausgang H-Potential. Wenn auf diese Weise alle Multiplikatorziffern aufgearbeitet sind, ist die Multiplikation zu Ende und befindet sich die Ergebniszahl teilweise im Schieberegister 6. Mittels einer zusätzlichen Endlauf-Schaltung kann die Ergebniszahl auto matisch ganz in das Schieberegister 6 hineingetaktet werden.The operation of the multiplier circuit type A with control unit according to Fig. 3a and 3b results as follows: The multiplicand is clocked 5211-coded from right to left in shift register 2 and the multiplier if 5211-coded in shift register 5 , but only in this way far that the position 10 ° is in line p. Then the number of multiplier digits is clocked into the pulse counter 13 of the circuit 12 via the input w, which delivers its counter reading in the counting code. (3 = LLLLLLHHH). Then the clock frequency is applied to the input T and then the input S of the start circuit 30 is driven with an H pulse and thus the multiplication sequence is triggered because the AND circuit 23 is controlled in advance. The AND circuit 23 is controlled in advance because the pulse counter 14 is not reset to 0 (zero) but to 1 in the total reset. If the first digit of the multiplier is a 3, the multiplicand is added once to the number zero and then once to itself and then once to the previous intermediate result number. If the next digit of the multiplicator is a 0 (zero), the output e of the circuit 8 immediately has H potential and thus, at the first a pulse of the circuit 11 , the AND circuit 21 at its output becomes H potential and thus becomes equal to the shift register 3 shift-clock-driven and also the shift register 5 clock-driven and the pulse counter 9 reset to 0 (zero) because after the reset of the output b of the pulse circuit 11 it immediately again with a one-upward Pulse is driven. With the last addition of each multiple addition or with the first addition, provided the multiplier number is only a 1, the output e of the circuit 8 changes from L potential to H potential when the circuit 11 subsequently delivers and has its b pulse thus with the next A pulse of the pulse circuit 11, the AND circuit 21 at its output H potential. When all the multiplier digits have been processed in this way, the multiplication has ended and the result number is partially in the shift register 6 . By means of an additional end run circuit, the result number can be clocked fully automatically into the shift register 6 .

In Fig. 15 ist das weiter vereinfachte Steuerwerk 4 der Multiplizierschaltung nach P 40 18 431.5 dargestellt, welches auch durch die Fig. 3b der vorliegenden Patentan meldung ergänzt wird. Im Vergleich mit dem Steuerwerk 4c nach P 40 18 431.5 weist dieses Steuerwerk die Oder- Schaltung 25 und die Negier-Schaltung 27 und die entsprechenden zusätzlichen Leitungs-Stücke nicht mehr auf. Auch die Multiplizierschaltungen nach P 40 18 431.5 können mit einer Impuls-Schaltung 11 nach Fig. 6 oder einer Impuls- Schaltung 11b nach Fig. 16 versehen werden.In Fig. 15, the further simplified control unit 4 of the multiplier circuit according to P 40 18 431.5 is shown, which is also supplemented by Fig. 3b of the present patent application. In comparison with the control unit 4 c according to P 40 18 431.5, this control unit no longer has the OR circuit 25 and the negation circuit 27 and the corresponding additional line pieces. The multiplier circuits according to P 40 18 431.5 can also be provided with a pulse circuit 11 according to FIG. 6 or a pulse circuit 11 b according to FIG. 16.

Die Anzahl der Addierschaltungen 1 ist beliebig, wenn die Schieberegister 2 und 3 entsprechend lang sind. The number of adding circuits 1 is arbitrary if the shift registers 2 and 3 are of corresponding length.

In Fig. 17 und 18 ist das Steuerwerk 4d dargestellt, das im Vergleich mit dem Steuerwerk 4c den Unterschied aufweist, daß an Stelle der Schaltung 12 die Schaltung 12b angeordnet ist, welche als Endlauf-Schaltung ausge bildet ist. Mittels dieser Schaltung 12b wird die Ergebnis zahl am Schluß der Multiplikation so weit in das Schieberegister 6 hineingetaktet, daß sich der Stellenwert 10° der Ergebniszahl immer an einer bestimmten Stelle des Schieberegisters 6 befindet. Somit ist die Ergebniszahl nach Beendigung des Endlaufs so weit in das Schieberegister 6 hineingetaktet, daß sich der Stellenwert 10° der Ergebniszahl in derjenigen Zeile des Schieberegisters 6 befindet, welche für den Stellenwert 10° vorgesehen ist.In Figs. 17 and 18, the control unit 4 is shown d, which c in comparison with the control unit 4 has the difference that the circuit 12 is disposed b in place of the circuit 12, which is formed as an end run-out circuit. By means of this circuit 12 b, the result number at the end of the multiplication is clocked so far into the shift register 6 that the place value 10 ° of the result number is always at a specific point in the shift register 6 . Thus, after the end of the final run, the result number is clocked into the shift register 6 to such an extent that the position value 10 ° of the result number is in that line of the shift register 6 which is provided for the position value 10 °.

Dieses Steuerwerk 4d (Fig. 17 und 18) besteht ohne Multi plikator-Schieberegister 5 aus der Umcodierschaltung 7 und der Schaltung 8 und dem Impuls-Zähler 9b und der Impuls- Schaltung 11 und der Schaltung 12b. Die Schaltung 12b weist im Vergleich mit der Schaltung 12 (Fig. 4) den Unter schied auf, daß an Stelle des Impuls-Zählers 14 der Impuls- Zähler 14b angeordnet ist, welcher für die Zählerstände 1 bis 8 je einen Ausgang hat und außerdem für den Zähler stand 11 oder 13 oder 15 einen Ausgang hat. Dieser letzte Ausgang hat in Fig. 18 die Bezeichnung u. An weiteren Teilen besteht dieses Steuerwerk 4d aus den Und-Schaltungen 17 und 18 und 21 bis 24 mit je 2 Eingängen und den Negier- Schaltungen 28 und 29 und den Oder-Schaltungen 32 bis 34 und der Start-Schaltung 30 und dem einfachen Flip-Flop 31 und den zugehörigen Leitungen. Die Eingänge R bis w und die Ausgänge A und B sind funktionell gleich, wie bei den anderen Steuerwerken. Bei der Ausführung B ist an Stelle der Impuls-Schaltung 11 die Impuls-Schaltung 11b angeordnet, welche in Fig. 16 dargestellt ist.This control unit 4 d ( Fig. 17 and 18) consists of multiplicator shift register 5 from the recoding circuit 7 and the circuit 8 and the pulse counter 9 b and the pulse circuit 11 and the circuit 12 b. The circuit 12 b, in comparison with the circuit 12 (Fig. 4) the difference in that the pulse counter 14 is disposed b in place of the pulse counter 14 which up to 8 each having an output for the counters 1 and also stood for the counter 11 or 13 or 15 has an output. This final output u has the designation in FIG. 18. In other parts, this control unit 4 d consists of the AND circuits 17 and 18 and 21 to 24 with 2 inputs each and the negation circuits 28 and 29 and the OR circuits 32 to 34 and the start circuit 30 and the simple flip -Flop 31 and the associated lines. The inputs R to w and the outputs A and B are functionally the same as for the other control units. In embodiment B, the pulse circuit 11 b is arranged in place of the pulse circuit 11 , which is shown in FIG. 16.

Claims

1. Electronic multiplier circuit, which forms the intermediate result numbers and then finally the product number by means of n-fold parallel addition of the multiplicand, the respective intermediate result number being shifted with respect to the multiplicand after the final additions, characterized that instead of a two-pulse circuit, a three-pulse circuit ( 11 ) or a four-pulse circuit ( 11 b) or a five-pulse circuit or a pulse circuit with an even higher index number is used.

2. Electronic multiplier circuit according to claim 1, characterized in that the control unit ( 4 a) has only one additional flip-flop ( 26 ).

3. Electronic multiplier circuit according to claim 1, characterized in that the control unit ( 4 c) has two additional flip-flops ( 26 and 27 ).

4. Electronic multiplier circuit according to claim 1 or according to claim 1 and 2, characterized in that the pulse counter ( 9 ) is reset to the counter reading 1 in the total reset and in the ongoing multiplication of the output of the AND circuit ( 21 ) and 0 (zero) is reset.

5. Electronic multiplier circuit according to claim 1, characterized in that the control unit ( 4 c or 4 d) has only one additional flip-flop ( 31 ).

6. Electronic multiplier circuit according to claim 1 or according to claim 1 and 5, characterized in that the pulse counter ( 9 b) is reset to the counter reading 1 in all reset cases.