DE4001743A1

DE4001743A1 - Reduced error dividing circuit - uses two additional clock pulses to complete each subtraction cycle

Info

Publication number: DE4001743A1
Application number: DE19904001743
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-01-15
Filing date: 1990-01-22
Publication date: 1991-10-02

Abstract

The contents of the Divisor shift register (1) and Dividend register (2) are cycled through a 4 bit subtractor circuit (4). If the subtract cycle has a positive result - no remainder present - the first additional clock pulse adds a digit to the pulse counter (5). The second additional clock pulse is not used. Should the subtraction cycle have a regative result - a remainder present - the contents of the count register (5) are shifted into the Result register (7) by the first additional clock pulse. The second additional clock pulse resets the count register (5).

Description

Gegenstand der Erfindung ist die Verbesserung der Dividier- Schaltung nach P 40 00 924.6, welche pro Subtraktions- Zyklus nur einen Zusatz-Takt aufweist. Erfindungsgemäß sind nun für die Eingabe des Zählerstandes in das Ergebnis- Schieberegister 7 und für die Rück-Stellung des Impuls-Zählers 5a zwei zeitlich getrennte Impulse vorgesehen und wurde somit auf diese Weise ein Fehler beseitigt. Bei einer Schieberegisterlänge von 10 Teil-Schaltungen besteht somit ein Subtraktions-Zyklus aus 10 Takten und 2 Zusatz-Takten.The invention relates to the improvement of the divider circuit according to P 40 00 924.6, which has only one additional clock cycle per subtraction cycle. According to the invention, two time-separated pulses are now provided for entering the counter reading into the result shift register 7 and for resetting the pulse counter 5 a, and an error has thus been eliminated in this way. With a shift register length of 10 sub-circuits, a subtraction cycle consists of 10 cycles and 2 additional cycles.

Diese elektronische Dividierschaltung ist in Fig. 1a und 1b als Block-Schaltbild dargestellt. In Fig. 2a und 2b ist die Tetraden-Addierschaltung 4 dargestellt. In Fig. 3 ist die Schaltung 8 dargestellt. In Fig. 4 ist die Schaltung 5 dargestellt. In Fig. 5 ist der duale Voll-Addierer 50 dargestellt.This electronic divider circuit is shown in Fig. 1a and 1b as a block diagram. The tetrad adding circuit 4 is shown in FIGS. 2a and 2b. The circuit 8 is shown in FIG. 3. The circuit 5 is shown in FIG . In Fig. 5, the dual full adder 50 is shown.

Diese elektronische Dividierschaltung besteht aus dem vierfachen Divisor-Schieberegister 1 mit 4×10 Teil-Schaltungen und dem vierfachen Dividenden-Schieberegister 2 mit 4×10 Teil-Schaltungen und dem vierfachen Zusatz-Schieberegister 3 mit 4×10 Teil-Schaltungen und der Tetraden-Subtrahier- Schaltung 4 und der Schaltung 5 und dem Übertrag-Speicher 6 und dem vierfachen Ergebnis-Schieberegister 7 mit 4×10 Teil-Schaltungen und der Schaltung 8 und dem Flip-Flop 9 und den Tor-Schaltungen 11 bis 14, bestehend aus je 4 Und- Schaltungen mit je 2 Eingängen und 3 Mehrfach-Oder-Schaltungen 15 bis 17, bestehend aus je 4 Einzel-Oder-Schaltungen mit je 2 Eingängen und 4 einzelnen Und-Schaltungen 19 bis 22 mit je 2 Eingängen und der Negier-Schaltung 23 und der Oder-Schaltung 24 mit 2 Eingängen und der Oder-Schaltung 25 mit 3 Eingängen und den zugehörigen Leitungen. This electronic dividing circuit consists of the four-fold divisor shift register 1 with 4 × 10 sub-circuits and the four-fold dividend shift register 2 with 4 × 10 sub-circuits and the four-fold additional shift register 3 with 4 × 10 sub-circuits and the tetrad Subtracting circuit 4 and the circuit 5 and the carry memory 6 and the fourfold result shift register 7 with 4 × 10 sub-circuits and the circuit 8 and the flip-flop 9 and the gate circuits 11 to 14 , consisting of each 4 AND circuits with 2 inputs each and 3 multiple OR circuits 15 to 17 , each consisting of 4 single OR circuits with 2 inputs each and 4 individual AND circuits 19 to 22 with 2 inputs each and the Negier circuit 23 and the OR circuit 24 with 2 inputs and the OR circuit 25 with 3 inputs and the associated lines.

Die Tetraden-Subtrahierschaltung 4 (Fig. 2a und 2b) besteht aus dem dualen Voll-Subtrahierer 50 und 2 Und-Schaltungen 26 mit je 2 Eingängen und 2 Oder-Schaltungen 27 mit je 2 Eingängen und 6 Negier-Schaltungen 28 und 6 Und-Schaltungen 29 mit je 2 Eingängen und 2 Oder-Schaltungen 30 mit je 4 Eingängen und 2 Negier-Schaltungen 31 und 20 Differenz- Und-Schaltungen 32 mit je 2 Eingängen und 5 Oder-Schaltungen 33 und 5 weiteren Oder-Schaltungen 34 und 2 weiteren Und-Schaltungen 35 mit je 2 Eingängen und 2 Negier-Schaltungen 36 und 4 Und-Schaltungen 37 mit je 2 Eingängen und 4 Oder-Schaltungen 38 mit je 2 Eingängen und 3 Oder-Schaltungen 39 und der Oder-Schaltung 40 mit 2 Eingängen und den zugehörigen Leitungen.The tetrad subtraction circuit 4 ( FIGS. 2a and 2b) consists of the dual full subtractor 50 and 2 AND circuits 26 with 2 inputs each and 2 OR circuits 27 with 2 inputs each and 6 negation circuits 28 and 6 AND- Circuits 29 , each with 2 inputs and 2 OR circuits 30 , each with 4 inputs and 2 negating circuits 31 and 20 differential AND circuits 32 , each with 2 inputs and 5 OR circuits 33 and 5 further OR circuits 34 and 2 more AND circuits 35 with 2 inputs and 2 negation circuits 36 and 4 AND circuits 37 with 2 inputs and 4 OR circuits 38 with 2 inputs and 3 OR circuits 39 and the OR circuit 40 with 2 inputs and the associated lines.

Die Schaltung 5 (Fig. 4) besteht aus dem Impuls-Zähler 5a und der Umcodier-Schaltung 5b, welche die Anzahl der Zähl- Impulse im 5211-Code liefert. Der Impuls-Zähler 5a besteht aus 9 Flip-Flops 41 und 7 Und-Schaltungen 42 mit je 2 Eingängen und 7 Und-Schaltungen 43 mit je 2 Eingängen und der Oder-Schaltung 44 mit 5 Eingängen und 4 Und-Schaltungen 45 mit je 2 Eingängen und dem Flip-Flop 46 und 2 Negier- Schaltungen 47 und den zugehörigen Leitungen. Die Umcodier- Schaltung 5b besteht aus 2 Oder-Schaltungen 48 mit je 4 Eingängen und einer Oder-Schaltung 49 mit 5 Eingängen und einer Oder-Schaltung 55 mit 8 Eingängen und den zugehörigen Leitungen.The circuit 5 ( Fig. 4) consists of the pulse counter 5 a and the recoding circuit 5 b, which provides the number of counting pulses in the 5211 code. The pulse counter 5 a consists of 9 flip-flops 41 and 7 AND circuits 42 with 2 inputs each and 7 AND circuits 43 with 2 inputs each and the OR circuit 44 with 5 inputs and 4 AND circuits 45 each 2 inputs and the flip-flop 46 and 2 negation circuits 47 and the associated lines. The recoding circuit 5 b consists of 2 OR circuits 48 with 4 inputs each and an OR circuit 49 with 5 inputs and an OR circuit 55 with 8 inputs and the associated lines.

Die Schaltung 8 besteht aus dem Flip-Flop 56 und 2 Und- Schaltungen 57 mit je 2 Eingängen und der Negier-Schaltung 58.The circuit 8 consists of the flip-flop 56 and 2 AND circuits 57 , each with 2 inputs and the negation circuit 58 .

Der duale Voll-Subtrahierer 50 besteht aus 4 Und-Schaltungen 51 mit je 2 Eingängen und 3 Oder-Schaltungen 52 mit je 2 Eingängen und 4 Negier-Schaltungen 53. Die Eingänge haben die Bezeichnung a bis c. Der Ausgang hat die Bezeichnung d und der Übertrag-Ausgang die Bezeichnung y. The dual full subtractor 50 consists of 4 AND circuits 51 , each with 2 inputs and 3 OR circuits 52 , each with 2 inputs and 4 negating circuits 53 . The inputs are labeled a to c. The output is labeled d and the carry output is labeled y.

Die Wirkungsweise ergibt sich wie folgt: Der Dividend wird 5211-codiert über die Eingänge B soweit in das vierfache Schieberegister 2 eingetaktet, daß seine Wertigkeit 1 mit der Wertigkeit 1 dieses Schieberegisters 2 zusammenfällt. Dann wird der Divisor ebenfalls 5211-codiert soweit in das vierfache Schieberegister 1 eingetaktet, daß die höchste Stelle des Divisors mit der höchsten Stelle des Dividenden gleich auf steht. Dann folgt der erste Subtraktions-Zyklus, indem der Eingang T1 mit 10 Takten angesteuert wird. Hierbei werden die Schieberegister 1 bis 3 taktangesteuert und das Schieberegister 7 nicht, weil das Schieberegister 7 das Ergebnis-Schieberegister ist. Bei dieser Takt-Ansteuerung wird der Inhalt der Schieberegister 1 und 2 im Tetraden- Subtrahierer 4 verarbeitet, weil hierbei das Schieberegister 1 direkt die Schaltung 4 ansteuert und die Tor- Schaltung 13 vorangesteuert ist. Hierbei ist auch die Tor- Schaltung 12 vorangesteuert, womit der Inhalt des Schieberegisters 2 im Schieberegister 3 gleichzeitig erneut gespeichert wird. Der Inhalt des Schieberegisters 1 wird hierbei per Rück-Koppelung erneut im Schieberegister 1 gespeichert. Die Tor-Schaltungen 12 und 13 sind hierbei deshalb vorangesteuert, weil hierbei die Schaltung 8 an ihrem Ausgang d H-Potential hat. Die Schaltung 8 hat hierbei deshalb an ihrem Ausgang d H-Potential, weil vor Beginn dieser Division der Eingang s mit einem H-Impuls angesteuert wurde. Falls bei diesem ersten Subtraktions-Zyklus der Divisor kleiner ist als der Dividend oder kleiner ist als das erste Teil-Stück des Dividenden, hat beim ersten Zusatz-Takt (Eingang T2) die Und-Schaltung 19 an ihrem Ausgang H-Potential und wird somit das Flip-Flop 9 in seine Rechts-Stellung gekippt und in die Schaltung 5 über den Eingang a ein Zähl-Impuls eingespeist. Der zweite Zusatz-Takt über den Eingang T3 wird hierbei nicht gebraucht. Am Ende des ersten Subtraktions-Zyklus ist der erste Rest-Dividend im Schieberegister 2 gespeichert, weil die Ergebniszahl der Schaltung 4 zum Schieberegister 2 rückgekoppelt ist. Falls auch der zweite Subtraktions-Zyklus keinen Übertrag hat, wird auch nach diesem zweiten Subtraktions-Zyklus auf gleiche Weise ein Zähl-Impuls in den Impuls-Zähler 5a der Schaltung 5 eingespeist, womit dieser Zähler 5a den Zählerstand 2 hat. Falls der nächste (dritte) Subtraktions- Zyklus einen Übertrag hat und somit der Übertrag-Speicher 6 nach dem zehnten Takt an seinem Ausgang c H-Potential hat, hat beim ersten Zusatz-Takt über den Eingang T2 die Und- Schaltung 20 und somit auch die Und-Schaltung 21 an ihrem Ausgang H-Potential, womit einerseits das Schieberegister 1 mit einem Takt angesteuert wird und andererseits das Ergebnis- Schieberegister 7 mit einem Takt angesteuert wird. Nach diesem ersten Zusatz-Takt ist dann der Zählerstand des Impuls- Zählers 5a (die Zahl 2) in der ersten Zeile des Ergebnis- Schieberegisters 7 gespeichert. Die Rückstellung des Impuls-Zählers 5a erfolgt beim zweiten Zusatz-Takt, welcher über den Eingang T3 eintrifft. Hierbei hat die Und- Schaltung 22 an ihrem Ausgang H-Potential und wird somit der Eingang b des Impuls-Zählers 5a mit einem Takt angesteuert und dieser damit rückgestellt. Falls beim nächsten (vierten) Subtraktions-Zyklus kein Übertrag anfällt, ist der Divisor wieder kleiner als der Rest-Dividend oder das erste Teil-Stück des Rest-Dividenden und wird somit wieder eine Eins in den Impuls-Zähler 5a der Schaltung 5 eingespeist. Die Einspeisung des Zählerstandes des Impuls-Zählers 5a in das Ergebnis-Schieberegister 7 erfolgt also immer erst am Ende des nächsten Subtraktions-Zyklus und somit nur dann, wenn dieser nächste Subtraktions-Zyklus ein wertloser Subtraktions-Zyklus ist, der einen Übertrag hat.The mode of operation is as follows: The dividend is 5211-coded via inputs B and clocked into the four-fold shift register 2 to the extent that its value 1 coincides with the value 1 of this shift register 2 . Then the divisor is also 5211-coded so far clocked into the four-fold shift register 1 that the highest digit of the divisor is equal to the highest digit of the dividend. Then the first subtraction cycle follows, in which the input T 1 is driven with 10 cycles. Here, shift registers 1 to 3 are clock-driven and shift register 7 is not because shift register 7 is the result shift register. With this clock control, the content of the shift registers 1 and 2 is processed in the tetrad subtractor 4 , because here the shift register 1 drives the circuit 4 directly and the gate circuit 13 is controlled. Here, the gate circuit 12 is also controlled, whereby the content of the shift register 2 is simultaneously stored in the shift register 3 again. The content of shift register 1 is stored again in shift register 1 by feedback. The gate circuits 12 and 13 are controlled here because the circuit 8 has d H potential at its output. The circuit 8 here has d H potential at its output because the input s was driven with an H pulse before this division started. If in this first subtraction cycle the divisor is smaller than the dividend or smaller than the first part of the dividend, the AND circuit 19 has and becomes high potential at its output during the first additional clock cycle (input T 2 ) thus flip-flop 9 tilted into its right position and a counting pulse fed into circuit 5 via input a. The second additional clock pulse via input T 3 is not used here. At the end of the first subtraction cycle, the first residual dividend is stored in shift register 2 because the result number of circuit 4 is fed back to shift register 2 . If the second subtraction cycle also has no carry, a counting pulse is also fed into the pulse counter 5 a of the circuit 5 in the same way after this second subtraction cycle, with which this counter 5 a has the counter reading 2. If the next (third) subtraction cycle has a carry and thus the carry memory 6 has c H potential at its output after the tenth clock cycle, the AND circuit 20 and therefore has the first additional clock cycle via the input T 2 also the AND circuit 21 at its output H potential, which on the one hand drives the shift register 1 with a clock and on the other hand drives the result shift register 7 with a clock. After this first additional clock cycle, the count of the pulse counter 5 a (the number 2) is then stored in the first line of the result shift register 7 . The resetting of the pulse counter 5 a takes place at the second additional cycle, which arrives via the input T 3 . Here, the AND circuit 22 has H potential at its output and thus the input b of the pulse counter 5 a is driven with a clock pulse and this is thus reset. If no carry-over occurs in the next (fourth) subtraction cycle, the divisor is again smaller than the remaining dividend or the first part of the remaining dividend and thus a one is again fed into the pulse counter 5 a of the circuit 5 . The meter reading of the pulse counter 5 a is fed into the result shift register 7 only at the end of the next subtraction cycle and therefore only if this next subtraction cycle is a worthless subtraction cycle that has a carry.

Die Schieberegister 1 bis 3 können auch eine sonstige Länge aufweisen und damit die Größe der maximal verarbeitbaren Zahlen heraufgesetzt oder heruntergesetzt werden. Es muß hierbei nur darauf geachtet werden, daß diese Schieberegister 1 bis 3 alle gleich lang sind. Das Schieberegister 7 (Ergebnis- Schieberegister 7) muß nicht genauso lang sein wie die Schieberegister 1 bis 3.The shift registers 1 to 3 can also have a different length and thus increase or decrease the size of the maximum numbers that can be processed. It is only necessary to ensure that these shift registers 1 to 3 are all of the same length. The shift register 7 (result shift register 7 ) need not be as long as shift registers 1 to 3 .

Auf Seite 6 ist die Division 84252 : 357=236 dargestellt. The division 84252: 357 = 236 is shown on page 6.

In Kurz-Fassung ergibt sich die Wirkungsweise wie folgt:In brief, the mode of operation is as follows:

Wenn der vorherige Subtraktions-Zyklus keinen Übertrag hatte oder wenn der fragliche Subtraktions-Zyklus der erste Subtraktions-Zyklus ist, sind die Tor-Schaltungen 12 und 13 vorangesteuert und wird somit der Dividend nicht nur der Schaltung 4 zugeführt, sondern gleichzeitig auch im Schieberegister 3 gespeichert. Wenn der vorherige Subtraktions- Zyklus einen Übertrag hatte, sind die Tor- Schaltungen 11 und 14 vorangesteuert und wird somit der in dem Schieberegister 3 gespeicherte Rest-Dividend der Schaltung 4 zugeführt und außerdem im Schieberegister 3 erneut gespeichert, weil der gerade ablaufende Subtraktions- Zyklus auch eine Minus-Subtraktion sein kann und dann dieser Dividenden-Rest nochmals erforderlich ist oder noch mehrmals erforderlich ist. Der Divisor wird in allen Fällen über die Rück-Koppelungs-Leitungen des Divisor- Schieberegisters 1 erneut im Schieberegister 1 gespeichert. Wenn nach dem zehnten Zyklus-Takt der Übertrag-Speicher 6 an seinem Ausgang c L-Potential hat, hat die abgelaufene Subtraktion keinen Übertrag und beim ersten Zusatz-Takt über den Eingang T2 die Und-Schaltung 19 an ihrem Ausgang H-Potential und wird somit der Impuls-Zähler 5a an seinem Eingang a mit einem H-Impuls angesteuert. Wenn nach dem zehnten Zyklus-Takt der Übertrag-Speicher 6 an seinem Ausgang c H-Potential hat, hat die abgelaufene Subtraktion einen Übertrag und haben somit beim ersten Zusatz-Takt die Und-Schaltungen 20 und 21 an ihrem Ausgang H-Potential und werden somit die Schieberegister 1 und 7 mit je einem Takt angesteuert, womit sich der Divisor in bezug auf den Dividenden um eine Stelle weiter rechts befindet und der Zählerstand des Impuls-Zählers 5a in der ersten Zeile des Ergebnis- Schieberegisters 7 gespeichert ist. Bei dem hierauf folgenden zweiten Zusatz-Takt hat dann die Und-Schaltung 22 an ihrem Ausgang H-Potential und wird mit diesem H- Impuls der Impuls Zähler 5a über seinen Eingang b rückgestellt. If the previous subtraction cycle had no carry-over or if the subtraction cycle in question is the first subtraction cycle, the gate circuits 12 and 13 are controlled in advance and the dividend is thus not only fed to the circuit 4 but also in the shift register 3 at the same time saved. If the previous subtraction cycle had a carry, the gates 11 and 14 are controlled and thus the remaining dividend stored in the shift register 3 is fed to the circuit 4 and also stored again in the shift register 3 because of the subtraction cycle currently taking place can also be a minus subtraction and then this remaining dividend is required again or is required several times. The divisor is stored in all cases relating to rear-Coupling lines of the divisor shift register 1 again in the shift register first If after the tenth cycle clock the carry memory 6 has c potential at its output, the expired subtraction has no carry and the AND circuit 19 at its output H potential and at the first additional clock via input T 2 the pulse counter 5 a is thus driven at its input a with an H pulse. If after the tenth cycle clock the carry memory 6 has c potential at its output, the expired subtraction has a carry and thus have the AND circuits 20 and 21 at their output and become H potential at the first additional clock thus shift registers 1 and 7 are driven with one cycle, whereby the divisor is one digit further to the right with respect to the dividends and the count of pulse counter 5 a is stored in the first line of result shift register 7 . In the second additional clock cycle that follows, the AND circuit 22 then has H potential at its output and the pulse counter 5 a is reset via its input b with this H pulse.

Die Division 84252 : 357=236 ergibt sich wie folgt:
(Stand 1 bis 15 nach dem jeweiligen zehnten Takt)The division 84252: 357 = 236 results as follows:
(Stand 1 to 15 after the tenth bar)

Claims

1. Electronic dividing circuit, which forms the result number in a subtractive manner and has no parallel subtracting circuit and has an additional shift register ( 3 ) for storing the dividends or residual dividends, characterized in that each subtraction cycle with 2 additional clocks is added.

2. Electronic divider circuit according to claim 1, characterized in that the pulse counter ( 5 a) of the circuit ( 5 ) is reset with the second additional clock in the corresponding cases.

3. Electronic dividing circuit according to claim 1 or according to claim 1 and 2, characterized in that in case A (subtraction without carry) from the first additional pulse only the triggering of the pulse counter ( 5 a) is effected with a counting pulse.

4. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that in case B (subtraction with carry) from the first additional pulse, the control of the shift registers ( 1 and 7 ) with one clock is effected.

5. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that it has only one circuit ( 8 ).

6. Electronic dividing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5, characterized in that the circuit ( 5 ) in the special versions a pulse counter ( 5 a), which consists only of simple flip-flops ( 41 ), which are driven alternately via two pulse lines (p and q).