DE4018030A1

DE4018030A1 - Electronic divider circuit - has pulse circuit with two outputs driving subtractors, and eliminates re-addition of divisor

Info

Publication number: DE4018030A1
Application number: DE19904018030
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-06-05
Filing date: 1990-06-05
Publication date: 1991-12-12

Abstract

The electronic divider circuit forms a quotient by subtracting a divisor from dividends using method 2 (from above to below) and the parallel-subtraction method. It is designed not to require re-addition of the divisor. A pulse circuit (8) with two outputs is used for driving the subtractions. The second output is only used for an auxiliary drive. The circuit processes numbers in 5211 code. A control mechanism (4) is further provided.

Description

Gegenstand der Erfindung ist eine Verbesserung der Divi dierschaltung nach P 39 27 552.3 , welche noch kein Steu erwerk hat und in sonstiger Beziehung mehrfach verbesser bar ist. Die vorliegende Dividierschaltung ist also auch mit einem Steuerwerk versehen.The invention relates to an improvement in the Divi dierschalt according to P 39 27 552.3, which has no tax erwerk has improved several times in other respects is cash. The present divider circuit is also provided with a control unit.

Diese Dividierschaltung ist ohne Steuerwerk in Fig. 1 dar gestellt. In Fig. 2 ist die Tetraden-Subtrahierschaltung 1 dargestellt. In Fig. 3 ist das Steuerwerk 4 dargestellt. In Fig. 4 ist die Schaltung 7 dargestellt. In Fig. 5 ist die Impuls-Schaltung 8 dargestellt. In Fig. 6 ist ein Teil-Stück des Dividenden-Schieberegisters 3 dargestellt. In Fig. 7 ist ein Teil-Stück des Schieberegisters 6 dar gestellt, das die rechts-seitige Verlängerung des Dividen den-Schieberegisters 3 bildet.This dividing circuit is provided without a control unit in Fig. 1. In FIG. 2, the tetrads-subtracting circuit is illustrated. 1 In Fig. 3, the control unit 4 is shown. The circuit 7 is shown in FIG . In FIG. 5, the pulse circuit 8 is shown. In FIG. 6, a part-piece is shown of the dividend shift register 3. In Fig. 7, a part of the shift register 6 is provided, which forms the right-side extension of the divide the shift register 3 .

Diese Dividierschaltung Type A besteht aus 6 Tetraden-Sub trahierschaltungen 1 und dem Divisor-Schieberegister 2 und dem Dividenden-Schieberegister 3 und dem Steuerwerk 4, das mit dem Quotienten-Schieberegister 5 dargestellt ist. An weiteren Teilen besteht diese Dividierschaltung aus dem Schieberegister 6, das als rechts-seitige Verlängerung des Dividenden-Schieberegisters 3 angeordnet ist.This dividing circuit type A consists of 6 subtracting subtracting circuits 1 and the divisor shift register 2 and the dividend shift register 3 and the control unit 4 , which is shown with the quotient shift register 5 . In other parts, this dividing circuit consists of the shift register 6 , which is arranged as a right-hand extension of the dividend shift register 3 .

Eine Tetraden-Subtrahierschaltung 1 besteht aus 16 Und- Schaltungen 11 mit je 2 Eingängen und 10 Oder-Schaltungen 12 mit je 2 Eingängen und 2 Oder-Schaltungen 13 mit je 3 Eingängen und 8 Negier-Schaltungen 14 und 2 dualen Voll- Addierer 15 und 16 und den zugehörigen Leitungen. Die Eingänge A und B und die Ausgänge C sind mit den zugehöri gen Zahlenwerten (Ziffern 5 2 1 1) gekennzeichnet. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Aus gang hat die Bezeichnung y. A tetrad subtracting circuit 1 consists of 16 AND circuits 11 , each with 2 inputs and 10 OR circuits 12 , each with 2 inputs and 2 OR circuits 13 , each with 3 inputs and 8 negating circuits 14 and 2 dual full adders 15 and 16 and the associated lines. Inputs A and B and outputs C are marked with the associated numerical values (numbers 5 2 1 1). The carry input has the designation x. The carry output has the designation y.

Von dem Dividenden-Schieberegister 3 ist ein Teil-Stück in Fig. 6 dargestellt. Dieses Schieberegister hat Parallel- Eingabe und Links-Verschiebung (pro Takt 4 bit). eine Teil- Schaltung besteht aus einem Doppel-Flip-Flop 10 und 2 Und- Schaltungen 21 mit je 2 Eingängen und der Und-Schaltung 22 mit 2 Eingängen und 2 weiteren Und-Schaltungen 23 mit je 2 Eingängen und 2 Oder-Schaltungen 24 mit je 2 Eingängen und 2 Negier-Schaltungen 25. Die Takt-Leitung hat die Be zeichnung t. Die Vor-Ansteuerleitung für Parallel-Eingabe hat die Bezeichnung a. Die Vor-Ansteuerleitung für Ver schiebung (Links-Verschiebung) hat die Bezeichnung b.A part of the dividend shift register 3 is shown in FIG. 6. This shift register has parallel input and left shift (4 bits per cycle). a partial circuit consists of a double flip-flop 10 and 2 AND circuits 21 with 2 inputs each and the AND circuit 22 with 2 inputs and 2 further AND circuits 23 each with 2 inputs and 2 OR circuits 24 with 2 inputs and 2 negation circuits 25 each. The clock line has the designation t. The pre-control line for parallel input has the designation a. The pre-control line for shifting (left shift) has the designation b.

Von dem in Fig. 1 nicht dargestellten Schieberegister 6, das die rechts-seitige Verlängerung des Schieberegisters 3 bildet, besteht eine Teil-Schaltung aus einem Doppel- Flip-Flop 10 und 2 Und-Schaltungen 26 mit je 2 Eingängen und 2 Negier-Schaltungen 27. Dieses Schieberegister 6 hat keine Parallel-Eingabe und auch eine Links-Verschiebung um 4 bit pro Takt.From the shift register 6 , not shown in FIG. 1, which forms the right-hand extension of the shift register 3 , a partial circuit consists of a double flip-flop 10 and 2 AND circuits 26 , each with 2 inputs and 2 negating circuits 27 . This shift register 6 has no parallel input and also a left shift by 4 bits per cycle.

Das Divisor-Schieberegister 2 hat Links-Verschiebung oder Rechts-Verschiebung und eine Verschiebung um ein bit oder 4 bit pro Takt.The divisor shift register 2 has left shift or right shift and a shift by one bit or 4 bits per cycle.

Das Steuerwerk 4 besteht ohne Quotienten-Schieberegister 5 aus der Schaltung 7 und der Impuls-Schaltung 8 und der Start-Schaltung 9 und den Und-Schaltungen 11 bis 18 mit je 2 Eingängen und den Oder-Schaltungen 19 und 20 mit je 2 Eingängen und den Negier-Schaltungen 21 und 22 und dem Im puls-Zähler 30 und den zugehörigen Leitungen.The control unit 4 consists of the quotient shift register 5 from the circuit 7 and the pulse circuit 8 and the start circuit 9 and the AND circuits 11 to 18 , each with 2 inputs and the OR circuits 19 and 20 , each with 2 inputs and the Negier circuits 21 and 22 and the pulse counter 30 and the associated lines.

Die Schaltung 7 besteht aus den Teil-Schaltungen 7a und 7b und 7c. Die Teil-Schaltung 7a besteht aus 9 einfachen Flip-Flops 41 und 8 Und-Schaltungen 42 mit je 2 Eingängen und 8 Und-Schaltungen 43 mit je 2 Eingängen und der Oder- Schaltung 44 mit 5 Eingängen und den zugehörigen Leitungen. Die Teil-Schaltung 7b besteht aus 4 Und-Schaltungen 45 mit je 2 Eingängen und dem einfachen Flip-Flop 46 und 2 Ne gier-Schaltungen 47. Die Teil-Schaltung 7c besteht aus 2 Oder-Schaltungen 48 mit je 2 Eingängen und der Oder-Schalt ung 49 mit 5 Eingängen und der Oder-Schaltung 55 mit 8 Ein gängen und den zugehörigen Leitungen. Die Ausgänge sind mit den zugehörigen Zahlenwerten 5 2 1 1 gekennzeichnet. der Impuls-Eingang hat die Bezeichnung a. der Rückstell- Eingang hat die Bezeichnung 3.The circuit 7 consists of the sub-circuits 7 a and 7 b and 7 c. The sub-circuit 7 a consists of 9 simple flip-flops 41 and 8 AND circuits 42 with 2 inputs each and 8 AND circuits 43 with 2 inputs each and the OR circuit 44 with 5 inputs and the associated lines. The sub-circuit 7 b consists of 4 AND circuits 45 , each with 2 inputs and the simple flip-flop 46 and 2 Ne gier circuits 47 . The sub-circuit 7 c consists of 2 OR circuits 48 with 2 inputs each and the OR circuit 49 with 5 inputs and the OR circuit 55 with 8 inputs and the associated lines. The outputs are marked with the associated numerical values 5 2 1 1. the pulse input is labeled a. the reset input has the designation 3 .

Die Impuls-Schaltung 8 (Fig. 5) besteht aus 2 einfachen Flip-Flops 61 und 62 und 6 Und-Schaltungen 63 mit je 2 Ein gängen und der Oder-Schaltung 64 mit 2 Eingängen und der Negier-Schaltungen 65 und den zugehörigen Leitungen.The pulse circuit 8 ( Fig. 5) consists of 2 simple flip-flops 61 and 62 and 6 AND circuits 63 with 2 inputs each and the OR circuit 64 with 2 inputs and the negation circuits 65 and the associated lines .

Die Wirkungsweise ergibt sich wie folgt: Der Divisor wird von rechts nach links ganz in das Schieberegister 2 ein getaktet. Dann wird der Dividend auch von rechts nach links über das Schieberegister 6 in das Schieberegister 3 eingetaktet, aber nur so weit, bis die Negier-Schaltung 50 zum ersten mal an ihrem Ausgang L-Potential hat. Dann wird der Eingang T mit der Takt-Frequenz angesteuert und dann der Eingang S mit einem H-Impuls angesteuert und damit die Division ausgelöst, weil nun die Impuls-Schaltung 8 ständig mit der Takt-Frequenz angesteuert wird. Dann wird der Divi sor so lange vom ersten Teil des Dividenden subtrahiert, bis die Negier-Schaltung 50 an ihrem Ausgang H-Potential hat. Damit wird vom Ausgang k (Fig. 1) der Eingang k der Schaltung 4 mit H-Potential angesteuert, womit beim näch sten a-Impuls der Schaltung 8 die Und-Schaltung 12 an ihrem Ausgang H-Potential hat. Dieser Impuls wird mittel der Und- Schaltung 14 auf die eigentlich Impuls-Dauer verkürzt. Mit diesem Impuls werden die Schieberegister 3 und 5 mit einem Takt angesteuert, weil der Ausgang A das Schieberegister 3 mit einem Verschiebetakt ansteuert. Die Ansteuerung des Quotienten-Schieberegisters 5 mit einem Takt hat hierbei zur Wirkung, daß die erste Ziffer des Quotienten 5211-co diert als erste Ziffer im Schieberegister 5 gespeichert wird. Die Schaltung 7 hat hierbei deshalb an ihren Aus gängen D 5211-codiert die erste Ziffer des Quotienten, weil der Eingang a der Schaltung 7 (7b) vom Ausgang B der Schaltung 4 mit den effektiv wirksamen Takten angesteuert wird. Dann wird vom Ausgang b der Schaltung 8 sofort der Impuls-Zähler 7a rückgesetzt, indem der Eingang r der Schaltung 7b mit einem H-Impuls angesteuert wird. Der nächste Impuls des Ausgangs a der Schaltung 8 ist dann wie der effektiv wirksam, weil dann von der zweiten Position des Dividenden erneut so lange der Divisor subtrahiert wird, bis die Negier-Schaltung 50 wieder an ihrem Ausgang H-Po tential hat. Der Abbruch der Division erfolgt mittels des Impuls-Zählers 30, der nach einer bestimmten Anzahl Impul sen an seinem End-Ausgang i H-Potential hat, womit die Negier-Schaltung 22 an ihrem Ausgang L-Potential hat und damit die Und-Schaltung 18 nicht mehr vor-angesteuert ist. Damit ist auch die Und-Schaltung 17 nicht mehr vor-ange steuert und somit die Takt-Ansteuerung zu Ende.The mode of operation is as follows: The divisor is clocked from right to left into shift register 2 . Then the dividend is clocked into the shift register 3 from right to left via the shift register 6 , but only until the negation circuit 50 has L potential at its output for the first time. Then the input T is driven with the clock frequency and then the input S with an H pulse and thus the division is triggered because now the pulse circuit 8 is constantly driven with the clock frequency. Then the divi sor is subtracted from the first part of the dividend until the negation circuit 50 has H potential at its output. Thus, from the output k ( FIG. 1), the input k of the circuit 4 is driven with H potential, which means that the next A pulse of the circuit 8 has the AND circuit 12 at its output H potential. This pulse is shortened to the actually pulse duration by means of the AND circuit 14 . With this pulse, shift registers 3 and 5 are driven with one cycle, because output A drives shift register 3 with a shift cycle. The actuation of the quotient shift register 5 with a clock has the effect that the first digit of the quotient 5211-co is stored as the first digit in the shift register 5 . The circuit 7 has therefore at its outputs D 5211-coded the first digit of the quotient, because the input a of the circuit 7 ( 7 b) is controlled by the output B of the circuit 4 with the effective clocks. Then, the output b of the circuit 8 immediately the pulse counter 7 a reset by the input of the circuit 7 r b with an H pulse is controlled. The next pulse of the output a of the circuit 8 is then effectively effective because the divisor is then subtracted again from the second position of the dividend until the negation circuit 50 has H potential again at its output. The division is aborted by means of the pulse counter 30 , which, after a certain number of pulses, has i H potential at its end output, which means that the negation circuit 22 has L potential at its output and thus the AND circuit 18 is no longer pre-activated. This means that the AND circuit 17 is also no longer pre-activated and thus the clock activation ends.

Der Ausgang A des Steuerwerks 4 steuert mit seinen H-Impul sen die Parallel-Eingabe der Ausgangs-Potentialreihe der Subtrahierschaltungen 1 in das Dividenden-Schieberegister 3 an. Somit steuert der Ausgang A die Leitungen t und b an. (Fig. 6).The output A of the control unit 4 controls with its H pulses the parallel input of the output potential series of the subtracting circuits 1 into the dividend shift register 3 . Output A thus drives lines t and b. ( Fig. 6).

Der Ausgang B des Steuerwerks 4 steuert mit seinen H-Impul sen die Links-Verschiebung des Inhalts des Dividenden- Schieberegisters 3 an, das eine Verschiebung um 4 bit pro Takt aufweist. Somit steuert der Ausgang B die Leitungen t und a an. (Fig. 6).The output B of the control unit 4 controls with its H pulses the left shift of the content of the dividend shift register 3 , which has a shift of 4 bits per clock. Output B thus drives lines t and a. ( Fig. 6).

Claims

1. Electronic dividing circuit, which forms the quotient by subtracting the divisor from the dividend and uses the method 2 (from top to bottom) for this and also uses the parallel subtracting method, characterized in that it is designed that no re-addition of the divisor is required.

2. Electronic dividing circuit according to claim 1, characterized in that a pulse circuit ( 8 ) with 2 outputs is used for the through-control of the subtractions, the second output of which is used only for an additional control.

3. Electronic divider circuit according to claim 1 or according to claim 1 and 2, characterized in that it processed the numbers 5211-coded.