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TWI640093B - 具有閘極結構的半導體元件及其製造方法 - Google Patents

具有閘極結構的半導體元件及其製造方法 Download PDF

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TWI640093B
TWI640093B TW104135678A TW104135678A TWI640093B TW I640093 B TWI640093 B TW I640093B TW 104135678 A TW104135678 A TW 104135678A TW 104135678 A TW104135678 A TW 104135678A TW I640093 B TWI640093 B TW I640093B
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TW
Taiwan
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region
voltage
doped region
gate structure
side portion
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TW104135678A
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TW201711199A (zh
Inventor
簡郁芩
詹景琳
林正基
Original Assignee
旺宏電子股份有限公司
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Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201711199A publication Critical patent/TW201711199A/zh
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

一種半導體元件，包括一基板、一高壓井、一高壓摻雜區、一汲極區、一源極區、一第一閘極結構及一第二閘極結構。基板具有第一導電型。高壓井具有第二導電型且配置於基板中。高壓摻雜區具有第一導電型且配置於高壓井中。汲極區配置於高壓井中且與高壓摻雜區隔開。源極區配置於高壓摻雜區中。第一閘極結構配置於高壓摻雜區之第一側部分上，位於源極區與汲極區之間。第二閘極結構配置於高壓摻雜區之第二側部分上，第二側部分相對於第一側部分。

Description

具有閘極結構的半導體元件及其製造方法
本揭露內容係有關於一種半導體元件，且更特別是有關於一種具有閘極結構的半導體元件及其製作方法。
超高壓半導體元件(Ultra-high voltage semiconductor device)係廣泛地使用於顯示元件、可攜式元件、與許多其他應用中。超高壓半導體元件的設計目標是在室溫與高溫環境中皆包括高的崩潰電壓(breakdown voltage)、低的特定導通電阻(specific on-resistance)、與高的可靠度。然而，由於超高壓半導體元件的尺寸縮減，欲達成這些設計目標變得極具挑戰性。
根據本揭露之一實施例，一種半導體元件包括一基板、一高壓井、一高壓摻雜區、一汲極區、一源極區、一第一閘極結構及一第二閘極結構。基板具有第一導電型。高壓井具有第二導電型且配置於基板中。高壓摻雜區具有第一導電型且配置於 高壓井中。汲極區配置於高壓井中且與高壓摻雜區隔開。源極區配置於高壓摻雜區中。第一閘極結構配置於高壓摻雜區之第一側部分上，位於源極區與汲極區之間。第二閘極結構配置於高壓摻雜區之第二側部分上，第二側部分相對於第一側部分。
根據本揭露之另一實施例，一種半導體元件之製造方法包括：提供一基板，基板具有一第一導電型；形成一高壓井於基板中，高壓井具有一第二導電型；形成一高壓摻雜區於高壓井中，高壓摻雜區具有第一導電型；形成一汲極區於高壓井中，且汲極區係與高壓摻雜區隔開；形成一源極區於高壓摻雜區中；形成一第一閘極結構於高壓摻雜區之一第一側部分上，第一閘極結構係位於源極與汲極之間；以及形成一第二閘極結構於高壓摻雜區之一第二側部分之上，第二側部分相對於第一側部分。
10、30、800‧‧‧半導體元件
100、300‧‧‧基板
101‧‧‧第一高壓N型井(HVNW)
102‧‧‧第二HVNW
111‧‧‧第一漂流區
112‧‧‧第二漂流區
113‧‧‧第三漂流區
114‧‧‧第一P型頂區
115‧‧‧第一N型階區
116‧‧‧第二P型頂區
117‧‧‧第二N型階區
121‧‧‧第一高壓P型摻雜區(HVPD)
122‧‧‧第二HVPD
123‧‧‧第三HVPD
124‧‧‧第四HVPD
130‧‧‧場氧化物(FOX)層
131‧‧‧第一FOX部分
132‧‧‧第二FOX部分
133‧‧‧第三FOX部分
134‧‧‧第四FOX部分
135‧‧‧第五FOX部分
136‧‧‧第六FOX部分
137‧‧‧第七FOX部分
138‧‧‧第八FOX部分
141‧‧‧第一閘極結構
142、810‧‧‧第二閘極結構
143‧‧‧第三閘極結構
144‧‧‧第四閘極結構
145‧‧‧第五閘極結構
146‧‧‧第一閘極氧化物層
147‧‧‧第一閘極層
148‧‧‧第一間隔物
149、811‧‧‧第二閘極氧化物層
150、812‧‧‧第二閘極層
151、813‧‧‧第二間隔物
152‧‧‧第三閘極氧化物層
153‧‧‧第三閘極層
154‧‧‧第三間隔物
155‧‧‧第四閘極氧化物層
156‧‧‧第四閘極層
157‧‧‧第四間隔物
158‧‧‧第五閘極氧化物層
159‧‧‧第五閘極層
160‧‧‧第五間隔物
161、361‧‧‧第一N+區
162、362‧‧‧第二N+區
163‧‧‧第三N+區
164‧‧‧第四N+區
165‧‧‧第五N+區
166‧‧‧第六N+區
167‧‧‧第七N+區
168‧‧‧第八N+區
169‧‧‧第九N+區
171、365‧‧‧第一P+區
172、366‧‧‧第二P+區
173‧‧‧第三P+區
174‧‧‧第四P+區
175、370‧‧‧層間介電層
180、380、710‧‧‧M1層
181、381、711‧‧‧第一M1部分
182、382、712‧‧‧第二M1部分
183、383‧‧‧第三M1部分
184、384‧‧‧第四M1部分
185‧‧‧第五M1部分
186‧‧‧第六M1部分
187‧‧‧第七M1部分
188‧‧‧第八M1部分
190、390‧‧‧金屬間介電層
195、395‧‧‧M2層
196‧‧‧第一M2部分
197‧‧‧第二M2部分
200‧‧‧氮化矽層
210‧‧‧第一氧化物層
220‧‧‧第二氧化物層
301‧‧‧HVNW
311‧‧‧漂流區
314‧‧‧P型頂區
315‧‧‧N型階區
321‧‧‧第一HVPD
322‧‧‧第二HVPD
330‧‧‧FOX層
331‧‧‧第一FOX部分331
332‧‧‧第二FOX部分
333‧‧‧第三FOX部分
334‧‧‧第四FOX部分
340‧‧‧閘極氧化物層
345‧‧‧閘極層
350‧‧‧間隔物
371‧‧‧第一通孔
372‧‧‧第二通孔
373‧‧‧第三通孔373
374‧‧‧第四通孔
375‧‧‧第五通孔
410、510‧‧‧橫坐標
420、520‧‧‧縱座標
430、440、530、540‧‧‧曲線
600‧‧‧超高壓IGBT元件
610‧‧‧P+區
700‧‧‧超高壓二極體
A、B‧‧‧區域
OD‧‧‧氧化定義區域
第1A圖繪示根據本發明之一所示實施例之半導體元件的上視圖。
第1B圖繪示第1A圖之元件之區域A之放大上視圖。
第1C圖繪示沿第1B圖之剖面線A-A’之第1A圖之元件之區域A之剖面圖。
第1D圖繪示第1A圖之元件之區域B之放大上視圖。
第1E圖繪示沿第1D圖之剖面線B-B’之第1A圖之元件之區域B之剖面圖。
第2A至2N圖示意性繪示根據一所示實施例之形成第1A至 1C圖之元件之區域A之過程圖。
第3圖繪示根據一比較例之半導體元件的剖面圖。
第4圖繪示根據所示實施例之第1A至1C圖之元件及根據比較例之第3圖之元件之顯示電流對於電壓特性之模擬的圖式。
第5圖繪示根據所示實施例之第1A至1C圖之元件及根據比較例之第3圖之元件之顯示崩潰特性之模擬結果的圖式。
第6圖繪示根據所示之實施例之超高壓之絕緣閘極雙極電晶體元件(ultra-HV IGBT)元件之剖面圖。
第7圖繪示根據所示之一實施例之超高壓二極體之剖面圖。
第8圖繪示根據所示之一實施例之半導體元件之剖面圖。
下文中將參照所附圖式對本發明之實施例進行詳細地解說。所有圖式當中將盡可能地使用相同的元件符號來表示相同的或類似的部件。
第1A至1C圖繪示根據本揭露之一所示實施例之一半導體元件10。第1圖係半導體元件10之上視圖，僅繪示沒有場氧化層形成的多晶矽層及氧化定義(oxide defined,OD)區域。第1B圖係半導體元件10之區域A的放大上視圖。第1C圖係沿著第1B圖之A-A’剖面線之半導體元件10之區域A的剖面圖。第1D圖係半導體元件10之區域B的放大上視圖。第1E圖係沿著第1D圖之B-B’剖面線之半導體元件10之區域B的剖面圖。
請參照第1A至1C圖，半導體元件10包括一P型基板(P-sub)100。基板100可由P型主體矽材料、P型磊晶層、P 型矽上覆絕緣體(P-type silicon-on-insulator,SOI)材料所形成。第一高壓N型井(high-voltage N-well,HVNW)101係配置於基板100之區域A之中。
請參照第1A、1D及1E圖，第二HVNW 102係配置於基板100之區域B之中。第一HVNW 101及第二HVNW 102可互相物理性及電性接觸。在一些實施例中，第一HVNW 101及第二HVNW 102係形成為一連續區域。
請參照第1A至1C圖，第一漂流區111係配置於第一HVNW 101中，且與第一HVNW 101的左側邊緣隔開，如第1A至1C圖所示。第一漂流區111包括一第一P型頂區114及形成於第一P型頂區114之上的一第一N型階區115。
請參照第1A、1D及1E圖，第二漂流區112係配置於第二HVNW 102中。第三漂流區113係配置於第二HVNW 102中，且與第二漂流區112的左側邊緣隔開，如第1D至1E圖所示。第二漂流區112包括一第二P型頂區116及形成於第二P型頂區116之上的一第二N型階區117。第三漂流區113包括一第三P型頂區118及形成於第三P型頂區118之上的一第三N型階區119。
請參照第1A至1C圖，一第一高壓P型摻雜區(high-voltage P-doped region,HVPD)121係配置於第一HVNW 101中，位於第一HVNW 101及第一漂流區111之間，如第1A至1C圖所示。第二HVPD 122係配置於基板100中，位於第一HVNW 101之外且鄰接(adjacent)於第一HVNW 101的左側邊緣。
請參照第1A、1D及1E圖，第三HVPD 123係配置 於第二HVNW 102中，位於第二漂流區112及第三漂流區113之間，且與第二漂流區112的左側邊緣隔開，如第1D及1E圖所示。第四HVPD 124係配置於第二HVNW 102中，位於第三HVPD 123及第三漂流區113之間，且與第三HVPD 123之左側邊緣隔開。
請參照第1A至1C圖，場氧化物(field oxide,FOX)層130係配置於基板100之上。FOX層130包括一第一FOX部分131、第二FOX部分132、第三FOX部分133及第四FOX部分134。第一FOX部分131重疊於第一HVNW 101之右側部分。第二FOX部分132重疊於第一漂流區111。第三FOX部分133重疊於第一HVNW 101的左側部分及第二HVPD 122的右側部分。第四FOX部分134重疊於第二HVPD 122的左側部分。
請參照第1A、1D及1E圖，FOX層130更包括一一第五FOX部分135、一第六FOX部分136、一第七FOX部分137及一第八FOX部分138。第五FOX部分135重疊於第二HVNW 102的右側部分。第六FOX部分136重疊於第二漂流區112。第七FOX部分137重疊於第三漂流區113。第八FOX部分138重疊於第二HVNW 102的左側部分。
請參照第1A至1C圖，第一閘極結構141及第二閘極結構142係配置於基板100之區域A之上。第一閘極結構141重疊於第二FOX部分132之左側部分、位於第二FOX部分132及第一HVPD 121之間之第一HVNW 101的區域、及第一HVPD 121之右側部分。第一閘極結構141包括一第一閘極氧化物層146、一第一閘極層147及第一間隔物148。第一閘極氧化物層146係配置於基板100之上，且重疊於位於第二FOX部分132及 第一HVPD 121之間之第一HVNW 101的區域、及第一HVPD 121之右側部分。第一閘極層147係配置於第一閘極氧化物層146之上，且重疊於第二FOX部分132之左側部分、位於第二FOX部分132及第一HVPD 121之間之第一HVNW 101的區域、及第一HVPD 121之左側部分。第一間隔物148係配置於第一閘極結構147之兩側壁及第一閘極氧化物層146之側壁上。
第二閘極結構142重疊於第一HVPD 121之左側部分、位於第一HVPD 121及第三FOX部分133之間之第一HVNW 101的區域、及第三FOX部分133之右側部分。第二閘極結構142包括一第二閘極氧化物層149、一第二閘極層150及第二間隔物151。第二閘極氧化物層149係配置於基板100之上，且重疊於第一HVPD 121之左側部分以及位於第一HVPD 121及第三FOX部分133之間之第一HVNW 101的區域。第二閘極層150係配置於第二閘極氧化物層149之上，且重疊於第一HVPD 121之左側部分、位於第一HVPD 121及第三FOX部分133之間之第一HVNW 101的區域、及第三FOX部分133之右側部分。第二間隔物151係配置於第二閘極層150之兩側壁及第二閘極氧化物層149之側壁上。
第一閘極氧化物層146之厚度及第二閘極氧化物層149之厚度係基於半導體元件10之結構與應用而產生變化。在一實施例中，第一閘極氧化物層146之厚度係大於第二閘極氧化物層149之厚度。
請參照第1A、1D及1E圖，第三閘極結構143、第四閘極結構144、第五閘極結構145係配置於基板100之區域B 之上。第三閘極結構143重疊於第六FOX部分136之左側部分、位於第三HVPD 123及第六FOX部分136之間之第二HVNW 102之區域、及第三HVPD 123之右側部分。第三閘極結構143包括第三閘極氧化物層152、第三閘極層153、及第三間隔物154。第三閘極氧化物層152係配置於基板100之上，且重疊於位於第三HVPD 123及第六FOX部分136之間之第二HVNW 102之區域以及第三HVPD 123之右側部分。第三閘極層153係配置於第三閘極氧化物層152之上，且重疊於第六FOX部分136之左側部分、位於第三HVPD 123及第六FOX部分136之間之第二HVNW 102之區域、及第三HVPD 123之右側部分。第三間隔物154係配置於第三閘極層153之兩側壁及第三閘極氧化物層152之左側側壁上。
第四閘極結構144重疊於第三HVPD 123之左側部分、位於第三HVPD 123及第四HVPD 124之間之第二HVNW 102之區域、及第四HVPD 124之右側部分。第四閘極結構144包括第四閘極氧化物層155、第四閘極層156、及第四間隔物157。第四閘極氧化物層155及第四閘極層156兩者皆重疊於第三HVPD 123之左側部分、位於第三HVPD 123及第四HVPD 124之間之第二HVNW 102之區域、及第四HVPD 124之右側部分。第四間隔物157係配置於第四閘極氧化物層155之兩側壁及第四閘極層156之兩側壁上。
第五閘極結構145重疊於第四HVPD 124之左側部分、位於第四HVPD 124及第七FOX部分137之間之第二HVNW 102之區域、及第七FOX部分137之右側部分。第五閘極結構145 包括一第五閘極氧化物層158、一第五閘極層159、及第五間隔物160。第五閘極氧化物層158係配置於基板100之上，且重疊於第四HVPD 124之左側部分以及位於第四HVPD 124及第七FOX部分137之間之第二HVNW 102之區域。第五閘極層159係配置於第五閘極氧化物層158之上，且重疊於第四HVPD 124之左側部分、位於第四HVPD 124及第七FOX部分137之間之第二HVNW 102的區域、及第七FOX部分137之右側部分。第五間隔物160係配置於第五閘極層159之兩側壁以及第五閘極氧化物層158之右側側壁上。
請參照第1A至1C圖，第一N+區161、第二N+區162及第三N+區163係配置於基板100之區域A中。第一N+區161係配置於第一HVNW 101中且位於第一FOX部分131及第二FOX部分132之間。第二N+區162係配置於第一HVPD 121中且鄰接於第一閘極結構141的左側邊緣。第三N+區163係配置於第一HVPD 121中且鄰接於第二閘極結構142之右側邊緣。第二N+區162及第三N+區163係互相隔開。
請參照第1A、1D及1E圖，第四N+區164、第五N+區165、第六N+區166、第七N+區167、第八N+區168及第九N+區169係配置於基板100之區域B中。第四N+區164係配置於第二HVNW 102中，且位於第五FOX部分135及第六FOX部分136之間。第五N+區165係配置於第三HVPD 123中，且鄰接於第三閘極結構143之左側邊緣。第六N+區166係配置於第三HVPD 123中，且鄰接於第四閘極結構144之右側邊緣。第五N+區165及第六N+區166係互相隔開。第七N+區167係配置於第 四HVPD 124中，且鄰接於第四閘極結構144之左側邊緣。第八N+區168係配置於第四HVPD 124中，且鄰接於第五閘極結構145之右側邊緣。第七N+區167及第八N+區168係互相隔開。第九N+區169係配置於第二HVNW 102中，且鄰接於第七FOX部分137與第八FOX部分138，並位於第七FOX部分137與第八FOX部分138之間。
請參照第1A至1C圖，第一P+區171及第二P+區172係配置於基板100之區域A中。第一P+區171係配置於第一HVPD 121中，且鄰接於第二N+區162與第三N+區163，並位於第二N+區162與第三N+區163之間。第二P+區172係配置於第二HVPD 122中，且位於第三FOX部分133及第四FOX部分134之間。第二P+區172構成一接觸區域，以導電接觸於半導體元件10之基板100。
請參照第1A、1D及1E圖，第三P+區173及第四P+區174係配置於基板100之區域B中。第三P+區173係配置於第三HVPD 123中，且鄰接於第五N+區165與第六N+區166，並位於第五N+區165與第六N+區166之間。第四P+區174係配置於第四HVPD 174中，且鄰接於第七N+區167與第八N+區168，並位於第七N+區167與第八N+區168之間。
請參照第1A至1E圖，層間介電(interlayer dielectric,ILD)層175係配置於基板100之上。ILD層175包括複數個通孔，以暴露基板100之多個區域。
一第一接觸層180(例如是一金屬層)係配置於ILD層175之上。下文中，第一接觸層180表示M1層180。請參照 第1A至1C圖，M1層180包括在區域A中之第一M1部分181、第二M1部分182、第三M1部分183、第四M1部分184、第五M1部分185。第一M1部分181可導電地接觸第一N+區161，且可連接以接收汲極電壓。第二M1部分182可導電地接觸第一閘極層147，且可連接以接收閘極電壓。第三M1部分183可導電地接觸第二N+區162、第一P+區171及第三N+區163，且可連接以接收源極電壓。第四M1部分184可導電地接觸第二閘極層150，且可連接以接收相同於第二M1部分182所接收的閘極電壓。第五M1部分185可導電地接觸第二P+區172，且可連接以接收施加於半導體元件10之基板100的電壓。
請參照第1A、1D及1E圖，M1層180更包括區域B中的第六M1部分186、第七M1部分187、第八M1部分188。第六M1部分186可導電地接觸第四N+區164。第七M1部分187可導電地接觸第三閘極結構143、第四閘極結構144及第五閘極結構145。第八M1部分188可導電地接觸於第九N+區169。
請參照第1A至1C圖，一金屬間介電層(inter-metal dielectric layer,IMD layer)190係配置於M1層180之上。IMD層190包括分別對應於第一M1部分181、第二M1部分182、第四M1部分184及第五M1部分185之通孔。
第二接觸層195(例如是金屬層)係配置於IMD層190之上。下文中，第二接觸層195表示M2層195。M2層195包括分別位於區域A中的第一M2部分196及第二M2部分197。第一M2部分196可導電地接觸於第一M1部分181。第二M2部分197可導電地接觸於第二M1部分182及第四M1部分184。另 外的隔離層及接觸層可配置於基板100之上。雖然未繪示於第1E圖中，IMD層及接觸層可配置於半導體元件10之區域B(亦即是繪示於第1E圖中的結構)上。
形成於半導體元件10之區域A中的結構包括一第一N型金屬氧化物半導體(N-type Metal Oxide Semiconductor,NMOS)元件及一第二NMOS元件。第一NMOS元件包括一汲極區、第一閘極結構141及一源極區，其中汲極區係由第一N+區161所構成，源極區係由第二N+區162、第一P+區171及第三N+區163所構成。第二NMOS元件包括一汲極區、第二閘極結構142及一源極區，其中汲極區係由第一N+區161所構成，源極區係由第二N+區162、第一P+區171及第三N+區163所構成。除了第一NMOS元件的汲極電流之外，第二NMOS元件提供汲極電流，因而增加半導體元件10之總汲極電流，並降低半導體元件10之特定導通電阻。
形成於半導體元件10之區域B中的結構包括一第三NMOS元件、一第四NMOS元件、及一第五NMOS元件。第三NMOS元件包括一汲極區、第三閘極結構143、及一源極區，其中汲極區係由第四N+區164所構成，源極區係由第五N+區165、第三P+區173及第六N+區166所構成。第四NMOS元件包括一汲極區、第四閘極結構144、及一源極區，其中汲極區係由第五N+區165、第三P+區173及第六N+區166所構成，源極區係由第七N+區167、第四P+區174、及第八N+區168所構成。第五NMOS元件包括一汲極區、第五閘極結構145、及一源極區，其中汲極區係由第四N+區164所構成，源極區係由第七N+區 167、第四P+區174及第八N+區168所構成。
第2A至2N圖示意性繪示根據一所示實施例之形成第1A至1C圖之半導體元件10之區域A之過程。區域B可使用類似於形成區域A之過程來形成。因此，半導體元件10之區域B的形成過程的詳細描述係被省略。
首先，請參照第2A圖，係提供基板100。第一HVNW 101係形成於基板100中，且由基板100之頂面向下延伸。例如，第一HVNW 101可藉由微影製程(photolithography process)、離子植入製程(ion implantation process)、及加熱處理所形成，其中微影製程定義欲形成第一HVNW 101於基板100中之區域，離子植入製程係用於植入濃度約1011至1013原子/平方公分(atoms/cm2)的N型摻雜物(例如是磷或砷)於所定義的區域中。加熱處理係用於驅使所植入的摻雜物達到一預定深度。
請參照第2B圖，第一P型頂區114係形成於第一HVNW 101中，以由第一HVNW 101之頂面向下延伸。例如，第一P型頂區114可藉由微影製程及離子植入製程所形成，其中微影製程定義欲形成第一P型頂區114於第一HVNW 101中之區域，離子植入製程係用於植入濃度約1011至1014atoms/cm2之P型摻雜物(例如是硼)於所定義的區域中。
請參照第2C圖，第一N型階區115係形成於第一HVNW 101中，且位於第一P型頂區114之上。第一P型頂區114及第一N型階區115共同構成第一漂流區111。例如，第一N型階區115可藉由微影製程及離子植入製程所形成，其中微影製程定義欲形成第一N型階區115於第一HVNW 101中之區域，離子 植入製程係用於植入濃度約1011至1014(atoms/cm2)之N型摻雜物(例如是磷或砷)於所定義的區域中。
請參照第2D圖，氮化矽層200係形成於基板100之上，暴露基板100之欲形成FOX層130之區域。例如，氮化矽層200可藉由一沉積製程、一微影製程及一蝕刻製程所形成，其中沉積製程係沉積氮化矽於整個基板100之上，微影製程定義欲移除之沉積的氮化矽的區域，蝕刻製程移除所定義之區域中的氮化矽。
請參照第2E圖，第一HVPD 121係形成於第一HVNW 101中，位於第一HVNW 101之左側邊緣及第一漂流區111之間。第二HVPD 122係形成於基板100中，位於第一HVNW 101之外，且鄰接於第一HVNW 101之左側邊緣。例如，第一HVPD 121及第二HVPD 122係藉由微影製程、離子植入製程、及加熱處理所形成，其中微影製程定義欲形成第一HVPD 121及第二HVPD 122的區域，離子植入製程係用於植入濃度約1012至1014atoms/cm2之P型摻雜物(例如是硼)於所定義的區域中，加熱處理係驅使所植入的摻雜物達一預定深度。
請參照第2F圖，FOX層130係形成於第2E圖之結構之上。FOX層130包括第一FOX部分131、第二FOX部分132、第三FOX部分133、第四FOX部分134。例如，FOX層130可藉由熱氧化製程所形成，在氮化矽層200所暴露之基板100之區域中形成FOX層130。
形成FOX層130之後，氮化矽層200係被移除。接著，第一氧化物層210係形成於FOX層130所暴露之基板100 之區域上。例如，第一氧化物層210係藉由犧牲氧化製程(sacrificial oxidation process)所形成。在形成FOX層130之熱氧化製程以及形成第一氧化物層210之犧牲氧化製程之期間，第一P型頂區114及第一N型階區115之摻雜物係被驅使以達到第一HVNW 101中之預定深度。
請參照第2G圖，第一氧化物層210之所選區域係被蝕刻以暴露第一HVPD 121之左側部分、位於第一HVPD 121及第三FOX部分133之間之一部分的第一HVNW 101、及位於第三FOX部分133及第四FOX部分134之間之一部分的第二HVPD 122。
請參照第2H圖，第二氧化物層220係形成於基板100之未被FOX層130及第一氧化物層210所覆蓋之區域上。例如，第二氧化物層220可藉由清洗程序及氧化製程所形成，其中清洗程序去除形成於基板100之未被FOX層130及第一氧化物層210所覆蓋之區域，氧化製程係用於形成第二氧化物層220。
請參照第2I圖，第一閘極層147及第二閘極層150係形成於基板100上。第一閘極層147及第二閘極層150可包括例如是多晶矽層及形成於多晶矽層上的矽化鎢層。例如，第一閘極層147及第二閘極層150可藉由沉積製程、微影製程及蝕刻製程所形成，其中沉積製程係用於沉積一多晶矽層及一矽化鎢層於整個基板100之上，微影製程定義第一閘極層147第二閘極層150所欲形成的區域，蝕刻製程移除所定義之區域之外的多晶矽層及矽化鎢層。形成第一閘極層147及第二閘極層150之後，第一氧化物層210及第二氧化物層220之未被第一閘極層147及第二閘 極層150所覆蓋之部分係藉由蝕刻所移除。第一氧化物層210之被第一閘極層147所覆蓋之部分構成第一閘極氧化物層146。第二氧化物層220之被第二閘極層150所覆蓋的部分構成第二閘極氧化物層149。
請參照第2J圖，第一間隔物148及第二間隔物151係形成於基板100上。第一間隔物148及第二間隔物151例如是由四乙氧單矽烷(tetraethoxysilane,TEOS)氧化物膜所形成。例如，第一間隔物148及第二間隔物151係藉由沉積製程、微影製程及蝕刻製程所形成，其中沉積製程係沉積TEOS氧化物膜，微影製程定義第一間隔物148及第二間隔物151所欲形成的區域，蝕刻製程移除所定義之區域之外的TEOS氧化物膜。
請參照第2K圖，第一N+區161、第二N+區162、第三N+區163係形成於基板100中。第一N+區161、第二N+區162、第三N+區163係藉由微影製程及離子植入製程所形成，其中微影製程定義第一N+區161、第二N+區162、第三N+區163所欲形成的區域，離子植入製程係於植入濃度約1015至1016(atoms/cm2)之N型摻雜物(例如是磷或砷)於所定義的區域之中。
請參照第2L圖，第一P+區171及第二P+區172係形成於基板100中。第一P+區171及第二P+區172可藉由微影製程及離子植入製程所形成，其中微影製程定義第一P+區171及第二P+區172所欲形成的區域，離子植入製程係用於植入濃度約1015至1016(atoms/cm2)之P型摻雜物(例如是硼)於所定義的區域之中。
請參照第2M圖，ILD層175係形成於第2L圖之結構的整個表面上。ILD層175包括複數個通孔。ILD層175可包括未摻雜的矽酸鹽玻璃(Undoped Silicate Glass,USG)及/或硼磷矽玻璃(borophosphosilicate glass,BPSG)。例如，ILD層175可藉由沉積製程、微影製程及蝕刻製程所形成，其中沉積製程係用於沉積一層USG及BPSG，蝕刻製程係用於形成複數個通孔。
請參照第2N圖，M1層180係形成於第2M圖之結構上。M1層180包括第一M1部分181、第二M1部分182、第三M1部分183、第四M1部分184、第五M1部分185。M1層180可由金屬所形成，例如是鋁或鋁銅合金。例如，M1層180可藉由沉積製程、微影製程及蝕刻製程所形成。
在形成M1層180之後，IMD層190及M2層195係依序形成於第2N圖之結構上。此形成IMD層190及M2層195之過程係類似於形成ILD層175及M1層180之過程，因此不再提供詳細的描述。
第3圖繪示根據一比較例之半導體半導體元件30之剖面圖。例如，半導體元件30與半導體元件10之區域A的不同之處在於半導體元件30僅包括一閘極結構。下文中顯示不同於半導體元件10之半導體元件30之元件的解釋。
請參照第3圖，半導體元件30包括一P型基板(P-sub)300，一HVNW 301、一漂流區311、一第一HVPD 321及一第二HVPD 322。HVNW 301係配置於基板300中。漂流區311包括一P型頂區314及一N型階區315，配置於HVNW 301中且與HVNW 301之左側邊緣隔開。第一HVPD 321配置於HVNW 301 中，位於HVNW 301之左側邊緣與漂流區311之間。第二HVPD 322配置於基板300中，位於HVNW 301之外且鄰接於HVNW 301之左側邊緣。
一FOX層330係配置於基板300之上。FOX層330包括一第一FOX部分331、一第二FOX部分332、一第三FOX部分333、以及一第四FOX部分。第一FOX部分331重疊於HVNW 301之右側部分。第二FOX部分332重疊於漂流區311。第三FOX部分333重疊於第一HVPD 321之左側部分及第二HVPD 322之右側部分。第二HVPD 322之左側部分重疊於第四FOX部分。
閘極氧化物層340係形成於基板100之上，位於第一HVPD 321之右側部分及第二FOX部分332之間，且重疊於第一HVPD 321之右側部分。閘極層345係形成於閘極氧化物層340之上且重疊於第二FOX部分332之左側部分。亦即，閘極層345重疊於第二FOX部分332之左側部分、第一HVPD 321及第二FOX部分332之間之一部分的HVNW 301、及第一HVPD 321之右側部分。間隔物350係形成於閘極層345之兩側壁及閘極氧化物層340之左側側壁上。閘極氧化物層340、閘極層345、及間隔物350共同構成一閘極結構。
一第一N+區361係形成於HVNW 301中，位於第一FOX部分331及第二FOX部分332之間，且與漂流區311之右側邊緣隔開。第一N+區361構成半導體元件30之一汲極區。第二N+區362係形成於第一HVPD 321之中，鄰接於間隔物350之左側。
第一P+區365係形成於第一HVPD 321中，鄰接於 第二N+區362及第三FOX部分333且位於第二N+區362及第三FOX部分333之間。第二N+區362及第一P+區365共同構成半導體元件30之一源極及本體接觸區(bulk contact region)。第二P+區366係形成於第二HVPD 322中，且位於第三FOX部分333及第四FOX部分334之間。第二P+區366構成用於與半導體元件30之基板300進行導電接觸的接觸區。
一ILD層370係配置於基板300之上。ILD層370包括一第一通孔371、第二通孔372、第三通孔373、第四通孔374及一第五通孔375，其中第一通孔371暴露第一N+區361，第二通孔372暴露閘極層345，第三通孔373暴露第二N+區362，第四通孔374暴露第一P+區365，第五通孔375暴露第二P+區366。
第一接觸層380(例如是一金屬層)係配置於ILD層370之上。下文中，第一接觸層380係表示M1層380。M1層380包括第一M1部分381、第二M1部分382、第三M1部分383、及第四M1部分384。第一M1部分381、第二M1部分382、第三M1部分383、及第四M1部分384係互相隔離，以透過形成於ILD層370中之不同的通孔可導電地接觸形成於基板100上的結構的不同部分。特別地，第一M1部分381透過第一通孔371可導電地接觸於第一N+區361，且可連接以接收汲極電壓。第二M1部分382透過第二通孔372可導電地接觸閘極層345，且可連接以接收閘極電壓。第三M1部分383分別透過第三通孔373及第四通孔374可導電地接觸第二N+區362及第一P+區365，且可連接以接收源極電壓。第四M1部分384可導電地接觸P+區366，且可連接以接收欲施加於半導體元件30之基板300的電壓。
IMD層390係配置於M1層380之上。IMD層390包括對應於第二M1部分382之通孔。
第二接觸層395(例如是金屬層)係配置於IMD層390之上。下文中，第二接觸層395表示M2層395。M2層395可導電地接觸第二M1部分382。
第4圖繪示根據所示實施例之半導體元件10及根據比較例之半導體元件30之顯示電流對於電壓特性之模擬結果的圖式。在第4圖中，橫坐標410代表以伏特(volts,V)為單位的汲極電壓(亦即施加於半導體元件10之第一M1部分181及第三M1部分183之間，或半導體元件30之第一M1部分381及第三M1部分383之間的電壓)，縱座標420代表以安培(amperes,A)為單位的汲極電流(亦即半導體元件10之第一M1部分181及第三M1部分183之間，或半導體元件30之第一M1部分381及第三M1部分383之間所量測的電流)。曲線430代表半導體元件10之電流對於電壓特性的曲線。曲線440代表半導體元件30之電流對於電壓特性的曲線。在模擬中，橫坐標410上標記為「汲極電壓(V)」之汲極電壓係由0V增加至500V。閘極-源極電壓(gate-source voltage,Vgs)(亦即施加於半導體元件10之第二M1部分182及第三M1部分183之間以及第四M1部分184及第三M1部分1853之間、或半導體元件30之第二M1部分382及第三M1部分383之間的電壓)係維持在20V。本體-源極電壓(bulk-source voltage,Vbs)(亦即施加於半導體元件10之第五M1部分185及第三M1部分183之間，或半導體元件30之第四M1部分384及第三M1部分383之間的電壓)係維持在0V。如第4圖所示，當汲極電壓係 500V，半導體元件10之汲極電流係大於半導體元件30之汲極電流約9%。因此，當汲極電壓係500V時，半導體元件10之特定導通電阻相較於半導體元件30之特定導通電阻係小於約9%。
第5圖繪示根據所示實施例之半導體元件10及根據比較例之半導體元件30之顯示崩潰特性(breakdown characteristics)之模擬結果的圖式。在第5圖中，橫坐標510代表以伏特為單位的汲極電壓，縱座標520代表以安培為單位的汲極電流。曲線530代表半導體元件10之電流對於電壓特性的曲線。曲線540代表半導體元件30之電流對於電壓特性的曲線。在模擬中，橫坐標510上標記為「汲極電壓(V)」之汲極電壓係由0V增加至900V，且閘極-源極電壓(Vgs)及本體-源極電壓(Vbs)係維持在0V。如第5圖所示，半導體元件10之截止區崩潰電壓(off-breakdown voltage)係約858V，且半導體元件30之截止區崩潰電壓係約780V。因次，半導體元件10之崩潰特性係類似於半導體元件30之崩潰特性，且半導體元件10之截止區崩潰電壓並不會受到第二閘極結構的添加之材料上的影響。
當參照第1A至1E圖所述之實施例係針對具有約300V至1000V之崩潰電壓的超高壓(ultra-high voltage,ultra-HV)NMOS元件時，本領域中具有通常知識者將理解所揭示之概念係等同可應用於P型MOS(PMOS)元件。本領域中具有通常知識者亦將理解所揭示之概念係可應用於其他超高壓元件，例如是超高壓之橫向擴散金屬氧化物半導體元件(Lateral Diffused Metal-Oxide-Semiconductor device,LDMOS device)、超高壓之絕緣閘極雙極電晶體元件(Insulated-Gate Bipolar Transistor device, IGBT device)與超高壓之高壓二極體。
第6圖繪示根據所示之實施例之超高壓IGBT元件600之剖面圖。超高壓IGBT元件600與半導體元件10之區域A之一不同之處在於半導體元件10之第一N+區161係被P+區610取代。在第6圖所示之超高壓IGBT元件600中，P+區610構成集極區(collector region)C，第一閘極結構141及第二閘極結構142構成基極區(base region)，而第二N+區162、第一P+區171及第三N+區163共同構成一射極與本體接觸區(emitter and bulk contact region,B&E)。
第7圖繪示根據所示之一實施例之超高壓二極體700之剖面圖。超高壓二極體700與半導體元件10之區域A之一不同之處在於半導體元件10之M1層180係被M1層710取代。M1層710包括一第一M1部分711及一第二M1部分712。第一M1部分711係可導電地接觸於第一N+區161。第二M1部分712係可導電地接觸於第一閘極147、第二N+區162、第一P+區171、及第三N+區163、第二閘極層150、及第二P+區172。第一M1部分711構成超高壓二極體700之一N型終端，且第二M1部分712構成超高壓二極體700之一P型終端。
第8圖繪示根據所示之一實施例之半導體元件800之剖面圖。半導體元件800與半導體元件10之區域A之一不同之處在於半導體元件10之第二閘極結構142係被第二閘極結構810取代。相較於第二閘極結構142，第二閘極結構810僅重疊於第一HVPD 121之左側部分。第二閘極結構810包括第二閘極氧化物層811、第二閘極層812及第二間隔物813。
每個超高壓IGBT元件600、超高壓二極體元件700及半導體元件800可包括與半導體元件10之區域B中所形成之結構類似的位於不同區域中之結構。此位於不同區域中之結構與第6、7及8圖中所示之結構的一不同之處在於，此位於不同區域中之結構包括在一HVNW中的2個HVPD以及配置於2個HVPD之間的閘極結構。有關每個超高壓IGBT元件600、超高壓二極體元件700及半導體元件800之位於不同區域中之結構的詳細描述係被省略。
本發明所屬技術領域中具有通常知識者可清楚了解本發明之其他實施例，考慮到依據本發明所揭露的說明書來實現本發明。然說明書以及範例僅應視為範例，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (19)

  1. 一種半導體元件，包括：一基板，具有一第一導電型；一第一高壓井，具有一第二導電型且配置於該基板中；一第一高壓摻雜區，具有該第一導電型且配置於該第一高壓井中；一第二高壓摻雜區，具有該第一導電型且配置於該基板中；一汲極區，配置於該第一高壓井中且與該第一高壓摻雜區隔開；一源極區，配置於該第一高壓摻雜區中；一第一閘極結構，配置於該第一高壓摻雜區之一第一側部分上，位於該源極區與該汲極區之間；一第二閘極結構，配置於該第一高壓摻雜區之一第二側部分上，該第二側部分相對於該第一側部分，其中該第一閘極結構包括一第一閘極層及一第一閘極氧化物層，且該第二閘極結構包括一第二閘極層及一第二閘極氧化物層，該第一閘極氧化物層之厚度係大於分離於該第一閘極氧化物層之該第二閘極氧化物層之厚度；一第二高壓井，具有該第二導電型且配置於該基板中；一第三高壓摻雜區，具有該第一導電型且配置於該第二高壓井中；一第四高壓摻雜區，具有該第一導電型且配置於該第二高壓井中；一第三閘極結構，配置於該第三高壓摻雜區之一第三側部分上；一第四閘極結構，配置於該第三高壓摻雜區之一第四側部分及該第四高壓摻雜區之一第五側部分上，該第三側部分相對於該第四側部分；以及一第五閘極結構，配置於該第四高壓摻雜區之一第六側部分上，該第六側部分相對於該第五側部分。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一閘極結構及該第二閘極結構係電性連接以接收一閘極電壓。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一閘極結構更配置於該第一高壓井之一部分上，位於該第一高壓摻雜區之外且鄰接於該第一高壓摻雜區之該第一側部分。
  4. 如申請專利範圍第1項所述之半導體元件，其中該第二閘極結構更配置於該第一高壓井之一部分上，位於該第一高壓摻雜區之外且鄰接於該第一高壓摻雜區之該第二側部分。
  5. 如申請專利範圍第1項所述之半導體元件，其中該第二閘極結構僅配置於該第一高壓摻雜區之該第二側部分上。
  6. 如申請專利範圍第1項所述之半導體元件，更包括一漂流區，該漂流區配置於該第一高壓井中，位於該第一高壓摻雜區與該汲極區之間，且與該第一高壓摻雜區及該汲極區隔開。
  7. 如申請專利範圍第6項所述之半導體元件，其中該漂流區包括：一頂區，具有該第一導電型且配置於該第一高壓井中；以及一階區，具有該第二導電型且配置於該頂區之上。
  8. 如申請專利範圍第1項所述之半導體元件，其中該源極包括：一第一重摻雜區，具有該第二導電型；一第二重摻雜區，具有該第二導電型且與該第一重摻雜區隔開；以及一第三重摻雜區，具有該第一導電型且配置於該第一重摻雜區與該第二重摻雜區之間。
  9. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件係一金屬氧化物半導體元件，該汲極區包括一重摻雜區，該重摻雜區具有該第二導電型。
  10. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件係一絕緣閘極雙極電晶體，該絕緣閘極雙極電晶體包括一集極區，該集極區係由具有該第一導電型之一重摻雜區所形成。
  11. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件係一二極體。
  12. 如申請專利範圍第1項所述之半導體元件，其中該第一導電型係P型，且該第二導電型係N型。
  13. 如申請專利範圍第1項所述之半導體元件，其中該第一導電型係N型，且該第二導電型係P型。
  14. 一種半導體元件之製造方法，包括：提供一基板，該基板具有一第一導電型；形成一第一高壓井於該基板中，該第一高壓井具有一第二導電型；形成一第二高壓井於該基板中，該第二高壓井具有該第二導電型；形成一第一高壓摻雜區於該第一高壓井中，該第一高壓摻雜區具有該第一導電型；形成一第二高壓摻雜區於該基板中，該第二高壓摻雜區具有該第一導電型；形成一第三高壓摻雜區於該第二高壓井中，該第三高壓摻雜區具有該第一導電型；形成一第四高壓摻雜區於該第二高壓井中，該第三高壓摻雜區具有該第一導電型；形成一汲極區於該第一高壓井中，且該汲極區係與該第一高壓摻雜區隔開；形成一源極區於該第一高壓摻雜區中；形成一第一閘極結構於該第一高壓摻雜區之一第一側部分上，該第一閘極結構係位於該源極與該汲極之間；形成一第二閘極結構於該第一高壓摻雜區之一第二側部分之上，該第二側部分相對於該第一側部分，其中該第一閘極結構包括一第一閘極層及一第一閘極氧化物層，且該第二閘極結構包括一第二閘極層及一第二閘極氧化物層，該第一閘極氧化物層之厚度係大於分離於該第一閘極氧化物層之該第二閘極氧化物層之厚度；形成一第三閘極結構於該第三高壓摻雜區之一第三側部分上；形成一第四閘極結構於該第三高壓摻雜區之一第四側部分及該第四高壓摻雜區之一第五側部分上，該第三側部分相對於該第四側部分；以及形成一第五閘極結構於該第四高壓摻雜區之一第六側部分上，該第六側部分相對於該第五側部分。
  15. 如申請專利範圍第14項所述之方法，更包括提供複數個電性接觸，以電性連接於該第一閘極結構與該第二閘極結構。
  16. 如申請專利範圍第14項所述之方法，其中形成該第一閘極結構的步驟更包括：形成該第一閘極結構於該第一高壓井之一部分上，該第一閘極結構係位於該第一高壓摻雜區之外且鄰接於該第一側部分。
  17. 如申請專利範圍第14項所述之方法，其中形成該第二閘極結構的步驟更包括：形成該第二閘極結構於該第一高壓井之一部分上，該第二閘極結構係位於該第一高壓摻雜區之外且鄰接於該第一高壓摻雜區之該第二側部分。
  18. 如申請專利範圍第14項所述之方法，其中形成該第二閘極結構的步驟更包括：僅於該第一高壓摻雜區之該第二側部分上形成該第二閘極結構。
  19. 如申請專利範圍第14項所述之方法，更包括：形成一漂流區於該第一高壓井中，該漂流區位於該第一高壓摻雜區與該汲極區之間，且與該第一高壓摻雜區及該汲極區隔開。
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