[go: up one dir, main page]

TWI559545B - 具有局部絕緣結構之半導體元件及其製造方法 - Google Patents

具有局部絕緣結構之半導體元件及其製造方法 Download PDF

Info

Publication number
TWI559545B
TWI559545B TW103110186A TW103110186A TWI559545B TW I559545 B TWI559545 B TW I559545B TW 103110186 A TW103110186 A TW 103110186A TW 103110186 A TW103110186 A TW 103110186A TW I559545 B TWI559545 B TW I559545B
Authority
TW
Taiwan
Prior art keywords
well
region
high voltage
layer
forming
Prior art date
Application number
TW103110186A
Other languages
English (en)
Other versions
TW201530769A (zh
Inventor
詹景琳
林正基
連士進
吳錫垣
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201530769A publication Critical patent/TW201530769A/zh
Application granted granted Critical
Publication of TWI559545B publication Critical patent/TWI559545B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/655—Lateral DMOS [LDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0285—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using formation of insulating sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/378—Contact regions to the substrate regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

具有局部絕緣結構之半導體元件及其製造方法
本說明書是有關於一種半導體元件及其製造方法，且特別是有關於一種具有絕緣結構之半導體元件及其製造方法。
橫向汲極金屬氧化物半導體(Lateral Drain Metal-Oxide-Semiconductor,LDMOS)元件係為一廣泛使用於顯示裝置、可攜式裝置及多種其他應用中之高電壓元件。LDMOS元件之設計目標包括一高崩潰電壓及一低特定導通電阻。
LDMOS元件之特定導通電阻係受限於此元件之一梯度區(grade region)之一摻雜濃度。當梯度區之摻雜濃度降低時，特定導通電阻增加。
依據本說明書之一實施例，一種製造半導體元件之方法包括：提供一具有一第一導電型之基板；形成一具有一第二導電型之高電壓井在基板中；形成一漂移區在高電壓井中；以及形成一絕緣層在基板上。此一絕緣層包括一第一絕緣部及一第二 絕緣部，分別覆蓋漂移區相對之邊緣部分，且未覆蓋漂移區之一頂部。
依據本說明書之另一實施例，一種半導體元件包括：一基板，具有一第一導電型；一高電壓井，具有一第二導電型，配置在基板中；一漂移區，配置在高電壓井中；一局部絕緣結構，配置在漂移區之邊緣部分上；以及一汲極區，配置在高電壓井中並與漂移區隔開。
10‧‧‧LDMOS元件/LDMOS
100‧‧‧P型基板
105‧‧‧高電壓N井(HVNW)
110‧‧‧第一P井/第一P井區
115‧‧‧第二P井/第二P井區
120‧‧‧漂移區
120a‧‧‧第一區段
120b‧‧‧第二區段
122‧‧‧P頂部區
124‧‧‧N梯度區
130‧‧‧FOX層
131‧‧‧第一FOX部
132‧‧‧第二FOX部
133‧‧‧第三FOX部
134‧‧‧第四FOX部
135‧‧‧第五FOX部
140‧‧‧閘極氧化層
145‧‧‧閘極層
150‧‧‧間隔物
155‧‧‧第一N+區
160‧‧‧第二N+區
165‧‧‧第一P+區
170‧‧‧第二P+區
180‧‧‧層間介電(ILD)層
190‧‧‧接觸層
200‧‧‧基板
205‧‧‧高電壓N井(HVNW)
210‧‧‧第一P井/第一P井區
215‧‧‧第二P井
222‧‧‧P頂部區
222'‧‧‧P頂部植入區
224‧‧‧N梯度區
224'‧‧‧N梯度植入區
230‧‧‧場氧化物(FOX)層
231‧‧‧第一FOX部
232‧‧‧第二FOX部
233‧‧‧第三FOX部
234‧‧‧第四FOX部
235‧‧‧第五FOX部
240‧‧‧閘極氧化層
245‧‧‧閘極層
250‧‧‧間隔物
255‧‧‧第一N+區
260‧‧‧第二N+區
265‧‧‧第一P+區
270‧‧‧第二P+區
280‧‧‧層間介電(ILD)層
281‧‧‧第一開口部
282‧‧‧第二開口部
283‧‧‧第三開口部
284‧‧‧第四開口部
285‧‧‧第五開口部
290‧‧‧接觸層
291‧‧‧第一接觸部
292‧‧‧第二接觸部
293‧‧‧第三接觸部
294‧‧‧第四接觸部
L1‧‧‧長度
L2‧‧‧長度
S‧‧‧間隔
第1A圖係為依據一實施例之LDMOS元件之俯視圖。
第1B圖係為沿著第1A圖之B-B'線之LDMOS元件之剖面圖。
第1C圖係為沿著第1A圖之C-C'線之LDMOS元件之剖面圖。
第2A-13B圖大略地顯示依據一實施例之第1A-1C圖之LDMOS元件之製造過程。
第14圖係為顯示第1A-1C圖之LDMOS元件以及一作為比較例之習知元件之汲極特徵之曲線圖。
第15圖係為顯示第1A-1C圖之LDMOS元件，以及一作為比較例之習知元件之汲極特徵之曲線圖。
現在將對於所提供的實施例進行詳細說明，其範例係顯示於附圖中。在可能的情況下，所有圖式將使用相同的元件符號來表示相同或類似的部分。
第1A圖大略地顯示依據一實施例之一LDMOS元件 10之俯視圖。第1B圖係為沿著第1A圖之B-B'線之LDMOS元件10之剖面圖。第1C圖係為沿著第1A圖之C-C'線之LDMOS元件10之剖面圖。
如第1A-1C圖所示，LDMOS元件10包括：一P型基板(P-Sub)100；一高電壓N井(High-Voltage N-Well,HVNW)105，形成於基板100中；一第一P井110，形成於HVNW 105中；一第二P井(PW)115，形成在HVNW 105外部且與HVNW 105相鄰；一漂移區120，形成於HVNW 105中，位在第一P井110之一側(例如右側)上並與第一P井110隔開；以及一絕緣層130，配置在基板100上。漂移區120包括複數個交互排列的第一區段120a與第二區段120b。每個第一區段120a包括一P頂部區(P-Top)122，以及一配置在P頂部區122上之N梯度區(N-grade)124。每個第二區段120b包括N梯度區124。絕緣層130可以由場氧化物(Field Oxide,FOX)所製成。以下，絕緣層130被稱為FOX層130。FOX層130包括：一第一FOX部131，與漂移區120隔開；一第二FOX部132，覆蓋漂移區120之一第一側(例如右側)邊緣部分；一第三FOX部133，覆蓋漂移區120之一第二側(例如左側)邊緣部分；一第四FOX部134，覆蓋HVNW 105在第一P井區110與第二P井區115之間的一部分；以及一第五FOX部135，覆蓋第二P井區115之一側(例如左側)邊緣部分。漂移區120之一中央部分並未被FOX層130所覆蓋。
LDMOS元件10亦包括：一閘極氧化層140，覆蓋 於第三FOX部133之一側(例如左側)部分與第一P井區110之此側(例如右側)邊緣部分上；一閘極層145，配置在閘極氧化層140上；複數間隔物(spacer)150，配置在閘極層145之側壁上；一第一N+區155，在第一FOX部131與第二FOX部132之間形成在HVNW 105中；一第二N+區160，形成於第一P井110中，與閘極層145之一側(例如左側)邊緣部分相鄰；一第一P+區165形成於第一P井110中，與第二N+區160相鄰；以及一第二P+區170，在第四FOX部134與第五FOX部135之間形成在第二P井115中。第一N+區155構成LDMOS元件10之一汲極區。第二N+區160及第一P+區165構成LDMOS元件10之一源極區。第二P+區170構成LDMOS元件10之一主體區(bulk region)。
LDMOS元件10更包括一個形成於基板100上之層間介電(Interlayer Dielectric,ILD)層180，以及一個形成於ILD層180上之接觸層190。接觸層190包括複數個隔離的接觸部，以經由形成於ILD層180中之不同開口部來接觸形成於基板100中之結構之不同部分。
在LDMOS元件10中，第二FOX部132及第三FOX部133形成一局部絕緣結構。如將解釋於參照一種LDMOS元件10之製程所進行的詳細說明，局部絕緣結構幫助增加N梯度區124之一摻雜濃度。
第2A-13B圖大略地顯示依據一實施例之第1A-1C圖之LDMOS元件10之製造過程。第2A、3A、4A、…、13A圖 大略地顯示在LDMOS元件10之製造過程之步驟期間，沿著第1A圖之B-B'線之LDMOS元件10之局部剖面圖。第2B、3B、4B、…、13B圖大略地顯示在LDMOS元件10之製造過程之步驟期間，沿著第1A圖之C-C'線之LDMOS元件10之局部剖面圖。
首先，請參照第2A及2B圖，提供一個具有一第一導電型之基板200，一個具有一第二導電型之深井205係形成於基板200中，並從一基板200之上表面向下延伸。第一導電型可以是P型，第二導電型可以是N型。以下，將深井205稱為一高電壓N井(HVNW)205。基板(P-Sub)200可以由一P型矽塊材、一P型磊晶層(P-epi)或一P型之矽晶絕緣體(Silicon-On-Insulator,SOI)材料所形成。HVNW 205可藉由下述製程而形成：一光刻製程；一離子植入製程，以一大約1011至1013原子/cm2之濃度植入一N型摻雜物(例如磷或砷)；以及一加熱製程，用以驅使植入的摻雜物向內到達一預定深度。
請參照第3A及3B圖，一第一P井(PW)210係形成於HVNW 205中，接近HVNW 205之一邊緣部分。一第二P井(PW)215係形成於基板200中，在HVNW 205之邊緣部分外部並與HVNW 205之邊緣部分相鄰。第一P井210與第二P井215可藉由下述製程而形成：一光刻製程；一離子植入製程，以大約1012至1014原子/cm2之濃度植入一P型摻雜物(例如硼)；以及一加熱製程，用以驅使植入的摻雜物向內到達一預定深度。
請參照第4A及4B圖，一P頂部植入區(P-Top)222' 係形成於HVNW 205中，其形成在對應於第1A圖所顯示之第一區段120a之區域中。沒有P頂部植入區222'是形成於對應於第1A圖所顯示之第二區段120b之區域中。P頂部植入區222'可藉由下述製程而形成：一光刻製程，用以定義第一區段120a與第二區段120b；以及一離子植入製程，以大約1011至1014原子/cm2之濃度植入一P型摻雜物(例如硼)至第一區段120a中。
請參照第5A及5B圖，一N梯度植入區(N-grade)224'係形成於HVNW 205中，其形成在對應於第1A圖所顯示之第一區段120a與第二區段120b兩者之區域中。N梯度植入區224'可藉由下述製程而形成：一光刻製程，以及一離子植入製程，以大約1011至1014原子/cm2之濃度植入一N型摻雜物(例如磷或砷)。
請參照第6A及6B圖，以一場氧化物(FOX)層230之型式存在的一絕緣層係形成於基板200之上表面上。FOX層230包括：一第一FOX部231，覆蓋HVNW 205之一右邊緣部分；一第二FOX部232，覆蓋P頂部植入區222'及N梯度植入區224'之右邊緣部分；一第三FOX部233，覆蓋P頂部植入區222'及N梯度植入區224'之左邊緣部分；一第四FOX部234，覆蓋HVNW 205在第一P井210與第二P井215之間的一左邊緣部分；以及一第五FOX部235，覆蓋第二P井215之一左邊緣部分。
FOX層230可藉由一光刻製程、一蝕刻製程及一熱氧化製程而形成。在用以形成FOX層230之熱氧化製程期間，P頂部植入區222'中之P型摻雜物與N梯度植入區224'中之N型摻 雜物，係被驅使至HVNW 205中之預定深度，以分別形成P頂部區222及N梯度區224。P頂部區222之深度可以是大約0.5μm至3μm。N梯度區224之深度可以是大約0.1μm至1μm。
第二FOX部232及第三FOX部233構成一種局部絕緣結構，避免P頂部區222之摻雜濃度降低。如果是形成覆蓋整個P頂部植入區222'及N梯度植入區224'的一FOX部，則P頂部植入區222'中之硼原子(亦即P型摻雜物)可擴散進入FOX部中，降低所產生之P頂部區222的摻雜濃度。由於為了形成一全空乏區(full depletion region)，N梯度區224之最大摻雜濃度係受限於P頂部區222之摻雜濃度，因此這種P頂部區222摻雜濃度之降低可能降低N梯度區224中之摻雜濃度。這種N梯度區224中的摻雜濃度之降低導致元件之高特定導通電阻。另一方面，依據此一實施例之局部絕緣結構，並不包括在P頂部植入區222'之頂部上的FOX部，從而可減少硼原子之擴散。
如第6A圖所示，第二FOX部232具有L1之長度，而第三FOX部233具有L2之長度。第二FOX部232之長度L1可以與第三FOX部233之長度L2不同。此外，鑒於各種設計考量，例如N梯度區224之摻雜濃度，以及LDMOS元件10之結構及/或應用，第二FOX部232與第三FOX部233之間的間隔S是可以改變的。
請參照第7A及7B圖，一閘極氧化層240係形成於第6A及6B圖之結構中未被FOX層230所覆蓋之表面部分上。 亦即，閘極氧化層240係形成在第一FOX部231與第二FOX部232之間、第二FOX部232與第三FOX部233之間並覆蓋N梯度區224、第三FOX部233與第四FOX部234之間、以及第四FOX部234與第五FOX部235之間。閘極氧化層240的形成可以藉由：一犧牲氧化製程，用以形成一犧牲氧化層；一清除製程(cleaning process)，以移除犧牲氧化層；以及一氧化製程，以形成一氧化物層。
請參照第8A及8B圖，一閘極層245係形成於閘極氧化層240上，覆蓋於第三FOX部233之一左部與第一P井區210之一右部上。閘極層245可包括一多晶矽層及一形成於多晶矽層上之矽化鎢層。閘極層245之厚度可以是大約0.1μm至0.7μm。閘極層245的形成可以藉由：一沉積製程，用以沉積一多晶矽層及一矽化鎢層；一光刻製程；以及一蝕刻製程。
請參照第9A及9B圖，間隔物250係形成於閘極層245之兩側上。間隔物250可以是四乙氧基矽烷(tetraethoysilane,TEOS)氧化膜。間隔物250的形成可以藉由一沉積製程、一光刻製程以及一蝕刻製程。在形成間隔物250之後，除了在閘極層245之下的部分以外，所有閘極氧化層240係藉由蝕刻而移除。
請參照第10A及10B圖，在第一FOX部231與第二FOX部232之間，一第一N+區255係形成於HVNW 205中，而一第二N+區260係形成於第一P井210中，與閘極層245之一左邊緣部分相鄰。第一N+區255與第二N+區260的形成可以藉 由：一光刻製程；及一離子植入製程，以大約1015至1016原子/cm2之濃度植入一N型摻雜物(例如磷或砷)。
請參照第11A及11B圖，一第一P+區265係形成於第一P井210中，與第二N+區260相鄰，而一第二P+區270係於第四FOX部234與第五FOX部235之間形成在第二P井215中。第一P+區265與第二P+區270的形成可以藉由：一光刻製程；以及一離子植入製程，以大約1015至1016原子/cm2之濃度植入一P型摻雜物(例如硼)。
請參照第12A及12B圖，一層間介電(ILD)層280係形成於第11A及11B圖之結構之整個表面上。ILD層280包括：一第一開口部281，垂直地與第一N+區255對準；一第二開口部282，垂直地與閘極層245對準；一第三開口部283，垂直地與第二N+區260對準；一第四開口部284，垂直地與第一P+區265對準；以及一第五開口部285，垂直地與第二P+區270對準。ILD層280可包括未摻雜的矽玻璃(Undoped Silicon Glass,USG)及/或硼磷矽玻璃(borophosphosilicate glass,BPSG)。ILD層280之厚度可以是0.5μm至2μm。ILD層280可以藉由下述製程而形成：一沉積製程，用以沉積一USG及BPSG之層；一光刻製程；以及一蝕刻製程，用以形成開口部281~285。
請參照第13A及13B圖，一接觸層290係形成於第12A及12B圖之結構上。接觸層290包括：一第一接觸部291，接觸第一N+區255；一第二接觸部292，接觸閘極層245；一第 三接觸部293，接觸第二N+區260及第一P+區265兩者；以及一第四接觸部294，接觸第二P+區270。接觸層290可以由金屬(例如鋁或鋁銅合金)所製成。接觸層290的形成可以藉由一沉積製程、一光刻製程以及一蝕刻製程。
第14圖係為顯示如第1A-1C圖所顯示的具有局部絕緣結構之LDMOS元件10以及一作為比較例之習知元件之汲極特徵的曲線圖。在習知元件中，一FOX層覆蓋整個漂移區120。在第14圖中，一汲極-源極電壓VDS從0改變至800V，而一閘極-源極電壓VGS及一主體-源極電壓VBS係維持於0V。如第14圖所示，LDMOS元件10與習知元件兩者之截止崩潰電壓(off-breakdown voltage)皆在700V之上。因此，LDMOS元件10具有與習知元件相同的截止-崩潰電壓。
第15圖係為顯示LDMOS元件10與習知元件之汲極特徵之曲線圖。在第15圖中，VDS從0改變至2V，而VGS係維持於20V。如第15圖所示，當VDS相同時，LDMOS 10之一汲極電流IDS係高於習知元件。因此，LDMOS 10具有比習知元件更低的一特定導通電阻，同時具有與習知元件相同的截止-崩潰電壓。
雖然上述實施例是有關於第1A及1B圖所顯示的LDMOS元件10以及第2A-13B圖所顯示的LDMOS元件10的製造方法，但本發明所屬技術領域中具有通常知識者現在將明白到，所揭露的概念係同樣可應用於其他半導體元件及其製造方 法，例如絕緣閘雙極電晶體(Insulated-Gate Bipolar Transistor,IGBT)元件及二極體。
此外，雖然於上述實施例中之LDMOS元件10之局部絕緣結構係由場氧化物所製成，但本發明所屬技術領域中具有通常知識者現在將明白到，局部絕緣結構可以由其他適當的介電絕緣結構所製成，例如一淺溝槽隔離(Shallow Trench Isolation,STI)結構。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧LDMOS元件/LDMOS
105‧‧‧高電壓N井(HVNW)
110‧‧‧第一P井/第一P井區
115‧‧‧第二P井/第二P井區
120‧‧‧漂移區
120a‧‧‧第一區段
120b‧‧‧第二區段
131‧‧‧第一FOX部
132‧‧‧第二FOX部
133‧‧‧第三FOX部
134‧‧‧第四FOX部
135‧‧‧第五FOX部
155‧‧‧第一N+區

Claims (8)

  1. 一種製造半導體元件之方法，包括：提供一具有一第一導電型之基板；形成一具有一第二導電型之高電壓井在該基板中；形成一漂移區在該高電壓井中，其中該漂移區包括複數個交互排列的第一區段與第二區段，形成該漂移區在該高電壓井中之步驟包括：形成一具有該第一導電型之頂部區在該些第一區段中；以及形成一具有該第二導電型之梯度區在該些第一區段及該些第二區段兩者中；以及形成一絕緣層在該基板上，該絕緣層包括一第一絕緣部及一第二絕緣部，該第一絕緣部及該第二絕緣部分別覆蓋該漂移區相對之邊緣部分，且未覆蓋該漂移區之一頂部。
  2. 如申請專利範圍第1項所述之方法，在形成該漂移區在該高電壓井中之前，更包括：形成一具有該第一導電型之第一井在該高電壓井中接近該高電壓井之一邊緣部分處；以及形成一具有該第一導電型之第二井在該高電壓井之該邊緣部分外部並與該邊緣部分相鄰，其中該第一井係與該漂移區隔開。
  3. 如申請專利範圍第2項所述之方法，其中該絕緣層包括一第三絕緣部，該第三絕緣部覆蓋該高電壓井在該第一井與該第二井之間的一部分，該方法更包括，在形成該絕緣層在該基板上之後：形成一閘極氧化層在該第一絕緣部與該第二絕緣部之間，以及在該第二絕緣部與該第三絕緣部之間；在該高電壓井於該漂移區與該第一井之間的一部分上，形成一閘極層在該閘極氧化層上；形成一汲極區在該高電壓井中該漂移區相對於該第一井之一側上；形成一源極區在該第一井中；形成一主體區在該第二井中；形成一層間介電層在該基板上；以及形成一接觸層在該層間介電層上。
  4. 如申請專利範圍第1項所述之方法，其中該第一導電型係為P型、該第二導電型係為N型，或該第一導電型係為N型、該第二導電型係為P型。
  5. 如申請專利範圍第1項所述之方法，其中該絕緣層係形成為一場氧化物層，或該絕緣層係形成於一淺溝槽隔離結構中。
  6. 如申請專利範圍第1項所述之方法，其中該第一絕緣部之長度係與該第二絕緣部之長度不同。
  7. 一種半導體元件，包括： 一基板，具有一第一導電型；一高電壓井，具有一第二導電型，配置在該基板中；一第一井，具有該第一導電型，在該高電壓井中接近該高電壓井之一邊緣部分處；一第二井，在該高電壓井之該邊緣部分外部並與該邊緣部分相鄰；一漂移區，配置在該高電壓井中，並與該第一井隔開；一局部絕緣結構，包括一第一絕緣部、一第二絕緣部及一第三絕緣部，其中該第一絕緣部及該第二絕緣部分別配置在該漂移區之邊緣部分上；該第三絕緣部覆蓋該高電壓井在該第一井與該第二井之間的一部分；一閘極氧化層在該高電壓井於該漂移區與該第一井之間的一部分上；一閘極層在該閘極氧化層上；一源極區在該第一井中；一主體區在該第二井中；一層間介電層在該基板上；一接觸層在該層間介電層上；以及一汲極區，配置在該高電壓井中該漂移區相對於該第一井之一側上，並與該漂移區隔開。
  8. 如申請專利範圍第7項所述之半導體元件，其中該漂移區包括複數個交互排列的第一區段與第二區段， 每個第一區段包括一具有該第一導電型之頂部區，以及一具有該第二導電型之梯度區，且每個第二區段包括該梯度區。
TW103110186A 2014-01-30 2014-03-18 具有局部絕緣結構之半導體元件及其製造方法 TWI559545B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/168,969 US20150214361A1 (en) 2014-01-30 2014-01-30 Semiconductor Device Having Partial Insulation Structure And Method Of Fabricating Same

Publications (2)

Publication Number Publication Date
TW201530769A TW201530769A (zh) 2015-08-01
TWI559545B true TWI559545B (zh) 2016-11-21

Family

ID=53679823

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103110186A TWI559545B (zh) 2014-01-30 2014-03-18 具有局部絕緣結構之半導體元件及其製造方法

Country Status (2)

Country Link
US (1) US20150214361A1 (zh)
TW (1) TWI559545B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245945B1 (en) * 2014-11-06 2016-01-26 Richtek Technology Corporation Semiconductor device having weak current channel
US9520492B2 (en) * 2015-02-18 2016-12-13 Macronix International Co., Ltd. Semiconductor device having buried layer
CN106898637B (zh) * 2015-12-17 2019-10-08 旺宏电子股份有限公司 具有梯度注入区的半导体元件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110140201A1 (en) * 2009-12-16 2011-06-16 Cheng-Chi Lin Lateral power mosfet structure and method of manufacture
TW201210018A (en) * 2010-08-26 2012-03-01 United Microelectronics Corp Lateral-diffusion metal-oxide-semiconductor device
TW201216378A (en) * 2010-10-14 2012-04-16 Nat Semiconductor Corp STI-aligned LDMOS drift implant to enhance manufacturability while optimizing Rdson and safe operating area
US20120280317A1 (en) * 2011-05-06 2012-11-08 Episil Technologies Inc. Resurf structure and ldmos device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193565B2 (en) * 2008-04-18 2012-06-05 Fairchild Semiconductor Corporation Multi-level lateral floating coupled capacitor transistor structures
US8119507B2 (en) * 2008-10-23 2012-02-21 Silergy Technology Lateral double-diffused metal oxide semiconductor (LDMOS) transistors
US8304830B2 (en) * 2010-06-10 2012-11-06 Macronix International Co., Ltd. LDPMOS structure for enhancing breakdown voltage and specific on resistance in biCMOS-DMOS process
US8643104B1 (en) * 2012-08-14 2014-02-04 United Microelectronics Corp. Lateral diffusion metal oxide semiconductor transistor structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110140201A1 (en) * 2009-12-16 2011-06-16 Cheng-Chi Lin Lateral power mosfet structure and method of manufacture
TW201210018A (en) * 2010-08-26 2012-03-01 United Microelectronics Corp Lateral-diffusion metal-oxide-semiconductor device
TW201216378A (en) * 2010-10-14 2012-04-16 Nat Semiconductor Corp STI-aligned LDMOS drift implant to enhance manufacturability while optimizing Rdson and safe operating area
US20120280317A1 (en) * 2011-05-06 2012-11-08 Episil Technologies Inc. Resurf structure and ldmos device

Also Published As

Publication number Publication date
US20150214361A1 (en) 2015-07-30
TW201530769A (zh) 2015-08-01

Similar Documents

Publication Publication Date Title
US9520492B2 (en) Semiconductor device having buried layer
US8890244B2 (en) Lateral power MOSFET structure and method of manufacture
US9627528B2 (en) Semiconductor device having gate structures and manufacturing method thereof
KR102068842B1 (ko) 반도체 전력소자
US9312380B2 (en) Semiconductor device having deep implantation region and method of fabricating same
US9443967B1 (en) Semiconductor device having metal layer and method of fabricating same
TW201644048A (zh) 具有埋層之半導體裝置
TWI553856B (zh) 半導體元件及其製作方法
TWI559545B (zh) 具有局部絕緣結構之半導體元件及其製造方法
KR20190140205A (ko) 고전압 반도체소자 및 그 제조방법
CN107146814B (zh) 高压半导体装置及其制造方法
TWI634660B (zh) 高壓半導體裝置及其製造方法
JP2014192361A (ja) 半導体装置およびその製造方法
US9520471B1 (en) Semiconductor device having gradient implant region and manufacturing method thereof
TWI546969B (zh) 具有深佈植區域之半導體裝置及其製造方法
TWI634659B (zh) 具有梯度植入區之半導體元件及其製造方法
CN106898637B (zh) 具有梯度注入区的半导体元件及其制造方法
CN104934321A (zh) 具有局部绝缘结构的半导体元件及其制造方法
CN109216453B (zh) 高压半导体装置及其制造方法
EP3261126B1 (en) High-voltage semiconductor device and method for manufacturing the same
TWI517295B (zh) 具有p頂層與n能階的半導體裝置及其製造方法
KR101842318B1 (ko) 반도체 소자의 제조 방법