TWI546969B - 具有深佈植區域之半導體裝置及其製造方法 - Google Patents
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Description
本揭露書是有關於一種半導體裝置及其製造方法，且特別是有關於一種具有深佈植區域之半導體裝置及其製造方法。
一種橫向擴散金屬-氧化物-半導體(Lateral Diffused Metal-Oxide-Semiconductor，LDMOS)裝置係為一種廣泛使用在顯示裝置、可攜式裝置及多數其他應用中之高電壓裝置。LDMOS裝置之設計目標包括一高崩潰電壓及一低特定導通電阻。
LDMOS裝置之特定導通電阻係受限於此裝置之一分級區域(grade region)之一摻雜濃度。當分級區域之摻雜濃度降低時，特定導通電阻增加。
依據本揭露書之一實施例，一種半導體裝置包括：一基板，具有一第一導電型；一高電壓井，具有一第二導電型，並配置在基板中；一源極井，具有第一導電型，並配置在高電壓井中；一漂移區域，配置在高電壓井中，並與源極井分隔開；以及一深佈植區域，具有第一導電型，並配置在高電壓井中，位於源極井與漂移區域之間。
依據本揭露書之另一實施例，一種半導體裝置之製造方法包括：提供一個具有一第一導電型之基板；形成一個具有一第二導電型之高電壓井在基板中；形成一個具有第一導電型之源極井在高電壓井中；形成一漂移區域在高電壓井中，且漂移區域與源極井分隔開；以及形成一個具有第一導電型之深佈植區域在高電壓井中，且在源極井與漂移區域之間。
現在將詳細參考本實施例，其例子係顯示於附圖中。若有可能的話，圖式將使用相同的參考數字以表示相同或類似的部分。
第1A圖概要顯示依據一實施例之LDMOS裝置10之俯視圖。第1B圖係為沿著第1A圖之線B-B'之LDMOS裝置10之剖面圖。第1C圖係為沿著第1A圖之線C-C'之LDMOS裝置10之剖面圖。
如第1A-1C圖所示，LDMOS裝置10包括：一P型基板100；一高電壓N井(high-voltage N-well，HVNW)105，形成於基板100中；一第一P井110，形成於HVNW 105中；一第二P井115，形成於HVNW 105外部並與HVNW 105鄰接；一漂移區域120，形成於HVNW 105中，位在第一P井110之一側(例如右側)上並與第一P井110分隔開；一P型深佈植區域125，形成於HVNW 105中，位在第一P井110及漂移區域120之間；以及一絕緣層130，配置在基板100上。漂移區域120包括複數個交互排列的第一區段120a與第二區段120b。每個第一區段120a包括一P頂端區域122及一配置在P頂端區域122上之N分級區域124。每個第二區段120b包括N分級區域124。絕緣層130可以由場氧化物(field oxide，FOX)所構成。以下，絕緣層130被稱為FOX層130。FOX層130包括一個與漂移區域120分隔開的第一FOX部131、一覆蓋漂移區域120之第二FOX部132、一覆蓋在第一P井110與第二P井115之間的HVNW 105之一部分之第三FOX部133，以及一覆蓋一第二P井115之側(例如左側)邊緣部分之第四FOX部134。
LDMOS裝置10亦包括：一閘極氧化層140，配置在基板100上位在第一P井110之側(亦即右側)邊緣部分與一第二FOX部132之側(例如左側)邊緣部分之間；一閘極層145，配置在閘極氧化層140上；數個間隙壁150，配置在閘極層145之側壁上；一第一N+
區域155，形成於HVNW 105中，位在第一FOX部131與第二FOX部132之間；一第二N+
區域160，形成於與一閘極層145之側(例如左側)邊緣部分鄰接之第一P井110中；一第一P+
區域165，形成於與第二N+
區域160鄰接的第一P井110中；以及一第二P+
區域170，形成於第二P井115中，位在第三FOX部133及第四FOX部134之間。閘極層145包括一多晶矽層146及一形成於多晶矽層146上之矽化鎢層147。第一N+
區域155構成一LDMOS裝置10之汲極區域。第二N+
區域160及第一P+
區域165構成一LDMOS裝置10之源極區域。第二P+
區域170構成一LDMOS裝置10之主體區域。第一P井110構成一LDMOS裝置10之源極井。第二P井115構成一LDMOS裝置10之主體井。
LDMOS裝置10更包括一形成於基板100上之層間介電(ILD)層180，以及一形成於ILD層180上之接觸層190。接觸層190包括複數個隔離的接觸部，用於經由形成於ILD層180中之不同的開口部，傳導地接觸形成於基板100中之結構之不同部分。
在依據本實施例之LDMOS裝置10中，P型深佈植區域125係形成於第一P井110與漂移區域120之間的區域中，用以幫助一全空乏區之形成。因此，可減少P頂端區域122中之摻雜濃度，或可增加N分級區域124中之摻雜濃度，其具有降低LDMOS裝置10之特定導通電阻之效果。
第2A-14B圖概要顯示依據一實施例之第1A-1C圖之LDMOS裝置10之製造過程。第2A、3A、4A、...、14A圖概要顯示在LDMOS裝置10之製造過程之步驟期間，沿著第1A圖之線B-B'之LDMOS裝置10之局部剖面圖。第2B、3B、4B、...、14B圖概要顯示在LDMOS裝置10之製造過程之步驟期間，沿著第1A圖之線C-C'之LDMOS裝置10之局部剖面圖。
首先，參見第2A及2B圖，提供一個具有一第一導電型之基板200，且一個具有一第二導電型之深井205係形成於基板200中並從一基板200之上表面朝下延伸。在所顯示的實施例中，第一導電型係為P型，而第二導電型係為N型。以下，深井205被稱為一高電壓N井(HVNW)205。基板200可以由一P型主體矽材料、一P型磊晶層或一P型絕緣層上矽(silicon-on-insulator，SOI)材料所組成。HVNW 205可藉由下述製程而形成：一光刻製程，定義一待形成HVNW 205之區域；一離子佈植製程，以大約1011
至1013
原子/cm2
之濃度，佈植一N型摻質(例如，磷或砷)在定義的區域中；以及一加熱製程，驅入佈植的摻質以達到一預定深度。
參見第3A及3B圖，一第一P井210係形成於HVNW 205中，靠近一HVNW 205之邊緣部分。一第二P井215係形成於基板200中，在HVNW 205之邊緣部分外部並與HVNW 205之邊緣部分鄰接。第一P井210與第二P井215可藉由下述製程而形成：一光刻製程，界定待形成第一P井210與第二P井215之區域；一離子佈植製程，以大約1012
至1014
原子/cm2
之濃度，佈植一P型摻質(例如，硼)在定義的區域中；以及一加熱製程，驅入佈植的摻質以達到一預定深度。
參見第4A及4B圖，一P頂端佈植區域222'係形成於HVNW 205中，位在對應於第1A圖所顯示之第一區段120a之區域中。沒有P頂端佈植區域222'係形成於對應於第1A圖所顯示之第二區段120b之區域中。P頂端佈植區域222'可藉由下述製程而形成：一光刻製程，定義第一區段120a；以及一離子佈植製程，以大約1011
至1014
原子/cm2
之濃度，佈植一P型摻質(例如，硼)進入第一區段120a中。
參見第5A及5B圖，一N分級佈植區域224'係形成於HVNW 205中，位在對應於第1A圖所顯示之第一區段120a與第二區段120b兩者之區域中。N分級佈植區域224'可藉由下述製程而形成：一光刻製程，定義第一區段120a與第二區段120b；以及一離子佈植製程，以大約1011
至1014
原子/cm2
之濃度，佈植一N型摻質(例如，磷或砷)在第一區段120a與第二區段120b中。
參見第6A及6B圖，一P型佈植區域225'係形成於HVNW 205中，靠近一第一P井210之右側邊緣。P型佈植區域225'可藉由下述製程而形成：一光刻製程，定義一待形成P型佈植區域225'之區域；以及一離子佈植製程，以大約1012
至1014
原子/cm2
之濃度，佈植一P型摻質(例如，硼)在定義的區域中。用以形成P型佈植區域225'之離子佈植製程的佈植能量，係大於用以形成P頂端佈植區域222'之離子佈植製程之佈植能量，以及用以形成N分級佈植區域224'之離子佈植製程之佈植能量。
參見第7A及7B圖，一個以場氧化物(FOX)層230之型式存在的絕緣層，係形成於基板200之上表面上。FOX層230包括：一第一FOX部231，覆蓋一HVNW 205之右邊緣部分；一第二FOX部232，覆蓋P頂端佈植區域222'及N分級佈植區域224'；一第三FOX部233，覆蓋一HVNW 205之左邊緣部分，位在第一P井210與第二P井215之間；以及一第四FOX部234，覆蓋一第二P井215之左邊緣部分。
FOX層230可藉由下述製程而形成：一沈積製程，沈積一氮化矽層；一光刻製程，定義待形成FOX層230之區域；一蝕刻製程，移除在定義的區域中之氮化矽層；以及一熱氧化製程，形成在定義的區域中之FOX層230。在用以形成FOX層230之熱氧化製程期間，P頂端佈植區域222'中之P型摻質、P型佈植區域225'中之P型摻質以及N分級佈植區域224'中之N型摻質，係被驅至HVNW 205中之預定深度，以分別形成P頂端區域222、P型深佈植區域225及N分級區域224。P頂端區域222之深度可以大約是0.5μm至3μm。N分級區域224之深度可以大約是0.1μm至1μm。P型深佈植區域225之寬度與深度、P型深佈植區域225中之摻雜濃度、P型深佈植區域225與第一P井210之間的距離，以及P型深佈植區域225與P頂端區域222及N分級區域224之間的距離，係為鑒於各種設計考量而決定的變數，例如P頂端區域222、N分級區域224與HVNW 205中的摻雜濃度，以及LDMOS裝置10之結構及/或應用。
參見第8A及8B圖，一閘極氧化層240係形成於未被FOX層230所覆蓋之第7A及7B圖之結構之表面部分上。亦即，閘極氧化層240係形成在第一FOX部231與第二FOX部232之間、在第二FOX部232與第三FOX部233之間，以及在第三FOX部233與第四FOX部234之間。閘極氧化層240可藉由下述製程而形成：一犧牲氧化製程，用以形成一犧牲氧化層；一潔淨製程，用以移除犧牲氧化層；以及一氧化製程，用以形成閘極氧化層240。
參見第9A及9B圖，一閘極層245係形成於閘極氧化層240上，藉以覆蓋於一第二FOX部232之左部分及一第一P井210之右部分上。閘極層245可包括一多晶矽層246及一形成於多晶矽層246上之矽化鎢層247。閘極層245之厚度可以大約是0.1μm至0.7μm。閘極層245可藉由下述製程而形成：一沈積製程，使一多晶矽層及一矽化鎢層沈積在整個基板上面；一光刻製程，定義一待形成閘極層245之區域；以及一蝕刻製程，移除在定義的區域外部之多晶矽層與矽化鎢層。
參見第10A及10B圖，數個間隙壁250係形成於閘極層245之兩側上。間隙壁250可以是四乙氧基矽烷(TEOS)氧化膜。間隙壁250可藉由下述製程而形成：一沈積製程，沈積TEOS氧化膜；一光刻製程，定義待形成間隙壁250之區域；以及一蝕刻製程，移除在定義的區域外部之TEOS氧化膜。在形成間隙壁250之後，藉由蝕刻移除除了在閘極層245及間隙壁250之下的部分以外的閘極氧化層240。
參見第11A及11B圖，一第一N+
區域255係形成於HVNW 205中，位在第一FOX部231與第二FOX部232之間，而一第二N+
區域260係形成於第一P井210中，而與一閘極層245之左邊緣部分鄰接，且在一左側間隙壁250之下。第一N+
區域255與第二N+
區域260可藉由下述製程而形成：一光刻製程，定義待形成第一N+
區域255與第二N+
區域260之區域；以及一離子佈植製程，以大約1015
至1016
原子/cm2
之濃度，佈植一N型摻質(例如，磷或砷)在定義的區域中。
參見第12A及12B圖，一第一P+
區域265係形成於第一P井210中而與第二N+
區域260鄰接，而一第二P+
區域270係形成於第二P井215中，位在第三FOX部233與第四FOX部234之間。第一P+
區域265與第二P+
區域270可藉由下述製程而形成：一光刻製程，定義待形成第一P+
區域265與第二P+
區域270之區域；以及一離子佈植製程，以大約1015
至1016
原子/cm2
之濃度，佈植一P型摻質(例如，硼)在定義的區域中。
參見第13A及13B圖，一層間介電(InterLayer Dielectric, ILD)層280係形成於第12A及12B圖之結構之整體表面上。ILD層280包括：一第一開口部281，垂直地與第一N+
區域255對準；一第二開口部282，垂直地與閘極層245對準；一第三開口部283，垂直地與第二N+
區域260對準；一第四開口部284，垂直地與第一P+
區域265對準；以及一第五開口部285，垂直地與第二P+
區域270對準。ILD層280可包括未摻雜的矽玻璃(Undoped Silicate glass, USG)及/或硼磷矽玻璃(Borophosphosilicate glass, BPSG)。ILD層280之厚度可以是0.5μm至2μm。ILD層280可藉由下述製程而形成：一沈積製程，沈積一層之USG及/或BPSG；一光刻製程，定義待形成ILD層280之區域；以及一蝕刻製程，移除在定義的區域外部之此層之USG及/或BPSG來形成開口部281至285。
參見第14A及14B圖，一接觸層290係形成於第13A及13B圖之結構上。接觸層290包括：一第一接觸部291，接觸第一N+
區域255；一第二接觸部292，接觸閘極層245；一第三接觸部293，接觸第二N+
區域260及第一P+
區域265兩者；以及一第四接觸部294，接觸第二P+
區域270。接觸層290可以由任何導電金屬(例如鋁、銅，或鋁銅合金)所構成。接觸層290可藉由下述製程而形成：一沈積製程，沈積一金屬層；一光刻製程，定義待形成接觸層290之區域；以及一蝕刻製程，移除在定義的區域外部之金屬層。
第15圖係為顯示具有如第1A-1C圖所示之P型深佈植區域125之LDMOS裝置10以及建構為一比較例之習知裝置之汲極特徵圖。習知裝置並不包括P型深佈植區域125。在第15圖中，一汲極-源極電壓VDS
從0改變至800V，而一閘極-源極電壓VGS
及一主體-源極電壓VBS
係維持於0V。如第15圖所顯示的，LDMOS裝置10與習知裝置兩者之截止-崩潰(off-breakdown)電壓係超過700V。因此，LDMOS裝置10具有大約與習知裝置相同的截止-崩潰電壓。
第16圖係為顯示LDMOS裝置10與習知裝置之汲極特徵圖。在第16圖中，VDS
從0改變至2V，而VGS
係維持於20V。如第16圖所顯示的，對於VDS
之相同數值而言，LDMOS 10之一汲極-源極電流IDS
係高於習知裝置的。因此，LDMOS 10具有一比習知裝置更低的特定導通電阻，同時具有與習知裝置相同的截止-崩潰電壓。
雖然上述實施例係針對第1A及1B圖所顯示之N型LDMOS裝置10及第2A-13B圖所顯示之其製造方法，但熟習本項技藝者現在將明白所揭露的概念，是同等適合於一P型LDMOS裝置。熟習本項技藝者亦將明白所揭露的概念，是適合於其他半導體裝置及其製造方法，例如絕緣閘雙載子電晶體(IGBT)裝置及二極體。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
B-B'‧‧‧線
C-C'‧‧‧線
IDS‧‧‧汲極-源極電流
VBS‧‧‧主體-源極電壓
VDS‧‧‧汲極-源極電壓
VGS‧‧‧閘極-源極電壓
10‧‧‧LDMOS裝置/LDMOS
100‧‧‧基板
105‧‧‧高電壓N井(HVNW)
110‧‧‧第一P井
115‧‧‧第二P井
120‧‧‧漂移區域
120a‧‧‧第一區段
120b‧‧‧第二區段
122‧‧‧P頂端區域
124‧‧‧N分級區域
125‧‧‧P型深佈植區域
130‧‧‧FOX層/絕緣層
131‧‧‧第一FOX部
132‧‧‧第二FOX部
133‧‧‧第三FOX部
134‧‧‧第四FOX部
140‧‧‧閘極氧化層
145‧‧‧閘極層
146‧‧‧多晶矽層
147‧‧‧矽化鎢層
150‧‧‧間隙壁
155‧‧‧第一N+區域
160‧‧‧第二N+區域
165‧‧‧第一P+區域
170‧‧‧第二P+區域
180‧‧‧層間介電(ILD)層
190‧‧‧接觸層
200‧‧‧基板
205‧‧‧高電壓N井(HVNW)/深井
210‧‧‧第一P井
215‧‧‧第二P井
222‧‧‧P頂端區域
222'‧‧‧P頂端佈植區域
224‧‧‧N分級區域
224'‧‧‧N分級佈植區域
225‧‧‧P型深佈植區域
225'‧‧‧P型佈植區域
230‧‧‧場氧化物(FOX)層
231‧‧‧第一FOX部
232‧‧‧第二FOX部
233‧‧‧第三FOX部
234‧‧‧第四FOX部
240‧‧‧閘極氧化層
245‧‧‧閘極層
246‧‧‧多晶矽層
247‧‧‧矽化鎢層
250‧‧‧左側間隙壁
250‧‧‧間隙壁
255‧‧‧第一N+區域
260‧‧‧第二N+區域
265‧‧‧第一P+區域
270‧‧‧第二P+區域
280‧‧‧層間介電(ILD)層
281‧‧‧第一開口部
282‧‧‧第二開口部
283‧‧‧第三開口部
284‧‧‧第四開口部
285‧‧‧第五開口部
290‧‧‧接觸層
291‧‧‧第一接觸部
292‧‧‧第二接觸部
293‧‧‧第三接觸部
294‧‧‧第四接觸部
C-C'‧‧‧線
IDS‧‧‧汲極-源極電流
VBS‧‧‧主體-源極電壓
VDS‧‧‧汲極-源極電壓
VGS‧‧‧閘極-源極電壓
10‧‧‧LDMOS裝置/LDMOS
100‧‧‧基板
105‧‧‧高電壓N井(HVNW)
110‧‧‧第一P井
115‧‧‧第二P井
120‧‧‧漂移區域
120a‧‧‧第一區段
120b‧‧‧第二區段
122‧‧‧P頂端區域
124‧‧‧N分級區域
125‧‧‧P型深佈植區域
130‧‧‧FOX層/絕緣層
131‧‧‧第一FOX部
132‧‧‧第二FOX部
133‧‧‧第三FOX部
134‧‧‧第四FOX部
140‧‧‧閘極氧化層
145‧‧‧閘極層
146‧‧‧多晶矽層
147‧‧‧矽化鎢層
150‧‧‧間隙壁
155‧‧‧第一N+區域
160‧‧‧第二N+區域
165‧‧‧第一P+區域
170‧‧‧第二P+區域
180‧‧‧層間介電(ILD)層
190‧‧‧接觸層
200‧‧‧基板
205‧‧‧高電壓N井(HVNW)/深井
210‧‧‧第一P井
215‧‧‧第二P井
222‧‧‧P頂端區域
222'‧‧‧P頂端佈植區域
224‧‧‧N分級區域
224'‧‧‧N分級佈植區域
225‧‧‧P型深佈植區域
225'‧‧‧P型佈植區域
230‧‧‧場氧化物(FOX)層
231‧‧‧第一FOX部
232‧‧‧第二FOX部
233‧‧‧第三FOX部
234‧‧‧第四FOX部
240‧‧‧閘極氧化層
245‧‧‧閘極層
246‧‧‧多晶矽層
247‧‧‧矽化鎢層
250‧‧‧左側間隙壁
250‧‧‧間隙壁
255‧‧‧第一N+區域
260‧‧‧第二N+區域
265‧‧‧第一P+區域
270‧‧‧第二P+區域
280‧‧‧層間介電(ILD)層
281‧‧‧第一開口部
282‧‧‧第二開口部
283‧‧‧第三開口部
284‧‧‧第四開口部
285‧‧‧第五開口部
290‧‧‧接觸層
291‧‧‧第一接觸部
292‧‧‧第二接觸部
293‧‧‧第三接觸部
294‧‧‧第四接觸部
第1A圖係為依據一實施例之LDMOS裝置之俯視圖。 第1B圖係為沿著第1A圖之線B-B'之LDMOS裝置之剖面圖。 第1C圖係為沿著第1A圖之線C-C'之LDMOS裝置之剖面圖。 第2A-14B圖概要顯示依據一實施例之第1A-1C圖之 LDMOS裝置之製造過程。 第15圖係為顯示第1A-1C圖之LDMOS裝置以及建構為一比較例之習知裝置之汲極特徵圖。 第16圖係為顯示第1A-1C圖之LDMOS裝置以及建構為一比較例之習知裝置之汲極特徵圖。
B-B'‧‧‧線
C-C'‧‧‧線
10‧‧‧LDMOS裝置/LDMOS
105‧‧‧高電壓N井(HVNW)
110‧‧‧第一P井
115‧‧‧第二P井
120‧‧‧漂移區域
120a‧‧‧第一區段
120b‧‧‧第二區段
125‧‧‧P型深佈植區域
155‧‧‧第一N+區域
Claims (18)
- 一種半導體裝置，包括： 一基板，具有一第一導電型； 一高電壓井，具有一第二導電型，並配置在該基板中； 一源極井，具有該第一導電型，並配置在該高電壓井中； 一漂移區域，配置在該高電壓井中，並與該源極井分隔開；以及 一深佈植區域，具有該第一導電型，並配置在該高電壓井中，位在該源極井與該漂移區域之間。
- 如申請專利範圍第1項所述之半導體裝置，其中該漂移區域包括複數個交互排列的第一區段與第二區段， 每個第一區段包括一個具有該第一導電型之頂端區域，以及一個具有該第二導電型並形成於該頂端區域之頂端上之分級區域，且 每個第二區段只包括該分級區域。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型係為P型，而該第二導電型係為N型。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型係為N型及該第二導電型係為P型。
- 如申請專利範圍第1項所述之半導體裝置，其中該源極井係被配置靠近該高電壓井之一邊緣部分，且該裝置更包括一個具有該第一導電型之主體井，該主體井配置在該高電壓井外部，並與該高電壓井之該邊緣部分鄰接。
- 如申請專利範圍第5項所述之半導體裝置，更包括一個配置在該基板上之絕緣層，該絕緣層包括： 一第一絕緣部分，與該漂移區域分隔開； 一第二絕緣部分，覆蓋該漂移區域； 一第三絕緣部分，覆蓋該高電壓井之該邊緣部分；以及 一第四絕緣部分，覆蓋該主體井之一邊緣部分。
- 如申請專利範圍第6項所述之半導體裝置，更包括： 一閘極氧化層，配置在該基板上，位在該源極井及該第二絕緣部分之間；以及 一閘極層，配置在該閘極氧化層上。
- 如申請專利範圍第7項所述之半導體裝置，更包括： 一源極區域，配置在該源極井中； 一汲極區域，配置在該高電壓井中，並與該漂移區域分隔開；以及 一主體區域，配置在該主體井中。
- 如申請專利範圍第8項所述之半導體裝置，更包括： 一層間介電層，配置在該基板上；以及 一接觸層，配置在該層間介電層上。
- 一種半導體裝置之製造方法，該方法包括： 提供一個具有一第一導電型之基板； 形成一個具有一第二導電型之高電壓井在該基板中； 形成一個具有該第一導電型之源極井在該高電壓井中； 形成一漂移區域在該高電壓井中，且該漂移區域與該源極井分隔開；以及 形成一個具有該第一導電型之深佈植區域在該高電壓井中，以及在該源極井與該漂移區域之間。
- 如申請專利範圍第10項所述之方法，其中該第一導電型係為P型，而該第二導電型係為N型。
- 如申請專利範圍第10項所述之方法，其中該第一導電型係為N型及該第二導電型係為P型。
- 如申請專利範圍第10項所述之方法，其中該漂移區域包括複數個交互排列的第一區段與第二區段， 在該高電壓井中之該漂移區域之該形成步驟包括： 只在該些第一區段中形成一個具有該第一導電型之頂端區域；及 在該些第一區段及該些第二區段之兩者中形成一個具有該第二導電型之分級區域，該分級區域係形成於各該第一區段中之該頂端區域之頂端上。
- 如申請專利範圍第10項所述之方法，其中該源極井係形成靠近該高電壓井之一邊緣部分，且該方法更包括：形成一個具有該第一導電型之主體井，位在該高電壓井之該邊緣部分外部，並與該高電壓井之該邊緣部分鄰接。
- 如申請專利範圍第14項所述之方法，更包括形成一個配置在該基板上之絕緣層，包括： 形成一與該漂移區域分隔開之第一絕緣部分； 形成一覆蓋該漂移區域之第二絕緣部分； 形成一覆蓋該高電壓井之該邊緣部分之第三絕緣部分；以及 形成一覆蓋該主體井之一邊緣部分之第四絕緣部分。
- 如申請專利範圍第15項所述之方法，更包括： 形成一閘極氧化層在該基板上，位在該源極井與該第二絕緣部分之間；及 形成一閘極層在該閘極氧化層上。
- 如申請專利範圍第16項所述之方法，更包括： 形成一源極區域在該源極井中； 形成一汲極區域在該高電壓井中，且該汲極區域與該漂移區域分隔開；以及 形成一配置在該主體井中之主體區域。
- 如申請專利範圍第17項所述之方法，更包括： 形成一層間介電層在該基板上；以及 形成一接觸層在該層間介電層上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103114545A TWI546969B (zh) | 2014-04-22 | 2014-04-22 | 具有深佈植區域之半導體裝置及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103114545A TWI546969B (zh) | 2014-04-22 | 2014-04-22 | 具有深佈植區域之半導體裝置及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201541642A TW201541642A (zh) | 2015-11-01 |
| TWI546969B true TWI546969B (zh) | 2016-08-21 |
Family
ID=55220570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103114545A TWI546969B (zh) | 2014-04-22 | 2014-04-22 | 具有深佈植區域之半導體裝置及其製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI546969B (zh) |
-
2014
- 2014-04-22 TW TW103114545A patent/TWI546969B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201541642A (zh) | 2015-11-01 |
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