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TW201409698A - 半導體裝置 - Google Patents

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TW201409698A
TW201409698A TW102101860A TW102101860A TW201409698A TW 201409698 A TW201409698 A TW 201409698A TW 102101860 A TW102101860 A TW 102101860A TW 102101860 A TW102101860 A TW 102101860A TW 201409698 A TW201409698 A TW 201409698A
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TW102101860A
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Inventor
Dae-Hoon Kim
Original Assignee
Sk Hynix Inc
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Publication of TW201409698A publication Critical patent/TW201409698A/zh
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Abstract

本發明提供一種半導體裝置，其確保一高電壓半導體裝置所需之崩潰電壓特性及特定接通電阻特性兩者且其包含：一閘極，其在一基板上方；一源極區，其形成於該閘極之一側處；一汲極區，其形成於該閘極之另一側處；及複數個裝置隔離膜，其形成於該源極區與該汲極區之間在該閘極下方。

Description

半導體裝置
本發明之例示性實施例係關於半導體裝置製作技術，且更特定而言係關於一高電壓MOS電晶體。
(相關申請案交叉參照)
本發明主張於2012年8月31日提出申請之韓國專利申請案第10-2012-0096623號之優先權，該韓國專利申請案以全文引用方式併入本文中。
一橫向雙擴散MOS(LDMOS)電晶體(其係一高電壓MOS電晶體)比一雙極電晶體有利，此乃因LDMOS電晶體具有一高輸入阻抗及功率增益，且用於驅動其之一電路極簡單。另外，由於LDMOS電晶體係一單極裝置，因此LDMOS電晶體並無在一關斷操作中由少數載子復合導致之延遲係有利的。出於彼等原因，LDMOS電晶體廣泛用於各種電力裝置，包含積體電路(IC)、電力轉換器、馬達控制器及汽車電力裝置。
圖1係展示根據先前技術之一橫向雙擴散MOS(LDMOS)電晶體之一剖面圖。圖1圖解說明其中兩個N通道橫向雙擴散MOS電晶體相對於一塊體拾取區對稱地安置於一基板上之一結構。
參考圖1，根據先前技術之N通道橫向雙擴散MOS電晶體包含：一N型深井12，其形成於一P型基板11上；一N井14及一P井16兩者， 其形成於N型深井12中；一N型源極區17及一P型塊體拾取區18兩者，其形成於P井16中；一N型汲極區15，其形成於N型井14中；一閘極電極20，其形成於基板11上方N型源極區17之端與N型汲極區15前方處之間；以及一絕緣層21，其插置於閘極電極20與P型基板11之間。本文中，絕緣層21包含一閘極絕緣膜19及一場氧化物膜13。
如在此項技術中所習知，設計一高電壓MOS電晶體之一程序基本上需要最小化電晶體之特定接通電阻(Rsp)同時將崩潰電壓(BV)維持處於一高位準。
在先前技術中用以增加高電壓MOS電晶體之崩潰電壓(BV)之方法包含減少對應於一漂移區D之一雜質區(例如，N型深井12)之雜質摻雜濃度、增加場氧化物膜13之長度以增加漂移區D之長度或將一P型雜質層引入至對應於漂移區D之N型深井12中。為參考起見，將其中閘極電極20與P-井16重疊之一區充當通道區C，且將介於自通道區C之端至汲極區15之範圍內之一區稱為漂移區D。
然而，上文所闡述方法不可避免地涉及N通道橫向雙擴散MOS電晶體之特定接通電阻(Rsp)之一增加，藉此減少電晶體之特定接通電流。相反，為減小電晶體之特定接通電阻，在增加對應於漂移區D之一雜質區之雜質摻雜濃度或減少漂移區D之長度時，將使電晶體之崩潰電壓(BV)特性劣化。
如上文所闡述，崩潰電壓(BV)特性與特定接通電阻(Rsp)特性具有一折衷關係。因此，迫切需要一種可保持一高電壓MOS電晶體所需之崩潰電壓(BV)及特定接通電阻(Rsp)特性兩者之方法。
本發明之例示性實施例係關於一種可保持一高電壓MOS電晶體所需之崩潰電壓及特定接通電阻特性兩者之半導體裝置。
根據本發明之一例示性實施例，一半導體裝置可包含：一閘 極，其形成於一基板上方；一源極區，其形成於該閘極之一側處；一汲極區，其形成於該閘極之另一側處；及複數個裝置隔離膜，其形成於該源極區與該汲極區之間在該閘極下方。
根據本發明之另一例示性實施例，一半導體裝置可包含：一第二導電性類型深井，其形成於一基板上方；一第一導電性類型井，其形成於該第二導電性類型深井中；一閘極，其形成於該基板上方以便與該第一導電性類型井部分地重疊；一第二導電性類型源極區，其形成於該第一導電性類型井中在該閘極之一側處；一第二導電性類型汲極區，其位於該第二導電性類型深井中在該閘極之另一側處；及複數個裝置隔離膜，其形成於該第二導電性類型深井中在該閘極下方。
根據本發明之另一例示性實施例，一半導體裝置可包含：一第一導電性類型基板；一第一導電性類型第一井及第二導電性類型第二井，其形成於該第一導電性類型基板上方；一閘極，其形成於該第一導電性類型基板上方以便與該第一導電性類型第一井及該第二導電性類型第二井重疊；一第二導電性類型源極區，其形成於該第一導電性類型第一井中在該閘極之一側處；一第二導電性類型汲極區，其形成於該第二導電性類型第二井中在該閘極之另一側處；及複數個裝置隔離膜，其形成於該第二導電性類型第二井中在該閘極下方。
11‧‧‧P型基板/基板
12‧‧‧N型深井
13‧‧‧場氧化物膜
14‧‧‧N井/N型井
15‧‧‧N型汲極區/汲極區
16‧‧‧P井
17‧‧‧N型源極區
18‧‧‧P型塊體拾取區
19‧‧‧閘極絕緣膜
20‧‧‧閘極電極
21‧‧‧絕緣層
31‧‧‧基板
32‧‧‧第二導電性類型埋入式雜質層/埋入式雜質層
33‧‧‧第二雜質類型深井/深井
34‧‧‧第一導電性類型第一井
35‧‧‧第二導電性類型第二井
36‧‧‧裝置隔離膜
37‧‧‧裝置隔離膜
38‧‧‧閘極絕緣膜
39‧‧‧閘極電極
40‧‧‧間隔物
41‧‧‧第一導電性類型塊體拾取區
42‧‧‧第二導電性類型源極區
43‧‧‧第二導電性類型汲極區
101‧‧‧基板
102‧‧‧第二導電性類型埋入式雜質層
103‧‧‧第二導電性類型深井/深井
104‧‧‧第一導電性類型第一井/第一導電性類型井/第一井
105‧‧‧第二導電性類型第二井
106‧‧‧閘極絕緣膜
107‧‧‧閘極電極
108‧‧‧間隔物
109‧‧‧第二導電性類型源極區
110‧‧‧第一導電性類型塊體拾取區
111‧‧‧第二導電性類型汲極區
112‧‧‧裝置隔離膜/第一裝置隔離膜
113‧‧‧裝置隔離膜/第二裝置隔離膜
201‧‧‧第一導電性類型基板/基板
202‧‧‧埋入式雜質層
204‧‧‧第一導電性類型第一井
205‧‧‧第二導電性類型第二井/第二導電性類型深井
206‧‧‧閘極絕緣膜
207‧‧‧閘極電極
208‧‧‧間隔物
209‧‧‧第二導電性類型源極區
210‧‧‧第一導電性類型塊體拾取區
211‧‧‧第二導電性類型汲極區/汲極區
212‧‧‧裝置隔離膜/第一裝置隔離膜
213‧‧‧裝置隔離膜/第二裝置隔離膜
C‧‧‧通道區
CD1‧‧‧第一線寬
CD2‧‧‧第二線寬
D‧‧‧漂移區
D1‧‧‧第一深度
D2‧‧‧第二深度
G‧‧‧閘極
圖1係展示根據先前技術之一橫向雙擴散MOS電晶體之一剖面圖。
圖2係根據本發明之一第一例示性實施例之一橫向雙擴散MOS電晶體之一剖面圖。
圖3係展示根據本發明之一第二例示性實施例之一橫向雙擴散MOS電晶體之一剖面圖。
圖4A至圖4E係展示用於製作根據本發明之一例示性實施例之一 橫向雙擴散MOS電晶體之方法之剖面圖。
下文將參考隨附圖式更詳細地闡述本發明之例示性實施例。然而，本發明可以不同形式體現且不應將其解釋為限於本文中所陳述之實施例。相反，此等實施例經提供以使得本發明將較透徹及完整，從而完全將本發明之範疇傳達給熟習此項技術者。貫穿本發明，相同參考符號指代貫穿本發明之各種圖及實施例之相同部件。
該等圖式未必按比例繪製，且在某些例項中，可能已放大比例以便清楚地圖解說明該等實施例之特徵。應易於理解，本發明中之「在...上」及「在...上方」之意義應以最廣泛方式解釋使得「在...上」不僅意指「直接在...上」而且意指「在」某物件「上」，其中其間具有一(若干)中間特徵或一(若干)層，且「在...上方」不僅意指直接在頂部上而且意指在某物件之頂部上，其中其間具有一(若干)中間特徵或一(若干)層。亦應注意，在本發明書中，「連接/耦合」係指不僅直接耦合另一組件而且透過一中間組件間接耦合另一組件之一組件。另外，一單數形式可包含一複數形式，只要其並非在一句子中特定提及。
本發明之以下例示性實施例提供一種可保持一高電壓MOS電晶體所需之崩潰電壓(BV)及特定接通電阻(Rsp)特性兩者之半導體裝置。根據本發明之實施例之半導體裝置表徵為與一閘極電極重疊之一裝置隔離膜，該裝置隔離膜經劃分成複數個部分以使得誘發閘極電極與汲極區之間的E-場以增加該裝置之崩潰電壓同時在該複數個裝置隔離膜之間誘發一累積層以減小該裝置之特定接通電阻(Rsp)。
下文中，將藉由已將本發明之特徵應用於其之一N通道橫向雙擴散MOS(LDMOS)電晶體之一實例作出一說明。因此，在以下說明中，一第一導電性類型對應於一P型，且一第二導電性類型對應於一 N型。在將本發明之特徵應用於一P通道橫向雙擴散MOS電晶體之情形中，一第一導電性類型對應於一N型，且一第二導電性類型對應於一P型。
圖2係展示根據本發明之一第一例示性實施例之一橫向雙擴散MOS電晶體之一剖面圖。圖2圖解說明其中兩個N通道橫向雙擴散MOS電晶體相對於一塊體拾取區對稱地安置於一基板上之一結構。
如圖2中所展示，根據本發明之一第一例示性實施例之一橫向雙擴散MOS電晶體包含：一第二導電性類型深井103及一第二導電性類型埋入式雜質層102，其形成於一基板101上方；一第一導電性類型第一井104，其形成於第二導電性類型深井103中；一對第二導電性類型源極區109及一第一導電性類型塊體拾取區110，其形成於第一導電性類型第一井104中；一第二導電性類型第二井105，其形成於第二導電性類型深井103中；一第二導電性類型汲極區111，其形成於第二導電性類型第二井105中；一閘極G，其形成於基板101上；以及複數個裝置隔離膜112及113，其在閘極G下方，形成於第二導電性類型深井103中。本文中，其中第一導電性類型第一井104與閘極G重疊之一區充當一通道區C，且介於自第二導電性類型深井103中之在閘極G下方之第一導電性類型第一井104之側壁至第二導電性類型汲極區111之範圍內之一區稱為一漂移區D。
基板101可包含單晶矽。因此，基板101可係由以下各項組成之一SOI(絕緣體上矽)基板：一塊體矽基板或支撐基板、一埋入式絕緣層及一磊晶層(例如，磊晶矽層)，所有此等以彼次序順序沈積。另一選擇係，基板101可係摻雜有一第一導電性類型雜質之一基板。
第二導電性類型深井103可具有低於第一導電性類型井104、第二導電性類型第二井105或第二導電性類型埋入式雜質層102之雜質摻雜濃度之一雜質摻雜濃度以改良該裝置之崩潰電壓特性。因此，當以 使得不使該裝置之特定接通電阻特性劣化之一方式減少第二導電性類型深井103之雜質摻雜濃度時，可改良該裝置之崩潰電壓特性。
第二導電性類型埋入式雜質層102位於第二導電性類型深井103下方且用以防止一空乏區沿相對於基板101之長度之實質上垂直方向自第一導電性類型第一井104過度延伸至第二導電性類型第二井105，藉此改良該裝置之崩潰電壓特性。出於此目的，第二導電性類型埋入式雜質層102之雜質摻雜濃度可高於第二導電性類型深井103、第一導電性類型第一井104或第二導電性類型第二井105之雜質摻雜濃度。
第一導電性類型第一井104及第二導電性類型第二井105沿相對於基板101之長度之水平方向彼此以一預定間隔而間隔開。本文中，第一導電性類型第一井104與第二導電性類型第二井105之間的間隔可對應於漂移區D之長度。第一導電性類型第一井104或第二導電性類型第二井105之雜質摻雜濃度可高於第二導電性類型深井103之雜質摻雜濃度。
形成於基板101上方之閘極G可係一閘極絕緣膜106及一閘極電極107之一堆疊。閘極絕緣膜106可係選自由以下各項組成之群組中之任一項：一氧化物膜；一氮化物膜；一氮氧化物膜；及其堆疊。閘極絕緣膜106之厚度可藉由一操作電壓控制。閘極電極107可包含諸如一矽膜或一矽-鍺膜之一半導體膜及/或諸如一金屬膜、一金屬氧化物膜、一金屬氮化物膜或一金屬矽化物膜之一金屬膜。另外，一間隔物108形成於閘極G之側壁上。間隔物108包含一絕緣膜。
該對第二導電性類型源極區109形成於第一導電性類型第一井104中以便與閘極G之一側對準，且第一導電性類型塊體拾取區110形成於第一導電性類型第一井104中之第二導電性類型源極區109之間。每一第二導電性類型源極區109可具有一輕摻雜汲極(LDD)結構，且第一導電性類型塊體拾取區110可具有高於第一井104之一雜質摻雜濃 度。第二導電性類型汲極區111形成於距閘極G之另一側之一距離處，且第二導電性類型汲極區111形成於第二導電性類型第二井105中。第二導電性類型汲極區111之雜質摻雜濃度可高於第二導電性類型第二井105之雜質摻雜濃度。
該複數個裝置隔離膜112及113彼此相距一定距離地且在閘極G下方形成於第二導電性類型深井103中。裝置隔離膜112及113中之每一者可包含藉由一淺溝渠隔離(STI)程序形成之一結構。藉由STI程序形成之該結構具有一優點：與藉由根據先前技術之一LOCOS(矽局部氧化)程序形成之一場氧化物膜相比，可容易控制深度、線寬及間距。因此，當使用STI程序時，與藉由LOCOS程序形成之一場氧化物膜相比，該複數個裝置隔離膜112及113可更有效地形成於一受限空間中。
裝置隔離膜112(另一選擇係，稱為一第一裝置隔離膜112)及裝置隔離膜113(另一選擇係，稱為一第二裝置隔離膜113)可沿相對於基板101之長度之水平方向彼此相距預定間隔而安置。在該複數個裝置隔離膜112及113當中，最接近於第二導電性類型汲極區111安置之第一裝置隔離膜112與第二導電性類型汲極區111接觸地形成。因此，與第二導電性類型汲極區111接觸地形成之第一裝置隔離膜112可與閘極G之一部分重疊。本文中，與第二導電性類型汲極區111接觸地形成之第一裝置隔離膜112較佳地經形成以在該複數個裝置隔離膜112及113當中具有較大線寬及深度。此改良裝置之崩潰電壓特性同時分散一電場，此乃因形成於第一裝置隔離膜112與第二裝置隔離膜113之間的第二導電性類型深井103上方之閘極絕緣膜106之部分可抵抗設定崩潰電壓。
複數個裝置隔離膜112及113可具有相同線寬或其線寬可根據自第二導電性類型汲極區111朝向第二導電性類型源極區109之方向逐漸減小。特定而言，第一裝置隔離膜112及第二裝置隔離膜113分別具有 一第一線寬CD1及一第二線寬CD2，其中該第一線寬CD1及該第二線寬CD2可相同或該第二線寬CD2可短於該第一線寬CD1。
複數個裝置隔離膜112及113可具有相對於基板101之表面之大於第二導電性類型源極區109且大於第二導電性類型汲極區111之一深度。該複數個裝置隔離膜112及113可具有小於第一導電性類型第一井104且小於第二導電性類型第二井105之一深度。此外，該複數個裝置隔離膜112及113可具有相同深度或其深度可根據自第二導電性類型汲極區111朝向第二導電性類型源極區109之方向逐漸減小。特定而言，第一裝置隔離膜112及第二裝置隔離膜113分別具有一第一深度D1及一第二深度D2，其中第一深度D1與第二深度D2之深度可相同，或第二深度D2之深度可短於第一深度D1之深度。
根據本發明之上文所闡述之第一例示性實施例，該複數個裝置隔離膜112及113形成於閘極G下方在第二導電性類型深井103中且因此可同時改良裝置之崩潰電壓特性及特定接通電阻特性。
下文中，將作出關於本發明之原理之詳細說明，其中可藉由形成該複數個裝置隔離膜112及113而同時改良裝置之崩潰電壓特性及特定接通電阻特性。
在本發明中，崩潰電壓係指在其中將一高電壓施加至第二導電性類型汲極區111且將一接地電壓施加至閘極G之一狀態中之在第二導電性類型汲極區111與第二導電性類型源極區109之間量測之一電壓。由於施加至第二導電性類型汲極區111之該高電壓所致，一空乏區自第二導電性類型汲極區111延伸，同時一E-場增加。在如圖1中所展示之先前技術中，由於一個場氧化物膜(或裝置隔離膜)形成於N型汲極區15與N型源極區17之間，因此所產生E-場自汲極區15集中於N型源極區17上，藉此使裝置之崩潰電壓特性劣化。
然而，在本發明之實施例中，一E-場形成於第二導電性類型汲極 區111與毗鄰於該複數個裝置隔離膜112及113之間的第二導電性類型深井103而形成之閘極G之部分之間。因此，產生於第二導電類型汲極區111與閘極G之間的E-場可釋放由自第二導電性類型汲極區111延伸之一空乏區導致之E-場，藉此將集中於第二導電性類型源極區109上之所產生E-場分散至第二導電性類型汲極區111，從而改良裝置之崩潰電壓特性。
因此，不同於先前技術，可在不減少對應於漂移區D之一雜質區(例如，第二導電性類型深井103)之雜質摻雜濃度之情況下改良裝置之崩潰電壓特性。因此，可防止由於第二導電性類型深井103之雜質摻雜濃度之一減小所致之裝置之特定接通電阻特性劣化。另外，可在不增加漂移區D之長度之情況下(亦即，在不增加一場氧化物膜或裝置隔離膜之長度之情況下)改良裝置之崩潰電壓特性。因此，可防止電流路徑增加(其可係由於漂移區D之長度之一增加所致)，藉此防止特定接通電阻特性之劣化。另外，可藉由將具有一不同導電性類型之一雜質層引入至對應於漂移區D之一雜質區(例如，第二導電性類型深井103)而改良裝置之崩潰電壓特性。因此，可藉由控制雜質層之引入而減少程序步驟之數目，且可防止由可具有不同導電性類型之深井103與雜質層之間的一電位障壁導致之特定接通電阻特性劣化。
當將一偏壓施加至閘極G時，由一反轉層導致之一通道形成於與閘極G重疊之第一導電性類型第一井104之表面上，且一累積層形成於與閘極G以及該複數個裝置隔離膜112及113之表面重疊之第二導電性類型深井103之表面上。本文中，該反轉層及該累積層充當第二導電性類型源極區109與第二導電性類型汲極區111之間的電流路徑。
在如圖1中所展示之先前技術中，藉由N型汲極區15與N型源極區17之間的累積所致之電流路徑形成為沿著場氧化物膜之底部之一平面結構。然而，在本發明中，複數個裝置隔離膜112及113展現由累積層 導致之加寬電流路徑之效應。特定而言，由於該複數個裝置隔離膜112及113之間的第二導電性類型深井103之部分與閘極絕緣膜106接觸，因此具有高於形成於該複數個裝置隔離膜112及113之表面上但在閘極G下方之該累積層之一部分之導電性之一導電性的該累積層之一部分形成於該複數個裝置隔離膜112及113之間以使得由該累積層導致之該電流路徑加寬。因此，第二導電性汲極區111與第二導電性類型源極區109之間的電流轉移得以改良同時裝置之特定接通電阻減小。
因此，根據本發明，該複數個裝置隔離膜112及113形成於閘極G下方第二導電性類型深井103中第二導電性類型汲極區111與第二導電性類型源極區109之間，且因此可在不必使用不可避免地涉及特定接通電阻之一增加之先前技術方法之情況下改良裝置之崩潰電壓特性。同時，電流路徑可藉由該複數個裝置隔離膜112及113加寬，藉此改良裝置之特定接通電阻特性。
圖3係展示根據本發明之一第二實施例之一橫向雙擴散MOS電晶體之一剖面圖。圖3圖解說明其中兩個N通道橫向雙擴散MOS電晶體相對於一塊體拾取區對稱地安置於一基板上之一結構。
如圖3中所展示，根據本發明之一第二例示性實施例之一橫向雙擴散MOS電晶體包含：一埋入式雜質層202，其形成於一第一導電性類型基板201上；一第一導電性類型第一井204，其形成於第一導電性類型基板201中；一對第二導電性類型源極區209及一第一導電性類型塊體拾取區210，其形成於第一導電性類型第一井204中；一第二導電性類型第二井205，其形成於第一導電性類型基板201中；一第二導電性類型汲極區211，其形成於第二導電性類型第二井205中；一閘極G，其形成於第一導電性類型基板201上；以及複數個裝置隔離膜212及213，其在閘極G下方且在第二導電性類型第二井205中。本文中，其中第一導電性類型第一井204與閘極G重疊之一區充當一通道區C， 且介於自閘極G下方之第一導電性類型第一井204之側壁至第二導電性類型汲極區211之範圍內之一區稱為一漂移區D。
基板201可包含單晶矽。因此，基板201可係由以下各項組成之一SOI(絕緣體上矽)基板：一塊體矽基板或支撐基板；一埋入式絕緣層；及一磊晶層(例如，磊晶矽層)，所有此等以彼次序順序沈積。
埋入式雜質層202位於第一導電性類型基板201上且用以防止一空乏區沿相對於基板201之長度之一向上對角方向自第一導電性類型第一井204及第二導電性類型第二井205過度延伸，藉此改良裝置之崩潰電壓特性。
第一導電性類型第一井204及第二導電性類型第二井205可沿相對於基板201之長度之水平方向彼此相距一預定距離而安置。另一選擇係，第一導電性類型第一井204及第二導電性類型第二井205亦可經安置使得彼此面對之第一導電性類型第一井204之側壁及第二導電性類型第二井205之側壁彼此毗鄰。當第一導電性類型第一井204及第二導電性類型第二井205沿相對於基板201之長度之水平方向彼此相距一預定距離而形成時，可改良裝置之崩潰電壓特性。當第一導電性類型第一井204及第二導電性類型第二井205彼此毗鄰地形成時，可改良裝置之特定接通電阻特性。
形成於基板201上之閘極G可係一閘極絕緣膜206及一閘極電極207之一堆疊。閘極絕緣膜206可係選自由以下各項組成之群組中之任一者：一氧化物膜；一氮化物膜；一氮氧化物膜；及其堆疊。閘極絕緣膜206之厚度可藉由一操作電壓控制。閘極電極207可包含諸如一矽膜或一矽-鍺膜之一半導體膜及/或諸如一金屬膜、一金屬氧化物膜、一金屬氮化物膜或一金屬矽化物膜之一金屬膜。另外，一間隔物208形成於閘極G之側壁上。間隔物208包含一絕緣膜。
該對第二導電性類型源極區209形成於第一導電性類型第一井 204中以便與閘極G之一側對準，且第一導電性類型塊體拾取區210形成於第一導電性類型第一井204中之第二導電性類型源極區209之間。每一第二導電性類型源極區209可具有一輕摻雜汲極(LDD)結構，且第一導電性類型塊體拾取區210可具有高於第一導電性類型第一井204之一雜質摻雜濃度。
第二導電性類型汲極區211形成於距閘極G之另一側之一距離處，且第二導電性類型汲極區211形成於第二導電性類型第二井205中。第二導電性類型汲極區211之雜質摻雜濃度可高於第二導電性類型第二井205之雜質摻雜濃度。
該複數個裝置隔離膜212及213彼此相距一定距離地且在閘極G下方形成於第二導電性類型第二井205中。裝置隔離膜212及213中之每一者可包含藉由一STI(淺溝渠隔離)程序形成之一結構。藉由STI程序形成之該結構具有一優點：與藉由根據先前技術之一LOCOS(矽局部氧化)形成之一場氧化物膜相比，可容易控制深度、線寬及間距。因此，當使用STI程序時，與藉由LOCOS程序形成之一場氧化物膜相比，該複數個裝置隔離膜212及213可更有效地形成於一受限空間中。
裝置隔離膜212(另一選擇係，稱為一第一裝置隔離膜212)及裝置隔離膜213(另一選擇係，稱為一第二裝置隔離膜213)可沿相對於基板201之長度之水平方向彼此相距預定間隔而安置。在該複數個裝置隔離膜212及213當中，最接近汲極區211安置之第一裝置隔離膜212與第二導電性類型汲極區211接觸地形成。因此，與第二導電性類型汲極區211接觸地形成之第一裝置隔離膜212可與閘極G之一部分重疊。本文中，與第二導電性類型汲極區211接觸地形成之第一裝置隔離膜212較佳地經形成以在該複數個裝置隔離膜212及213當中具有較大線寬及深度。此改良裝置之崩潰電壓特性同時分散一電場，此乃因形成於第一裝置隔離膜212與第二裝置隔離膜213之間的第二導電性類型深井 205上方之閘極絕緣膜206之部分可抵抗設定崩潰電壓。
複數個裝置隔離膜212及213可具有相同線寬或其線寬根據自第二導電性類型汲極區211朝向第二導電性類型源極區209之方向逐漸減小。特定而言，第一裝置隔離膜212及第二裝置隔離膜213分別具有一第一線寬CD1及一第二線寬CD2，其中該第一線寬CD1與該第二線寬CD2可相同或該第二線寬CD2可短於該第一線寬CD1。
複數個裝置隔離膜212及213可具有相對於基板201之表面之大於第二導電性類型源極區209且大於第二導電性類型汲極區211之一深度。該複數個裝置隔離膜212及213可具有小於第一導電性類型第一井204且小於第二導電性類型第二井205之一深度。此外，該複數個裝置隔離膜212及213可具有相同深度或其深度可根據自第二導電性類型汲極區211朝向第二導電性類型源極區209之方向逐漸減小。特定而言，第一裝置隔離膜212及第二裝置隔離膜213分別具有一第一深度D1及一第二深度D2，其中該第一深度D1與該第二深度D2之深度可相同，或該第二深度D2之深度可短於該第一深度D1。
根據本發明之上文所闡述之第二例示性實施例，該複數個裝置隔離膜212及213形成於閘極G下方在第二導電性類型第二井205中，且因此可同時改良裝置之崩潰電壓特性及特定接通電阻特性。
圖4A至圖4E係展示一種用於製作根據本發明之一項實施例之一橫向雙擴散MOS電晶體之方法之剖面圖。下文中，將闡述一種用於製作具有圖2中所展示之結構之橫向雙擴散MOS電晶體之方法之一項實施例。
如圖4A中所展示，製備一基板31。基板31可包含單晶矽。因此，基板31可係一塊體矽基板或一SOI(絕緣體上矽)基板。基板31可係一未經摻雜基板或摻雜有一第一導電性類型雜質之一基板。
然後，在基板31上順序形成一第二導電性類型埋入式雜質層32 及一第二雜質類型深井33。其可以使得埋入式雜質層32位於深井33下方之一方式藉由一離子注入程序形成。埋入式雜質層32可經形成以具有高於第二雜質類型深井33之雜質濃度之一雜質濃度以便改良裝置之崩潰電壓特性。
如圖4B中所展示，一第一導電性類型第一井34形成於第二雜質類型深井33中。該第一導電性類型第一井34可藉由一系列程序形成：形成一遮罩圖案(未展示)以用於打開對應於橫向雙擴散MOS電晶體之源極區、塊體拾取區及通道區之區；及然後離子注入一第一導電性類型雜質；及移除該遮罩圖案。
然後，在第二雜質類型深井33中形成一第二導電性類型第二井35。該第二導電性類型第二深井35可藉由一系列程序形成：在基板31上形成一遮罩圖案(未展示)以用於打開對應於橫向雙擴散MOS電晶體之汲極區之一區；及然後離子注入一第二導電性類型雜質；及移除該遮罩圖案。
如圖4C中所展示，複數個裝置隔離膜36及37形成於基板31上方且沿相對於基板31之長度之水平方向彼此以預定距離而間隔開。該複數個裝置隔離膜36及37可經形成以具有小於第一導電性類型第一井34之深度且小於第二導電性類型第二井35之深度之一深度。該複數個裝置隔離膜36及37可藉由一STI(淺溝渠隔離)程序形成。當使用STI程序時，與藉由根據先前技術之一LOCOS(矽局部氧化)程序形成之一場氧化物膜相比，可容易控制該等裝置隔離膜之深度、線寬及間距。
複數個裝置隔離膜36及37可形成於對應於橫向雙擴散MOS電晶體之漂移區之一區域中。複數個裝置隔離膜36及37可經形成以使得裝置隔離膜36及37可具有相同線寬或其線寬可根據自第二導電性類型第二井35朝向第一導電性類型第一井34之方向逐漸減小。另外，該複數個裝置隔離膜36及37可經形成以使得裝置隔離膜36及37可具有相同深 度或其深度可根據自第二導電性類型第二井35朝向第一導電性類型第一井34之方向逐漸減小。
如圖4D中所展示，一閘極絕緣膜38及一閘極導電膜順序形成於基板31之整個表面上，且然後經圖案化以形成由一閘極絕緣膜38及一閘極電極39之一堆疊組成之一閘極G。
閘極G可經形成以使得閘極G之一端與第一導電性類型第一井34之一部分重疊且其另一端以一預定距離與第二導電性類型第二井35而間隔開或與第二導電性類型第二井35之一部分重疊。另外，複數個裝置隔離膜36及37經形成以位於閘極G下方。
然後，在閘極G之兩個側壁上形成一間隔物40。
如圖4E中所展示，一第一導電性類型塊體拾取區41及複數個第二導電性類型源極區42形成於第一導電性類型第一井34中，且一第二導電性類型汲極區43形成於第二導電性類型第二井35中。第一導電性類型塊體拾取區41、該複數個第二導電性類型源極區42及第二導電性類型汲極區43可藉由一離子注入程序形成以使得其底部高於裝置隔離膜36及37之底部。
然後，以類似於一已知CMOS程序之一方式形成層間絕緣膜、金屬佈線及諸如此類，藉此製作一半導體裝置。
在本發明之上述實施例中，已藉由實例方式闡述包括兩個裝置隔離膜之結構。然而，若兩個或兩個以上裝置隔離膜可設計於且體現於一經判定空間內，則其亦係可能的
另外，在本發明之上述實施例中，已藉由實例方式闡述將本發明之技術特徵應用於一橫向雙擴散MOS電晶體。然而，本發明之技術領域可應用於所有類型之高電壓半導體裝置，包含高電壓MOS電晶體，諸如橫向雙擴散MOS電晶體或EDMOS(經延伸汲極MOS)電晶體。
如上文所闡述，根據本發明之實施例，可藉由在位於閘極下方之源極區與汲極區之間形成複數個裝置隔離膜而同時改良半導體裝置之崩潰電壓及特定接通電阻特性。
儘管已關於特定實施例闡述本發明，但熟習此項技術者將明瞭，可在不背離如以下申請專利範圍中所界定之本發明之精神及範疇之情況下做出各種改變及修改。
101‧‧‧基板
102‧‧‧第二導電性類型埋入式雜質層
103‧‧‧第二導電性類型深井/深井
104‧‧‧第一導電性類型第一井/第一導電性類型井/第一井
105‧‧‧第二導電性類型第二井
106‧‧‧閘極絕緣膜
107‧‧‧閘極電極
108‧‧‧間隔物
109‧‧‧第二導電性類型源極區
110‧‧‧第一導電性類型塊體拾取區
111‧‧‧第二導電性類型汲極區
112‧‧‧裝置隔離膜/第一裝置隔離膜
113‧‧‧裝置隔離膜/第二裝置隔離膜
C‧‧‧通道區
CD1‧‧‧第一線寬
CD2‧‧‧第二線寬
D‧‧‧漂移區
D1‧‧‧第一深度
D2‧‧‧第二深度
G‧‧‧閘極

Claims (19)

  1. 一種半導體裝置，其包括：一閘極，其形成於一基板上方；一源極區，其形成於該閘極之一側處；一汲極區，其形成於該閘極之另一側處；及複數個裝置隔離膜，其形成於該源極區與該汲極區之間在該閘極下方。
  2. 如請求項1之半導體裝置，其中該複數個裝置隔離膜具有相同線寬或其線寬根據自該汲極區朝向該源極區之方向逐漸減小。
  3. 如請求項1之半導體裝置，其中該複數個裝置隔離膜具有相同深度或其深度根據自該汲極區朝向該源極區之該方向逐漸減小。
  4. 如請求項1之半導體裝置，其中，在該複數個裝置隔離膜當中，位於最接近於該汲極區處之一裝置隔離膜與該汲極區接觸。
  5. 如請求項4之半導體裝置，其中在該複數個裝置隔離膜當中，位於最接近於該汲極區處之該裝置隔離膜具有最大線寬及深度。
  6. 如請求項1之半導體裝置，其中該複數個裝置隔離膜包括藉由一淺溝渠隔離(STI)程序形成之一結構。
  7. 一種半導體裝置，其包括：一第二導電性類型深井，其形成於一基板上方；一第一導電性類型深井，其形成於該第二導電性類型深井中；一閘極，其形成於該基板上方以便與該第一導電性類型井部分地重疊；一第二導電性類型源極區，其形成於該第一導電性類型井中在該閘極之一側處； 一第二導電性類型汲極區，其位於該第二導電性類型深井中在該閘極之另一側處；及複數個裝置隔離膜，其形成於該第二導電性類型深井中在該閘極下方。
  8. 如請求項7之半導體裝置，其中該複數個裝置隔離膜具有相同線寬或其線寬根據自該汲極區朝向該源極區之方向逐漸減小。
  9. 如請求項7之半導體裝置，其中該複數個裝置隔離膜具有相同深度或其深度根據自該汲極區朝向該源極區之該方向逐漸減小。
  10. 如請求項7之半導體裝置，其中，在該複數個裝置隔離膜當中，位於最接近於該汲極區處之一裝置隔離膜與該汲極區接觸。
  11. 如請求項10之半導體裝置，其中在該複數個裝置隔離膜當中，位於最接近於該汲極區處之該裝置隔離膜具有最大線寬及深度。
  12. 如請求項7之半導體裝置，其中該複數個裝置隔離膜包括藉由一淺溝渠隔離(STI)程序形成之一結構。
  13. 一種半導體裝置，其包括：一第一導電性類型基板；一第一導電性類型第一井及一第二導電性類型第二井，其形成於該第一導電性類型基板上方；一閘極，其形成於該第一導電性類型基板上方以便與該第一導電性類型第一井及該第二導電性類型第二井重疊；一第二導電性類型源極區，其形成於該第一導電性類型第一井中在該閘極之一側處；一第二導電性類型汲極區，其形成於該第二導電性類型第二井中在該閘極之另一側處；及複數個裝置隔離膜，其形成於該第二導電性類型第二井中在 該閘極下方。
  14. 如請求項13之半導體裝置，其中在該閘極下方彼此面對之該第一導電性類型第一井與該第二導電性類型第二井彼此以一預定距離而間隔開或彼此接觸。
  15. 如請求項13之半導體裝置，其中該複數個裝置隔離膜具有相同線寬或其線寬根據自該汲極區朝向該源極區之方向逐漸減小。
  16. 如請求項13之半導體裝置，其中該複數個裝置隔離膜具有相同深度或其深度根據自該汲極區朝向該源極區之該方向逐漸減小。
  17. 如請求項13之半導體裝置，其中，在該複數個裝置隔離膜當中，位於最接近於該汲極區處之一裝置隔離膜與該汲極區接觸。
  18. 如請求項17之半導體裝置，其中在該複數個裝置隔離膜當中，位於最接近於該汲極區處之該裝置隔離膜具有最大線寬及深度。
  19. 如請求項13之半導體裝置，其中該複數個裝置隔離膜包括藉由一淺溝渠隔離(STI)程序形成之一結構。
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