[go: up one dir, main page]

TWI699888B - 高壓半導體裝置 - Google Patents

高壓半導體裝置 Download PDF

Info

Publication number
TWI699888B
TWI699888B TW107139477A TW107139477A TWI699888B TW I699888 B TWI699888 B TW I699888B TW 107139477 A TW107139477 A TW 107139477A TW 107139477 A TW107139477 A TW 107139477A TW I699888 B TWI699888 B TW I699888B
Authority
TW
Taiwan
Prior art keywords
region
well region
well
conductivity type
buried layer
Prior art date
Application number
TW107139477A
Other languages
English (en)
Other versions
TW202018941A (zh
Inventor
維克 韋
陳柏安
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW107139477A priority Critical patent/TWI699888B/zh
Priority to CN201811619517.3A priority patent/CN111162126B/zh
Priority to US16/527,452 priority patent/US11217691B2/en
Publication of TW202018941A publication Critical patent/TW202018941A/zh
Application granted granted Critical
Publication of TWI699888B publication Critical patent/TWI699888B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/114—PN junction isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/158—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

高壓半導體裝置包含半導體基底具有第一導電型，第一井區設置於半導體基底上，第一井區具有第一導電型，第二井區和第三井區與第一井區相鄰，且具有與第一導電型相反的第二導電型，具有第二導電型的第一源極區和第一汲極區分別設置於第一井區和第二井區中，第一閘極結構設置於第一井區和第二井區上，具有第二導電型的第二源極區和第二汲極區分別設置於第一井區和第三井區中，第二閘極結構設置於第一井區和第三井區上，以及埋置層設置於半導體基底中且具有第一導電型，埋置層與第一井區、第二井區和第三井區重疊且位於第一源極區下方。

Description

高壓半導體裝置
本發明係有關於半導體裝置，特別為有關於高壓半導體裝置。
高壓半導體裝置技術適用於高電壓與高功率的積體電路領域。傳統高壓半導體裝置，例如垂直式擴散金屬氧化物半導體(vertically diffused metal oxide semiconductor,VDMOS)電晶體及水平擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor,LDMOS)電晶體，主要用於12V以上的元件應用領域。高壓裝置技術的優點在於符合成本效益，且易相容於其它製程，已廣泛應用於顯示器驅動IC元件、電源供應器、電力管理、通訊、車用電子或工業控制等領域中。
雖然現存的高壓半導體裝置已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於高壓半導體裝置和製造技術仍有一些問題需要克服。
根據一些實施例，提供高壓半導體裝置。高壓半導體裝置包含半導體基底，具有第一導電型；第一井區，設置於半導體基底上，其中第一井區具有第一導電型；第二井區，與第一井區相鄰，其中第二井區具有與第一導電型相反的第二導電型；第一源極區和第一汲極區，分別設置於第一井區和第二 井區中，其中第一源極區和第一汲極區具有第二導電型，且對第一汲極區施加一第一電壓；第一閘極結構，設置於第一井區和第二井區上；第三井區，設置於半導體基底上，且與第一井區相鄰，其中第三井區具有第二導電型；第二源極區和第二汲極區，分別設置於第一井區和第三井區中，其中第二源極區和第二汲極區具有第二導電型，且對第二汲極區施加一第二電壓，第二電壓不同於第一電壓；第二閘極結構，設置於第一井區和第三井區上；以及埋置層，設置於半導體基底中且具有第一導電型，其中埋置層與第一井區、第二井區和第三井區重疊，且埋置層位於第一源極區下方。
根據一些實施例，提供高壓半導體裝置。高壓半導體裝置包含半導體基底，具有第一導電型；第一井區，設置於半導體基底上，其中第一井區具有第一導電型；第二井區和第三井區，設置於半導體基底上，且位於第一井區的兩側，其中第二井區和第三井區具有與第一導電型相反的第二導電型；第一源極區和第一汲極區，分別設置於第一井區和第二井區中，其中第一源極區和第一汲極區具有第二導電型；第二源極區和第二汲極區，分別設置於第一井區和第三井區中，其中第二源極區和第二汲極區具有第二導電型；第一閘極結構，設置於第一井區和第二井區上；第二閘極結構，設置於第一井區和第三井區上；以及埋置層，設置於半導體基底中，且與第一源極區和第二源極區垂直重疊，其中埋置層具有第一導電型。
100、200、300‧‧‧高壓半導體裝置
101‧‧‧半導體基底
102‧‧‧第一井區
103‧‧‧第二井區
104‧‧‧第一源極區
105‧‧‧第一汲極區
106‧‧‧第一閘極結構
107、207、307‧‧‧埋置層
108‧‧‧第三井區
109‧‧‧第二源極區
110‧‧‧第二汲極區
111‧‧‧第二閘極結構
112‧‧‧第一隔離結構
113‧‧‧第二隔離結構
114‧‧‧第一漂移區
115‧‧‧第二漂移區
116‧‧‧重摻雜區
117‧‧‧基體區
118‧‧‧第四井區
121‧‧‧磊晶層
w1、w2、w3、wA、wB、wA’、wB’‧‧‧寬度
第1圖顯示依據本發明的一些實施例之高壓半導體裝置的剖面示意圖。
第2圖顯示依據本發明的一些實施例之高壓半導體裝置的上視圖。
第3圖顯示依據本發明的一些實施例之高壓半導體裝置的剖面示意圖。
第4圖顯示依據本發明的一些實施例之高壓半導體裝置的剖面示意圖。
第5-6圖顯示依據本發明的一些實施例之高壓半導體裝置的摻雜輪廓示意圖。
以下揭露提供了很多不同的實施例或範例，用於實施所提供的高壓半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。
以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。
請參照第1圖，其顯示出依據本發明的一些實施例之高壓半導體裝置100的剖面示意圖。高壓半導體裝置100包含半導體基底101。半導體基底101可由矽或其他半導體材料製成，或者，半導體基底101可包含其他元素半導體材料，例如鍺(Ge)。在一些實施例中，半導體基底101由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。在一些實施例中，半導體基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。
此外，半導體基底101可包含絕緣層上覆矽(silicon-on-insulator，SOI)基底。在一些實施例中，半導體基底101可為輕摻雜之P型或N型基底。在本實施例中，半導體基底101為P型，其內部具有P型摻質(例如硼(B))，且後續形成的高壓半導體裝置100可包含N型的水平擴散金屬氧化物半導體(LDMOS)電晶體。
在一些實施例中，高壓半導體裝置100包含磊晶層121。磊晶層121設置於半導體基底101上。在本實施例中，磊晶層121為P型。在一些實施例中，磊晶層121可藉由金屬有機物化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)、電漿輔助化學氣相沉積法(plasma-enhanced CVD，PECVD)、分子束磊晶法(molecular beam epitaxy，MBE)、氫化物氣相磊晶法(hydride vapour phase epitaxy，HVPE)、液相磊晶法(liquid phase epitaxy，LPE)、氯化物氣相磊晶法(chloride-vapor phase epitaxy，Cl-VPE)、其他相似的製程方法或前述之組合以形成。在一些其他實施例中，高壓半導體裝置 100可不包含磊晶層121，後續形成於磊晶層121內的井區和摻雜區可直接形成於半導體基底101內(即靠近半導體基底101之頂面的位置)。
如第1圖所示，在一些實施例中，高壓半導體裝置100包含第一井區102。第一井區102設置於半導體基底101上。在本實施例中，第一井區102為P型。第一井區102具有水平寬度w1。在一些實施例中，水平寬度w1在約4μm至約6μm的範圍內。在一些實施例中，第一井區102的摻雜濃度在約1x1015atoms/cm3至約5x1017atoms/cm3的範圍內。在一些實施例中，第一井區102透過離子佈植製程和熱驅入(drive in)製程形成。在一些其他實施例中，在高壓半導體裝置100包含磊晶層121的情況下，高壓半導體裝置100可不包含第一井區102，磊晶層121可具有與第一井區102類似的功用並佔據第一井區102的位置。
在一些實施例中，高壓半導體裝置100包含第二井區103。第二井區103設置於半導體基底101上，且與第一井區102相鄰。在本實施例中，第二井區103為N型。在一些實施例中，第二井區103的摻雜濃度在約1x1015atoms/cm3至約5x1017atoms/cm3的範圍內。在一些實施例中，第二井區103透過離子佈植製程和熱驅入製程形成。
如第1圖所示，高壓半導體裝置100包含第一源極區104和第一汲極區105。第一源極區104和第一汲極區105分別設置於第一井區102和第二井區103中。在本實施例中，第一源極區104和第一汲極區105為N型。在一些實施例中，第一源極區104和第一汲極區105的摻雜濃度高於第一井區102和第二井區 103的摻雜濃度。在一些實施例中，第一源極區104和第一汲極區105的摻雜濃度在約1x1019atoms/cm3至約5x1020atoms/cm3的範圍內。在一些實施例中，第一源極區104和第一汲極區105透過離子佈植製程形成。
如第1圖所示，高壓半導體裝置100包含第一閘極結構106。第一閘極結構106設置於磊晶層121上，且第一閘極結構106設置於第一井區102和第二井區103上。在一些實施例中，第一閘極結構106包含閘極介電層(未顯示)以及設置於其上的閘極電極(未顯示)。在一些實施例中，可先依序毯覆性沉積介電材料層(用以形成閘極介電層)及位於其上之導電材料層(用以形成閘極電極)於半導體基底101上，再藉由微影製程與蝕刻製程將介電材料層及導電材料層分別圖案化以形成包含閘極介電層及閘極電極的第一閘極結構106。
在一些實施例中，上述介電材料層之材料(即閘極介電層之材料)可包含氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)的介電材料、前述之組合或其它合適之介電材料。一些實施例中，介電材料層可透過化學氣相沉積(chemical vapor deposition，CVD)或旋轉塗佈(spin coating)形成。上述導電材料層之材料(即閘極電極之材料)可為非晶矽、多晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、前述之組合或其他合適之導電材料。導電材料層可透過化學氣相沉積法(CVD)、濺鍍(sputtering)、電阻加熱蒸鍍法、電子束蒸鍍法、或其它合適的沉積方式形成。另外，第一閘極結構106可包含設置於第一閘極結構106之兩側側壁上的絕緣間隙物(未顯示)。
如第1圖所示，在一些實施例中，高壓半導體裝置100包含埋置(buried)層107。埋置層107設置於半導體基底101中。在一些實施例中，埋置層107與第一井區102和第二井區103重疊。也就是說，在一些實施例中，埋置層107延伸進入磊晶層121中的第一井區102和第二井區103中。埋置層107具有水平寬度w2。在一些實施例中，埋置層107的水平寬度w2大於第一井區102的水平寬度w1。在一些實施例中，水平寬度w2在約7μm至約15μm的範圍內。在本實施例中，埋置層107為P型。在一些實施例中，埋置層107的摻雜濃度在約1x1016atoms/cm3至約1x1019atoms/cm3的範圍內。
在一些實施例中，可在形成第一井區102和第二井區103之後，透過離子佈植製程將P型摻質(例如硼(B))植入半導體基底101、第一井區102和第二井區103中來形成埋置層107。在一些其他實施例中，可在形成第一井區102和第二井區103之前，透過離子佈植製程將P型摻質(例如硼(B))植入半導體基底101中來形成埋置層107。
如第1圖所示，在一些實施例中，高壓半導體裝置100包含第三井區108。第三井區108設置於半導體基底101上，且與第一井區102相鄰。在本實施例中，第二井區103和第三井區108位於第一井區102的兩側。在本實施例中，第三井區108為N型。在一些實施例中，第三井區108的摻雜濃度在約1x1015atoms/cm3至約5x1017atoms/cm3的範圍內。在一些實施例中，第三井區108透過離子佈植製程和熱驅入製程形成。
在一些實施例中，高壓半導體裝置100包含第二源極 區109和第二汲極區110。第二源極區109和第二汲極區110分別設置於第一井區102和第三井區108中。在本實施例中，第二源極區109和第二汲極區110為N型。在一些實施例中，第二源極區109和第二汲極區110的摻雜濃度高於第一井區102和第三井區108的摻雜濃度。在一些實施例中，第二源極區109和第二汲極區110的摻雜濃度在約1x1019atoms/cm3至約5x1020atoms/cm3的範圍內。在一些實施例中，第二源極區109和第二汲極區110透過離子佈植製程形成。
如第1圖所示，高壓半導體裝置100包含第二閘極結構111。第二閘極結構111設置於磊晶層121上，且第二閘極結構111設置於第一井區102和第三井區108上。在一些實施例中，第二閘極結構111包含閘極介電層(未顯示)以及設置於其上的閘極電極(未顯示)。在一些實施例中，可先依序毯覆性沉積介電材料層(用以形成閘極介電層)及位於其上之導電材料層(用以形成閘極電極)於半導體基底101上，再藉由微影製程與蝕刻製程將介電材料層及導電材料層分別圖案化以形成包含閘極介電層及閘極電極的第二閘極結構111。
在一些實施例中，埋置層107與第一井區102、第二井區103和第三井區108重疊。也就是說，在一些實施例中，埋置層107延伸進入磊晶層121中的第一井區102、第二井區103和第三井區108中。在一些實施例中，埋置層107位於第一源極區104和第二源極區109的正下方。也就是說，埋置層107與第一源極區104和第二源極區109垂直重疊。
透過埋置層107的設置，可大幅加寬第二井區103的 摻雜輪廓與第三井區108的摻雜輪廓之間的距離，因此降低電荷從第二井區103打穿(punch)至第三井區108的情形，也可降低電荷從第三井區108打穿(punch)至第二井區103的情形，進而減少漏電流(leakage)。因此，具有埋置層107之高壓半導體裝置100可達到高崩潰電壓(breakdown voltage，bv)。也就是說，埋置層107改善高壓半導體裝置100的耐壓能力。在一些實施例中，透過埋置層107的設置，高壓半導體裝置100的崩潰電壓約為98V。再者，在一些實施例中，隨著埋置層107的水平寬度逐漸增加(例如從7μm增加至10μm)，高壓半導體裝置100的崩潰電壓也逐漸增加(例如從70V增加至98V)。
另一方面，在未設置埋置層107的情況下，第二井區103的摻雜輪廓較靠近第三井區108的摻雜輪廓，電荷較容易從第二井區103打穿至第三井區108，電荷也較容易從第三井區108打穿至第二井區103，因此較容易有漏電流，且崩潰電壓較低。在一些實施例中，在未設置埋置層107的情況下，半導體裝置的崩潰電壓約為4V。由此可見，透過設置埋置層107，半導體裝置的崩潰電壓可從約4V提升至約98V。後續將以圖式說明半導體裝置是否有設置埋置層所造成的區別。
再者，由於埋置層107埋置於半導體基底101中並遠離高壓半導體裝置100的頂表面，因此埋置層107可不影響表面電場，進而不影響高壓半導體裝置100的臨界電壓(threshold voltage,Vth)。
由於埋置層107的設置可降低電荷在井區之間打穿，因此在第一汲極區105和第二汲極區110施加不同的電壓 時，可避免裝置失效的情形發生。在一些實施例中，可在第一汲極區105施加電壓40V，並在第二汲極區110施加電壓80V。
再者，在第一汲極區105和第二汲極區110施加不同的電壓時，更進一步地，為了避免裝置失效，可同時於第一閘極結構106和第二閘極結構111施加不同的電壓，以在不同通道有不同的飽和電流，使得元件應用更具有彈性。
在一些實施例中，高壓半導體裝置100包含第一隔離結構112和第二隔離結構113。第一隔離結構112設置於第二井區103上，且第一閘極結構106的一部分延伸至第一隔離結構112上。第二隔離結構113設置於第三井區108上，且第二閘極結構111的一部分延伸至第二隔離結構113上。在一些實施例中，第一隔離結構112的一部分埋置於第二井區103中。在一些實施例中，第二隔離結構113的一部分埋置於第三井區108中。在一些實施例中，第一隔離結構112和第二隔離結構113由氧化矽製成，且為藉由熱氧化法所形成的矽局部氧化(local oxidation of silicon，LOCOS)隔離結構。
在一些實施例中，高壓半導體裝置100包含第一漂移(drift)區114和第二漂移區115。第一漂移區114圍繞第一汲極區105，且第一漂移區114的一部分與第一隔離結構112重疊。第二漂移區115圍繞第二汲極區110，且第二漂移區115的一部分與第二隔離結構113重疊。在本實施例中，第一漂移區114和第二漂移區115為N型。在一些實施例中，第一漂移區114和第二漂移區115的摻雜濃度在約5x1016atoms/cm3至約5x1018atoms/cm3的範圍內。在一些實施例中，第一漂移區114和第二 漂移區115透過離子佈植製程形成。
透過第一漂移區114和第二漂移區115分別圍繞第一汲極區105和第二汲極區110，可增加空乏區的大小，進而達到降低表面電場(reduced surface field，RESURF)的效果，並提升裝置的崩潰電壓。
在一些實施例中，高壓半導體裝置100包含重摻雜區116。重摻雜區116設置於第一井區102中，且位於第一源極區104與第二源極區109之間。在本實施例中，重摻雜區116為P型。在一些實施例中，重摻雜區116的摻雜濃度在約1x1019atoms/cm3至約5x1020atoms/cm3的範圍內。在一些實施例中，重摻雜區116透過離子佈植製程形成。
在一些實施例中，高壓半導體裝置100包含基體(body)區117。基體區117設置於第一井區102中，並圍繞第一源極區104、第二源極區109和重摻雜區116。在一些實施例中，第一閘極結構106覆蓋基體區117的一部分，第二閘極結構111覆蓋基體區117的另一部分。在本實施例中，基體區117為P型。在一些實施例中，基體區117的摻雜濃度在約5x1016atoms/cm3至約5x1018atoms/cm3的範圍內。在一些實施例中，基體區117透過離子佈植製程形成。
請參照第2圖，其顯示出依據本發明的一些實施例之高壓半導體裝置100的上視圖。第1圖係沿第2圖的線a-a’的剖面示意圖。如第2圖所示，在一些實施例中，埋置層107的一部分在第二井區103與第三井區108之間的第一井區102中，且埋置層107的一部分延伸進入第二井區103和第三井區108。在本實 施例中，埋置層107的邊界可超出第二井區103的邊界和第三井區108的邊界，但是埋置層107的邊界不超出第一井區102的邊界。也就是說，從上視圖來看，埋置層107具有突出部分延伸超出第二井區103和第三井區108。在一些實施例中，埋置層107的突出部分具有寬度w3。在一些實施例中，寬度w3大於約2μm。在一些其他實施例中，埋置層107的一部分在第二井區103與第三井區108之間的第一井區102中，且埋置層107的邊界不超出第一井區102的邊界、第二井區103的邊界和第三井區108的邊界。
從上視圖來看，透過埋置層107具有突出部分延伸超出第二井區103和第三井區108，可更進一步降低電荷從第二井區103打穿至第三井區108的情形，也可降低電荷從第三井區108打穿至第二井區103的情形，因此更進一步減少漏電流，並提升裝置的崩潰電壓。
如第2圖所示，在一些實施例中，高壓半導體裝置100更包含第四井區118。第一井區102在第二井區103與第四井區118之間，且第一井區102在第三井區108與第四井區118之間。也就是說，第一井區102將第二井區103、第三井區108和第四井區118彼此隔開。在本實施例中，第四井區118為N型。在一些實施例中，第四井區118的摻雜濃度在約1x1015atoms/cm3至約5x1017atoms/cm3的範圍內。在一些實施例中，第四井區118透過離子佈植製程和熱驅入製程形成。
可以理解的是，第四井區118上方也具有閘極結構、隔離結構、汲極區和漂移區，這些元件的製程和材料相同或相 似於第一閘極結構106、第一隔離結構112、第一汲極區105和第一漂移區114，在此便不重複敘述。
如第2圖所示，在一些實施例中，埋置層107的一部分在第二井區103與第四井區118之間的第一井區102中，且埋置層107的一部分延伸進入第二井區103和第四井區118。在一些實施例中，埋置層107的一部分在第三井區108與第四井區118之間的第一井區102中，且埋置層107的一部分延伸進入第三井區108和第四井區118。在一些實施例中，埋置層107的邊界可超出第二井區103的邊界和第四井區118的邊界，但是埋置層107的邊界不超出第一井區102的邊界。在一些實施例中，埋置層107的邊界可超出第三井區108的邊界和第四井區118的邊界，但是埋置層107的邊界不超出第一井區102的邊界。也就是說，從上視圖來看，埋置層107具有突出部分延伸超出第二井區103和第四井區118，且埋置層107具有突出部分延伸超出第三井區108和第四井區118。在本實施例中，從上視圖來看，埋置層107為T形。可以理解的是，第2圖中埋置層107從上視圖來看的形狀僅作為範例說明，並不限定於此，埋置層107從上視圖來看的形狀取決於設計需求。
請參照第3圖，其顯示出依據本發明的一些實施例之高壓半導體裝置200的剖面示意圖，其中相同於第1圖中的部件係使用相同的標號並省略其說明。
第3圖中的高壓半導體裝置200之結構類似於第1圖中的高壓半導體裝置100之結構，差異處在於高壓半導體裝置200的埋置層207包含複數個區段，且這些區段彼此隔開。在本 實施例中，埋置層207的複數個區段為矩形，經過後續熱處理製程後，這些複數個區段會連接在一起。如第3圖所示，將埋置層207的複數個區段連接在一起的部分的寬度小於這些區段的寬度，進一步地說，埋置層207連接在一起的部分形成波浪狀。可以理解的是，第3圖中埋置層207的複數個區段的形狀僅作為範例說明，並不限定於此，埋置層207的複數個區段的形狀取決於設計需求。
請參照第4圖，其顯示出依據本發明的一些實施例之高壓半導體裝置300的剖面示意圖，其中相同於第1圖中的部件係使用相同的標號並省略其說明。
第4圖中的高壓半導體裝置300之結構類似於第1圖中的高壓半導體裝置100之結構，差異處在於高壓半導體裝置300的埋置層307的厚度沿著第一井區102往第二井區103的方向減少，且埋置層307的厚度沿著第一井區102往第三井區108的方向減少。埋置層307具有水平寬度w2。在一些實施例中，水平寬度w2在約7μm至約15μm的範圍內。
請參照第5-6圖，其顯示依據本發明的一些實施例之高壓半導體裝置的摻雜輪廓示意圖。第5圖的高壓半導體裝置與第6圖的高壓半導體裝置之間的差異在於是否具有埋置層。如第5圖所示，在一些實施例中，高壓半導體裝置不具有埋置層，第二井區103與第三井區108之間具有上部距離wA和下部距離wB，其中下部距離wB為第二井區103與第三井區108之間的最短直線距離。如第6圖所示，在本實施例中，高壓半導體裝置具有埋置層，第二井區103與第三井區108之間具有上部距離 wA’和下部距離wB’，其中上部距離wA’和下部距離wB’距離半導體裝置之頂表面的深度分別與上部距離wA和下部距離wB距離半導體裝置之頂表面的深度相同。如第5-6圖所示，上部距離wA’大於上部距離wA，且下部距離wB’大於下部距離wB。也就是說，透過埋置層的設置，可加寬第二井區103與第三井區108之間的距離，且擴大在第二井區103與第三井區108之間的第一井區102(或磊晶層121)的摻雜輪廓。
根據本發明的一些實施例，高壓半導體裝置透過埋置層的設置，可大幅加寬相鄰井區的摻雜輪廓之間的距離，因此降低電荷在井區之間打穿，進而減少漏電流。因此，具有埋置層之高壓半導體裝置可達到高崩潰電壓，也就是說，埋置層改善高壓半導體裝置的耐壓能力。再者，由於埋置層的設置可降低電荷在井區之間打穿，因此在相鄰兩汲極區施加不同的電壓時，可減少裝置失效的情形發生。再者，由於埋置層埋置於半導體基底中並遠離高壓半導體裝置的頂表面，因此埋置層不影響表面電場，進而不影響高壓半導體裝置的臨界電壓。
此外，根據本發明的一些實施例，從上視圖來看高壓半導體裝置，透過埋置層具有突出部分延伸超出相鄰的兩個井區，可更進一步降低電荷在井區之間打穿，因此更進一步減少漏電流，並提升裝置的崩潰電壓，使裝置具有較高的品質因素(figure of merit，FOM)。
以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施 例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100‧‧‧高壓半導體裝置
101‧‧‧半導體基底
102‧‧‧第一井區
103‧‧‧第二井區
104‧‧‧第一源極區
105‧‧‧第一汲極區
106‧‧‧第一閘極結構
107‧‧‧埋置層
108‧‧‧第三井區
109‧‧‧第二源極區
110‧‧‧第二汲極區
111‧‧‧第二閘極結構
112‧‧‧第一隔離結構
113‧‧‧第二隔離結構
114‧‧‧第一漂移區
115‧‧‧第二漂移區
116‧‧‧重摻雜區
117‧‧‧基體區
121‧‧‧磊晶層
w1、w2‧‧‧寬度

Claims (12)

  1. 一種高壓半導體裝置，包括：一半導體基底，具有一第一導電型；一第一井區，設置於該半導體基底上，其中該第一井區具有該第一導電型；一第二井區，與該第一井區相鄰，其中該第二井區具有與該第一導電型相反的一第二導電型；一第一源極區和一第一汲極區，分別設置於該第一井區和該第二井區中，其中該第一源極區和該第一汲極區具有該第二導電型，且對該第一汲極區施加一第一電壓；一第一閘極結構，設置於該第一井區和該第二井區上；一第三井區，設置於該半導體基底上，且與該第一井區相鄰，其中該第三井區具有該第二導電型；一第二源極區和一第二汲極區，分別設置於該第一井區和該第三井區中，其中該第二源極區和該第二汲極區具有該第二導電型，且對該第二汲極區施加一第二操作電壓，該第二操作電壓不同於該第一電壓；一第二閘極結構，設置於該第一井區和該第三井區上；以及一埋置層，設置於該半導體基底中且具有該第一導電型，其中該埋置層與該第一井區、該第二井區和該第三井區重疊，且該埋置層位於該第一源極區下方。
  2. 如申請專利範圍第1項所述之高壓半導體裝置，更包括：一第一隔離結構，設置於該第二井區上，其中該第一閘極 結構延伸至該第一隔離結構上；一第二隔離結構，設置於該第三井區上，其中該第二閘極結構延伸至該第二隔離結構上；以及一第一漂移區，圍繞該第一汲極區且具有該第二導電型。
  3. 如申請專利範圍第1項所述之高壓半導體裝置，更包括：一第二漂移區，圍繞該第二汲極區且具有該第二導電型。
  4. 如申請專利範圍第1項所述之高壓半導體裝置，更包括：一重摻雜區，與該第一源極區相鄰並具有該第一導電型；以及一基體區，圍繞該第一源極區和該重摻雜區，並具有該第一導電型。
  5. 如申請專利範圍第1項所述之高壓半導體裝置，更包括：一重摻雜區，設置於該第一源極區與該第二源極區之間，並具有該第一導電型；以及一基體區，圍繞該第一源極區、該第二源極區和該重摻雜區，並具有該第一導電型。
  6. 如申請專利範圍第1項所述之高壓半導體裝置，其中該埋置層包括複數個區段，該些區段彼此隔開。
  7. 如申請專利範圍第1項所述之高壓半導體裝置，其中該埋置層的厚度沿著該第一井區往該第二井區的一第一方向減少，且該埋置層的厚度沿著該第一井區往該第三井區的一第二方向減少。
  8. 一種高壓半導體裝置，包括：一半導體基底，具有一第一導電型； 一第一井區，設置於該半導體基底上，其中該第一井區具有該第一導電型；一第二井區和一第三井區，設置於該半導體基底上，且位於該第一井區的兩側，其中該第二井區和該第三井區具有與該第一導電型相反的一第二導電型；一第一源極區和一第一汲極區，分別設置於該第一井區和該第二井區中，其中該第一源極區和該第一汲極區具有該第二導電型；一第二源極區和一第二汲極區，分別設置於該第一井區和該第三井區中，其中該第二源極區和該第二汲極區具有該第二導電型；一第一閘極結構，設置於該第一井區和該第二井區上；一第二閘極結構，設置於該第一井區和該第三井區上；以及一埋置層，設置於該半導體基底中，且與該第一源極區和該第二源極區垂直重疊，其中該埋置層具有該第一導電型。
  9. 如申請專利範圍第8項所述之高壓半導體裝置，其中該埋置層的水平寬度大於該第一井區的水平寬度。
  10. 如申請專利範圍第8項所述之高壓半導體裝置，其中該埋置層與該第一井區、該第二井區和該第三井區重疊。
  11. 如申請專利範圍第10項所述之高壓半導體裝置，其中從上視圖來看，該埋置層具有一突出部分延伸超出該第二井區和該第三井區。
  12. 如申請專利範圍第8項所述之高壓半導體裝置，更包括： 一第一隔離結構，設置於該第二井區上，其中該第一閘極結構延伸至該第一隔離結構上；以及一第二隔離結構，設置於該第三井區上，其中該第二閘極結構延伸至該第二隔離結構上。
TW107139477A 2018-11-07 2018-11-07 高壓半導體裝置 TWI699888B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW107139477A TWI699888B (zh) 2018-11-07 2018-11-07 高壓半導體裝置
CN201811619517.3A CN111162126B (zh) 2018-11-07 2018-12-28 高压半导体装置
US16/527,452 US11217691B2 (en) 2018-11-07 2019-07-31 High-voltage semiconductor devices having buried layer overlapped with source and well regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107139477A TWI699888B (zh) 2018-11-07 2018-11-07 高壓半導體裝置

Publications (2)

Publication Number Publication Date
TW202018941A TW202018941A (zh) 2020-05-16
TWI699888B true TWI699888B (zh) 2020-07-21

Family

ID=70459080

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107139477A TWI699888B (zh) 2018-11-07 2018-11-07 高壓半導體裝置

Country Status (3)

Country Link
US (1) US11217691B2 (zh)
CN (1) CN111162126B (zh)
TW (1) TWI699888B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11817447B2 (en) * 2019-12-10 2023-11-14 Samsung Electronics Co., Ltd. Electrostatic discharge protection element and semiconductor devices including the same
TWI748729B (zh) * 2020-11-05 2021-12-01 新唐科技股份有限公司 半導體結構
CN113161422B (zh) * 2021-05-19 2022-11-04 电子科技大学 低辐射漏电的高压ldmos器件结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010026983A1 (en) * 1997-02-12 2001-10-04 Yamaha Corporation Multi-voltage level semiconductor device and its manufacture
US20110244642A1 (en) * 2008-10-17 2011-10-06 United Microelectronics Corp. Method of fabricating semiconductor device
US20170077293A1 (en) * 2015-09-11 2017-03-16 Macronix International Co., Ltd. Semiconductor device having gate structures and manufacturing method thereof
US20170263717A1 (en) * 2016-03-11 2017-09-14 Mediatek Inc. Semiconductor device capable of high-voltage operation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
JP2002237591A (ja) 2000-12-31 2002-08-23 Texas Instruments Inc Ｄｍｏｓトランジスタ・ソース構造とその製法
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US7589378B2 (en) * 2005-07-13 2009-09-15 Texas Instruments Lehigh Valley Incorporated Power LDMOS transistor
KR101128694B1 (ko) * 2009-11-17 2012-03-23 매그나칩 반도체 유한회사 반도체 장치
KR101710599B1 (ko) * 2011-01-12 2017-02-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8581338B2 (en) * 2011-05-12 2013-11-12 United Microelectronics Corp. Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
US9245996B2 (en) * 2014-01-02 2016-01-26 United Microelectronics Corp. Lateral double-diffused metal-oxide-semiconudctor transistor device and layout pattern for LDMOS transistor device
CN105720098B (zh) 2014-12-02 2019-01-29 中芯国际集成电路制造(上海)有限公司 Nldmos及其制作方法
CN104681621B (zh) * 2015-02-15 2017-10-24 上海华虹宏力半导体制造有限公司 一种源极抬高电压使用的高压ldmos及其制造方法
US9508845B1 (en) 2015-08-10 2016-11-29 Freescale Semiconductor, Inc. LDMOS device with high-potential-biased isolation ring
EP3407385B1 (en) * 2017-05-23 2024-03-13 NXP USA, Inc. Semiconductor device suitable for electrostatic discharge (esd) protection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010026983A1 (en) * 1997-02-12 2001-10-04 Yamaha Corporation Multi-voltage level semiconductor device and its manufacture
US20110244642A1 (en) * 2008-10-17 2011-10-06 United Microelectronics Corp. Method of fabricating semiconductor device
US20170077293A1 (en) * 2015-09-11 2017-03-16 Macronix International Co., Ltd. Semiconductor device having gate structures and manufacturing method thereof
US20170263717A1 (en) * 2016-03-11 2017-09-14 Mediatek Inc. Semiconductor device capable of high-voltage operation

Also Published As

Publication number Publication date
CN111162126B (zh) 2023-07-28
US20200144415A1 (en) 2020-05-07
CN111162126A (zh) 2020-05-15
US11217691B2 (en) 2022-01-04
TW202018941A (zh) 2020-05-16

Similar Documents

Publication Publication Date Title
US11152459B2 (en) Lateral MOSFET with buried drain extension layer
US8785279B2 (en) High voltage field balance metal oxide field effect transistor (FBM)
CN105264667B (zh) 碳化硅半导体装置及其制造方法
US9520492B2 (en) Semiconductor device having buried layer
CN106972050B (zh) 半导体装置中的局部自偏压隔离
EP3479410B1 (en) Short channel trench power mosfet
US11081580B2 (en) High-voltage semiconductor devices and methods for manufacturing the same
KR102068842B1 (ko) 반도체 전력소자
WO2017138215A1 (ja) 半導体装置
CN106887452A (zh) 在半导体装置中的自调式隔离偏置
US20100258867A1 (en) Semiconductor device
US9673320B2 (en) Transistor with improved avalanche breakdown behavior
US8482066B2 (en) Semiconductor device
TWI699888B (zh) 高壓半導體裝置
US20210043735A1 (en) Short channel trench power mosfet and method
TWI455318B (zh) 高壓半導體裝置及其製造方法
CN102800688B (zh) 半导体结构及其操作方法
WO2017175544A1 (ja) 半導体装置およびその製造方法
KR102908916B1 (ko) 원형 ldmos 소자 및 그 제조 방법
US10008594B2 (en) High voltage semiconductor device
CN108470772A (zh) 一种soi半导体器件及其形成方法
JP2025097132A (ja) 半導体装置
EP3261126B1 (en) High-voltage semiconductor device and method for manufacturing the same
CN116799069A (zh) Ldmos器件及形成方法