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CN104218084A - 半导体功率器件及其制造方法 - Google Patents

半导体功率器件及其制造方法 Download PDF

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CN104218084A
CN104218084A CN201410041435.0A CN201410041435A CN104218084A CN 104218084 A CN104218084 A CN 104218084A CN 201410041435 A CN201410041435 A CN 201410041435A CN 104218084 A CN104218084 A CN 104218084A
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金宁培
文振宇
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MagnaChip Semiconductor Ltd
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Abstract

提供了一种半导体功率器件及其制造方法。所述半导体功率器件包括：第一导电型半导体衬底；形成在半导体衬底上的外延层；形成在半导体衬底和外延层中的第二导电型阱；形成在阱中的漏极区；将栅极区与漏极区绝缘的氧化物层；形成在阱中的第一导电型埋层；围绕埋层的第二导电型漂移区；以及形成在埋层与氧化物层之间的第二导电型TOP区。

Description

半导体功率器件及其制造方法
相关申请的交叉引用 
本申请要求于2013年6月4日提交至韩国知识产权局的韩国专利申请第10-2013-0064269号的权益，出于全部目的将其全部内容通过引用并入本文。 
技术领域
以下描述涉及半导体功率器件及其制造方法，例如，涉及具有至少一个埋层的半导体功率器件及其未利用高能离子注入工艺的制造方法，该埋层是通过在高压横向DMOS(LDMOS)中添加一个或更多个外延层而形成的。 
背景技术
具有高开关频率和低功耗的MOSFET器件已被广泛用于功率转换和调节电路。存在被称为双扩散DMOS晶体管的多种类型功率MOSFET器件。例如，存在被称为垂直双扩散金属氧化物半导体(VDMOS)的垂直型DMOS晶体管。此外，存在被称为横向双扩散金属氧化物半导体(LDMOS)的横向型DMOS晶体管。 
与利用体硅衬底的制造工艺相比，当绝缘体上硅(SOI)衬底用于制造功率集成电路(功率IC)时，可以简化制造工艺。然而，对于大多数目的，这种制造工艺的实际应用中SOI衬底的成本过高。 
VDMOS晶体管具有大功率处理能力。然而，与LDMOS晶体管相比，VDMOS晶体管较难以以IC技术来实现。因而，LDMOS器件被广泛地用作用于控制、逻辑和功率的开关。LDMOS器件需要高击穿电压以承受高施加电压。同时，这些器件需要低导通电阻以使传导损耗最小化。 
在1980年代初已开发出降低表面电场(RESURF)结构，所述降低表面电场(RESURF)结构降低了在MOSFET的漏极区中的峰值电场以同时获得高击穿电压和低导通电阻。然而，在传统技术的RESURF处理 中，需要通常大于1MeV的高能离子注入工艺来形成P型埋层，以实现足以形成第一传导路径的深度。此外，在必须形成另外的P型埋层以进一步减少电阻的情况下，甚至必需更高的离子注入能量来形成另外的P型埋层。例如，可能必需涉及到大于2MeV的注入工艺，而这在许多器件制造设备中可能是不可行的。 
发明内容
在一个一般性的方面，提供了一种半导体功率器件，包括：第一导电型半导体衬底；形成在半导体衬底上的外延层；形成在半导体衬底和外延层中的第二导电型阱；形成在阱中的漏极区；将栅极区与漏极区绝缘的氧化物层；形成在阱中的第一导电型埋层；围绕埋层的第二导电型漂移区；以及形成在埋层与氧化物层之间的第二导电型TOP区。 
半导体功率器件的一般性的方面可以包括多个埋层和多个漂移区，多个漂移区各自围绕所述多个埋层中的埋层，并且所述多个埋层可以在氧化物层下方沿垂直方向彼此间隔开，并且所述多个漂移区可以彼此部分重叠。 
外延层可以为第一导电型外延层。漂移区可以完全包围埋层。TOP区可以形成在介于氧化物层与埋层之间的沟道中并沿着水平方向朝向栅极区延伸。 
氧化物层可以包括选自局部硅氧化(LOCOS)氧化物层、片状氧化物层(plate-shaped oxide layer)以及浅沟槽隔离(STI)层中的一种。 
半导体功率器件的一般性的方面还可以包括形成在外延层的没有形成阱的部分中的第一导电型本体区。 
漏极区可以形成为沟槽结构，并且漏极区可以接触漂移区的一端和埋层的一端。 
半导体功率器件的一般性的方面可以包括多个外延层，第一导电型外延层为该多个外延层中之一。 
在另一一般性的方面，提供了一种半导体功率器件，包括：第一导电型半导体衬底；形成在半导体衬底上的第二导电型外延层；形成在半导体衬底和外延层中的第二导电型阱；形成在阱中的漏极区；将栅极区与漏极区绝缘的氧化物层；形成在阱中的第一导电型第一埋层；形成在外延层的 没有形成阱的部分中的第一导电型第二埋层；围绕第一埋层的第二导电型第一漂移区；以及形成在埋层与氧化物层之间的第二导电型TOP区。 
半导体功率器件的一般性的方面可以包括多个第一埋层和多个第一漂移区，多个第一漂移区各自围绕所述多个第一埋层中的第一埋层。所述多个第一埋层可以在氧化物层下方沿垂直方向彼此间隔开，并且所述多个第一漂移区可以彼此部分重叠。 
第一漂移区可以完全包围第一埋层。TOP区可以形成在介于氧化物层与埋层之间的沟道中并且可以沿着水平方向朝向栅极区延伸。 
半导体功率器件的一般性的方面可以包括多个第二埋层，所述多个第二埋层在氧化物层下方沿垂直方向彼此间隔开。 
氧化物层可以包括选自局部硅氧化(LOCOS)氧化物层、片状氧化物层以及浅沟槽隔离(STI)层中的一种。 
半导体功率器件的一般性的方面还可以包括形成在外延层的没有形成阱的部分中的第一导电型本体区。 
漏极区可以形成为沟槽结构。漏极区可以接触第一漂移区的一端和第一埋层的一端。 
半导体功率器件的一般性的方面可以包括多个外延层，第二导电型外延层为该多个外延层中之一，并且该多个外延层可以包括掺杂有第一导电型杂质的外延层。 
在另一一般性的方面，提供了一种制造半导体功率器件的方法，所述方法包括：(A)在第一导电型半导体衬底中形成第二导电型阱；(B)在阱中形成第一导电型第一埋层；(C)形成围绕第一埋层的第二导电型第一漂移区；(D)在半导体衬底上生长外延层；(E)在阱中形成第一导电型漏极区；以及(F)在外延层的没有形成阱的一个区域中形成第一导电本体区。 
在该方法的一般性的方面，在(C)中，第一漂移区可以被形成为完全包围第一埋层，并且在(D)中，生长在半导体衬底上的外延层可以为第一导电型外延层。 
该方法的一般性的方面还可以包括在外延层中形成将栅极区与漏极区绝缘的氧化物层。 
该方法的一般性的方面还可以包括：在形成本体区之前，在外延层的 没有形成阱的一个区域中形成第一导电型接触区。 
该方法的一般性的方面还可以包括：在(E)之前，形成与第一埋层垂直地间隔开的第一导电型第二埋层；以及形成围绕第二埋层并且与第一漂移区部分重叠的第二导电型第二漂移区。 
在另一一般性的方面，提供了一种制造半导体功率器件的方法，所述方法包括：(A)在第一导电型半导体衬底中形成第二导电型阱；(B)在阱中形成第一导电型第一埋层；(C)形成围绕第一埋层的第二导电型第一漂移区；(D)在半导体衬底上生长第一导电型第一外延层；(E)在第一外延层的表面中形成与第一埋层垂直地间隔开的第一导电型第二埋层；(F)形成围绕第二埋层的第二导电型第二漂移区；(G)在第一外延层上生长第一导电型第二外延层；(H)在阱中形成第一导电型漏极区；以及(I)在第二外延层的没有形成有阱的一个区域中形成第一导电型本体区。 
在(C)中，第一漂移区可以完全包围第一埋层。在(F)中，第二漂移区可以完全包围第二埋层。第二漂移区可以与第一漂移区部分重叠。 
该方法的一般性的方面还可以包括在第二外延层中形成将栅极区与漏极区绝缘的氧化物层。 
该方法的一般性的方面还可以包括：在形成本体区之前，在第一和第二外延层的没有形成阱的区域中形成第一导电型接触区。 
该方法的一般性的方面还可以包括：在(H)之前，形成与第二埋层垂直地间隔开的第一导电型第三埋层；以及形成完全包围第三埋层并且与第二漂移区部分重叠的第二导电型第三漂移区。 
该方法的一般性的方面还可以包括在第二外延层上生长第一导电型第三外延层。 
在另一一般性的方面，提供了一种制造半导体功率器件的方法，包括：(A)在第一导电型半导体衬底中形成第二导电型阱；(B)在阱中形成第一导电型第一埋层；(C)形成围绕第一埋层的第二导电型第一漂移区；(D)在半导体衬底上生长第二导电型外延层；(E)在阱中形成第一导电型漏极区；以及(F)在外延层的没有形成阱的一个区域中形成第一导电型本体区。 
在(C)中，第一漂移区可以被形成为完全包围第一埋层。 
该方法的一般性的方面还可以包括：在(D)之前，在半导体衬底的 没有形成阱的一个区域中形成第一导电型第二埋层。 
在该方法的一般性的方面中，可以设置多个第一埋层和多个第二埋层，并且所述多个第一埋层和所述多个第二埋层可以被形成为在垂直方向上彼此间隔开。 
该方法的一般性的方面还可以包括在外延层中形成氧化物层，该氧化物层将栅极区与漏极区绝缘。 
该方法的一般性的方面还可以包括：在形成本体区之前，在外延层的没有形成阱的一个区域中形成第一导电接触区。 
其它特征和方面可以根据以下的详细描述、附图和所附权利要求书而明显。 
附图说明
图1为示出应用双RESURF结构以获得高击穿电压的LDMOS器件的实例的横截面图。 
图2为示出根据本公开内容的功率器件的实例的横截面图。 
图3为示出功率器件的另一实例的横截面图。 
图4A至图4D为示出制造根据本公开内容的又一实例的功率器件的方法的实例的视图。 
图5A至图5E为示出制造功率器件的方法的另一实例的视图。 
图6A至图6F为示出制造功率器件的方法的另一实例的视图。 
图7A至图7G为示出制造功率器件的方法的另一实例的视图。 
图8A至图8H为示出制造功率器件的方法的另一实例的视图。 
图9A至图9D为示出制造功率器件的方法的又一实例的视图。 
在整个附图和详细描述中，除非另有说明，否则相同的附图标记将被理解为指代相同的元件、特征和结构。为了清楚、图示和方便起见，这些元件的相对大小和描绘可能被放大。 
具体实施方式
提供下面的详细描述以帮助读者获得对本文所描述的方法、装置和/ 或系统的全面理解。因此，本领域技术人员将提出本文所描述的系统、装置和/或方法的各种变化、修改和等同物。另外，为了增加清晰和简洁，可能省略对已知功能和构造的描述。 
将理解，虽然在本文中关于器件的元件可以使用术语第一、第二、A、B等，但这样的元件不应该被解释为受限于这些术语。例如，在不脱离本发明的范围的情况下，第一元件可以被称为第二元件，并且第二元件可以被称为第一元件。本文中，术语“和/或”包括一个或更多个指示物的任何和所有组合。 
如本文所使用的，除非上下文明确地另外说明，否则无数量词修饰时，这些被修饰的对象也意在包括一个或多个。还将理解，术语“包括(comprises)”、“包含(comprisng)”、“含(includes)”和/或“具有(including)”在本文中使用时明确指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或增加。 
将要理解，除了在图中描述的方位之外，空间相关术语还意在包括器件在使用中或操作中的不同方位。例如，如果将图中的器件翻转，那么被描述为在其它元件或特征“下方”或“下面”的元件则将被定位为在其它元件或特征“上方”。因而，例如，术语“下方”可以包括上方和下方两种方位。器件可以以另外的方式进行定位(旋转90度或以其它方向来观察或参考)并且应该相应地解释文中使用的空间相关描述符。 
术语“第一导电”和“第二导电”表示彼此相反的导电类型，如N型和P型，并且本文描述和示出的实施方案包括其互补实施方案。在下文中，将说明和描述第一导电类型为P型并且第二导电类型为N型的实例。 
图1为示出应用RESULF结构以获得高击穿电压的LDMOS器件的实例的横截面图。图1所示的器件被称为三重RESURF LDMOS，这是因为在漏极扩展区中存在两个平行的漂移传导区：在P型埋层30上方的一个N型区；以及在P型埋层30下方的形成在深N型阱区12中的另一N型区。 
术语“三重”来自存在三个不同的电荷平衡区的事实(三个NP或PN区)：LOCOS氧化物层18与P型埋区30之间的第一电荷平衡区；P型埋层30与在P型埋层30下面的N型区(深N型阱)之间的第二电荷平衡区；以及深N型阱区12与P型衬底10之间的第三电荷平衡区。 
如图1所示，深N型阱12形成在P型衬底10的预定区域中。在深N型阱12之上形成绝缘层，包括薄栅氧化物层16和局部硅氧化(LOCOS)氧化物层18。在LOCOS氧化物层18和深N型阱区12的一部分之上形成栅极区14以形成积累区，并且在N阱外侧的部分之上形成栅极区14以在深N型阱区12的一侧中形成沟道区。 
在栅极区14的一侧中形成P型本体区20，并且在P型本体区20中包括源极接触区22。 
N+型区24形成通过LOCOS氧化物层18与栅极区14隔离的漏极端子，并且N+型区24形成在深N型阱12中且位于沟道23的相反侧处。 
栅电极G连接至栅极区14，源电极S连接至源极接触区22，并且漏电极D连接至N+型区24。 
为了实现高击穿电压，在漏极扩展中形成通常通过使用高能硼离子注入穿透厚LOCOS氧化物层18而形成的P型埋层30。该P型埋层30形成在LOCOS氧化物层18下使得两个N型导电区保持在P型埋层30上方和下方。 
因此，形成两条电流路径：在LOCOS氧化物层18与P型埋层30之间形成的、用于源电极S与漏电极D之间的电流流动的第一路径；以及在深N型阱12内，在P型埋层30与P型衬底10之间的、在源电极S与漏电极D之间的第二路径。 
此时，形成了多重P型埋层30，由于多个电流路径而改善；了LDMOS器件的总电阻。从现在开始，将描述在LDMOS器件中包括P型埋层30的半导体功率器件及其制造方法。 
图2为根据本公开内容的一般性的方面的功率器件的实例的横截面图。 
如图2所示，在半导体功率器件的一个实例中，在P型半导体衬底110上形成有P型外延层120。在形成在衬底110的预定区域中的深N型阱130中形成有第一P型埋层161、第二p型埋层162、分别围绕第一P型埋层161和第二P型埋层162的第一N型漂移区171和第二N型漂移区172。在此实例中，第一N型漂移区171和第二N型漂移区172分别完全包围第一P型埋层161和第二P型埋层162。然而，在其它实例中，第一N型漂移区171和第二N型漂移区172的布置可以不同，并且本公开内容不限于图2所示的实例。 
此时，第一N型漂移区171和第二N型漂移区172的离子注入浓度相对高于深N型阱130的离子注入浓度，这是因为第一N型漂移区171和第二N型漂移区172是通过对深N型阱130执行另外的离子注入工艺而形成的。因而，N型漂移区的离子注入浓度相对较高于深N型阱130的离子注入浓度。结果，该器件的导通电阻变得较低。利用该特性，可以制造具有低导通电阻的功率器件。 
图2示出两个P型埋层和完全包围埋层的两个N型漂移区。然而，在另一实例中，可以设置多个P型埋层和多个N型漂移区，并且P型埋层可以被形成为在垂直方向上彼此间隔开。此时，作为位于最靠近功率器件的表面处的最上P型埋层的P型埋层可以沿着P型衬底110的水平方向形成为与氧化物层150间隔开。在图2所示的实例中，最上P型埋层为沿着P型衬底110的水平方向形成为与氧化物层150间隔开的P型埋层162，该氧化物层150可以为LOCOS氧化物层。 
如图2所示，在氧化物层150下方，多个P型埋层161、162可以被形成为沿着向下方向彼此间隔开。图2的完全包围P型埋层161、162的多个N型漂移区171、172可以被形成为在P型埋层161、162之间部分彼此重叠。通过形成多个N型漂移区171、172和P型埋层161、162，可以减小在LDMOS的形成在P型埋层160下方和上方的漏极区中的电流路径的电阻并且可以确保多条电流路径。因此，可以减少传导损耗同时保持快速的开关特性。 
在深N型阱130的一个区域中形成有漏极区140。在所描绘的实例中，例如，漏极区140可以通过离子注入和扩散工艺而由N+型区形成。可替代地，漏极区140可以形成为沟槽结构，并且包括填充沟槽的选自由N+型多晶硅材料构成的导电材料、钛(Ti)、氮化钛(TiN)和钨(W)中的至少一种。 
在上述各个实例中，N+型漏极区140可以被形成为接触P型埋层的一端和N型漂移区的一端。例如，N+型漏极区140可以被构造为使得漏极区与多个P型埋层161、162和完全包围P型埋层161、162的多个N型漂移区171、172接触。 
在本实例中，从源极延伸至漏极的电流路径形成在以低掺杂浓度进行掺杂的深N型阱130中，以确保在深N型阱130与衬底110之间的击穿电压高于或等于成品晶体管的必需击穿电压。当漏极区140由N+型区形成并且P型埋层160被形成为接触N+型漏极区140时，减小了电流路径 的电阻。例如，电流路径可以被构造为穿过完全包围P型埋层160的N型漂移区170，并且可以在源极与漏极之间形成多条电流路径。通过上述效果可以形成具有低导通电阻的功率器件。 
此时，可以在漏极区140中形成N+型区142。之后，N+型区142可以电连接至漏电极。 
氧化物层150在半导体功率器件的栅极区和漏极区之间提供绝缘。在一个实例中，作为氧化物层150，可以使用LOCOS氧化物层。在替代方案中，可以使用片状绝缘层或STI层。在实例中，在氧化物层150下方，可以在形成在器件中的沟道与漏极区之间形成朝向栅极方向延伸的N型杂质区。在下文中，杂质区被称为N-TOP区(N-顶区或N型杂质区)152。N-TOP区152用于将半导体功率器件的沟道区和电流路径连接，因而减小导通电阻。 
另外，栅极氧化物层153可以被形成为将栅极区155与其它器件绝缘。 
可以在P型外延层120的未形成有深N型阱130的区域中形成P型本体区180。另外，在P型本体区180中可以形成有P+型本体接触或拾取(pick up)区181以及N+源极区182。另外，还可以形成同时与本体区180和半导体衬底110接触的P型区185。P型区185可以在P型本体区180形成之前形成，并且还可以减少本体区180的电阻。P型区185可以为P阱区，该P阱区通常用于形成可以集成到同一晶片中(如在BCD晶片例如双极-CMOS-DMOS晶片等的情况下)的低压NMOS晶体管的本体区。 
另外，在一个实例中，可以形成多个P型外延层120。例如，为了形成外延层120，可以使用掺杂有相同导电类型杂质(P型杂质或n型杂质)的外延层。在此实例中，应用于外延层的杂质的浓度可以彼此不同或者彼此相同。作为多个外延层120，可以使用分别掺杂有P型杂质或N型杂质的外延层。 
当形成多个P型外延层120时，可以在任意两个外延层中形成彼此重叠的相应一个P型埋层和相应一个N型漂移区。N型漂移区可以在P型埋层的外侧延伸使得N型漂移区170完全包围P型埋层。 
此外，单独的栅电极、源电极和漏电极可以在半导体功率器件上形成为连接至相应的技术构造。作为形成电极的方法，可以使用本领域技术人员可以容易应用的各种工艺。例如，可以执行如下金属互连工艺来形成电 极：包括使用TiSi2或CoSi2形成硅化物191、192和193，使用Ti/TiN/W作为接触塞(未示出)，并且使用如Al、AlCu或Cu等金属层(未示出)。 
图3为根据本公开内容的功率器件的另一实例的横截面图。 
如图3所示，根据本公开内容的一个实例的半导体功率器件包括：P型半导体衬底210；形成在半导体衬底210上的N型外延层220；形成在半导体衬底210和外延层220中的深N型阱230；形成在深N型阱230的一部分中的漏极区；构造为在栅极区与漏极区之间提供绝缘的氧化物层250；形成在深N型阱230中的第一-第一P型埋层261和第一-第二P型埋层262；形成在半导体衬底210上的第二-第一P型埋层271和形成在外延层220的未形成有阱230的区域中的第二-第二P型埋层272；以及分别完全包围第一-第一埋层261和第一-第二埋层262并且掺杂有N型杂质的第一漂移区281和第二漂移区282。漏极区240可以被形成为与第一-第一P型层埋层261、第一-第二P型埋层262、第一漂移区281和第二漂移区282的一端接触。 
在此实例中，第一N型漂移区281和第二N型漂移区282的离子注入浓度比深N型阱230的离子注入浓度高，这是因为第一N型漂移区281和第二N型漂移区282是通过在深N型阱230上执行另外的离子注入工艺而形成的。在其它实例中可以使用其它方法，使得N型漂移区的离子注入浓度高于深N型阱230的离子注入浓度。结果，可以降低器件的导通电阻。利用该特性，可以制造具有低导通电阻值的功率器件。 
图3所示的功率器件的其它特征与图2所示的功率器件的那些特征相同。因而，在此将省略其详细描述，并且将在下面说明两个实例之间的区别。 
图3所示的功率器件的实例与图2所示的功率器件的不同之处在于外延层220具有与半导体衬底210不同的导电类型。也就是说，如图3所示，代替P型外延层，在半导体衬底210上形成N型外延层220。 
此外，在图3所示的功率器件的实例中，第二-第一P型埋层271和第二-第二P型埋层272形成在P型衬底210中或形成在N型外延层220的未形成有深N型阱230的区域中。如图3所示，第二-第一P型埋层271和第二-第二P型埋层272形成在其中未形成有深N型阱230的衬底上。 
形成在P型衬底210的上部中或形成在N型外延层220中的第二-第一P型埋层271和第二-第二P型埋层272可以补偿N型外延层220的电 荷，以通过电荷平衡来减少电流路径的电阻。 
漏极区、氧化物层和本体区等与图2所示的功率器件的那些相同，因此，在此将省略其详细描述。 
图4A至图4D为示出制造根据本公开内容的功率器件的方法的实例的视图。 
首先，如图4A所示，在P型半导体衬底110中形成深N型阱130。此时，深N型阱130未形成在整个P型衬底110中，而形成在P型衬底110的将成为横向高压晶体管的漏极区的部分中。为了形成深N型阱130，可以使用本领域技术人员可以采用的制造工艺，如掩模工艺和离子注入工艺。 
如图4B所示，在深N型阱130中形成第一P型埋层161。第一P型埋层161可以通过浅离子注入工艺而在深N型阱130中形成为具有浅深度。在此实例中，第一P型埋层161未被形成为具有从深N型阱130的表面起的深深度，而具有从深N型阱130的表面起的浅深度。也就是说，在此实例中，可以通过使用相对低的能量的离子注入工艺来形成第一P型埋层161。 
设置完全包围第一P型埋层161的第一N型漂移区171。第一N型漂移区171可以通过具有中度至高能量的离子注入来形成。例如，如本领域技术人员所熟悉的，第一N型漂移区171可以通过倾斜和四边旋转离子注入工艺而形成为围绕P型埋区161。这确保了第一N型漂移区171将在第一P型埋层161的外侧延伸。 
在此实例中，第一N型漂移区171和第二N型漂移区172的离子注入浓度比深N型阱130的离子注入浓度高，这是因为第一N型漂移区171和第二N型漂移区172是通过对深N型阱130执行另外的离子注入工艺而形成的。在其它实例中，可以使用其它方法使得N型漂移区的离子注入浓度高于深N型阱130的离子注入浓度。结果，可以降低器件的导通电阻。利用该特性，可以制造具有低导通电阻值的功率器件。 
随后，在其中形成有P型埋层160和N型漂移区170的半导体衬底上生长P型外延层120。在一个实例中，P型外延层120的厚度(或高度)可以在1μm至4μm的范围内。 
在另一实例中，可以在P型外延层120的表面的区域中注入具有低剂量的N型杂质以形成N-TOP区152。此时，N-TOP区152用于将半导 体功率器件的沟道区和电流路径连接以减小导通电阻。 
随后，可以在N-TOP区152和外延层120的表面上形成薄表面氧化物层153。 
接下来的步骤涉及N型漏极区140和P型区185的形成，N型漏极区140和P型区185通常用于可以与高压LDMOS集成的其它器件如CMOS(N阱140用于PMOS的本体，P阱185用于NMOS的本体)。 
如图4C所示，可以对深N型阱130执行热扩散工艺，并且可以在深N型阱130中形成N型漏极区140。此时，漏极区140可以包括深N型阱130，或漏极区140可以具有沟槽结构。 
另外，还可以在P型外延层120的上部中形成被构造为将栅极区与漏极区绝缘的氧化物层150。在一个实例中，氧化物层可以为LOCOS氧化物层、片状绝缘层或STI层。 
在P型外延层120的未形成有深N型阱130的一个区域中形成P型本体区180。 
另外，可以在氧化物层150的一侧上形成栅极区155。栅极区155可以通过各种工艺来形成。 
在实例中，该方法还可以包括在P型外延层的一个区域中形成P型区185。此时，P型区185可以仅形成在P型外延层中。例如，P型区185可以被形成为连接P型衬底110和P型外延层120。P型区185可以为与高压LDMOS器件集成的低压NMOS晶体管的P阱本体区。 
如图4D所示，可以在本体区180中形成P+拾取区181和N+源极区182。P+拾取区181和N+源极区182可以应用本领域技术人员已知的任何方法来实现。 
此外，可以在漏极区140中形成N+区142。N+区142可以电连接至漏电极。此外，可以在半导体功率器件上形成单独的栅电极、源电极和漏电极，以根据应用所期望的相应技术构造来连接器件。在此实例中，作为形成电极的方法，可以应用本领域技术人员已知的各种工艺。例如，可以执行如下金属互连工艺：包括使用TiSi2或CoSi2形成硅化物191、192和193，使用Ti/TiN/W作为接触塞(未示出)，并且形成如Al、AlCu或Cu等金属层(未示出)。 
图5A至图5E为示出制造根据本公开内容的功率器件的方法的实例 的视图。 
图5A和图5B所示出的工艺与图4A和图4B所示出的工艺相同，因而将省略其详细描述。 
如图5C所示，为了形成第二P型埋层162，在P型外延层120中水平地离子注入P型杂质至从P型外延层120的表面起的预定深度，其中P型外延层120如图5B所示进行生长。此时，第二P型埋层162被形成为与图5B中形成的第一P型埋层161垂直地间隔开。 
通过与图5B所示的第一N型漂移区171的形成方法类似的离子注入工艺，形成完全包围第二P型埋层162的第二N型漂移区172。此时，第二N型漂移区172可以被形成为与第一N型漂移区171部分重叠。第二N型漂移区172可以由多个离子注入步骤形成。例如，在第二P型埋层162上方的浅N型注入、在第二P型埋层162下方的较深N型注入以及倾斜式四边旋转的较深注入以确保第二N型漂移区完全包围第二P型埋层162。 
像图4C和图4D图所示的工艺一样，执行扩散工艺以形成深N型阱130。在深N型阱130中形成N型漏极区140。另外，在P型外延层120的未形成有深N型阱130的一个区域中形成P型本体区180。图5D和图5E所示的工艺与图4C和图4D所示的工艺相同，因而将省略其详细描述。 
图6A至图6H为示出制造根据本公开内容的功率器件的方法的另一实例的视图。 
图6A至图6H中所示的制造功率器件的方法与图4A至图4C和图5A至图5E所示的方法的不同之处在于形成有多个外延层。 
大体上，图6A至图6C的工艺与图5A至图5C所示的制造方法的工艺相同。然而，如图6C所示，P型第二埋层162和N型第二漂移区172可以被形成为与图5C的P型第二埋层162和N型第二漂移区172相比具有从第一外延层121的表面起较浅的深度。图6A至图6C所示的其余特征与图5A至图5E的方法中所示的特征相同，并且将省略其详细描述。 
如图6D所示，在其中形成有P型第二埋层162和N型第二漂移区172的第一外延层121上生长P型第二外延层122。此时，P型第二外延层122的厚度(或高度)可以在1μm至4μm的范围内。 
在另一实例中，可以在P型外延层122的表面的一个区域中离子注入具有低剂量的N型杂质以形成N-TOP区152。例如，N-TOP区152可 以用于将半导体功率器件的沟道区和电流路径连接以减小导通电阻值。 
随后，可以在N-TOP区152和第二外延层122的表面上形成薄表面氧化物层153。 
像图4C和4D所示的实例的工艺一样，执行扩散工艺以形成深N型阱130。在深N型阱130中形成N型漏极区140。另外，在P型外延层121和122的未形成有深N型阱130的区域中形成P型本体区180。图6E和图6F所示的工艺与图4C和图4D所示的工艺相同，因此将省略其详细描述。 
图7A至图7G为示出制造根据本公开内容的功率器件的另一方法的视图。 
图7A至图7D的工艺与图6A至图6D所示的制造方法中的工艺相同，因而将省略其详细描述。 
如图7E所示，通过将P型杂质水平地离子注入到在图7D中所生长的P型第二外延层122中至从P型第二外延层122的表面起的预定深度来形成P型第三埋层163。此时，P型第三埋层163形成为与先前形成的P型第一埋层161和P型第二埋层162垂直地间隔开。 
通过与图7C和图7D所示的N型第一漂移区171和N型第二漂移区172的形成方法类似的离子注入工艺，形成完全包围P型第三埋层163的N型第三漂移区173。在此实例中，N型第三漂移区173可以被、形成为与N型第二漂移区172部分重叠。 
在另一实例中，可以在P型外延层122的表面一个区域中离子注入具有低剂量的N型杂质以形成N-TOP区152。此时，N-TOP区152可以用于将半导体功率器件的沟道区和电流路径连接以减小导通电阻值。 
其后，可以在N-TOP区152和第二外延层122的表面上形成薄表面氧化物层153。 
像图4C和图4D所示的实例的工艺一样，对深N型阱130执行扩散工艺并且在深N型阱130中形成N型漏极区140。漏极区140可以为与高压LDMOS器件集成的低压PMOS晶体管的N型本体区。另外，在P型外延层121和122的未形成有深N型阱130的区域中形成P型本体区180。 
图7F和图7G中的工艺与图4C和图4D的工艺相同，因而将省略其详细描述。 
图8A至图8H为示出制造根据本公开内容的功率器件的方法的另一实例的视图。 
图8A至图8E所示的工艺与图7A至图7E所示的制造方法的工艺相同。然而，如图8E所示，第三P型埋层163和第三N型漂移区173可以被形成为与图7E的第三P型埋层163和第三N型漂移区173相比具有从第二外延层122的表面起较浅的深度。图8A至图8E的其余构造与图7A至图7G所示的那些构造相同，因而将省略其详细描述。 
如图8F所示，在其中形成有第三P型埋层163和第三N型漂移区173的第二外延层122上生长第三P型外延层123。在一个实例中，第三P型外延层123的厚度可以在1μm至4μm的范围内。 
在另一实例中，可以在P型外延层123的表面的区域中实现具有低剂量的N型杂质并且形成N-TOP区152。此时，N-TOP区152用于将半导体功率器件的沟道区和电流路径连接以减小导通电阻值。 
之后，可以在N-TOP区152和外延层123的表面上形成薄表面氧化物层153。 
像图4C所示的工艺一样，对深N型阱130执行扩散工艺，并且在深N型阱130中形成N型漏极区140。另外，在P型外延层121、122和123的未形成有深N型阱130的区域中形成P型本体区180。图8G和图8H中的工艺与图4C和图4D中的工艺相同，因而将省略其详细描述。 
图9A至图9D为示出制造根据本公开内容的功率器件的方法的另一实例的视图。 
首先，如图9A所示，在P型半导体衬底210上形成深N型阱230。此时，深N型阱230未形成在整个P型衬底210中，而形成在P型衬底210的一部分中。作为深N型阱230的形成方法，可以采用本领域技术人员已知的的工艺，如掩模工艺和离子注入工艺。 
如图9B所示，在深N型阱230中形成第一-第一P型埋层261。此时，通过浅离子注入工艺，第一-第一P型埋层261可以在深N型阱230中形成浅深度。在该实例中，第一-第一P型埋层261未被形成为从深N型阱230的表面起的深深度，而被形成为从深N型阱230的表面起的浅深度。也就是说，可以通过具有相对低的能量的离子注入工艺来形成第一-第一P型埋层261。 
此时，在P型衬底210的未形成有深N型阱230的一个区域中形成 第二-第一P型埋层271。第二-第一P型埋层271的形成方法与第一-第一P型埋层261的形成方法相同，因而将省略其详细描述。 
形成完全包围第一-第一P型埋层261的第一N型漂移区281。第一N型漂移区281还可以通过具有低能量的离子注入来形成。此时，第一N型漂移区281可以通过倾斜和四边旋转离子注入工艺而形成为围绕P型第一埋区260。 
随后，在其中形成有P型第一埋层270、第二P型埋层260和N型第一漂移区280的半导体衬底上生长N型外延层220。此时，N型外延层220的厚度可以在1μm至4μm的范围内。 
在另一实例中，可以在N型外延层220的表面的区域中注入具有低剂量的N型杂质以形成N-TOP区252。在这样的实例中，N-TOP区252用于将半导体功率器件的沟道区和电流路径连接以减小导通电阻。 
其后，可以在N-TOP区152和外延层220的表面上形成薄表面氧化物层153。 
如图9C所示，利用具有比形成第一-第一P型第一埋层261和第二-第一P型第二埋层271的离子注入法的能量高的能量的离子注入法，可以形成第一-第二P型埋层262和第二-第二P型埋层272。 
图9C已示出形成有两个第一P型埋层261、262和两个第二P型埋层271、272并且其被形成为垂直地彼此间隔开。可以施加三个或更多个第一和第二埋层。 
随后，对深N型阱230执行扩散工艺并且在深N型阱230中形成N型漏极区240。再次，漏极区240可以为与高压LDMOS晶体管集成的低压PMOS晶体管的N阱本体扩散。另外，还可以在P型外延层220的上部中形成被构造为在栅极区与漏极区之间绝缘的氧化物层250。在优选的示例性实施方案中，氧化物层250可以包括选自LOCOS氧化物层、片状绝缘层和STI层中的任意一种。 
其后，可以在漏极区240中形成具有较高掺杂浓度的浅N型区242。另外，可以在N型外延层的未形成有深N型阱230的一个区域中形成P型接触区。此时，可以在形成氧化物层250之前形成深N型阱230和P型区295。然后，形成栅极氧化物和多晶硅层。 
另外，在外延层220的未形成有深N型阱230的一个区域中形成P型本体区290。之后，可以在本体区290中形成P+型拾取区291和N+型 源极区292。作为形成上述区域的方法，可以采用本领域技术人员已知的的任何方法。 
第二P型埋层271和272、P型本体区290和P型区295可以补偿N型外延层的电荷，以通过电荷平衡来减少电流路径的电阻。再次，P型区295可以为与高压LDMOS晶体管集成的低压NMOS晶体管的N阱本体区。 
被称为电荷平衡的电荷补偿恰恰意味RESURF效果。例如，将用于形成第二P型埋层271和272的N型离子的离子注入量调节为平衡第一P型埋层261和262的电荷。电荷平衡提供了高击穿电压，并将第一N型漂移区281和282的电荷增加至最大以减小电阻。 
如图9D所示，可以在半导体功率器件上形成单独的栅电极、源电极和漏电极。作为电极的形成方法，可以使用本领域技术人员已知的各种工艺。 
如图9D所示，单独的栅电极、源电极和漏电极可以在半导体功率器件上形成为连接至具有相应技术构造的器件。此时，作为形成电极的方法，可以使用本领域技术人员已知的各种工艺。例如，可以执行如下金属互连工艺：包括使用TiSi2或CoSi2形成硅化物301、302和303，使用Ti/TiN/W作为接触塞(未示出)，并且使用如Al、AlCu或Cu等金属层(未示出)。 
图9C和图9D所示的实例包括一个外延层；然而，在其它实施方案中，可以设置多个外延层。在这样的实例中，多个外延层可以掺杂有相同的导电杂质。可替代地，多个外延层可以分别掺杂有P型杂质或N型杂质。 
在上述各个实例中，描述了与已知器件相比具有同时实现高击穿电压、低电阻和快速开关特性的改进的结构的半导体功率器件。进一步描述的是制造这样的半导体器件的各种方法。 
具有上述结构的半导体功率器件的实例可以具有以下功效。 
在一些实例中，掺杂有与半导体衬底的导电型掺杂剂相同的导电型掺杂剂的埋层和漏极区中之一延伸到半导体衬底的阱中，使得埋层接触漏极区。换言之，埋层可以被形成为延伸到漏极区的方向或漏极区可以在阱中延伸。 
另外，所述方法的实例可以形成完全包围埋层的并且掺杂有与阱的导电型掺杂剂相同的导电型掺杂剂的漂移区。在一些实例中，埋层和漂移区 被形成为接触漏极区。 
还可以在埋层与半导体衬底之间形成以高浓度掺杂有与阱的导电型掺杂剂相同的导电类掺杂剂的掺杂层。在一些实例中，埋层和掺杂层被形成为接触漏极区。 
因此，利用本公开内容的实例，由于在包括阱的漏极扩展区中的优化掺杂剂，因此可以减小横向DMOS晶体管的导通电阻而同时保持高击穿电压和快速开关特性。 
除了具有阱的功率器件以外，本公开内容可以应用于包括外延层的功率器件以及具有LOCOS氧化物层、片状绝缘层以及STI结构的功率器件。因此，本公开内容的器件具有宽应用范围，因而可以提供具有竞争力的成本。 
另外，与传统技术相比，本公开内容涉及通过形成单独的外延层并且在外延层中形成P型埋层而经由具有相对低的能量的离子注入工艺来制造具有多重RESURF结构的半导体功率器件的方法的各种实例，而未利用高能量离子注入工艺来形成P型埋层。 
将理解，本公开内容的特征可以以不同的形式实施并且不应被解释为受限于本文所阐述的实例。相反，提供实例使得本公开内容将是全面且完整的，并且向本领域技术人员传达本公开内容的全部范围。附图可能不一定按比例绘制，并且在某些情况下，比例可能被夸大以清楚地示出实例的特征。当第一层被称为在第二层“上”或在衬底“上”时，这可能不仅指第一层直接形成在第二层或衬底上的情况，也可以指第一层与第二层或衬底之间存在第三层的情况。 
上面已描述了许多实例。然而，将理解，可以做出各种修改。例如，如果以不同的顺序执行所描述的技术和/或如果在所描述的系统、架构、器件或电路中的部件以不同方式进行组合和/或被其它部件或其等价物替换或补充，则可以实现适当的结果。因此，其它实现在所附权利要求的范围内。 

Claims (16)

1.一种半导体功率器件，包括：
第一导电型半导体衬底；
形成在所述半导体衬底上的外延层；
形成在所述半导体中的第二导电型阱；
形成在所述阱中的漏极区；
将栅极区绝缘于所述漏极区的氧化物层；
形成在所述阱中的第一导电型埋层；
围绕所述埋层的第二导电型漂移区；以及
形成在所述埋层与所述氧化物层之间的第二导电型TOP区。
2.根据权利要求1所述的半导体功率器件，包括多个埋层和多个漂移区，所述多个漂移区各自围绕所述多个埋层中的埋层，
其中所述多个埋层在所述氧化物层下方沿垂直方向彼此间隔开，并且所述多个漂移区彼此部分重叠。
3.根据权利要求1所述的半导体功率器件，其中所述外延层为第一导电型外延层；
所述漂移区完全包围所述埋层；以及
所述TOP区形成在介于所述氧化物层与所述埋层之间的区域中并沿着水平方向朝向所述栅极区延伸。
4.根据权利要求1所述的半导体功率器件，其中所述氧化物层包括选自局部硅氧化(LOCOS)氧化物层、片状氧化物层以及浅沟槽隔离(STI)层中的一种。
5.根据权利要求1所述的半导体功率器件，还包括形成在所述外延层的没有形成所述阱的部分中的第一导电型本体区。
6.根据权利要求1所述的半导体功率器件，
其中所述漏极区形成为沟槽结构。
7.根据权利要求6所述的半导体功率器件，
其中所述漏极区接触所述漂移区的一端和所述埋层的一端。
8.根据权利要求1所述的半导体功率器件，包括多个外延层，所述第一导电型外延层为所述多个外延层中之一。
9.一种半导体功率器件，包括：
第一导电型半导体衬底；
形成在所述半导体衬底上的第二导电型外延层；
形成在所述半导体衬底中的第二导电型阱；
形成在所述阱中的漏极区；
将栅极区绝缘于所述漏极区的氧化物层；
形成在所述阱中的第一导电型第一埋层；
第一导电型第二埋层，所述第一导电型第二埋层形成在其中没有形成所述阱的所述半导体衬底上；
围绕所述第一埋层的第二导电型第一漂移区；以及
形成在所述第一埋层与所述氧化物层之间的第二导电型TOP区。
10.根据权利要求9所述的半导体功率器件，包括多个第一埋层和多个第一漂移区，所述多个第一漂移区各自围绕所述多个第一埋层中的所述第一埋层，
其中所述多个第一埋层在所述氧化物层下方沿垂直方向彼此间隔开，并且所述多个第一漂移区彼此部分重叠。
11.根据权利要求9所述的半导体功率器件，其中所述第一漂移区完全包围所述第一埋层，以及
所述TOP区形成在介于所述氧化物层与所述第一埋层之间的沟道中并且沿着水平方向朝向所述栅极区延伸。
12.根据权利要求9所述的半导体功率器件，包括多个第二埋层，所述多个第二埋层沿垂直方向彼此间隔开。
13.根据权利要求9所述的半导体功率器件，其中所述氧化物层包括选自局部硅氧化(LOCOS)氧化物层、片状氧化物层以及浅沟槽隔离(STI)层中的一种。
14.根据权利要求9所述的半导体功率器件，还包括形成在其中没有形成所述阱的所述半导体衬底上的第一导电型本体区。
15.根据权利要求9所述的半导体功率器件，其中所述漏极区形成为沟槽结构，
其中所述漏极区接触所述第一漂移区的一端和所述第一埋层的一端。
16.根据权利要求9所述的半导体功率器件，包括多个外延层，所述第二导电型外延层为所述多个外延层中之一。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104617149A (zh) * 2015-01-30 2015-05-13 上海华虹宏力半导体制造有限公司 隔离型nldmos器件及其制造方法
CN112103331A (zh) * 2020-11-03 2020-12-18 晶芯成(北京)科技有限公司 Ldmos晶体管及其制造方法
CN114220848A (zh) * 2022-02-22 2022-03-22 浙江大学 一种快速开通的浮岛器件及其制造方法
WO2023124670A1 (zh) * 2021-12-31 2023-07-06 无锡华润上华科技有限公司 Ldmos器件的制备方法及ldmos器件

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI683437B (zh) * 2016-12-30 2020-01-21 新唐科技股份有限公司 高壓半導體裝置
TWI624002B (zh) * 2017-04-26 2018-05-11 世界先進積體電路股份有限公司 半導體裝置及其形成方法
US10014408B1 (en) * 2017-05-30 2018-07-03 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
US10600649B2 (en) 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability
JP7315743B2 (ja) * 2018-03-29 2023-07-26 ラピスセミコンダクタ株式会社 半導体装置
US11152505B2 (en) * 2018-06-28 2021-10-19 Texas Instruments Incorporated Drain extended transistor
KR102265031B1 (ko) * 2019-07-25 2021-06-14 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1667838A (zh) * 2004-03-11 2005-09-14 半导体元件工业有限责任公司 具有改进的开态电阻性能的高电压横向fet结构
US20060284276A1 (en) * 2005-06-21 2006-12-21 Hamza Yilmaz High voltage semiconductor devices with JFET regions containing dielectrically isolated junctions
US7626233B2 (en) * 2007-04-23 2009-12-01 Infineon Technologies Ag LDMOS device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313082A (en) 1993-02-16 1994-05-17 Power Integrations, Inc. High voltage MOS transistor with a low on-resistance
US6168983B1 (en) 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
KR100948139B1 (ko) * 2003-04-09 2010-03-18 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
US8330186B2 (en) * 2008-07-30 2012-12-11 Maxpower Semiconductor, Inc. Lateral devices containing permanent charge

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1667838A (zh) * 2004-03-11 2005-09-14 半导体元件工业有限责任公司 具有改进的开态电阻性能的高电压横向fet结构
US20060284276A1 (en) * 2005-06-21 2006-12-21 Hamza Yilmaz High voltage semiconductor devices with JFET regions containing dielectrically isolated junctions
US7626233B2 (en) * 2007-04-23 2009-12-01 Infineon Technologies Ag LDMOS device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104617149A (zh) * 2015-01-30 2015-05-13 上海华虹宏力半导体制造有限公司 隔离型nldmos器件及其制造方法
CN104617149B (zh) * 2015-01-30 2018-06-19 上海华虹宏力半导体制造有限公司 隔离型nldmos器件及其制造方法
CN112103331A (zh) * 2020-11-03 2020-12-18 晶芯成(北京)科技有限公司 Ldmos晶体管及其制造方法
CN112103331B (zh) * 2020-11-03 2021-02-12 晶芯成(北京)科技有限公司 Ldmos晶体管及其制造方法
WO2023124670A1 (zh) * 2021-12-31 2023-07-06 无锡华润上华科技有限公司 Ldmos器件的制备方法及ldmos器件
CN114220848A (zh) * 2022-02-22 2022-03-22 浙江大学 一种快速开通的浮岛器件及其制造方法
CN114220848B (zh) * 2022-02-22 2022-05-10 浙江大学 一种快速开通的浮岛器件及其制造方法

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