DE4035100A1

DE4035100A1 - Digital multiplication and division circuit - controls decimal point and registers by simple logic unit

Info

Publication number: DE4035100A1
Application number: DE19904035100
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-09-05
Filing date: 1990-11-05
Publication date: 1992-05-21

Abstract

An electronic digital circuit is used for the multiplication and division of numbers decimally coded in 5211 weighted code. A specific circuit is provided for the control of the decimal point position and the shift registers used for value storage. The circuitry has shift registers (3,4) to store the values entered and generated during the arithmetic processing. Control of the units is provided by a circuit that uses four flip-flops and a limited number of AND and OR-gates. ADVANTAGE - Simplified control logic.

Description

Gegenstand der Erfindung ist eine Verbesserung des kombi nierten Komma- und Schieberegister-Steuerwerks bei der elektronischen Multiplizier-Dividierschaltung nach P 40 34 399.5, welche die Dezimalziffern 5211-codiert verarbeitet.The invention relates to an improvement of the combi nated comma and shift register control unit at the electronic multiplier-divider circuit according to P 40 34 399.5, which processes the decimal digits 5211-encoded.

Diese elektronische Multiplizier-Dividierschaltung ist in der vorliegenden Patentanmeldung nicht vollständig dar gestellt, sondern nur teilweise, weil bei dieser Multipli zier-Dividierschaltung nur dieses kombinierte Komma- und Schieberegister-Steuerwerk verbessert wurde. Die fehlen den Einzelheiten sind somit in der Patentanmeldung P 40 34 399.5 dargestellt und beschrieben.This electronic multiplier-divider circuit is in of the present patent application is not complete posed, but only partially, because with this multipli ornamental divider only this combined comma and Shift register control has been improved. They are missing the details are thus in the patent application P 40 34 399.5 shown and described.

In Fig. 1 ist die Haupt-Schaltung 1 dargestellt. In Fig. 2 ist eine Tetraden-Schaltung 5 der Reihe 32 dargestellt, welche von Addition auf Subtraktion und von Subtraktion auf Addition umschaltbar ist. In Fig. 3 ist eine Spezial- Neuner-Komplementschaltung 30 dargestellt. In Fig. 4 ist ein dualer Voll-Addierer einer Tetraden-Schaltung 5 darge stellt. In Fig. 5a bis 5c ist das Haupt-Steuerwerk 2 dargestellt. In Fig. 6 ist die Ziffern-Eingabeschaltung 50 dargestellt. In Fig. 6 ist die Ziffern-Eingabeschalt ung 50 dargestellt. In Fig. 7a und 7b ist das kombi nierte Komma- und Schieberegister-Steuerwerk 60 darge stellt. In Fig. 8 ist dieses kombinierte Komma- und Schie beregister-Steuerwerk 60 normal dargestellt (ohne Dar stellung der Schieberegister). In Fig. 9 ist zum Vergleich das kombinierte Komma- und Schieberegister-Steuerwerk 60 der Multiplierschaltung nach P 40 34 413.4 dargestellt. In Fig. 10 ist zum Vergleich das kombinierte Komma- und Schieberegister-Steuerwerk 60 der Dividierschaltung nach P 40 34 414.2 dargestellt. The main circuit 1 is shown in FIG . FIG. 2 shows a tetrad circuit 5 of the series 32 which can be switched from addition to subtraction and from subtraction to addition. In Fig. 3 a special Neuner-complement circuit 30 is shown. In Fig. 4 is a dual full adder of a tetrad circuit 5 Darge provides. The main control unit 2 is shown in FIGS. 5a to 5c. In Fig. 6 the numeric input circuit 50 is shown. In Fig. 6 the numeric input circuit is shown ung 50th In Fig. 7a and 7b is the combinatorial ned decimal point and shift register control unit 60 provides Darge. In Fig. 8 this combined comma and shift register control unit 60 is shown normally (without the shift registers being shown). In Fig. 9, for comparison, the combined decimal point and the shift register controller 60 is shown the multiplier circuit according to P 40 34 413.4. For comparison, the combined comma and shift register control unit 60 of the divider circuit according to P 40 34 414.2 is shown in FIG. 10.

Diese Multiplizier-Dividierschaltung besteht aus der Haupt- Schaltung 1 und dem Zusatz-Schieberegister 3b und dem Haupt-Steuerwerk 2 und dem kombinierten Komma- und Schiebe register-Steuerwerk 60 und der Ziffern-Eingabeschaltung 50 und dem Quotienten-Schieberegister 20, das in Fig. 5c als Bestandteil des Steuerwerks 2 dargestellt ist. Das Mul tiplikator-Schieberegister 6 ist als Bestandteil der Zif fern-Eingabe-Schaltung 50 (Fig. 6) dargestellt. Die Haupt- Schaltung 1 ist um 2 oder 3 oder 4 Teil-Schaltungen ver kürzt dargestellt und hat somit 8 oder 9 oder 10 Tetraden- Schaltungen 5, welche von Addition auf Subtraktion und von Subtraktion auf Addition umschaltbar sind. Die Haupt- Schaltung 1 besteht somit aus 8 oder 9 oder 10 Tetraden- Schaltungen 5 und den Schieberegistern 3 und 4, wovon das Schieberegister 3 bei Multiplikation das Ergebnis-Schiebe register ist und bei Division das Dividenden-Schieberegis ter ist. Das Schieberegister 4 ist bei Multiplikation das Multiplikanden-Schieberegister und bei Division das Divisor- Schieberegister. Das Schieberegister 3b ist die rechts seitige Verlängerung des Schieberegisters 3.This multiplier-divider circuit consists of the main circuit 1 and the additional shift register 3 b and the main control unit 2 and the combined comma and shift register control unit 60 and the digit input circuit 50 and the quotient shift register 20 , which in Fig. 5c is shown as part of the control mechanism 2. The Mul tiplikator shift register 6 is shown as part of the Zif remote input circuit 50 ( Fig. 6). The main circuit 1 is shown shortened by 2 or 3 or 4 sub-circuits and thus has 8 or 9 or 10 tetrad circuits 5 , which can be switched from addition to subtraction and from subtraction to addition. The main circuit 1 thus consists of 8 or 9 or 10 tetrad circuits 5 and the shift registers 3 and 4 , of which the shift register 3 is the result shift register when multiplying and the dividend shift register is division. Shift register 4 is the multiplicand shift register in multiplication and divisor shift register in division. The shift register 3 b is the right-hand extension of the shift register 3 .

Eine Tetraden-Schaltung 5 (Fig. 2) besteht aus 2 Negier- Schaltungen 16 und 2 Und-Schaltungen 17 und 2 Und-Schalt ungen 18 und 2 Oder-Schaltungen 19 mit je 2 Eingängen und 5 Und-Schaltungen 20 mit je 2 Eingangen und 5 Oder-Schalt ungen 21 mit je 2 Eingängen und der Oder-Schaltung 22 und 7 Und-Schaltungen 23 mit je 2 Eingängen und 2 Negier- Schaltungen 24 und 2 Oder-Schaltungen 25 mit je 2 Eingän gen und 2 Oder-Schaltungen 26 mit je 3 Eingängen und 2 dualen Voll-Addierern 27 und 28 und der Spezial-Neuner- Komplementschaltung 30 und den zugehörigen Leitungen. Die Eingänge A und B und die Ausgänge C sind mit den zugehör igen Zahlenwerten 5 2 1 1 gekennzeichnet. Der Übertrag- Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y.A tetrad circuit 5 ( FIG. 2) consists of 2 negation circuits 16 and 2 AND circuits 17 and 2 AND circuits 18 and 2 OR circuits 19 with 2 inputs each and 5 AND circuits 20 with 2 inputs each and 5 OR circuits 21 , each with 2 inputs and the OR circuit 22 and 7 AND circuits 23 , each with 2 inputs and 2 negation circuits 24 and 2 OR circuits 25 , each with 2 inputs and 2 OR circuits 26 each with 3 inputs and 2 dual full adders 27 and 28 and the special nine complement circuit 30 and the associated lines. Inputs A and B and outputs C are marked with the associated numerical values 5 2 1 1. The carry input has the designation x. The carry output is called y.

Die Spezial-Neuner-Komplementschaltung 30 (Fig. 3) besteht aus 4 Negier-Schaltungen 61 und 8 Und-Schaltungen 62 mit je 2 Eingängen und 4 Oder-Schaltungen 63 mit je 2 Eingän gen und der Negier-Schaltung 64 und den zugehörigen Leit ungen.The special nine complement circuit 30 ( Fig. 3) consists of 4 negation circuits 61 and 8 AND circuits 62 with 2 inputs each and 4 OR circuits 63 with 2 inputs each and the negation circuit 64 and the associated guide inations.

Der duale Voll-Addierer 27 (Fig. 4) besteht aus 4 Und- Schaltungen 51 mit je 2 Eingängen und 3 Oder-Schaltungen 52 mit je 2 Eingängen und 2 Negier-Schaltungen 53 und den zugehörigen Leitungen. Die Eingänge haben die Bezeichnun gen x und k und l. Der Ausgang hat die Bezeichnung m und der Übertrag-Ausgang die Bezeichnung n.The dual full adder 27 ( FIG. 4) consists of 4 AND circuits 51 with 2 inputs each and 3 OR circuits 52 with 2 inputs each and 2 negation circuits 53 and the associated lines. The inputs are labeled x and k and l. The output has the designation m and the carry output has the designation n.

Das Haupt-Steuerwerk 2, welches in den Fig. 5a bis 5c dargestellt ist, besteht aus der Start-Schaltung 30 und der Schaltung 8 und der Impuls-Schaltung 11a und der Schaltung 12 und der Impuls-Schaltung 11b und dem Impuls- Zähler 17 und der Schaltung 18. An weiteren Teilen besteht dieses Haupt-Steuerwerk 2 aus den Potential-Speicher-Flip- Flops 18 und 19 und den Und-Schaltungen 23 bis 26 mit je 2 Eingängen und den Oder-Schaltungen 27 und 28 mit je 2 Ein gängen und 4 Tast-Schaltern 29 und dem Potential-Speicher- Flip-Flop 31 und den Und-Schaltungen 32 bis 36 mit je 2 Eingängen und den Negier-Schaltungen 37 und 38 und der Oder-Schaltung 39 mit 2 Eingängen und den Potential-Spei cher-Flip-Flops 41 bis 43 und den Und-Schaltungen 44 bis 51 mit je 2 Eingängen und den Negier-Schaltungen 52 bis 55 und den Oder-Schaltungen 56 und 57 und den zugehörigen Leit ungen. Das Quotienten-Schieberegister hat die Nummer 20.The main control unit 2 , which is shown in FIGS. 5a to 5c, consists of the start circuit 30 and the circuit 8 and the pulse circuit 11 a and the circuit 12 and the pulse circuit 11 b and the pulse Counter 17 and circuit 18 . In other parts, this main control unit 2 consists of the potential memory flip-flops 18 and 19 and the AND circuits 23 to 26 , each with 2 inputs and the OR circuits 27 and 28 , each with 2 inputs and 4 pushbuttons. Switches 29 and the potential memory flip-flop 31 and the AND circuits 32 to 36 with 2 inputs each and the negation circuits 37 and 38 and the OR circuit 39 with 2 inputs and the potential memory flip fl Flops 41 to 43 and the AND circuits 44 to 51 with 2 inputs each and the negating circuits 52 to 55 and the OR circuits 56 and 57 and the associated lines. The quotient shift register has the number 20 .

Die Ziffern-Eingabeschaltung 50 (Fig. 6) besteht aus der Oder-Schaltung 1 mit 9 Eingängen und der Oder-Schaltung 2 mit 2 Eingängen und der Oder-Schaltung 3 mit 5 Eingängen und 2 Oder-Schaltungen 4 mit je 4 Eingängen und der Oder- Schaltung 5 mit 8 Eingängen und den Tor-Schaltungen 9 bis 11, bestehend aus je 4 Und-Schaltungen 12 und der Oder- Schaltung 13 und den zugehörigen Leitungen. Das Multiplika tor-Schieberegister hat 2 Schieberichtungen und die Num mer 6. Die Tast-Schalter N sind mit den zugehörigen Zif fern 0 bis 9 gekennzeichnet. Der Tast-Schalter für das Komma hat die Bezeichnung P. The digit input circuit 50 ( FIG. 6) consists of the OR circuit 1 with 9 inputs and the OR circuit 2 with 2 inputs and the OR circuit 3 with 5 inputs and 2 OR circuits 4 with 4 inputs each and the OR circuit 5 with 8 inputs and the gate circuits 9 to 11 , each consisting of 4 AND circuits 12 and the OR circuit 13 and the associated lines. The multiplier shift register has 2 shift directions and the number 6 . The key switches N are marked with the associated Zif remote 0 to 9. The key switch for the comma is called P.

Das kombinierte Komma- und Schieberegister-Steuerwerk 60 (Fig. 7a und 7b) besteht aus 4 Potential-Speicher Flip-Flops 21 bis 24 und den Und-Schaltungen 26 bis 55 mit je 2 Eingängen und der Oder-Schaltung 36 mit 2 Eingängen und der Und-Schaltung 37 mit 2 Eingängen und der Oder- Schaltung 38 mit 2 Eingängen und der Negier-Schaltung 41 und den Dioden 42 bis 44 und den zugehörigen Leitungen. Die Schieberegister 3 und 3b und 4 und 6 und 20 sind in Fig. 7a und 7b stark vereinfacht dargestellt (nur eine Teil-Schaltung pro Ziffer). Die Komma-Schieberegister ha ben die Nummer 22a bis 22c.The combined comma and shift register control unit 60 (FIGS . 7a and 7b) consists of 4 potential memory flip-flops 21 to 24 and the AND circuits 26 to 55 with 2 inputs each and the OR circuit 36 with 2 inputs and the AND circuit 37 with 2 inputs and the OR circuit 38 with 2 inputs and the negation circuit 41 and the diodes 42 to 44 and the associated lines. The shift registers 3 and 3 b and 4 and 6 and 20 are shown in greatly simplified form in FIGS. 7a and 7b (only one partial circuit per digit). The comma shift registers have the number 22 a to 22 c.

Beim Multiplizieren ergibt sich die Wirkungsweise dieser Multiplizier-Dividierschaltung wie folgt: Beim Anlegen der Betriebs-Spannung wird mit kurzer Verzögerung automatisch die ganze Rechenschaltung rückgestellt und werden somit auch die Schieberegister und die Potentialspeicher-Flip- Flops rückgestellt, damit nicht schon aus diesem Grund ein falsches Rechen-Ergebnis zustande kommt. Damit hat der Ausgang D der Schaltung 2a H-Potential und sind somit über den Eingang d der Schaltung 50 die Tor-Schaltungen 9 und 10 vor-angesteuert. Zunächst wird der Multiplikand über die Tastatur N der Schaltung 50 in das Schieberegister 4 eingetippt und gleichzeitig außerdem auch in das Schiebe register 3b eingetippt, weil es nicht üblich ist, eine derartige Rechenschaltung zuvor auf Multiplikation oder Division einzustellen. Somit wird nun eine Multiplikanden ziffer nach der andern in diese beiden Schieberegister 4 und 3b eingetippt und auch das Komma an der richtigen Stelle durch Antippen der Taste P eingetippt. Beim Antip pen der Taste P wird der Eingang u vom Ausgang U mit einem H-Impuls angesteuert und somit über die Und-Schaltung 29 und die Oder-Schaltung 36 im Komma-Schieberegister 22a der Komma-Index gesetzt. Bei den weiteren Ziffern nach dem Komma wird auch jedesmal das Schieberegister 22a mit ei nem Takt angesteuert und somit auch der Komma-Index im Schieberegister 22a nach links weiter-getaktet Dann wird die Taste M (Multiplikation) angetippt, wobei zunächst über den Ausgang B der Eingang b mit einem H-Impuls ange steuert wird und somit nicht nur das Flip-Flop 19 in seine Links-Stellung gekippt wird, sondern auch das Flip-Flop 21 in seine Links-Stellung gekippt wird. Damit wird außerdem vom Ausgang C der Eingang c der Schaltung 32 mit H-Poten tial angesteuert und vom Ausgang F der Eingang f der Schaltung 50 mit H-Potential angesteuert und damit die Tor- Schaltung 11 vor-angesteuert. Der Ausgang D wechselt hier bei von H-Potential auf L-Potential und sind somit die Tor-Schaltungen 9 und 10 nicht mehr vor-angesteuert. Falls der Multiplikand kein Komma hat, wird dieses Komma automa tisch beim Antippen der Taste M über die Und-Schaltung 30 und die Oder-Schaltung 36 gesetzt. Nun folgt auf dieselbe Weise das Eintippen der Multiplikatorziffern, wobei auch wieder ein eventuelles Komma an der richtigen Stelle ein getippt wird. Hierbei sind die Und-Schaltungen 27 und 32 vor-angesteuert und kippt beim Eintippen des Kommas über die Und-Schaltung 28 das Flip-Flop 24 in seine Links- Stellung, wodurch der Ausgang der Und-Schaltung 37 beim Eintippen der Ziffern nach dem Komma jedesmal einen H-Im puls liefert, der über die Und-Schaltung 35 eine Ver schiebung des Komma-Index im Schieberegister 22a um 1 bit nach links bewirkt. Falls der Multiplikand 2 Stellen nach dem Komma hat und der Multiplikator 3 Stellen nach dem Komma hat, befindet sich damit der Komma-Index im Schiebe register 22a um 5 bit weiter links. Nach dem vollständi gen Eintippen des Multiplikators wird dann die Taste G angetippt und damit der Multiplikations-Ablauf ausgelöst, weil nun die Impuls-Schaltung 11a über die Und-Schaltun gen 26 und 36 mit der Takt-Frequenz angesteuert wird. Bei diesem Multiplikations-Ablauf bildet sich im Schiebere gister 3 durch aufeinanderfolgende Parallel-Additionen die Produktzahl, wobei die endgültigen Ziffern laufend in das Schieberegister 3b abgeschoben werden. Damit ist die Er gebniszahl teilweise im Schieberegister 3 und teilweise im Schieberegister 3b gespeichert und befindet sich der Kom ma-Index noch nicht an der richtigen Stelle, sondern um 9 bit zu weit rechts. Dieser Fehler wird dadurch beseitigt, daß der Komma-Index beim Heraus-Takten der Ergebniszahl zu sätzlich das Schieberegister 22c passieren muß. Die Er gebniszahl wird also nach rechts aus den Schieberegistern 3 und 3b heraus-getaktet und im Anschluß von der bitseri ellen Speicherform in die Ziffern-serielle Speicherform umgesetzt. Beim Antippen der Taste M wird außerdem über die Und-Schaltung 31 der Inhalt des Schieberegisters 3b gelöscht, indem hierbei das Schieberegister 3b rückge stellt wird. Nach der Umsetzung der Ergebniszahl in die Ziffern-serielle Speicherform folgt die Weiter-Verarbeit ung der Ergebniszahl in einer Schaltung nach P 40 31 603.3 und in einer Nullen-Eingabeschaltung nach P 40 31 897.4, womit die Ergebniszahl formal richtig im Anzeigefeld der Anzeigeschaltung erscheint.When multiplying, the operation of this multiplier-divider circuit is as follows: When the operating voltage is applied, the entire arithmetic circuit is automatically reset with a short delay and the shift registers and the potential memory flip-flops are also reset, so that this is not the case wrong calculation result occurs. Thus the output D of the circuit 2 a has H potential and the gate circuits 9 and 10 are thus pre-activated via the input d of the circuit 50 . First of all, the multiplicand is typed into the shift register 4 via the keyboard N of the circuit 50 and at the same time also typed into the shift register 3 b, because it is not customary to set such a computing circuit beforehand to multiplication or division. Thus, one multiplicand digit after the other is typed into these two shift registers 4 and 3 b and the comma is typed in at the right place by pressing the P key. When Antip the P key pen is the input and the output U with an H-pulse driven and therefore via the AND circuit 29 and the OR circuit 36 in the point shift register 22 a of the comma-index set. With the other digits after the decimal point, the shift register 22 a is also driven with a clock and thus the comma index in the shift register 22 a is clocked further to the left. Then the key M (multiplication) is tapped, initially via the output B the input b is controlled with an H pulse and thus not only the flip-flop 19 is tilted into its left position, but also the flip-flop 21 is tilted into its left position. Thus, the input c of the circuit 32 is also driven with H potential from the output C and the input f of the circuit 50 with the H potential is driven from the output F, and the gate circuit 11 is thus pre-driven. The output D changes here from H potential to L potential and thus the gate circuits 9 and 10 are no longer pre-activated. If the multiplicand has no comma, this comma is automatically set when the M key is pressed via the AND circuit 30 and the OR circuit 36 . Now the multiplier digits are typed in in the same way, with a possible comma being typed in at the right place. Here, the AND circuits are driven before-27 and 32 and tilts when typing the comma over the AND circuit 28, the flip-flop 24 in its leftward position, whereby the output of the AND circuit 37 when entering the digits after the decimal point each time delivers an H pulse, which causes a shift of the comma index in the shift register 22 a by 1 bit to the left via the AND circuit 35 . If the multiplicand has 2 decimal places, and the multiplier has 3 decimal places, so that a comma is the index in the shift register 22 by 5 bits to the left. After fully typing the multiplier, the G key is then pressed and thus the multiplication process is triggered because now the pulse circuit 11 a is controlled via the AND circuits 26 and 36 with the clock frequency. In this multiplication process, the product number is formed in the shift register 3 by successive parallel additions, the final digits being continuously shifted into the shift register 3 b. Thus, the result number is partly stored in shift register 3 and partly in shift register 3 b, and the comma index is not yet in the right place, but 9 bits too far to the right. This error is eliminated by the point index in out-of-bars of the result number 22 c must pass through the shift register to additionally. The result number is clocked out to the right of the shift registers 3 and 3 b and then converted from the bit-serial memory form into the digit-serial memory form. When pressing the M key is also via the AND circuit 31 b delete the content of the shift register 3 by this, the shift register 3 b represents rückge is. After the conversion of the result number into the number-serial storage form, the further processing of the result number follows in a circuit according to P 40 31 603.3 and in a zeros input circuit according to P 40 31 897.4, with which the result number appears formally correctly in the display field of the display circuit.

Beim Dividieren ergibt sich die Wirkungsweise dieser Mul tiplizier-Dividierschaltung wie folgt: Zunächst wird diese Multiplizier-Dividierschaltung auch durch Antippen der Taste R rückgestellt, sofern sie nicht bereits rückge stellt ist. Dann wird wie beim Multiplizieren die erste Zahl, in diesem Fall also der Dividend, über die Schaltung 50 eingetippt. Hierbei sind auch die Tor-Schaltungen 9 und 10 vor-angesteuert und wird somit der Dividend unbeabsich tigt auch in das Schieberegister 4 eingetippt. Das Komma wird hierbei auf gleiche Weise eingetippt, wie das Komma des Multiplikanden beim multiplizieren. Nach dem Eintippen der letzten Dividendenziffer ist der Dividend im Schiebe register 3b und im Schieberegister 4 gespeichert und er folgt die Löschung des Inhalts des Schieberegisters 4 durch Antippen der Taste D (Division), weil hierbei der Rückstell-Eingang des Schieberegisters 4 über die Leitung a2 direkt mit einem H-Impuls angesteuert wird. Beim An tippen der Taste D wird nicht nur das Flip-Flop 19 in seine Rechts-Stellung gekippt, sondern werden auch die Flip-Flops 21 und 23 in ihre Links-Stellung gekippt, womit auch in diesem Fall das Ersatz-Komma für den Dividenden gesetzt wird, sofern dieser kein Komma hat. Hierbei sind somit die Und-Schaltungen 27 und 33 vor-angesteuert und ist die Und-Schaltung 34 vor-angesteuert. Dann folgt das Eintippen des Divisors auf dieselbe Weise, wie das Ein tippen des Multiplikators beim Multiplizieren und wird so mit beim Eintippen des Divisor-Kommas auch nur das Flip- Flop 24 in seine Links-Stellung gekippt. Beim Eintippen der Stellen nach dem Komma liefert somit auch wieder der Ausgang der Und-Schaltung 37 jedesmal einen H-Impuls, der jedoch nicht über die Und-Schaltung 35 weitergeleitet wird, sondern über die Und-Schaltung 34. Somit werden hierbei jedesmal die Schieberegister 22a und 22c rechts verschiebend mit einem Takt angesteuert. Nach dem voll ständigen Eintippen des Divisors wird dann auch die Taste G angetippt und damit der Divisions-Ablauf ausgelöst, weil nun die Impuls-Schaltung 11b über die Und-Schaltung 25 und die Und-Schaltung 48 mit der Takt-Frequenz angesteuert wird. Dieser Divisions-Ablauf ist dann zu Ende, wenn die Negier-Schaltung 53 an ihrem Ausgang von H-Potential auf L-Potential wechselt, weil dann die Und-Schaltung 48 der Schaltung 2c nicht mehr vor-angesteuert ist. Die Ergebnis zahl (Quotient) ist dann im Schieberegister 20 gespeichert. Der Komma-Index befindet sich hierbei in richtiger Stell ung im Schieberegister 22b und muß somit nicht zusätzlich um 9 bit verschoben werden. Diese Ergebniszahl wird dann nach rechts (somit auch niederes Ende vorn) in einer Schaltung nach P 40 31 603.3 und in einer Schaltung nach P 40 31 897.4 weiterverarbeitet und erscheint dann auch formal richtig im Anzeigefeld der Anzeigeschaltung.When dividing, the operation of this multiplier-divider circuit is as follows: First, this multiplier-divider circuit is also reset by pressing the R key, provided that it has not already been reset. Then, like in multiplication, the first number, in this case the dividend, is typed in via circuit 50 . Here, the gate circuits 9 and 10 are pre-controlled and the dividend is thus unintentionally typed into the shift register 4 . The decimal point is typed in the same way as the multiplicand decimal point when multiplying. After typing in the last dividend number, the dividend is stored in the shift register 3 b and in the shift register 4 and it follows the deletion of the content of the shift register 4 by pressing the D key (division), because this is the reset input of the shift register 4 via the line a 2 is controlled directly with an H pulse. When you press the D key, not only is the flip-flop 19 tilted into its right position, but also the flip-flops 21 and 23 are tilted into their left position, so that in this case too, the replacement comma for the dividends is set if it has no comma. The AND circuits 27 and 33 are thus pre-activated and the AND circuit 34 is pre-activated. Then the divisor is typed in in the same way as the multiplier is typed in when multiplying, and when the divisor comma is typed in, only the flip-flop 24 is also tilted into its left position. When the digits are typed in after the decimal point, the output of the AND circuit 37 therefore again delivers an H pulse each time, which, however, is not forwarded via the AND circuit 35 , but via the AND circuit 34 . Thus, the shift registers 22 a and 22 c are each shifted to the right with one clock. After fully continuous typing of the divisor and the G key is then tapped and gave rise to the division procedure, because the pulse circuit 11 now b via the AND circuit 25 and the AND circuit 48 with the clock frequency is controlled. This division process ends when the negation circuit 53 changes at its output from H potential to L potential, because then the AND circuit 48 of the circuit 2 c is no longer pre-activated. The result number (quotient) is then stored in the shift register 20 . The comma index is in the correct position in shift register 22 b and therefore does not have to be shifted additionally by 9 bits. This result number is then processed to the right (and thus also the lower end at the front) in a circuit according to P 40 31 603.3 and in a circuit according to P 40 31 897.4 and then also appears formally correct in the display field of the display circuit.

Der Übertrag-Eingang x der Tetraden-Schaltung 5a wird von der Leitung c über eine Negier-Schaltung angesteuert. So mit wird der Eingang x dieser Tetraden-Schaltung 5a bei Division mit H-Potential angesteuert. Bei Division ist die Schaltungsreihe 32 auf Subtraktion vor-angesteuert. The carry input x of the tetrad circuit 5 a is controlled by line c via a negation circuit. The input x of this tetrad circuit 5 a is driven with division with H potential. In division, circuit series 32 is pre-driven for subtraction.

Ohne Schieberegister-Takt-Ansteuerungen ergeben sich die Ansteuerungen wie folgt:
Der Ausgang A steuert den Eingang a an.
Der Ausgang B steuert den Eingang b an.
Der Ausgang C steuert den Eingang c an.
Der Ausgang D steuert den Eingang d an.
Der Ausgang E steuert den Eingang e an.
Der Ausgang F steuert den Eingang f an.
Der Ausgang R1 steuert den Eingang r1 an.
Der Ausgang H steuert das Schieberegister 3 quer an.
Der Ausgang I steuert den Eingang i an.
Der Ausgang H steuert den Eingang k an.
Der Ausgang R2 steuert den Gesamt-Rückstell-Eingang der Schieberegister an.
Der Ausgang U steuert den Eingang u an.
Der Ausgang V steuert den Eingang v an.
Der Eingang T ist der Eingang für die Takt-Frequenz.
Die Eingänge S1 und S2 liegen im Betriebs-Zustand ständig an H-Potential.Without shift register clock controls, the controls result as follows:
Output A controls input a.
Output B controls input b.
Output C controls input c.
Output D controls input d.
The output E controls the input e.
Output F controls input f.
The output R 1 controls the input r 1 .
The output H controls the shift register 3 across.
Output I controls input i.
The output H controls the input k.
Output R 2 controls the total reset input of the shift register.
Output U controls input u.
The output V controls the input v.
The input T is the input for the clock frequency.
In the operating state, the inputs S 1 and S 2 are constantly at H potential.

Entsprechend Fig. 8 ergibt sich die Schieberegister- Takt-Ansteuerung wie folgt:
Vom Ausgang 1 werden die Schieberegister 3 und 3b nach links Takt-angesteuert.
Vom Ausgang 2 werden die Schieberegister 3 und 3b nach rechts Takt-angesteuert.
Vom Ausgang 3 werden die Schieberegister 22 und 22c nach links Takt-angesteuert.
Vom Ausgang 4 werden die Schieberegister 22 und 22c nach rechts Takt-angesteuert.
Vom Ausgang 5 wird das Schieberegister 22b nach links Takt-angesteuert.
Vom Ausgang 6 wird das Schieberegister 22b nach rechts Takt-angesteuert.
Vom Ausgang 7 wird das Schieberegister 4 nach links Takt-angesteuert.
Vom Ausgang 8 wird das Schieberegister 6 nach links Takt-angesteuert.
Vom Ausgang 9 wird das Schieberegister 6 nach rechts Takt-angesteuert.
Vom Ausgang 10 wird das Schieberegister 20 nach links Takt-angesteuert.
Vom Ausgang 11 wird das bit x des Komma-Schieberegisters 22 auf H-Potential gesetzt.
Vom Ausgang 12 wird das Schieberegister 20 nach rechts Takt-angesteuert.
Vom Ausgang 13 wird der Inhalt des Schieberegisters 3b gelöscht, indem dieses Schieberegister mit einem H-Impuls rückgestellt wird.
Vom Ausgang 14 wird der Inhalt des Schieberegisters 4 gelöscht, indem dieses Schieberegister mit einem H-Impuls rückgestellt wird.
Der Ausgang W steuert den Eingang w der Schaltung 2a an.According to FIG. 8, the shift register clock control results as follows:
From output 1 , shift registers 3 and 3 b are clock-driven to the left.
From the output 2 , the shift registers 3 and 3 b are clock-driven to the right.
From the output 3 , the shift registers 22 and 22 c are clock-driven to the left.
From the output 4 , the shift registers 22 and 22 c are clock-driven to the right.
From the output 5 , the shift register 22 b is clock-driven to the left.
From the output 6 , the shift register 22 b is clock-driven to the right.
From the output 7 , the shift register 4 is clock-driven to the left.
From the output 8 , the shift register 6 is clock-driven to the left.
From the output 9 , the shift register 6 is clock-driven to the right.
From the output 10 , the shift register 20 is clock-driven to the left.
From the output 11 , the bit x of the comma shift register 22 is set to H potential.
From the output 12 , the shift register 20 is clock-driven to the right.
From the output 13 the content of the shift register 3 is deleted b by this shift register is reset with a high pulse.
The content of shift register 4 is cleared from output 14 by resetting this shift register with an H pulse.
The output W controls the input w of the circuit 2 a.

Claims

1. Electronic multiplier-divider circuit according to P 40 28 149.3, which is additionally provided with a comma control unit and a shift register control unit or a corresponding combined additional control unit, characterized in that, in the special versions, the quotient slider gister ( 20 ) has 2 shift directions.

2. Electronic multiplier-divider circuit according to claim 1, characterized in that the division of the deletion of the contents of the shift register ( 3 b) is avoided by means of an additional gate circuit (AND circuit ung ( 31 )).

3. Electronic multiplier-divider circuit according to claim 1 or claim 1 and 2, characterized in that the combined comma and shift register ter control unit ( 60 ) only 4 potential memory flip-flops ( 21 to 24 ) and only 11th And circuits ( 26 to 35 and 37 ) and that these AND circuits ( 26 to 34 and 37 ) each have only 2 inputs.