DE4112305A1

DE4112305A1 - Digital electronic multiplication and division circuit for coded numbers - has arithmetic unit coupled to control circuit with output coupled to circuit controlling decimal point position

Info

Publication number: DE4112305A1
Application number: DE19914112305
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-09-05
Filing date: 1991-04-15
Publication date: 1992-10-22

Abstract

A multiplication and division circuit operates upon numbers coded into a 5211 weighted code. The main processing circuit is based upon groups of arithmetic circuits that can be selectively switched between adder and subtractor functions. Control of the processing is carried out by a main circuit that utilises a single pulse circuit (11). This operates together with AND-OR logic elements, flip-flops (21,22) and a start circuit to generate control outputs. A decimal point register control unit is connected to the circuit. ADVANTAGE - Simplified control of multiplier/adder.

Description

Gegenstand der Erfindung ist eine Verbesserung des Steuer werks der Multiplizierschaltung nach P 41 10 760.8 in der Weise, daß beim Steuerwerk 2 nur noch eine gemeinsame Im pulsschaltung 11 erforderlich ist. Außerdem wurde das Komma- und Schieberegister-Steuerwerk 60 der obigen Pa tentanmeldung verbessert, damit die Schaltung 12 nicht falsch programmiert wird, wenn als Multiplikator die Zahl 0,00584 oder eine ähnliche Zahl verarbeitet wird. Das Komma- und Schieberegister-Steuerwerk 60 der vorliegenden Multi plizier-Dividierschaltung ist somit mit einer Zusatz-Schalt ung 90 versehen, damit im eben genannten Fall die Schaltung 12 nur mit der Zahl 3 programmiert wird. Außerdem wurden im Komma- und Schieberegister-Steuerwerk eine Anzahl Fehler beseitigt.The invention relates to an improvement in the control unit of the multiplier circuit according to P 41 10 760.8 in such a way that in the control unit 2 only a common pulse circuit 11 is required. In addition, the comma and shift register controller 60 of the above patent application has been improved so that the circuit 12 is not incorrectly programmed when the number 0.00584 or a similar number is processed as a multiplier. The comma and shift register control unit 60 of the present multiplier-divider circuit is thus provided with an additional circuit 90 so that in the aforementioned case the circuit 12 is only programmed with the number 3. In addition, a number of bugs have been fixed in the comma and shift register control unit.

In Fig. 1 ist die Haupt-Schaltung 1 dargestellt. In Fig. 2 ist eine Tetraden-Schaltung 5 dargestellt, welche von Addition auf Subtraktion und von Subtraktion auf Addition umschaltbar ist und mit einer Spezial-Neuner-Komplement- Schaltung 23 kombiniert ist. In Fig. 3 ist die Spezial- Neuner-Komplementschaltung 23 dargestellt. In Fig. 4 ist ein dualer Voll-Addierer einer Tetraden-Schaltung 5 darge stellt. In Fig. 5a bis 5c ist das Haupt-Steuerwerk 2 dargestellt. In Fig. 6 ist die Ziffern-Eingabeschaltung 50 dargestellt. In Fig. 7a und 7b ist das kombinierte Komma- und Schieberegister-Steuerwerk 60 dargestellt. In Fig. 8 ist das Komma- und Schieberegister-Steuerwerk 60 normal dargestellt (ohne Schieberegister). In Fig. 7a und 9 ist das Komma- und Schieberegister-Steuerwerk 60b dar gestellt. In P 40 34 399.5 sind alle wesentlichen Einzel heiten dargestellt. The main circuit 1 is shown in FIG . A tetrad circuit 5 is shown in FIG. 2, which can be switched from addition to subtraction and from subtraction to addition and is combined with a special nine-complement circuit 23 . In Fig. 3 the special nine complement circuit 23 is shown. In Fig. 4 is a dual full adder of a tetrad circuit 5 Darge provides. The main control unit 2 is shown in FIGS. 5a to 5c. In Fig. 6 the numeric input circuit 50 is shown. The combined comma and shift register control unit 60 is shown in FIGS . 7a and 7b. In Fig. 8 the decimal point and the shift register controller 60 is displayed normally (without shift registers). In Fig. 7a and 9 is the decimal point and shift register control unit 60 b is provided. In P 40 34 399.5 all essential individual units are shown.

Diese Multiplizier-Dividierschaltung besteht aus der Haupt- Schaltung 1 und dem Zusatz-Schieberegister 3b und dem Haupt-Steuerwerk 2 und dem kombinierten Komma- und Schiebe register-Steuerwerk 60 und der Ziffern-Eingabeschaltung 50 und dem Quotienten-Schieberegister 20, das in Fig. 5c als Bestandteil des Steuerwerks 2 dargestellt ist. Das Mul tiplikator-Schieberegister 6 ist als Bestandteil der Zif fern-Eingabeschaltung 50 in Fig. 6 dargestellt. Die Haupt- Schaltung 1 ist um 2 oder 3 oder 4 Teil-Schaltungen ver kürzt dargestellt und hat somit 8 oder 9 oder 10 Tetraden- Schaltungen 5, welche von Addition auf Subtraktion und von Subtraktion auf Addition umschaltbar sind. Die Haupt- Schaltung 1 besteht somit aus 8 oder 9 oder 10 Tetraden- Schaltungen 5 und den Schieberegistern 3 und 4, wovon das Schieberegister 3 bei Multiplikation das Ergebnis-Schiebe register ist und bei Division das Dividenden-Schieberegis ter ist. Das Schieberegister 4 ist bei Multiplikation das Multiplikanden-Schieberegister und bei Division das Divi sor-Schieberegister. Das Schieberegister 3b ist die rechts seitige Verlängerung des Schieberegisters 3. Das Schiebe register 3 hat Parallel-Eingabe und Links-Verschiebung und Rechts-Verschiebung um 4 bit pro Takt. Das Schieberegister 4 hat nur Links-Verschiebung um 4 bit pro Takt. Das Schiebe register 6 wird nur bei Multiplikation gebraucht (als Mul tiplikator-Schieberegister) und ist entsprechend Fig. 6 vierfach und hat für beide Verschieberichtungen eine Takt- Ansteuerung (1 bit pro Takt).This multiplier-divider circuit consists of the main circuit 1 and the additional shift register 3 b and the main control unit 2 and the combined comma and shift register control unit 60 and the digit input circuit 50 and the quotient shift register 20 , which in Fig. 5c is shown as part of the control mechanism 2. The multiplier shift register 6 is shown as part of the Zif remote input circuit 50 in Fig. 6. The main circuit 1 is shown shortened by 2 or 3 or 4 sub-circuits and thus has 8 or 9 or 10 tetrad circuits 5 , which can be switched from addition to subtraction and from subtraction to addition. The main circuit 1 thus consists of 8 or 9 or 10 tetrad circuits 5 and the shift registers 3 and 4 , of which the shift register 3 is the result shift register when multiplying and the dividend shift register is division. The shift register 4 is the multiplicand shift register in multiplication and the divi sor shift register in division. The shift register 3 b is the right-hand extension of the shift register 3 . The shift register 3 has parallel input and left shift and right shift by 4 bits per cycle. The shift register 4 only has a left shift of 4 bits per cycle. The shift register 6 is only used for multiplication (as a multiplier shift register) and is fourfold according to FIG. 6 and has a clock control (1 bit per clock) for both shift directions.

Eine Tetraden-Schaltung 5 (Fig. 2) besteht aus 2 Und- Schaltungen 1 mit je 2 Eingängen und 2 Negier-Schaltungen 2 und 2 Oder-Schaltungen 3 und 2 Und-Schaltungen 4 mit je 2 Eingängen und der Oder-Schaltung 5 und 5 Und-Schaltungen 6 mit je 2 Eingängen und 5 Oder-Schaltungen 7 mit je 2 Ein gängen und der Und-Schaltung 8 und der Oder-Schaltung 9 und 2 Und-Schaltungen 10 mit je 2 Eingängen und der Negier- Schaltung 11 und 3 Und-Schaltungen 12 mit je 2 Eingängen und der Negier-Schaltung 13 und der Und-Schaltung 14 und der Oder-Schaltung 15 und den Oder-Schaltungen 16 und 17 und 2 dualen Voll-Addierern 21 und 22 und der Spezial-Neu ner-Komplementschaltung 23. Die Eingänge A und B und die Ausgänge C sind mit den zugehörigen Zahlenwerten 5 2 1 1 gekennzeichnet. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y.A tetrad circuit 5 ( Fig. 2) consists of 2 AND circuits 1 with 2 inputs each and 2 negation circuits 2 and 2 OR circuits 3 and 2 AND circuits 4 with 2 inputs each and the OR circuit 5 and 5 AND circuits 6 with 2 inputs each and 5 OR circuits 7 with 2 inputs each and the AND circuit 8 and the OR circuit 9 and 2 AND circuits 10 with 2 inputs each and the negation circuit 11 and 3 AND circuits 12 with 2 inputs each and the negation circuit 13 and the AND circuit 14 and the OR circuit 15 and the OR circuits 16 and 17 and 2 dual full adders 21 and 22 and the special new ner Complement circuit 23 . Inputs A and B and outputs C are marked with the corresponding numerical values 5 2 1 1. The carry input has the designation x. The carry output is called y.

Die Spezial-Neuner-Komplementschaltung 23 (Fig. 3) besteht aus 4 Negier-Schaltungen 61 und 8 Und-Schaltungen 62 mit je 2 Eingängen und 4 Oder-Schaltungen 63 mit je 2 Eingän gen und der Negier-Schaltung 64 und den zugehörigen Leit ungen.The special nine complement circuit 23 ( FIG. 3) consists of 4 negating circuits 61 and 8 AND circuits 62 , each with 2 inputs and 4 OR circuits 63 , each with 2 inputs, and the negating circuit 64 and the associated guide inations.

Der duale Voll-Addierer 21 (Fig. 4) besteht aus 4 Und- Schaltungen 51 mit je 2 Eingängen und 3 Oder-Schaltungen 52 mit je 2 Eingängen und 2 Negier-Schaltungen 53 und den zugehörigen Leitungen. Die Eingänge haben die Bezeichnun gen x und k und l. Der Ausgang hat die Bezeichnung m und der Übertrag-Ausgang die Bezeichnung n.The dual full adder 21 ( FIG. 4) consists of 4 AND circuits 51 , each with 2 inputs and 3 OR circuits 52 , each with 2 inputs and 2 negation circuits 53 and the associated lines. The inputs are labeled x and k and l. The output has the designation m and the carry output has the designation n.

Das Haupt-Steuerwerk 2, bestehend aus den Abschnitten 2a bis 2c (Fig. 5a bis 5c) besteht aus der Start-Schaltung 10 und der Impuls-Schaltung 11 und den Schaltungen 8 und 12 und dem Impuls-Zähler 17 und der Schaltung 18 und dem Quo tienten-Schieberegister 20 und den Potential-Speicher-Flip- Flops 21 bis 26 und den Tipp-Schaltern 27 bis 30 und den Und-Schaltungen 31 bis 41 mit je 2 Eingängen und den Oder- Schaltungen 43 bis 45 mit je 2 Eingängen und den Und- Schaltungen 47 bis 50 und der Oder-Schaltung 51 und 2 Ne gier-Schaltungen 52 und den Und-Schaltungen 53 bis 59 mit je 2 Eingängen und den Negier-Schaltungen 61 bis 64 und den Oder-Schaltungen 65 und 66 mit je 2 Eingängen und den zuge hörigen Leitungen.The main control unit 2, consisting of the portions 2 a to 2 c (Fig. 5a to 5c) consists of the start circuit 10 and pulse circuit 11 and the circuits 8 and 12 and the pulse counter 17 and the circuit 18 and the quotient shift register 20 and the potential memory flip-flops 21 to 26 and the tip switches 27 to 30 and the AND circuits 31 to 41 with 2 inputs each and the OR circuits 43 to 45 with each 2 inputs and the AND circuits 47 to 50 and the OR circuit 51 and 2 Ne gier circuits 52 and the AND circuits 53 to 59 , each with 2 inputs and the negation circuits 61 to 64 and the OR circuits 65 and 66 with 2 inputs each and the associated lines.

Die Ziffern-Eingabeschaltung 50 (Fig. 6) besteht aus der Oder-Schaltung 1 mit 9 Eingängen und der Oder-Schaltung 2 mit 2 Eingängen und der Oder-Schaltung 3 mit 5 Eingängen und 2 Oder-Schaltungen 4 mit je 4 Eingängen und der Oder- Schaltung 5 mit 8 Eingängen und den Tor-Schaltungen 9 bis 11, bestehend aus je 4 Und-Schaltungen 12 und der Oder- Schaltung 13 und den zugehörigen Leitungen. Das Multipli kator-Schieberegister 6 hat 2 Schieberichtungen. Die Tast- Schalter N sind mit den zugehörigen Ziffern 0 bis 9 gekenn zeichnet. Der Tast-Schalter für das Komma hat die Bezeich nung P. Der Eingang S liegt ständig an H-Potential.The digit input circuit 50 ( FIG. 6) consists of the OR circuit 1 with 9 inputs and the OR circuit 2 with 2 inputs and the OR circuit 3 with 5 inputs and 2 OR circuits 4 with 4 inputs each and the OR circuit 5 with 8 inputs and the gate circuits 9 to 11 , each consisting of 4 AND circuits 12 and the OR circuit 13 and the associated lines. The multiplier shift register 6 has 2 shift directions. The key switches N are marked with the associated digits 0 to 9 . The key switch for the comma has the designation P. The input S is constantly at H potential.

Das kombinierte Komma- und Schieberegister-Steuerwerk 60 (Fig. 7a und 7b) besteht aus 4 Potential-Speicher-Flip- Flops 21 bis 23 und 38 und den Und-Schaltungen 24 bis 30 und 39 mit je 2 Eingängen und den Oder-Schaltungen 31 bis 37 mit je 2 Eingängen und der Oder-Schaltung 40 mit 3 Ein gängen und den zugehörigen Leitungen. Die Schieberegister 3 und 3b und 4 und 6 und 20 sind in dieser Fig. 7a ver einfacht dargestellt (nur eine Teil-Schaltung pro Ziffer- Speicherung). Die Zusatz-Schaltung 90 besteht somit aus dem Potential-Speicher-Flip-Flop 38 und der Und-Schaltung 39 mit 2 Eingängen und der Oder-Schaltung 40 mit 3 Eingängen. Mittels dieser zusätzlichen Schaltung 90 wird vermieden, daß die Schaltung 12 falsch programmiert wird, wenn eine Multiplikatorzahl nach dem Muster 0,00748 eingegeben wird, weil in diesem Fall die Schaltung 12 nur mit der Zahl 3 programmiert werden darf, wenn ein unnotwendiger Leerlauf vermieden werden soll.The combined comma and shift register control unit 60 (FIGS . 7a and 7b) consists of 4 potential memory flip-flops 21 to 23 and 38 and the AND circuits 24 to 30 and 39 , each with 2 inputs and the OR circuits 31 to 37 with 2 inputs each and the OR circuit 40 with 3 inputs and the associated lines. The shift registers 3 and 3 b and 4 and 6 and 20 are shown in a simplified manner in this FIG. 7 a (only one partial circuit per digit storage). The additional circuit 90 thus consists of the potential memory flip-flop 38 and the AND circuit 39 with 2 inputs and the OR circuit 40 with 3 inputs. By means of this additional circuit 90 , it is avoided that the circuit 12 is incorrectly programmed if a multiplier number according to the pattern 0.00748 is entered, because in this case the circuit 12 may only be programmed with the number 3 if unnecessary idling is avoided should.

Falls dieses Komma- und Schieberegister-Steuerwerk 60 nach Fig. 7a und 9 ausgebildet ist, werden alle 3 Takt- Ansteuerungen eingeschränkt in der Weise, daß erst ab erste echte Ziffer (1 bis 9) die Schieberegister 3 und 3b und 4 bei der Zahlen-Eingabe Takt-angesteuert werden. Diese zu sätzliche Ausbildung nach Fig. 9 ist jedoch nicht erfor derlich, weil nur bei den Multiplikator-Takten eine weitere Schaltung angesteuert wird.If this comma and shift register control unit 60 is designed according to FIGS . 7a and 9, all 3 clock controls are restricted in such a way that the shift registers 3 and 3 b and 4 at the first real number (1 to 9) Numbers input can be controlled clock. This additional training according to FIG. 9 is, however, not necessary because only in the multiplier cycles is a further circuit activated.

Im Gegensatz hierzu wird bei der Eingabe der Zahl 700405 bei allen drei Nullen ein Schieberegister-Takt angesteuert. In contrast, when entering the number 700405 a shift register clock is driven at all three zeros.

Der Ausgang A steuert den Eingang a an. Der Ausgang B steu ert den Eingang b an. Der Ausgang C steuert den Eingang c an. Der Ausgang D steuert den Eingang d an. Der Ausgang E steuert den Eingang e an. Der Ausgang F steuert den Ein gang f an. Der Ausgang I steuert den Eingang i an. Der Aus gang K steuert den Eingang k an. Der Ausgang H steuert die Quer-Eingabe (Parallel-Eingabe) in das Schieberegister 3 an. Der Ausgang U steuert den Eingang u an. Der Ausgang Q steuert den Eingang q an. Der Ausgang V steuert den Eingang v an. Die Eingänge S liegen im Betriebszustand ständig an H-Potential. Der Ausgang W steuert den Eingang w an. Der Ausgang F2 steuert den Übertrag-Eingang x der Schaltung 5a an; somit wird dieser Eingang x dann mit H-Potential angesteuert, wenn die Taste D angetippt ist.Output A controls input a. Output B controls input b. Output C controls input c. Output D controls input d. The output E controls the input e. Output F controls input f. Output I controls input i. The output K controls the input k. The output H controls the cross input (parallel input) into the shift register 3 . Output U controls input u. Output Q controls input q. The output V controls the input v. In the operating state, the inputs S are constantly at H potential. The output W controls the input w. The output F 2 controls the carry input x of the circuit 5 a; this input x is then controlled with H potential when the D key is pressed.

Durch Antippen der Taste M wird die Eingabe des Multipli kators vor-angesteuert. Durch Antippen der Taste D wird die Eingabe des Divisors vor-angesteuert. Durch Antippen der Taste G wird bei Multiplikation der Ablauf der Multiplika tion ausgelöst und bei Division der Ablauf der Division ausgelöst. Durch Antippen der Taste R wird die gesamte Re chenschaltung und somit auch die Schieberegister rückge stellt; hierbei wird im Komma-Schieberegister 7 (7 a) das Komma-bit neu gesetzt.The input of the multiplier is pre-activated by pressing the M button. The input of the divisor is pre-activated by pressing the D key. Pressing the G key triggers the multiplication process and the division process triggers the division process. By tapping the R key, the entire calculation circuit and thus the shift register is reset; the comma bit is reset in the comma shift register 7 ( 7 a).

In bezug auf Fig. 8 ergeben sich die Ansteuerungen wie folgt: Vom Ausgang 1 wird das Komma-Schieberegister 7a rechts-verschiebend Takt-angesteuert. Vom Ausgang 2 wird das Komma-Schieberegister 7b rechts-verschiebend Takt-an gesteuert. Vom Ausgang 3 wird das Komma-Schieberegister 7a links-verschiebend Takt-angesteuert. Vom Ausgang 4 wird das Komma-Schieberegister 7b links-verschiebend Takt-angesteu ert. Vom Ausgang- 5 wird das Schieberegister 4 links-ver schiebend Takt-angesteuert. Vom Ausgang 6 wird das Schiebe register 6 links-verschiebend Takt-angesteuert. Vom Aus gang 7 werden die Schieberegister 3 und 3b links-verschie bend Takt-angesteuert. Vom Ausgang 8 wird das Schieberegis ter 20 links-verschiebend Takt-angesteuert. Vom Ausgang 9 werden die Schieberegister 3 und 3b rechts-verschiebend Takt-angesteuert. Vom Ausgang 10 wird das Schieberegister 6 rechts-verschiebend Takt-angesteuert. Die Parallel-Ein gabe in das Schieberegister 3 wird vom Ausgang H der Schaltung 2a (Fig. 5 a) angesteuert.With regard to FIG. 8, the controls result as follows: From the output 1 , the comma shift register 7 a is clock-controlled, shifting to the right. From the output 2 , the comma shift register 7 b is shifted clock-shifting clockwise. From the starting point 3, the shift register 7a is postponing-left controlled stroke. From the output 4 , the comma shift register 7 b is left-shifting clock-driven. From the output 5 , the shift register 4 is left-shifting clock-driven. From the output 6 , the shift register 6 is clock-shifted to the left. From output 7 , the shift registers 3 and 3 b are left-shifting clock-driven. From the output 8 , the shift register 20 is clock-shifted left-shifting. From the starting 9 shift registers 3 and 3 b right-shifting clock-driven. From the output 10 , the shift register 6 is clock-shifted to the right. The parallel input in the shift register 3 is driven by the output H of the circuit 2 a ( Fig. 5 a).

Bei Multiplikation ergibt sich die Wirkungsweise dieser Multiplizier-Dividierschaltung wie folgt: Nach dem Anlegen oder Einschalten der Betriebs-Spannung wird zunächst die Taste R angetippt und damit die gesamte Rechenschaltung zu rückgestellt. Bei der Ausführung B erfolgt auch diese Rück stellung nach dem Einschalten automatisch. Bei dieser Ge samt-Rückstellung wird der alte Komma-Index gelöscht und der neue Komma-Index x gesetzt entsprechend Darstellung in Fig. 7 a. Zu Beginn hat somit der Ausgang D der Schaltung 2a H-Potential und sind somit über den Eingang d der Schaltung 50 die Tor-Schaltungen 9 und 10 vor-angesteuert. Zunächst wird der Multiplikand über die Tastatur N der Schaltung 50 gleichzeitig in die Schieberegister 3b und 4 eingetippt, weil diese erste, zur Eingabe kommende Zahl der Multiplikand oder der Dividend sein kann. Somit wird nun eine Multiplikandenziffer nach der andern gleichzeitig in die Schieberegister 3b und 4 eingetippt und auch ein even tuelles Komma über die Taste P an der richtigen Stelle ein getippt. Beim Antippen der Taste P kippt das Flip-Flop 22 in seine Links-Stellung, womit die Und-Schaltungen 28 bis 30 vor-angesteuert sind und womit bei den Ziffern nach dem Komma über die Und-Schaltung 28 das Komma-Schieberegister 7 (7a und 7b) nach links Takt-angesteuert wird. Falls dieser Multiplikand ein Komma hat und nach dem Komma 2 Stellen hat, wird hierbei somit der Komma-Index um 2 Stel len nach links getaktet. Dann wird die Taste M (Multipli kation) angetippt, wobei zunächst über den Ausgang A der Eingang a mit einem H-Impuls angesteuert wird und somit das Flip-Flop 21 in seine Links-Stellung kippt und das Flip-Flop 22 in seine Rechts-Stellung kippt. Vom Ausgang E wird hierbei der Eingang e mit H-Potential angesteuert und damit die Tor-Schaltung 11 vor-angesteuert; vom Ausgang C wird hierbei über den Eingang c die Schaltung 1 auf Addition eingestellt und somit die gesamte Schaltung auf Multipli kation eingestellt. Dann folgt das Eintippen des Multipli kators über die Tastatur N der Schaltung 50, wobei auch wieder ein eventuelles Komma an der richtigen Stelle ein getippt wird. Das Komma wird hierbei über die Und-Schalt ungen 26 und 29 der Schaltung 60 eingetippt und somit das Komma-Schieberegister 7 auch vom Ausgang der Oder-Schalt ung 33 nach links Takt-angesteuert. Hierbei sind die Und- Schaltungen 36 bis 39 vor-angesteuert und ist somit die Im puls-Ansteuerung der Teil-Schaltung 2b vor-angesteuert. Dann wird die Taste G angetippt und damit der Multiplika tions-Ablauf über die Start-Schaltung 10 ausgelöst, weil hierbei die Und-Schaltung 33 vom Ausgang der Und-Schaltung 34 über die Oder-Schaltung 45 vor-angesteuert ist. Die Pro duktzahl wird hierbei durch aufeinander-folgende Parallel- Additionen gebildet, wobei nach jeder Multiplikatorziffer- Aufarbeitung die Zwischen-Ergebniszahl um 4 bit weiter nach rechts verschoben wird. Wenn der Multiplikator aufge arbeitet ist, hat die Schaltung 12 an ihrem Ausgang n L-Po tential, womit die Und-Schaltung 34 nicht mehr vor-angesteu ert ist und somit die Und-Schaltung 33 nicht mehr vor-ange steuert ist und somit der Multiplikations-Ablauf zu Ende ist. Zum Schluß wird die Ergebniszahl, welche nun in den Schieberegistern 3 und 3b gespeichert ist, mittels einer Umsetz-Schaltung von bit-seriell auf Ziffern-seriell umge setzt, womit die Ergebniszahl in einem Vier-fach-Schiebere gister gespeichert ist. Hierbei wird der Komma-Index mitge taktet und befindet sich somit auch nach der Umsetzung an der richtigen Stelle.With multiplication, this multiplier-divider circuit works as follows: After applying or switching on the operating voltage, the R key is first pressed and the entire arithmetic circuit is thus reset. In version B, this reset also takes place automatically after switching on. With this total reset, the old comma index is deleted and the new comma index x is set as shown in Fig. 7 a. At the beginning, the output D of the circuit 2 a has H potential and the gate circuits 9 and 10 are thus pre-activated via the input d of the circuit 50 . First of all, the multiplicand is simultaneously typed into the shift registers 3 b and 4 via the keyboard N of the circuit 50 , because this first, input number can be the multiplicand or the dividend. Thus, one multiplicand digit after the other is simultaneously typed into the shift registers 3 b and 4 and a possible comma is typed in at the right place via the P key. When pressing the P key the flip-flop 22 tilts in its leftward position, whereby the AND circuits are driven before-28 to 30 and thus with the digits after the decimal point through the AND circuit 28, the decimal point shift register 7 (7a and 7b) is clock-driven to the left. If this multiplicand has a comma and has 2 digits after the comma, the comma index is clocked 2 digits to the left. Then the key M (multiplication) is tapped, with input A being controlled with an H pulse via output A and thus flipping flip-flop 21 to its left position and flip-flop 22 to its right Position tilts. From the output E, the input e is driven with H potential and thus the gate circuit 11 is pre-driven; from output C, circuit 1 is set to addition via input c and the entire circuit is thus set to multiplication. Then follows the typing of the multiplier on the keyboard N of the circuit 50 , again a possible comma is typed in at the right place. The comma is typed in here via the AND circuits 26 and 29 of the circuit 60 and thus the comma shift register 7 is clock-controlled from the output of the OR circuit 33 to the left. Here, the AND circuits 36 to 39 are pre-activated and thus the pulse activation of the sub-circuit 2 b is pre-activated. Then the key G is tapped and the multiplication sequence is triggered via the start circuit 10 , because the AND circuit 33 is pre-activated by the output of the AND circuit 34 via the OR circuit 45 . The product number is formed by successive parallel additions, with the intermediate result number being shifted 4 bits further to the right after each multiplier digit processing. When the multiplier is working up, the circuit 12 has n L potential at its output, so that the AND circuit 34 is no longer pre-activated and thus the AND circuit 33 is no longer pre-activated and thus the Multiplication process is over. Finally, the result number, which is now stored in the shift registers 3 and 3 b, is converted by means of a conversion circuit from bit-serial to number-serial, with the result number being stored in a four-fold shift register. The comma index is included in the clock and is therefore in the right place even after implementation.

Beim Dividieren ergibt sich die Wirkungsweise dieser Multi plizier-Dividierschaltung wie folgt: Zunächst wird diese Multiplizier-Dividierschaltung auch durch Antippen der Taste R rückgestellt, sofern sie nicht bereits rückgestellt ist. Dann wird wie beim Multiplizieren die erste Zahl, in diesem Fall also der Dividend, über die Schaltung 50 eingetippt. When multiplying, the operation of this multiplier-divider circuit is as follows: First, this multiplier-divider circuit is also reset by pressing the R key, provided it has not already been reset. Then, like in multiplication, the first number, in this case the dividend, is typed in via circuit 50 .

Hierbei sind somit auch die Tor-Schaltungen 9 und 10 vor angesteuert und wird somit der Dividend unbeabsichtigt auch in das Schieberegister 4 eingetippt. Das Komma wird hierbei auf gleiche Weise eingetippt, wie das Komma des Multipli kanden beim Multiplizieren. Nach dem Eintippen der letzten Dividenden-Ziffer ist der Dividend in den Schieberegistern 3b und 4 gespeichert und folgt die Löschung des Inhalts des Schieberegisters 4 durch Antippen der Taste D (Divisi on), weil hierbei der Zusatz-Rückstell-Eingang des Schiebe registers 4 über den Eingang b und die Leitung z vom Aus gang B mit einem H-Impuls angesteuert wird (Beim Multipli zieren wird beim Antippen der Taste M über die Leitung s das Schieberegister 3b gelöscht). Von diesem H-Impuls über den Eingang b kippen die Flip-Flops 21 und 23 in ihre Links-Stellung und das Flip-Flop 22 in seine Rechts-Stell ung und ist damit die Eingabe des Divisors vor-angesteuert, weil nun über den Eingang f die Tor-Schaltung 9 vor-ange steuert ist. Dann folgt das Eintippen des Divisors auf die selbe Weise, wie das Eintippen des Multiplikators beim Mul tiplizieren, mit dem Unterschied, daß das Eintippen des Kom mas über die Und-Schaltungen 27 und 30 erfolgt, womit der Komma-Index x im Komma-Schieberegister 7 bei jeder Ziffer nach dem Komma um 1 bit nach rechts getaktet wird. Nach dem voll-ständigen Eintippen des Divisors in das Schieberegis ter 4 wird dann auch die Taste G angetippt und damit der Divisions-Ablauf über die Start-Schaltung 10 ausgelöst, weil hierbei die Und-Schaltung 33 vom Ausgang der Und- Schaltung 35 über die Oder-Schaltung 45 vor-angesteuert ist. Die Haupt-Schaltung 1 wirkt hierbei als Subtrahier-Schalt ung, weil hierbei der Eingang c mit L-Potential angesteu ert wird. Hierbei sind die Und-Schaltungen 40 und 41 der Schaltung 2a vor-angesteuert und wird zunächst der Divi dend bei jedem ersten Impuls der Impulsschaltung 11 um eine Stelle (4 bit) nach links getaktet, bis der Ausgang G der Haupt-Schaltung 1 L-Potential hat. Dann folgt die erste Sub traktions-Serie und dann der nächste Verschiebetakt des Dividenden nach links. Wenn die Negier-Schaltung 64 an ihrem Ausgang von H-Potential auf L-Potential wechselt, ist die Und-Schaltung 35 nicht mehr vor-angesteuert und somit die Und-Schaltung 33 nicht mehr vor-angesteuert und damit der Divisions-Ablauf zu Ende. Die Ergebniszahl (Quo tient) wird in der Schaltung 18 gebildet, indem pro Sub traktions-Kontrastellung die Anzahl der Subtraktionen ge zählt wird und dann in das Schieberegister 20 eingegeben wird. Die Stellung des Komma-Index x ergibt sich aus der Fig. 7 a.In this case, the gate circuits 9 and 10 are thus also activated and the dividend is thus inadvertently typed into the shift register 4 . The comma is typed in the same way as the comma of the multiplicand when multiplying. After typing in the last dividend digit, the dividend is stored in shift registers 3 b and 4 and the contents of shift register 4 are deleted by pressing key D (Divisi on), because this is the additional reset input of shift register 4 is controlled via input b and line z from output B with an H pulse (when multiplying, pressing key M on line s deletes shift register 3 b). From this H pulse via input b, flip-flops 21 and 23 flip to their left position and flip-flop 22 to their right position, and the input of the divisor is thus pre-activated because it is now via the input f the gate circuit 9 is controlled in advance. Then follows the typing in of the divisor in the same way as the typing in of the multiplier when multiplying, with the difference that the typing in of the commas takes place via the AND circuits 27 and 30 , which means that the comma index x in the comma shift register 7 clocked by 1 bit to the right for each digit after the comma. After the divisor has been completely typed into the shift register 4 , the G key is then pressed and the division process is triggered via the start circuit 10 , because the AND circuit 33 from the output of the AND circuit 35 via this OR circuit 45 is pre-driven. The main circuit 1 acts as a subtracting circuit because the input c is controlled with L potential. Here, the AND circuits 40 and 41 of the circuit 2 a are driven upstream and the Divi is first DEND clocked each time the first pulse of the pulse circuit 11 by one digit (4 bit) to the left until the output G of the main circuit 1 L -Has potential. This is followed by the first subtraction series and then the next dividend shift to the left. If the negation circuit 64 changes from H potential to L potential at its output, the AND circuit 35 is no longer pre-activated and thus the AND circuit 33 is no longer pre-activated and the division process thus ends . The result number (quotient) is formed in the circuit 18 by counting the number of subtractions per subtraction contrast position and then entering it in the shift register 20 . The position of the comma index x results from FIG. 7 a.

In beiden Fällen erfolgt die Schluß-Verarbeitung der Ergeb niszahl in einer Ergebniszahl-Verschiebeschaltung nach P 41 10 500.1, welche mit einer Nullen-Eingabeschaltung kombiniert ist. Nach dieser Schluß-Verarbeitung erscheint die Ergebniszahl formal richtig im Anzeigefeld der Anzeige- Schaltung. Aus der Zahl 35 , wird die Zahl 35 000 und aus der Zahl , 748 die Zahl 0,000748.In both cases, the final processing of the results is done nis number in a result number shift circuit P 41 10 500.1, which with a zero input circuit is combined. After this final processing appears the result number is formally correct in the display field of the display Circuit. From the number 35, the number becomes 35 000 and from the number 748 the number 0.000748.

Der Übertrag-Eingang x der Tetraden-Schaltung 5a wird vom Ausgang F2 angesteuert und somit nach dem Antippen der Taste D mit H-Potential angesteuert.The carry input x of the tetrad circuit 5 a is driven by the output F 2 and is thus driven with H potential after pressing the key D.

Claims

1. Electronic multiplier-divider circuit according to P 40 28 149.3, which is provided with a main control unit ( 2 ) and also with a comma and shift register control unit ( 60 ), characterized in that the main control unit ( 2 ) only one Has pulse circuit ( 11 ).

2. Electronic multiplier-divider circuit according to claim 1, characterized in that the comma and shift register control unit ( 60 ) is provided with the additional circuit ( 90 ), which consists of the flip-flop ( 38 ) and the AND circuit ( 39 ) and the OR circuit ( 40 ).