[go: up one dir, main page]

CN1356729A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1356729A
CN1356729A CN01139485A CN01139485A CN1356729A CN 1356729 A CN1356729 A CN 1356729A CN 01139485 A CN01139485 A CN 01139485A CN 01139485 A CN01139485 A CN 01139485A CN 1356729 A CN1356729 A CN 1356729A
Authority
CN
China
Prior art keywords
mentioned
column
isolation regions
device isolation
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01139485A
Other languages
English (en)
Other versions
CN1193431C (zh
Inventor
碓氷康典
上月繁雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1356729A publication Critical patent/CN1356729A/zh
Application granted granted Critical
Publication of CN1193431C publication Critical patent/CN1193431C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/051—Forming charge compensation regions, e.g. superjunctions
    • H10D62/058—Forming charge compensation regions, e.g. superjunctions by using trenches, e.g. implanting into sidewalls of trenches or refilling trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

半导体器件具有在沟槽型的多个器件隔离区域之间形成的NPN(或PNP)横向3层柱状物,在3层柱状物的上表面上具有源极和栅极,在下表面上具有漏极。器件隔离区域的深度DT和其最小平面宽度WTmin和3层柱状物的宽度WP,被构成为满足3.75≤DT/WP≤60或者5.5≤DT/WTmin≤14.3这样的关系。采用这样的构成,可以实现高的耐压和低的导通电阻。

Description

半导体器件
技术领域
本发明涉及半导体器件，因为与在纵向NPN(或PNP)的具有三层横向构造的Si柱状物上形成MOSFET的半导体器件特别相关，所以涉及适合于那些要求低导通电阻高耐压高击穿电压的电力开关器件的构造。
背景技术
利用MOSFET的电力开关器件，虽然要求低导通电阻和高耐压，但是现有的平面构造的电力MOSFET却具有当导通电阻下降时耐压也下降，而当高耐压化时则导通电阻也将增高这样的相反关系。
就是说，平面构造的电力MOSFET，例如，在N+衬底上边形成的N-外延层的表面上形成MOS构造，形成从衬底背面通过N-外延层向MOSFET流动的电流路径。
为此，MOSFET导通动作时的电阻(导通电阻)依赖于N-外延层的厚度。此外，由于耗尽层在N-外延层中延伸，故耐压由N-外延层的厚度决定。
这样一来，由于维持电流路径和耐压的区域是同一区域，故存在着如果为了高耐压化而加大N-外延层的厚度，则导通电阻将上升，反之，当使N-外延层的厚度变薄来降低导通电阻时，则耐压也将下降这样的相反关系，满足两者是困难的。
为了消除上边所说的现有的平面构造电力MOSFET中的低导通电阻和高耐压化之间的相反关系，实现低导通电阻和高耐压化，从例如‘Coolmos-a new milestone in high voltage Power MOS’by L.Lorenz，G.Deboy(文献1)，人们知道了具有超级结(Super junction)构造的MOSFET(COOLMOS；德国西门子公司的注册商标)(例如，参看特开平7-7154号)。
该超级结构造的电力MOSFET，如图1所示，分别在深度方向(纵向)上形成有作为电流路径的N+柱状物(pillar)层71和用来维持源漏间反向耐压的柱状物层72。
根据该构造，由于导通电阻依赖于N+柱状物层71的浓度，使耗尽层向横向方向延伸，故耐压由N+柱状物层71和N+柱状物层72的浓度和宽度决定。其结果是，对于现有的平面构造的电力MOSFET来说，可以确保同等的漏源间反向耐压(例如600V)，而且，可以使导通电阻降低到1/3到1/4。
然而，在上述文献1中所示的MOSFET的制造工艺，由于硅的外延生长和图形化以及离子注入都必须重复进行多次(在图1中为6次)，所以是复杂的。伴随着这样的非常长的工艺过程，人们担心需要更多的费用和时间，担心制造价格会大幅度地上升。
人们还提出了这样的方案：分别向在半导体衬底上形成的条带状的沟槽的两个侧面离子注入N型和P型杂质来形成纵向的N柱状物层和P柱状物层(USP6040600)。但是，即便是使用该方法，为形成MOSFET器件那么多的N柱状物层和P柱状物层也需要进行2次离子注入工序，而且平面形状还存在着只能形成条带图形的MOSFET的制约。
为此，人们希望确立一种容易制造、高耐压且低导通电阻的电力MOSFET的新的构造。
发明内容
本发明的第1方面的半导体器件，具备：
具有第1和第2主面的第1导电类型的半导体衬底；
被形成为距上述半导体衬底的上述第1主面具有规定深度DT的多个器件隔离区域，上述多个器件隔离区域构成为在多个沟槽的内部形成有绝缘物；
在上述多个器件隔离区域之间形成的宽度为WP平面形状为网格状的横方向3层柱状物，上述3层柱状物，由在其深度方向上分别接连到上述多个器件隔离区域内相邻的2个上的第1导电类型的第1和第2柱状物层，和在上述第1和第2柱状物层之间形成的第2导电类型的第3柱状物层构成，上述3层柱状物的上述宽度WP和上述器件隔离区域的深度DT，具有3.75≤DT/WP≤60的关系；
在上述第2导电类型的上述第3柱状物层的上表面上形成的第2导电类型的基极区域；
在上述基极区域的上表面上选择性地形成的第1导电类型的源极区域；
在上述源极区域和上述第1或第2柱状物层的上表面之间的上述基极区域上边绝缘性地形成的栅极电极；
在上述半导体衬底的上述第2主面上形成，接连到上述3层柱状物的下表面上的第1导电类型的漏极层。
此外，本发明的第2方面的半导体器件，具备：
具有第1和第2主面的第1导电类型的半导体衬底；
被形成为距上述半导体衬底的上述第1主面具有规定深度DT的多个器件隔离区域，上述多个器件隔离区域构成为在多个沟槽内部形成绝缘物；
在上述多个器件隔离区域之间形成的宽度为WP平面形状为网格状，使得具有最小开口宽度WTmin的多个开口的横方向3层柱状物，上述3层柱状物，由在其深度方向上分别接连到上述多个器件隔离区域内相邻的2个上的第1导电类型的第1和第2柱状物层，和在上述第1和第2柱状物层之间形成的第2导电类型的第3柱状物层构成，上述3层柱状物的上述开口宽度WTmin和上述器件隔离区域的深度DT，具有5.5≤DT/WTmin≤14.3的关系；
在上述第2导电类型的上述第3柱状物层的上表面上形成的第2导电类型的基极区域；
在上述基极区域的上表面上选择性地形成的第1导电类型的源极区域；
在上述源极区域和上述第1或第2柱状物层的上表面之间的上述基极区域上边绝缘性地形成的栅极电极；
在上述半导体衬底的上述第2主面上形成，接连到上述3层柱状物的下表面上的第1导电类型的漏极层。
此外，本发明的第3方面的半导体器件，具备：
具有第1和第2主面的第1导电类型的半导体衬底；
被形成为距上述半导体衬底的上述第1主面具有规定深度DT的多个器件隔离区域，上述多个器件隔离区域构成为在多个沟槽的内部形成绝缘物；
在上述多个器件隔离区域之间形成的宽度为WP平面形状为网格状，使得具有最小开口宽度WTmin的多个开口的横方向3层柱状物，上述3层柱状物，由在其深度方向上分别接连到上述多个器件隔离区域内相邻的2个上的第1导电类型的第1和第2柱状物层，和在上述第1和第2柱状物层之间形成的第2导电类型的第3柱状物层构成；
在上述第2导电类型的上述第3柱状物层的上表面上形成的第2导电类型的基极区域；
在上述基极区域的上表面上选择性地形成的第1导电类型的源极区域；
在上述源极区域和上述第1或第2柱状物层的上表面之间的上述基极区域上边绝缘性地形成的栅极电极；
在上述半导体衬底的上述第2主面上形成，接连到上述3层柱状物的下表面上的第1导电类型的漏极层，
上述多个器件隔离区域，含有把形成了上述3层柱状物的区域的周围包围起来的终端绝缘区域，在把与上述终端绝缘区域对应的上述多个沟槽之一的最小开口宽度设为WTEmin时，与上述链状3层柱状物的最小开口宽度WTmin之间的关系满足WTEmin≥WTmin。
附图说明
图1的剖面图示出了现有的超级结构造的电力MOSFET的一部分。
图2的剖面图示出了作为本发明的基本构造的深沟槽MOSFET(DTMOS)的一部分。
图3的斜视图作为图2的DTMOS的一个例子示出了条带图形型的平面图形和剖面构造的一部分。
图4的斜视图作为图2的DTMOS的一个例子示出了网格图形型的平面图形和剖面构造的一部分。
图5的DTMOS的剖面图示出了在图2的基本构造中改善了Si柱状物部分的例子。
图6的DTMOS的剖面图示出了在图2的基本构造中改善了器件隔离区域的例子。
图7的剖面图示出了本发明的实施例1的具有十字交叉网格图形的DTMOS的器件形成部分的一部分和芯片终端部分的一部分的构造。
图8的平面图示出了图7的DTMOS的平面图形的一部分。
图9的剖面图示出了本发明的实施例2的具有T形交叉网格图形的DTMOS的器件形成部分的一部分和芯片终端部分的一部分的平面图形。
图10的平面图示出了本发明的实施例3的具有Y形交叉网格图形的DTMOS的器件形成部分的一部分和芯片终端部分的一部分的平面图形。
图11的特性图示出了实施例2与实施例3的DTMOS Si柱状物的宽度和沟道密度的关系。
具体实施方式
在说明本发明的实施例之前，先对本发明人等已经提出了方案的深沟槽MOSFET(以下，简称为DTMOS)的构造及其制造方法进行说明。
图2的剖面图示出了本发明人等所提出的DTMOS的基本构造的一部分。在该DTMOS中，80是N++底，在其上表面上形成有N-外延层(未画出来)，形成多个器件隔离用沟槽，使得距衬底表面具有规定的深度，采用把绝缘物埋入到其内部的办法，形成器件隔离区域85。
在该器件隔离用沟槽的相互间，形成纵剖面为3层夹层构造的NPN柱状物。该NPN柱状物，由从器件隔离用沟槽的侧壁向半导体衬底内离子注入N型杂质(例如，砷；As)和P型杂质(例如，硼；B)并进行热扩散，沿着沟槽的侧壁面在纵向方向上形成的剖面长方状的N+柱状物层84和被它夹在中间地在纵向方向上形成的剖面长方状的P+柱状物层83构成。
另外，在上述2个N+柱状物层84内的(As-B)总量的合计和在P+柱状物层83内的(B-As)总量，以±5％以内的差被设定为相等。该杂质量的高精度的控制，可以用向沟槽侧壁进行As、B离子注入的办法实现。
在P+柱状物层83的上部形成P+基极区域83a，在其上部表面上选择性地形成N+源极区域86，在被该N+源极区域86和上述N+柱状物层84夹在中间的P区域表面部分(沟道区域)上边中间存在着栅极氧化膜87形成栅极电极88。然后，在含有栅极电极的衬底上边形成层间绝缘膜89，形成源极金属布线90，使得通过该层间绝缘膜89的开口部分与N+源极区域86接触。
借助于这样的构造，就可以实现以N+衬底80为漏极，以N+柱状物层84为源极漏极间的电流路径的电力MOSFET构造。而且，由于在1个NPN柱状物上存在2个N+柱状物层84(源极漏极间的电流路径)，故实现高沟道密度、使导通电阻(Ron)降低化是可能的。此外，借助于P+柱状物层83，提高源极漏极间反向耐压是可能的。
其次，概略地说明图2所示的DTMOS的制造工序。首先，在以后将成为隔离区域85的部分上，借助于反应性离子刻蚀(RIE)，形成从在N++衬底80上边形成的N-外延层(未画出来)的表面达到N++衬底80的沟槽。这时，N-外延层表面的沟槽以外的部分已被氧化膜被覆起来。
其次，例如用旋转离子注入法，以大约7度的注入角度注入As或B离子。其次，借助于在1150℃下进行24小时以上的热扩散，进行As、B的同时扩散。
这时，归因于B的扩散系数比As的扩散系数足够地大，从沟槽侧壁算起，As大约扩散2.5微米变成为N+柱状物层84，B大约扩散7.5微米，同时与来自两侧的扩散重叠变成为P+柱状物层83。就是说，热处理后的构造，完成把内部的P+柱状物层83夹在中间地在沟槽侧壁上存在N+柱状物层84的NPN柱状物。
其次，借助于热氧化在沟槽侧面上形成氧化膜(SiO2膜)，然后，用化学气相淀积法(CVD)，形成SiO2膜或SiN膜。
其次，借助于化学机械抛光(CMP)使衬底表面平坦化。从此以后的工序，与平面构造的MOSFET的制造工序同样地进行。就是说，在P+柱状物层83的上部形成P+基极区域83a，在P+基极区域83a上边的一部分上形成N+源极区域86，在沟道区域上边中间存在着栅极氧化膜87形成栅极电极88。借助于此，实现以N+衬底80为漏极，以N+柱状物层84为源极漏极间的电流路径的电力MOSFET构造。
就是说，上述制造方法，由于在N-外延层生长、深沟槽的形成、由B离子和As离子的同时注入和热扩散进行的NPN柱状物的形成、一直到由沟槽填埋实施的器件隔离区域的形成的工序可以比较短，故与上述超级结构造的电力MOSFET的制造方法比较起来可以大幅度地削减工序，因而会使制造价格锐减。
图3的斜视图作为图2所示的DTMOS的一个例子示出了条带型的DTMOS的平面图形和剖面构造的一部分。该构造是一种把各个单位器件的NPN柱状物和沟槽部分配置成条带图形的构造。
图4的斜视图作为图2所示的DTMOS的另外的一个例子示出了网点偏移(dot offset)网格式的DTMOS的平面图形和剖面构造的一部分。另外，图2和图3，都省略了先前的绝缘膜89和栅极电极88等的图示。
该构造，是一种为了提高DTMOS的沟道密度而把平面圆形的NPN柱状物配置成网点偏移网格状的构造。
图5的剖面图示出了图2-4所示的DTMOS的NPN柱状物的改善例的DTMOS的构造的一个例子。
图5所示的构造，已变更为在图2-4所示的DTMOS的N+柱状物层84的表面之内连接到沟槽(器件隔离区域85)侧壁部分上的一部分上形成N++区域84a。借助于此，就变成为使得在加电压时耗尽层不会达到N+柱状物层84的表面，就难于发生电场集中和击穿。在该情况下，N++区域84a由于可以在N+源极区域86的形成时同时形成，故不会伴随有工序的增加。
另外，在图2-4所示的构造的情况下，虽然沟槽内部已用绝缘物进行了填埋，但是，要想用氧化膜(SiO2膜)等的绝缘膜85完全地进行填埋，需要很长的时间。此外，归因于在填埋后的热工序中，N+柱状物层84、P+柱状物层83的硅和上述SiO2膜等的绝缘物85的热膨胀系数之差，会给沟槽底部的硅加上大的热应力。为此，在该部分处会集中地发生晶体缺陷，存在着反向漏流增加的可能性。以下示出了对这一点进行了改善的例子。
图6的剖面图示出了图2-4所示的器件隔离区域85的改善例的DTMOS的构造的一个例子。
图6所示的构造，是一种变更为在图2-4所示的DTMOSFET的沟槽侧面上形成了绝缘膜85a之后用多晶硅85b把沟槽内部填埋起来的构造。沟槽内部的多晶硅85b，由于不是电流路径不需要完全地填埋，故可以用高生长速度(短时间)形成(填埋)。
此外，由于，N+柱状物层84、P+柱状物层83的硅和沟槽内部的多晶硅85b的热膨胀系数相等，故在多晶硅85b埋入后就算是经过热工序也不会给沟槽底部的硅加上大的热应力。因此，可以防止在该部分上因发生晶体缺陷而使反向漏流增加的现象。
另外，为了实现图5所示那样的绝缘物的构造，也可以作成为在沟道侧面上形成了绝缘膜，例如氧化膜(SiO2膜)之后，用多晶硅对沟槽内部进行回填。这时，沟槽内部的多晶硅，由于从沟槽侧面的两侧进行淀积，故可以在短时间内填埋完毕。
然而，倘采用图2-4所示的DTMOS的构造，虽然如上所述会满足低导通电阻化和高耐压化，但是理想的是再采用使器件隔离区域和3层柱状物层的平面图形形状等最佳化的办法，来改善导通电阻特性和耐压。
此外，虽然在USP4754310、6081009和特开平10-223896号中公开了部分地与上述方案的DTMOS的构造类似的构造，但是这些构造不是3层柱状物构造，对于器件隔离区域和3层柱状物的平面图形形状等的最佳化也没有提及。
本发明就是为解决上述那些问题而发明的，以下，说明能够实现耐压高且导通电阻可进一步降低的DTMOS的实施例。
<实施例1>
图7的剖面图示出了本发明的实施例1的具有十字交叉网格图形的DTMOS的器件形成部分的一部分和芯片终端部分的一部分的构造。
在该DTMOS中，10是N++Si衬底，在其上边形成有N-外延层21。形成多个器件隔离用沟槽22，使得具有从N-外延层21的表面达到N++Si衬底10内的规定的深度，采用向其内部填埋绝缘物的办法形成器件隔离区域11。
在该器件隔离用沟槽22的相互间，形成纵剖面为3层夹层构造的NPN柱状物12。该NPN柱状物12，由从器件隔离用沟槽11的侧壁向N-外延层21内离子注入进N型杂质(例如，砷；As)和P型杂质(例如，硼；B)并进行热扩散，沿着沟槽的侧壁面在纵向方向上形成的剖面长方状的N+柱状物层13和被它夹在中间在纵向方向上形成的剖面长方状的P+柱状物层14构成。
另外，在上述2个N+柱状物层13内的(As-B)总量的合计和在P+柱状物层14内的(B-As)总量，以±5％以内的差被设定为相等。即，N+柱状物层13和P+柱状物层14浓度大体上是相同的。这样的杂质量的高精度的控制，可以用向沟槽侧壁进行As、B离子注入来实现。
在P+柱状物层14的上部，为了确保DTMOS的所希望的阈值电压Vth，形成杂质浓度高的P+基极区域15，在其上部表面上选择性地形成N+源极区域16，在被该N+源极区域16和上述N+柱状物层13夹在中间的P+基极区域表面部分(沟道区域)上边，中间存在着栅极氧化膜17形成栅极电极18。
然后，在含有栅极电极18的衬底上边形成层间绝缘膜19，形成源极金属布线20，使得通过该层间绝缘膜19的开口部分与N+源极区域16接触。
然后，如后边要讲的图18所示，采用向被形成为使得具有从N-外延-层的表面达到N++Si衬底10内的规定的深度以便把上述NPN柱状物12的形成区域的周围围起来的终端部分沟槽22的内部填埋绝缘物的办法，形成终端绝缘区域11。
借助于这样的构造，就可以实现以N++Si衬底10为漏极，以N+柱状物层13为源极漏极间的电流路径的电力MOSFET构造。而且，还可以实现在1个NPN柱状物12上存在2个N+柱状物层13(源极漏极间的电流路径)的沟道密度高的NMOSFET构造。
另外，上述栅极绝缘膜17，为了保持衬底的强度，可以使用热氧化膜(SiO2膜)，栅极电极18则可以使用多晶硅或金属硅化物。
其次，说明图7所示的DTMOS的制造工序的一个例子。首先，在N++衬底10上边形成了低电阻的N-外延层21以后，在N-外延层21的表面上边形成刻蚀掩模(未画出来)，形成深的沟槽22，使得从N-外延层21的表面一直达到N++衬底10内。
其次，例如用旋转离子注入法，以大约7度的注入角度注入N型杂质(在本例中为As)和P型杂质(在本例中为B)。这时，As的注入，例如在加速电压为60KeV、剂量为4.1×1013cm-2的条件下进行，B的注入，例如在加速电压为60KeV、剂量为4×1013cm-2的条件下进行。
其次，借助于1150℃、2000分钟以上的热扩散，进行As、B的同时扩散。这时，归因于B的扩散系数比As的扩散系数足够地大，在沟槽侧壁面上分别以大体上相同的浓度形成沿着纵向方向的剖面为长方形的N+柱状物层13和在横向方向上与之接连，同时重叠上来自两侧的扩散的剖面为长方形的P+柱状物层14。就是说，热处理后的构造，完成把内部的P+柱状物层14夹在中间地在两侧(沟槽侧壁部分)上存在N+柱状物层13的NPN柱状物12。
另外，在上述2个N+柱状物层13内的(As-B)总量的合计和在P+柱状物层14内的(B-As)总量，以±5％以内的差被设定为相等。即，N+柱状物层13和P+柱状物层14浓度大体上是相同的。这样的杂质量的高精度的控制，可以用上边所说的那样的向沟槽侧壁进行As、B离子的同时注入来实现。
其次，在向沟槽22内部填埋进绝缘物之后，例如用CMP法或刻蚀，使表面平坦化。在本实施例中，用热氧化法在沟槽22的内面上形成氧化膜(SiO2膜)，然后，再用CVD法，形成SiO2膜或SiN膜。
这时，也可以作成为在沟槽22的内壁上形成了Si3N4或SiO2膜之后，优先地向沟槽内淀积填埋多晶硅。沟槽内部的多晶硅，由于不是电流路径，故没有必要进行完全的填埋，可以采用从沟槽侧面的两侧进行生长的办法进行以高生长速度进行的填埋。
其次，在P+柱状物层14的上部表面的沟道区域上边，中间存在着栅极绝缘膜17形成栅极电极18，同时在P+柱状物层15的表面上选择性地形成N+源极区域16。借助于此，就可以得到以N++Si衬底为漏极10，以N+柱状物层13为N+源极区域16与漏极10之间的电流路径的DTMOS。
倘采用具有图7所示构造的NMOSFET，就可以与前边参照图2所述的NMOSFET同样，实现满足导通电阻的降低化和源漏间反向耐压的提高这两方的电力MOSFET。
另外，在本实施例中，器件隔离区域和3层柱状物的平面图形形状等得以最佳化，实现了导通电阻特性、耐压的改善。
图8示出了含有图7中的器件隔离区域11、NPN柱状物12和终端绝缘区域的平面图形。
器件隔离区域11的平面图形是矩形(例如，正方形)，被器件隔离区域11夹在中间的NPN柱状物(3层柱状物)12，作为全体，平面图形被形成为网格状，该网格的交叉部分是交叉角度为90度的十字形。
由于NPN柱状物12作为整体如上所述地被形成为网格状，故可以提高单位面积的NPN柱状物12的密度，可以减小导通电阻Ron。因而，与图3的具有条带图形的DTMOS比较，NPN柱状物12的密度变成为2倍，Ron则减少40％以上。
在这里，为了确保在沟槽加工后的清洗工序或绝缘物形成工序中的Si衬底的强度，防止NPN柱状物12部分地破坏，对NPN柱状物12的宽度WP进行了研究。由于制造技术上的制约可知，在器件隔离用沟槽的深度DT在大约50微米以上的情况下，DT/WP的上限为60是适当的，在DT大约为60微米的情况下，理想的是把WP作成为1微米以上。
此外，在试制结果的情况下，已经确认在WP约为16微米(N+柱状物层13的宽度约3微米，P+柱状物层14的宽度约10微米)、DT/WP＝3.75时，可以进行稳定的制造。
因此，DT/WP的最佳范围，是3.75≤DT/WP≤60。借助于此，作为WP在加工强度上可以允许的范围内就变成为最小，单位面积中的NPN柱状物12的密度就可以变成为最大，就可以使Ron最小化。
另一方面，器件隔离用沟槽的深度DT和它的最小开口宽度(NPN柱状物12间的最小间隔，就是说网格开口部分的最小开口宽度)WTmin之间，也存在着最佳范围。就是说，可知：在对于被形成为对Si衬底的表面垂直的器件隔离用沟槽22的壁面来说，形成以4度到10度的低入射角注入As、B的离子形成NPN柱状物12之际，当离子注入角度不足4度时，就会因离子注入角度过小而使入射粒子的一部分在Si面上进行反射，因而得不到预定的离子注入浓度。因此，WTmin/DT在tan4°以上，即DT/WTmin的上限为1/tan4°、即DT/WTmin≤14.3是适当的。
此外，为了极力减小沟槽区域以有效地使用衬底表面，虽然以WTmin极小为好，但是，WTmin要由沟槽加工技术决定，采用使用感应耦合等离子体的RIE实施的Si刻蚀得到的试制结果，已经确认：在DT约为60微米、WTmin约为8微米，DT/WTmin＝7.5的情况下，和在DT约为55微米、WTmin约为10微米，DT/WTmin＝5.5的情况下，可以进行稳定的制造。
因此，DT/WTmin的最佳范围为5.5≤DT/WTmin≤14.3。借助于此，就可以在对于别的特性没有妨碍的范围内使WTmin最小化，就可以最为有效地使用衬底表面。
采用设定为这种关系的办法，与图1所示的用大约30微米的节距的条带图形形成超级结构造的MOSFET的Si柱状物的情况比较，单位面积的柱状物面积将增大到大约2倍，在600V的DTMOS中Ron降低高达40％以上。
另一方面，有必要采用向终端绝缘区域的终端部分沟槽的器件形成区域一侧的壁面上，也与器件隔离用沟槽的壁面同样，注入As、B的离子，在终端部分沟槽的器件形成区域一侧形成NPN柱状物12的办法，防止耐压的降低。在该情况下，为注入As、B离子，终端部分沟槽的最小开口宽度WTEmin，必须为与器件隔离用沟槽的最小开口宽度(NPN柱状物12间的最小间隔，就是说网格开口部分的最小开口宽度)WTmin同等以上。因此，要设定为使得满足WTEmin≥WTmin。
然而，在实施例1中，NPN柱状物12的平面图形被形成为网格状，该网格的交叉部分是交叉角度为90度的十字形。在进行目的为形成上述NPN柱状物12的As、B的离子注入之际，虽然要使晶片进行旋转(旋转离子注入法)以提高面内均一性，但是，沟槽壁面的十字形交叉部分，与其他部分比较，单位面积的离子注入剂量将降低。结果，与图3的具有条带图形的DTMOS比较，存在着耐压会降低的可能性。
以下，对为了抑制这样的耐压的降低，使网格的交叉部分变更为T形的实施例2和把网格的交叉部分变更为Y形的实施例3进行说明。
<实施例2>
图9示出了实施例2的具有T字交叉型网格图形的DTMOS的芯片的器件形成部分的一部分的平面图形。
实施例2的DTMOS，与前边参照图7和图8说明的实施例1的DTMOS比较，由于NPN柱状物12的平面图形不同，除此之外是相同的，故赋予与图8中同一标号。
就是说，虽然器件隔离区域11的平面图形是矩形，但是被器件隔离区域11夹在中间的NPN柱状物12，作为全体平面图形被形成为网格状，该网格的交叉部分是交叉角度为90度的T形。
倘采用这样的构造，则沟槽壁面的T形交叉部分与别的部分的单位面积的离子注入剂量的均一性提高，与实施例1的DTMOS比较耐压将提高10％到14％左右。
<实施例3>
图10示出了本发明的实施例3的具有Y形交叉网格图形的DTMOS的器件形成部分的一部分的平面图形。
实施例3的DTMOS，与前边参照图7和图8说明的实施例1的DTMOS比较，由于NPN柱状物12的平面图形不同，除此之外是相同的，故赋予与图8中同一标号。
就是说，器件隔离区域的平面图形是六角形，被器件隔离区域11夹在中间的NPN柱状物12，作为全体平面图形被形成为网格状，该网格的交叉部分是交叉角度为120度的Y形。
倘采用这样的构造，则沟槽壁面的Y形交叉部分与别的部分的单位面积的离子注入剂量的均一性将进一步提高，耐压将进一步提高，可以得到与图3的具有条带图形的DTMOS同等的耐压。
而且，还可以把单位面积的NPN柱状物12的密度形成得更高，Ron形成得更小。因而，与前边参照图3所述的方案的具有条带图形的DTMOS比较，Ron将减少40％以上。
图11示出的是使上述实施例2的具有T形交叉型网格图形的DTMOS和上述实施例3的具有Y形交叉型网格图形的DTMOS的沟道密度，与图3的具有条带图形的DTMOS和图4的具有网点偏移网格图形的DTMOS的沟道密度的对比。
在这里示出的是在器件隔离区域用沟槽开口宽度WT＝8微米、N+柱状物层13的宽度Was＝2.5微米的条件下，使NPN柱状物12的宽度WP变化的情况下的沟道密度。
由该图可知，在WP不足6微米的情况下，T形交叉型网格图形的沟道密度高，而当WP超过6微米时，Y形交叉型网格图形的沟道密度高，就是说，导通电阻(Ron)变低。
<各个实施例的变形例>
在上述实施例1到3中，如图5所示，也可以作成为在N+柱状物层13的表面之内，采用在连接到沟槽侧壁上的一部分上形成N++区域84a的办法，使得加上电压时耗尽层不会达到N+柱状物层13的上表面。
此外，器件隔离区域和终端绝缘区域，也可以如图6所示，在沟槽内部上形成了电介质膜(Si3N4或SiO2)85a后，埋入绝缘物(多晶硅或SiO2)85b。
另外，在上述说明中，虽然示出的是N型的DTMOS，但是对于P型的DTMOS也可以同样地使用本发明。在该情况下，第1导电类型是p型，第2导电类型是n型，NPN柱状物层中的P+柱状物层将成为P+源极区域和漏极之间的电流路径。

Claims (20)

1.一种半导体器件，具备：
具有第1和第2主面的第1导电类型的半导体衬底；
被形成为距上述半导体衬底的上述第1主面具有规定深度DT的多个器件隔离区域，上述多个器件隔离区域构成为在多个沟槽的内部形成有绝缘物；
在上述多个器件隔离区域之间形成的宽度为WP平面形状为网格状的横方向3层柱状物，上述3层柱状物，由在其深度方向上分别接连到上述多个器件隔离区域内相邻的2个上的第1导电类型的第1和第2柱状物层，和在上述第1和第2柱状物层之间形成的第2导电类型的第3柱状物层构成，上述3层柱状物的上述宽度WP和上述器件隔离区域的深度DT，具有3.75≤DT/WP≤60的关系；
在上述第2导电类型的上述第3柱状物层的上表面上形成的第2导电类型的基极区域；
在上述基极区域的上表面上选择性地形成的第1导电类型的源极区域；
在上述源极区域和上述第1或第2柱状物层的上表面之间的上述基极区域上边与之绝缘地形成的栅极电极；
在上述半导体衬底的上述第2主面上形成，接连到上述3层柱状物的下表面上的第1导电类型的漏极层。
2.根据权利要求1所述的半导体器件，其特征在于：上述3层柱状物被形成为在从上述多个沟槽侧壁向上述半导体衬底离子注入进了第1导电类型杂质和第2导电类型杂质后进行热扩散，上述第1导电类型杂质形成的上述第1和第2柱状物层把用上述第2导电类型杂质形成的上述第3柱状物层夹在中间。
3.根据权利要求2所述的半导体器件，其特征在于：上述半导体衬底是在上表面上具有N-外延层的N+型半导体衬底，上述第1和第2柱状物层的上述第1导电类型杂质是砷，上述第3柱状物层的上述第2导电类型杂质是硼。
4.根据权利要求1所述的半导体器件，其特征在于：上述多个器件隔离区域，其平面图形被构成为矩形，而且，包括被排列成行列状的部分；
上述3层柱状物的上述网格状的平面图形的网格交叉部分是交叉角度为90度的十字形。
5.根据权利要求1所述的半导体器件，其特征在于：上述多个器件隔离区域其平面图形被构成为矩形，而且在多个列上边以恒定的节距排列，上述多个列的上述节距都被排列为使得每一列都交互地进行偏移，
上述3层柱状物其平面图形被形成为以T字形进行交叉的网格状，上述T字形的交叉部分的交叉角度为90度。
6.根据权利要求1所述的半导体器件，其特征在于：上述多个器件隔离区域其平面图形被构成为六角形，
上述3层柱状物的上述网格状的平面图形的交叉部分为交叉角度是120度的Y字形。
7.根据权利要求1所述的半导体器件，其特征在于：上述多个器件隔离区域中间存在着SiO2膜或Si3N4膜地将多晶硅埋入到上述多个沟槽的内壁上。
8.一种半导体器件，具备：
具有第1和第2主面的第1导电类型的半导体衬底；
被形成为距上述半导体衬底的上述第1主面具有规定深度DT的多个器件隔离区域，上述多个器件隔离区域构成为在多个沟槽内部形成绝缘物；
在上述多个器件隔离区域之间形成的宽度为WP平面形状为网格状，使得具有最小开口宽度WTmin的多个开口的横方向3层柱状物，上述3层柱状物，由在其深度方向上分别接连到上述多个器件隔离区域内相邻的2个上的第1导电类型的第1和第2柱状物层，和在上述第1和第2柱状物层之间形成的第2导电类型的第3柱状物层构成，上述3层柱状物的上述开口宽度WTmin和上述器件隔离区域的深度DT，具有5.5≤DT/WTmin≤14.3的关系；
在上述第2导电类型的上述第3柱状物层的上表面上形成的第2导电类型的基极区域；
在上述基极区域的上表面上选择性地形成的第1导电类型的源极区域；
在上述源极区域和上述第1或第2柱状物层的上表面之间的上述基极区域上边与之绝缘地形成的栅极电极；
在上述半导体衬底的上述第2主面上形成，接连到上述3层柱状物的下表面上的第1导电类型的漏极层。
9.根据权利要求8所述的半导体器件，其特征在于：上述3层柱状物的上述宽度WP和上述器件隔离区域的深度DT，还具有3.75≤DT/WP≤60这样的关系。
10.根据权利要求8所述的半导体器件，其特征在于：上述3层柱状物被形成为在从上述多个沟槽侧壁向上述半导体衬底离子注入进了第1导电类型杂质和第2导电类型杂质后进行热扩散，上述第1导电类型杂质形成的上述第1和第2柱状物层把用上述第2导电类型杂质形成的上述第3柱状物层夹在中间。
11.根据权利要求10所述的半导体器件，其特征在于：上述半导体衬底是在上表面上具有N-外延层的N+型半导体衬底，上述第1和第2柱状物层的上述第1导电类型杂质是砷，上述第3柱状物层的上述第2导电类型杂质是硼。
12.根据权利要求8所述的半导体器件，其特征在于：上述多个器件隔离区域，其平面图形被构成为矩形，而且，包括被排列成行列状的部分；
上述3层柱状物的上述网格状平面图形的网格交叉部分是交叉角度为90度的十字形。
13.根据权利要求8所述的半导体器件，其特征在于：上述多个器件隔离区域其平面图形被构成为矩形，而且在多个列上边以恒定的节距排列，上述多个列的上述节距都被排列为使得每一列都交互地进行偏移，
上述3层柱状物其平面图形被形成为以T字形进行交叉的网格状，上述T字形的交叉部分的交叉角度为90度。
14.根据权利要求8所述的半导体器件，其特征在于：上述多个器件隔离区域其平面图形被构成为六角形，
上述3层柱状物的上述网格状平面图形的交叉部分是交叉角度为120度的Y字形。
15.根据权利要求8所述的半导体器件，其特征在于：上述多个器件隔离区域中间存在着SiO2膜或Si3N4膜地将多晶硅埋入到上述多个沟槽的内壁上。
16.一种半导体器件，具备：
具有第1和第2主面的第1导电类型的半导体衬底；
被形成为距上述半导体衬底的上述第1主面具有规定深度DT的多个器件隔离区域，上述多个器件隔离区域构成为在多个沟槽的内部形成绝缘物；
在上述多个器件隔离区域之间形成的宽度为WP平面形状为网格状，使得具有最小开口宽度WTmin的多个开口的横方向3层柱状物，上述3层柱状物，由在其深度方向上分别接连到上述多个器件隔离区域内相邻的2个上的第1导电类型的第1和第2柱状物层，和在上述第1和第2柱状物层之间形成的第2导电类型的第3柱状物层构成；
在上述第2导电类型的上述第3柱状物层的上表面上形成的第2导电类型的基极区域；
在上述基极区域的上表面上选择性地形成的第1导电类型的源极区域；
在上述源极区域和上述第1或第2柱状物层的上表面之间的上述基极区域上边与之绝缘地形成的栅极电极；
在上述半导体衬底的上述第2主面上形成，接连到上述3层柱状物的下表面上的第1导电类型的漏极层，
上述多个器件隔离区域，含有把形成了上述3层柱状物的区域的周围包围起来的终端绝缘区域，在与上述终端绝缘区域对应的上述多个沟槽之一的最小开口宽度设为WTEmin时，与上述链状3层柱状物的最小开口宽度WTmin之间的关系满足WTEmin≥WTmin。
17.根据权利要求16所述的半导体器件，其特征在于：上述3层柱状物的上述开口宽度WTmin和上述器件隔离区域的深度DT，还具有5.5≤DT/WTmin≤14.3这样的关系。
18.根据权利要求16所述的半导体器件，其特征在于：上述3层柱状物的上述宽度WP和上述器件隔离区域的深度DT，还具有3.75≤DT/WP≤60这样的关系。
19.根据权利要求16所述的半导体器件，其特征在于：上述3层柱状物被形成为在从上述多个沟槽侧壁向上述半导体衬底离子注入进了第1导电类型杂质和第2导电类型杂质后进行热扩散，上述第1导电类型杂质形成的上述第1和第2柱状物层把用上述第2导电类型杂质形成的上述第3柱状物层夹在中间。
20.根据权利要求16所述的半导体器件，其特征在于：上述半导体衬底是在上表面上具有N-外延层的N+型半导体衬底，上述第1和第2柱状物层的上述第1导电类型杂质是砷，上述第3柱状物层的上述第2导电类型杂质是硼。
CNB011394854A 2000-11-27 2001-11-27 半导体器件 Expired - Fee Related CN1193431C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000359762A JP4088033B2 (ja) 2000-11-27 2000-11-27 半導体装置
JP359762/2000 2000-11-27

Publications (2)

Publication Number Publication Date
CN1356729A true CN1356729A (zh) 2002-07-03
CN1193431C CN1193431C (zh) 2005-03-16

Family

ID=18831479

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011394854A Expired - Fee Related CN1193431C (zh) 2000-11-27 2001-11-27 半导体器件

Country Status (5)

Country Link
US (1) US6410958B1 (zh)
JP (1) JP4088033B2 (zh)
KR (1) KR100418972B1 (zh)
CN (1) CN1193431C (zh)
TW (1) TW516236B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444400C (zh) * 2004-01-10 2008-12-17 HVVi半导体股份有限公司 功率半导体器件及其方法
CN101997034A (zh) * 2009-08-25 2011-03-30 株式会社东芝 电力半导体元件
CN102468132A (zh) * 2010-11-15 2012-05-23 上海华虹Nec电子有限公司 一种半导体器件的制作方法及器件结构
CN103022134A (zh) * 2012-12-06 2013-04-03 电子科技大学 一种超低比导通电阻的soi横向高压功率器件
CN103035714A (zh) * 2012-06-21 2013-04-10 上海华虹Nec电子有限公司 超级结mosfet的元胞结构
CN104377238A (zh) * 2010-03-05 2015-02-25 万国半导体股份有限公司 带有沟槽-氧化物-纳米管超级结的器件结构及制备方法
CN106960868A (zh) * 2016-01-11 2017-07-18 电子科技大学 由半导体与含导电区域的绝缘体构成的半导体器件耐压区
CN111341829A (zh) * 2018-12-18 2020-06-26 深圳尚阳通科技有限公司 超结结构及其制造方法

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06124929A (ja) * 1992-09-10 1994-05-06 Enya Syst:Kk ウエ−ハのスタンピング装置
DE10049861A1 (de) * 2000-10-09 2002-04-18 Infineon Technologies Ag Kompensations-Halbleiterbauelement und Verfahren zu dessen Herstellung
US6756273B2 (en) 2001-03-12 2004-06-29 Semiconductor Components Industries, L.L.C. Semiconductor component and method of manufacturing
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
EP1261036A3 (en) * 2001-05-25 2004-07-28 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
CN1331238C (zh) * 2001-09-19 2007-08-08 株式会社东芝 半导体装置及其制造方法
JP3993458B2 (ja) 2002-04-17 2007-10-17 株式会社東芝 半導体装置
JP3634848B2 (ja) * 2003-01-07 2005-03-30 株式会社東芝 電力用半導体素子
JP3721172B2 (ja) * 2003-04-16 2005-11-30 株式会社東芝 半導体装置
JP2004342660A (ja) * 2003-05-13 2004-12-02 Toshiba Corp 半導体装置及びその製造方法
US7015104B1 (en) * 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
US7166890B2 (en) * 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
JP4289123B2 (ja) * 2003-10-29 2009-07-01 富士電機デバイステクノロジー株式会社 半導体装置
US20050121691A1 (en) * 2003-12-05 2005-06-09 Jean-Luc Morand Active semiconductor component with a reduced surface area
KR20080100265A (ko) * 2003-12-19 2008-11-14 써드 디멘존 세미컨덕터, 인코포레이티드 종래의 종단을 갖는 수퍼 접합 장치를 제조하는 방법
JP4999464B2 (ja) * 2003-12-19 2012-08-15 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 広いメサを備えた超接合ディバイスの製造方法
WO2005065179A2 (en) 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device
EP1706899A4 (en) * 2003-12-19 2008-11-26 Third Dimension 3D Sc Inc PLANARIZATION PROCESS FOR PRODUCING A SUPERJUNCTION COMPONENT
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
KR100786488B1 (ko) * 2004-01-10 2007-12-18 에이치브이브이아이 세미콘덕터즈, 인크. 전력 반도체 장치
JP4657614B2 (ja) 2004-03-09 2011-03-23 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP2005322700A (ja) * 2004-05-06 2005-11-17 Toshiba Corp 半導体装置及びその製造方法
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
JP3875245B2 (ja) 2004-07-26 2007-01-31 株式会社東芝 半導体装置
TWI278090B (en) * 2004-10-21 2007-04-01 Int Rectifier Corp Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7423315B2 (en) * 2004-11-05 2008-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2006140250A (ja) * 2004-11-11 2006-06-01 Toshiba Corp 半導体装置及びその製造方法
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
TWI401749B (zh) * 2004-12-27 2013-07-11 ３Ｄ半導體股份有限公司 用於高電壓超接面終止之方法
US8530963B2 (en) 2005-01-06 2013-09-10 Estivation Properties Llc Power semiconductor device and method therefor
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
US7834376B2 (en) 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
EP1710843B1 (en) * 2005-04-04 2012-09-19 STMicroelectronics Srl Integrated power device
JP2008538659A (ja) * 2005-04-22 2008-10-30 アイスモス テクノロジー コーポレイション 酸化物で内面が覆われた溝を有する超接合素子と酸化物で内面を覆われた溝を有する超接合素子を製造するための方法
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
US7381603B2 (en) * 2005-08-01 2008-06-03 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
US7276766B2 (en) * 2005-08-01 2007-10-02 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
US7446018B2 (en) 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
US7514743B2 (en) * 2005-08-23 2009-04-07 Robert Kuo-Chang Yang DMOS transistor with floating poly-filled trench for improved performance through 3-D field shaping
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
JP4996848B2 (ja) * 2005-11-30 2012-08-08 株式会社東芝 半導体装置
DE102006002065B4 (de) * 2006-01-16 2007-11-29 Infineon Technologies Austria Ag Kompensationsbauelement mit reduziertem und einstellbarem Einschaltwiderstand
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
JP2006310838A (ja) * 2006-04-05 2006-11-09 Hvvi Semiconductors Inc パワー半導体装置およびそのための方法
JP2006310836A (ja) * 2006-04-05 2006-11-09 Hvvi Semiconductors Inc パワー半導体装置およびそのための方法
EP2047514A4 (en) * 2006-07-31 2010-12-01 Vishay Siliconix MOLYBDENUM BARRIER METAL FOR SIC SCHOTTKY DIODE AND METHOD FOR MANUFACTURING THE SAME
US7944018B2 (en) * 2006-08-14 2011-05-17 Icemos Technology Ltd. Semiconductor devices with sealed, unlined trenches and methods of forming same
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture
US7825460B2 (en) 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
JP2008177328A (ja) * 2007-01-18 2008-07-31 Denso Corp 半導体装置およびその製造方法
US7948033B2 (en) 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
US7723172B2 (en) 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
JP5103118B2 (ja) * 2007-09-27 2012-12-19 オンセミコンダクター・トレーディング・リミテッド 半導体ウエハおよびその製造方法
US8012806B2 (en) 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
US8159039B2 (en) * 2008-01-11 2012-04-17 Icemos Technology Ltd. Superjunction device having a dielectric termination and methods for manufacturing the device
US7846821B2 (en) 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US7795045B2 (en) * 2008-02-13 2010-09-14 Icemos Technology Ltd. Trench depth monitor for semiconductor manufacturing
US8030133B2 (en) * 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
US8809949B2 (en) * 2009-06-17 2014-08-19 Infineon Technologies Austria Ag Transistor component having an amorphous channel control layer
US8318499B2 (en) * 2009-06-17 2012-11-27 Abbott Laboratories System for managing inventories of reagents
US20110049638A1 (en) 2009-09-01 2011-03-03 Stmicroelectronics S.R.L. Structure for high voltage device and corresponding integration process
US8084811B2 (en) * 2009-10-08 2011-12-27 Monolithic Power Systems, Inc. Power devices with super junctions and associated methods manufacturing
US8183666B2 (en) * 2009-10-29 2012-05-22 Infineon Technologies Ag Semiconductor device including semiconductor zones and manufacturing method
KR101904991B1 (ko) 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
JP5701802B2 (ja) 2012-03-23 2015-04-15 株式会社東芝 電力用半導体装置
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US9685511B2 (en) 2012-05-21 2017-06-20 Infineon Technologies Austria Ag Semiconductor device and method for manufacturing a semiconductor device
US8866221B2 (en) 2012-07-02 2014-10-21 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
US8779509B2 (en) 2012-07-02 2014-07-15 Infineon Technologies Austria Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
US9112026B2 (en) 2012-10-17 2015-08-18 Semiconductor Components Industries, Llc Semiconductor devices and method of making the same
KR101360070B1 (ko) 2012-12-27 2014-02-12 현대자동차 주식회사 반도체 소자 및 그 제조 방법
KR20140085141A (ko) * 2012-12-27 2014-07-07 현대자동차주식회사 반도체 소자 및 그 제조 방법
JP6063280B2 (ja) * 2013-02-05 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置
GB201621043D0 (en) * 2016-12-12 2017-01-25 Wood John Ultra-lateral power transistor and driver structures
US9318554B2 (en) * 2013-03-13 2016-04-19 Michael Wayne Shore Gate pad and gate feed breakdown voltage enhancement
US9406742B2 (en) 2014-04-09 2016-08-02 Vanguard International Semiconductor Corporation Semiconductor device having super-junction structures
JP6238234B2 (ja) * 2014-06-03 2017-11-29 ルネサスエレクトロニクス株式会社 半導体装置
DE102014112338A1 (de) 2014-08-28 2016-03-03 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
JP2017054959A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体装置
KR101887910B1 (ko) * 2016-12-08 2018-08-13 현대오트론 주식회사 SiC MOSFET 전력 반도체 소자 및 그 제조방법
JP6781667B2 (ja) 2017-06-08 2020-11-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11362042B2 (en) 2020-01-24 2022-06-14 Icemos Technology Corporation Semiconductor device with oxide-nitride stack
JP7417497B2 (ja) 2020-09-11 2024-01-18 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
JP3384198B2 (ja) * 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
DE59707158D1 (de) * 1996-02-05 2002-06-06 Infineon Technologies Ag Durch feldeffekt steuerbares halbleiterbauelement
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
DE19748523C2 (de) * 1997-11-03 1999-10-07 Siemens Ag Halbleiterbauelement, Verfahren zum Herstellen eines derartigen Halbleiterbauelementes und Verwendung des Verfahrens
US6337499B1 (en) * 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US6081009A (en) 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
US6291856B1 (en) * 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP4135838B2 (ja) 1999-03-08 2008-08-20 株式会社東芝 半導体装置及びその製造方法
KR100350648B1 (ko) * 2000-01-17 2002-08-28 페어차일드코리아반도체 주식회사 모스 트랜지스터 및 그 제조 방법

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444400C (zh) * 2004-01-10 2008-12-17 HVVi半导体股份有限公司 功率半导体器件及其方法
US8680608B2 (en) 2009-08-25 2014-03-25 Kabushiki Kaisha Toshiba Power semiconductor device with a low on resistence
CN101997034A (zh) * 2009-08-25 2011-03-30 株式会社东芝 电力半导体元件
CN101997034B (zh) * 2009-08-25 2014-06-25 株式会社东芝 电力半导体元件
CN104538444A (zh) * 2010-03-05 2015-04-22 万国半导体股份有限公司 带有沟槽-氧化物-纳米管超级结的器件结构及制备方法
CN104377238A (zh) * 2010-03-05 2015-02-25 万国半导体股份有限公司 带有沟槽-氧化物-纳米管超级结的器件结构及制备方法
CN104377238B (zh) * 2010-03-05 2017-04-12 万国半导体股份有限公司 带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法
CN104538444B (zh) * 2010-03-05 2018-02-23 万国半导体股份有限公司 带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法
CN102468132B (zh) * 2010-11-15 2014-07-09 上海华虹宏力半导体制造有限公司 一种半导体器件的制作方法及器件结构
CN102468132A (zh) * 2010-11-15 2012-05-23 上海华虹Nec电子有限公司 一种半导体器件的制作方法及器件结构
CN103035714A (zh) * 2012-06-21 2013-04-10 上海华虹Nec电子有限公司 超级结mosfet的元胞结构
CN103022134A (zh) * 2012-12-06 2013-04-03 电子科技大学 一种超低比导通电阻的soi横向高压功率器件
CN106960868A (zh) * 2016-01-11 2017-07-18 电子科技大学 由半导体与含导电区域的绝缘体构成的半导体器件耐压区
CN111341829A (zh) * 2018-12-18 2020-06-26 深圳尚阳通科技有限公司 超结结构及其制造方法
CN111341829B (zh) * 2018-12-18 2022-08-30 深圳尚阳通科技有限公司 超结结构及其制造方法

Also Published As

Publication number Publication date
KR100418972B1 (ko) 2004-02-14
US6410958B1 (en) 2002-06-25
US20020063259A1 (en) 2002-05-30
TW516236B (en) 2003-01-01
JP4088033B2 (ja) 2008-05-21
CN1193431C (zh) 2005-03-16
KR20020041308A (ko) 2002-06-01
JP2002164540A (ja) 2002-06-07

Similar Documents

Publication Publication Date Title
CN1356729A (zh) 半导体器件
CN1317771C (zh) 绝缘栅型半导体器件
CN1228858C (zh) 电力半导体器件
CN100342505C (zh) 高压半导体器件及其制造方法
TWI453919B (zh) 用於快速開關的帶有可控注入效率的二極體結構
EP1803159B1 (en) Mos-gated transistor with reduced miller capacitance
CN1280914C (zh) 半导体器件及其制造方法
CN1295795C (zh) 电力半导体器件
CN1726596A (zh) 具有注入漏漂移区的沟槽金属氧化物半导体场效应晶体管及其制造方法
CN1237619C (zh) 半导体装置
CN1864270A (zh) 绝缘栅型半导体器件及其制造方法
CN1638144A (zh) 半导体器件及其制造方法
KR20120066627A (ko) 초접합 트렌치 전력 모스펫 장치 제조
CN1494160A (zh) 功率半导体元件
CN1815739A (zh) 半导体器件及其制作方法
CN1304180A (zh) 功率半导体器件
CN101055894A (zh) 半导体装置及其制造方法
CN1284246C (zh) 高耐电压场效应型半导体设备
KR20120094466A (ko) 초접합 트렌치 전력 모스펫 장치
CN1557022A (zh) 半导体装置及其制造方法
CN1499645A (zh) 场效应半导体装置
CN1534795A (zh) 半导体器件及其制造方法
CN1430289A (zh) 具有纵向金属绝缘物半导体晶体管的半导体器件及其制造方法
US9627470B2 (en) Power semiconductor device and method of manufacturing the same
CN1823424A (zh) 半导体装置制造方法和半导体装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050316

Termination date: 20091228