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JP2006005275A - 電力用半導体素子 - Google Patents

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藤 渉 齋
Ichiro Omura
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Abstract

【課題】 製造プロセス上のばらつきに対する耐圧の低下が小さく、低オン抵抗化も可能なスーパージャンクション構造を有する電力用半導体素子を提供する。
【解決手段】 素子部にスーパージャンクション構造を構成し、第１導電型の第１ピラー層及び第２導電型の第２ピラー層と、素子部のスーパージャンクション構造に隣接し、素子部よりも垂直方向の厚さが薄いスーパージャンクション構造を素子終端部に構成し、第１導電型の第３ピラー層及び第２導電型の第４ピラー層と、素子終端部のスーパージャンクション構造の最も素子部側の第３又は第４ピラー層上に積層されて、素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成され、不純物濃度が第１及び第２ピラー層よりも低い最外部ピラー層と、第３ピラー層及び第４ピラー層上に形成され、各ピラー層よりも高い抵抗値を有する第１導電型の高抵抗層と、を少なくとも備えている。
【選択図】 図１

Description

本発明は、電力用半導体素子に関する。
電力用半導体素子、特に、縦形電力用ＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。一方、このドリフト層の電気抵抗を決定するドープ濃度は、ベース層とドリフト層とが形成するｐｎ接合の耐圧に応じて決まる限界値以上に上昇させることはできない。即ち、素子耐圧とオン抵抗との間には、トレードオフの関係が存在する。
低消費電力の電力用半導体素子を実現するには、素子耐圧を確保しつつオン抵抗を低下させること、従って、上記トレードオフの関係を改善することが必要である。
電力用半導体素子において同一構造を採用する限り、素子耐圧とオン抵抗との間のトレードオフの関係には素子材料に依存して決まる改善の限界があり、その限界を超えて既存の電力用半導体素子よりも低オン抵抗の素子を実現するには、電力用半導体素子の構造自体を改善することが有力な解決手段となり得る。
高耐圧及び低オン抵抗を実現するために開発された電力用ＭＯＳＦＥＴの構造の一例として、柱状断面構造を有するｐ型ピラー層及びｎ型ピラー層を交互に形成したスーパージャンクション構造をドリフト層に埋め込んだものが知られている。
スーパージャンクション構造は、ｐ型ピラー層とｎ型ピラー層とに含まれる不純物量、即ち、ｐ型ピラー層及びｎ型ピラー層の不純物濃度を同程度に調整することにより、擬似的にノンドープ層を形成して高耐圧を確保しつつ、高濃度ドーピングされたｎ型ピラー層を通じて電流を流すことによって、材料依存の限界を超える低オン抵抗を実現することができる。但し、素子耐圧を確保するためには、ｐ型ピラー層とｎ型ピラー層とに含まれる不純物量を高精度に制御する必要がある。
上述のようなスーパージャンクション構造をドリフト層に形成した電力用ＭＯＳＦＥＴの終端構造は、二種類に大別される。第一の構造は、素子終端部においてもスーパージャンクション構造を形成しているものであり（例えば、特許文献１参照）、第二の構造は、素子終端部にはスーパージャンクション構造を形成していないものである（例えば、特許文献２参照）。
素子終端部にスーパージャンクション構造が形成されている電力用ＭＯＳＦＥＴは、素子部（セル部）においても素子終端部においても素子全体に亘って同一のマスク幅でｐ型ピラー層及びｎ型ピラー層を形成すればよいので、プロセス上のばらつきが小さく、製造が比較的容易である反面、ｐ型ピラー層とｎ型ピラー層とに含まれる不純物量が不均等になった場合には、素子終端部における耐圧がセル部における耐圧よりも大きく低下するという問題点がある。
一方、素子終端部にスーパージャンクション構造が形成されていない電力用ＭＯＳＦＥＴは、ｐ型ピラー層とｎ型ピラー層とに含まれる不純物量が不均等になった場合の素子終端部における耐圧の低下は比較的小さいが、セル部の内部とセル部の最も素子終端部側の最外部とにおける空乏層形成の際のバランスを取るため、スーパージャンクション構造の最外部、即ち、最も素子終端部側のｐ型ピラー層又はｎ型ピラー層の不純物濃度をセル部の他のｐ型ピラー層及びｎ型ピラー層の不純物濃度よりも低く、理想的には半分程度に調整しなければならない。
スーパージャンクション構造では、ｐ型ピラー層とｎ型ピラー層との接合から空乏層が伸張して、低電圧でドリフト層が完全空乏化する。セル部の内部のｐ型ピラー層においては、両脇にｎ型ピラー層が形成されているため、空乏層が双方向から伸張してきて、それらの空乏層同士が結合して完全空乏化の際の空乏層が形成される。
これに対し、セル部の最も素子終端部側の最外部のピラー層においては、一方側に反対の導電型のピラー層が形成されているが、他方側には高抵抗層が形成されているので、空乏層は一方向からしか伸張してこない。
従って、セル部の内部と最外部とにおける完全空乏化の際の空乏層がほぼ同時に形成されるようにするためには、最外部のピラー層の水平方向における実質的な厚さがセル部の内部のピラー層よりも薄く、理想的には約半分になるようにするか、又は、最外部のピラー層の不純物濃度を他のピラー層よりも低く、理想的には半分程度に調整しなければならない。
しかし、ピラー層の不純物濃度の調整を行うには、以下に述べるように製造上の難点がある。素子終端部にスーパージャンクション構造が形成されていない電力用ＭＯＳＦＥＴの製造方法として、代表的なプロセスであるイオン注入及び埋め込み結晶成長を行う場合について考察する。この場合、ｐ型ピラー層及びｎ型ピラー層形成のためのイオン注入を行った後、結晶成長を行うことによって高抵抗層を埋込み形成する。これらの工程を複数回繰り返した後、拡散によってピラー層の接続を行う。ピラー層の不純物量は、イオン注入のドーズ量とレジストマスクの幅とによって制御される。
位置によってｐ型ピラー層又はｎ型ピラー層の不純物濃度を変化させるには、イオン注入のドーズ量を位置によって変化させるか、又は、イオン注入用マスクの開口幅を位置によって変化させなければならない。
ところが、イオン注入のドーズ量を位置によって変化させる方法では、上述のように複数回繰り返されるイオン注入及び埋め込み結晶成長の一回当たりのイオン注入工程を二段階に分ける必要があるなど、スループットの低下を招くという問題点がある。
一方、イオン注入用マスクの開口幅を位置によって変化させる場合、セル部の内部及び最外部のピラー層形成のためのイオン注入は同時に行われるから、各部におけるドーズ量は同等である。従って、イオン注入用マスクの開口幅を位置によって変化させる必要が生じる。即ち、セル部の最外部のピラー層形成用のマスク開口幅は、セル部の内部のピラー層形成用のマスク開口幅よりも小さく、例えば半分としなければならない。
フォトリソグラフィにより形成するレジストマスクの開口幅を位置によって変化させることは、技術的に容易に実現することができる。
しかしながら、フォトリソグラフィによりレジストマスクを形成すると、レチクルと実際の注入用マスクとなるレジストマスクとの間には寸法変換差が生じるので、実際のレジストマスクの開口幅は、レチクル上の寸法とは異なったものとなる。
フォトリソグラフィにおける寸法変換差はばらつきが発生し易く、結局、不純物量がばらついたのと同じ結果になる。
従って、素子終端部にはスーパージャンクション構造が形成されていない電力用ＭＯＳＦＥＴは、ｐ型ピラー層とｎ型ピラー層とに含まれる不純物量が不均等になった場合の素子終端部における耐圧の低下が比較的小さいものの、製造プロセス上、ｐ型ピラー層及びｎ型ピラー層に含まれる不純物量がばらつき易く、結果として素子耐圧の低い個体が発生し易いという問題点がある。
特開２００３−１１５５８９号公報 特開２０００−２７７７２６号公報
本発明の目的は、製造プロセス上のばらつきに対する耐圧の低下が小さく、低オン抵抗化も可能なスーパージャンクション構造を有する電力用半導体素子を提供することである。
本発明に係る電力用半導体素子の実施の一形態によれば、第１導電型のドレイン層と、素子部の上記ドレイン層上にスーパージャンクション構造を構成し、柱状断面構造を有して水平方向に交互に配置形成された第１導電型の第１ピラー層及び第２導電型の第２ピラー層と、上記第２ピラー層の表面部に形成された第２導電型のベース層と、上記ベース層の表面部に形成された第１導電型のソース層と、一のベース層と当該一のベース層に上記第１ピラー層を介して隣接する他のベース層の表面部にそれぞれ形成された上記ソース層の一方から他方までに亘る領域上にゲート絶縁膜を介して形成されたゲート電極と、上記素子部のスーパージャンクション構造に隣接し、上記素子部のスーパージャンクション構造よりも垂直方向の厚さが薄いスーパージャンクション構造を素子終端部の上記ドレイン層上に構成し、柱状断面構造を有して水平方向に交互に配置形成された第１導電型の第３ピラー層及び第２導電型の第４ピラー層と、上記素子終端部のスーパージャンクション構造の最も上記素子部側の上記第３又は第４ピラー層上に積層されて、上記素子部のスーパージャンクション構造の最も上記素子終端部側の最外部に付加形成され、不純物濃度が上記第１及び第２ピラー層よりも低い最外部ピラー層と、上記第３ピラー層及び上記第４ピラー層上に形成され、上記各ピラー層及び上記ベース層よりも高い抵抗値を有する第１導電型の高抵抗層と、上記ベース層及び上記ソース層に電気的に接続されるように形成されたソース電極と、上記ドレイン層の裏面に形成されたドレイン電極と、を備えていることを特徴とする。
本発明に係る電力用半導体素子の他の実施の形態によれば、第１導電型のドレイン層と、素子部の上記ドレイン層上にスーパージャンクション構造を構成し、第１導電型の単位第１ピラー層及び第２導電型の単位第２ピラー層がそれぞれ積層されて一体化した柱状断面構造を有して水平方向に交互に配置形成された第１導電型の第１ピラー層及び第２導電型の第２ピラー層と、上記第２ピラー層の表面部に形成された第２導電型のベース層と、上記ベース層の表面部に形成された第１導電型のソース層と、一のベース層と当該一のベース層に上記第１ピラー層を介して隣接する他のベース層の表面部にそれぞれ形成された上記ソース層の一方から他方までに亘る領域上にゲート絶縁膜を介して形成されたゲート電極と、上記第１ピラー層及び上記第２ピラー層を構成する上記単位第１ピラー層及び上記単位第２ピラー層よりも低い密度で形成された第１導電型又は第２導電型の最外部単位ピラー層が積層されて一体化した柱状断面構造を有し、上記素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成された第１導電型又は第２導電型の最外部ピラー層と、上記素子部に隣接する上記素子終端部の上記ドレイン層上に形成され、上記各ピラー層及び上記ベース層よりも高い抵抗値を有する第１導電型の高抵抗層と、上記ベース層及び上記ソース層に電気的に接続されるように形成されたソース電極と、上記ドレイン層の裏面に形成されたドレイン電極と、を備えていることを特徴とする。
本発明の実施の一形態に係る電力用半導体素子は、上記構成により、製造プロセス上のばらつきに対する耐圧の低下が小さく、低オン抵抗化も可能なスーパージャンクション構造を有する電力用半導体素子を提供することができる。
以下、本発明に係る電力用半導体素子の実施の形態について、図面を参照しながら説明する。尚、以下の実施の各形態においては、第１導電型をｎ型、第２導電型をｐ型として説明する。また、図面中の同一又は類似の部分には、同一符号を付している。
図１は、本発明の第１の実施の形態に係る電力用半導体素子の構造を示す断面図である。
本発明の第１の実施の形態に係る電力用半導体素子は、ｎ＋型ドレイン層１と、素子部のｎ＋型ドレイン層１上にスーパージャンクション構造を構成し、柱状断面構造を有して水平方向に交互に配置形成されたｎ型ピラー層２及びｐ型ピラー層３と、ｐ型ピラー層３の表面部に形成されたｐ型ベース層４と、ｐ型ベース層４の表面部に形成されたｎ＋型ソース層５と、一のｐ型ベース層４と当該一のｐ型ベース層４にｎ型ピラー層２を介して隣接する他のｐ型ベース層４の表面部にそれぞれ形成されたｎ＋型ソース層５の一方から他方までに亘る領域上にゲート絶縁膜７を介して形成されたゲート電極８と、素子部のスーパージャンクション構造に隣接し、素子部のスーパージャンクション構造よりも垂直方向の厚さが薄いスーパージャンクション構造を素子終端部のｎ＋型ドレイン層１上に構成し、柱状断面構造を有して水平方向に交互に配置形成されたｎ型ピラー層１０及びｐ型ピラー層１１と、素子終端部のスーパージャンクション構造の最も素子部側のｎ型ピラー層１０又はｐ型ピラー層１１上に積層されて、素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成され、不純物濃度及び／又は水平方向における実質的な厚さがｎ型ピラー層２及びｐ型ピラー層３の約半分の最外部ｐ−型ピラー層１４と、ｎ型ピラー層１０及びｐ型ピラー層１１上に形成され、各ピラー層及びｐ型ベース層４よりも高い抵抗値を有する高抵抗ｎ−型層１２と、高抵抗ｎ−型層１２の表面部に形成されたＲＥＳＵＲＦ（REduced SURface Field）層１３と、高抵抗ｎ−型層１２及びＲＥＳＵＲＦ層１３、並びに、素子部と素子終端部との境界部のｐ型ベース層４を被覆して形成された絶縁膜１６と、ｐ型ベース層４及びｎ＋型ソース層５に電気的に接続されるように形成されたソース電極６と、ｎ＋型ドレイン層１の裏面に形成されたドレイン電極９と、を備えている。
ｎ型ピラー層２及びｐ型ピラー層３並びにｎ型ピラー層１０及びｐ型ピラー層１１は、上述のように、垂直方向断面においては柱状断面構造を有しているが、水平方向断面においてはストライプ状断面構造を有している。また、ｐ型ベース層４及びｎ＋型ソース層５も、水平方向断面においてはストライプ状断面構造を有している。
ｎ型ピラー層２並びにｐ型ベース層４及びｎ＋型ソース層５とゲート電極８との間に形成されているゲート絶縁膜７としては、例えば、膜厚約０．１μｍのシリコン酸化膜を形成することができる。
制御電極として機能するゲート電極８も、水平方向断面においてはストライプ状断面構造を有している。
ソース電極６は、各ゲート電極８間に挟まれるようにして形成されており、水平方向断面においてはストライプ状断面構造を有している。ソース電極６及びドレイン電極９は、第１及び第２の主電極として機能する。
素子終端部においては、ｎ＋型ドレイン層１の上面を基準として、素子部のスーパージャンクション構造よりも垂直方向の厚さが薄いスーパージャンクション構造が、素子部のスーパージャンクション構造に隣接して形成されている。素子部のスーパージャンクション構造は、ｎ型ピラー層２及びｐ型ピラー層３により構成され、素子終端部のスーパージャンクション構造は、ｎ型ピラー層１０及びｐ型ピラー層１１により構成されている。
最外部ｐ−型ピラー層１４は、素子部のスーパージャンクション構造の最も素子終端部側の最外部であって、素子終端部のスーパージャンクション構造が形成されていない部分、即ち、素子部のスーパージャンクション構造が高抵抗ｎ−型層１２に隣接することとなる部分に付加形成されている。従って、最外部ｐ−型ピラー層１４は、素子終端部のスーパージャンクション構造の最も素子部側のｎ型ピラー層１０又はｐ型ピラー層１１上、図１の例ではｐ型ピラー層１１上に積層されている。高抵抗ｎ−型層１２は、素子終端部の表面部に形成されているので、最外部ｐ−型ピラー層１４は、素子部のスーパージャンクション構造上部と素子終端部の高抵抗ｎ−型層１２との境界部に形成されている。
また、最外部ｐ−型ピラー層１４は、図１においては、水平方向における実質的な厚さがｎ型ピラー層２及びｐ型ピラー層３の厚さの約半分であるものとして示されている。これは、最外部ｐ−型ピラー層１４の不純物濃度が、ｎ型ピラー層２及びｐ型ピラー層３の不純物濃度の約半分であることを意味している。尚、最外部ｐ−型ピラー層１４の不純物濃度をｎ型ピラー層２及びｐ型ピラー層３の不純物濃度の半分程度に調整する理由は、先述した通りである。尚、最外部ｐ−型ピラー層１４の不純物濃度は、ｎ型ピラー層２及びｐ型ピラー層３の不純物濃度の半分程度であるのが理想的であるが、少なくともｎ型ピラー層２及びｐ型ピラー層３の不純物濃度より低くするとよい。従って、最外部ｐ−型ピラー層１４の水平方向における実質的な厚さは、ｎ型ピラー層２及びｐ型ピラー層３の厚さの約半分であるのが理想的であるが、少なくともｎ型ピラー層２及びｐ型ピラー層３の厚さより薄くするとよい。また、ここでは、最外部ピラー層１４の導電型はｐ型としているが、ｎ型であってもよい。
この最外部ｐ−型ピラー層１４を備えている点が、従来のいずれの構造とも異なっている。
図２は、本発明の第１の実施の形態に係る電力用半導体素子及び従来構造の電力用半導体素子の耐圧特性を表すグラフである。具体的には、両素子におけるスーパージャンクション構造を構成するｎ型ピラー層２及びｐ型ピラー層３に含まれる不純物量の差（％）と素子耐圧との関係を示すグラフである。ｎ型ピラー層２及びｐ型ピラー層３に含まれる不純物量の差とは、換言すると、両者に含まれている不純物量のばらつきを意味している。
図２には、本発明の第１の実施の形態に係る電力用半導体素子、及び、二つの従来構造１，２の電力用半導体素子の耐圧特性を表す三つの曲線が示されている。ここで、従来構造１とは、素子終端部にも素子部（セル部）と全く同様にスーパージャンクション構造が形成されている構造であり、従来構造２とは、素子終端部にはスーパージャンクション構造が形成されておらず、素子部（セル部）にのみスーパージャンクション構造が形成されている構造である。スーパージャンクション構造を有する従来の電力用半導体素子は、この二つのタイプのいずれかに分類される。
理想的なスーパージャンクション構造においては、ｎ型ピラー層２及びｐ型ピラー層３に含まれる不純物量、即ち、ｎ型ピラー層２及びｐ型ピラー層３の不純物濃度が等しいが、実際に素子を作製すると、プロセス上のばらつきにより、ｎ型ピラー層２及びｐ型ピラー層３に含まれる不純物量は等しくならない。
ｎ型ピラー層２及びｐ型ピラー層３に含まれる不純物量がほぼ等しいときに最も高い素子耐圧が得られるが、両者に含まれる不純物量の差が大きくなると、耐圧が低下してしまう。
従来構造１では、素子部及び素子終端部のいずれにも同様にスーパージャンクション構造が形成されているので、製造は比較的容易であり、ｎ型ピラー層２及びｐ型ピラー層３に含まれる不純物量のばらつきが発生し難いが、両者の不純物量が等しくなくなると、著しく素子耐圧が低下する特性を有する。また、素子終端部には高抵抗層が形成されていないので、達成し得る最高の素子耐圧がもともと低い。
一方、従来構造２では、素子部にのみスーパージャンクション構造が形成されており、素子終端部にはスーパージャンクション構造ではなく高抵抗層が形成されているので、ｎ型ピラー層２及びｐ型ピラー層３に含まれる不純物量の差の変化に対する素子耐圧の変化は小さい。しかし、素子部のピラー層の約半分の不純物量を含む最外部型ピラー層を形成する必要があることから、前述のように、製造プロセス上、各ピラー層に含まれる不純物量にばらつきが発生し易い。
そこで、本発明の第１の実施の形態に係る電力用半導体素子は、各ピラー層に含まれる不純物量の差の変化に対する素子耐圧の変化が小さく、しかも、各ピラー層に含まれる不純物量のばらつきが発生し難い、上述のような構造を採用することによって、従来構造１及び２の利点をそれぞれ取り込むことを意図したものである。
即ち、本発明の第１の実施の形態に係る電力用半導体素子おいては、先ず、素子終端部の表面部には高抵抗ｎ−型層１２を形成することによって、最も電界が大きくなる表面では、スーパージャンクション構造における不純物量のばらつきの影響が小さくなるようにしている。
また、素子終端部では、ｎ＋型ドレイン層１から所定の厚さまでスーパージャンクション構造を形成することによって、最外部ｐ−型ピラー層１４の垂直方向における厚さが薄くなるようにしている。最外部ｐ−型ピラー層１４を含む素子部及び素子終端部のスーパージャンクション構造並びに高抵抗ｎ−型層１２を形成するためには、前述のように、イオン注入及び埋め込み結晶成長を複数回繰り返す必要があるが、最外部ｐ−型ピラー層１４の垂直方向における寸法を縮小したことによって、最外部ｐ−型ピラー層１４を形成するためのイオン注入の回数を低減することが可能となる。最外部ｐ−型ピラー層１４に含まれる不純物量のばらつきは、最外部ｐ−型ピラー層１４を形成するための各回のイオン注入における不純物量のばらつきの累積によって決まるので、イオン注入の回数を低減すると、結果として、最外部ｐ−型ピラー層１４に含まれる不純物量のばらつきは小さくなる。また、最外部ｐ−型ピラー層１４の垂直方向における厚さが薄いということは、最外部ｐ−型ピラー層１４に含まれる不純物量の総量が低減するということなので、ばらつき分の不純物量も低減して、素子耐圧の低下も抑制される。
従って、図１に示す本発明の第１の実施の形態に係る電力用半導体素子の構造は、製造プロセス上のばらつきに起因する素子耐圧の低下を抑制することが可能となる。
尚、素子部と素子終端部との境界部に形成されているｐ型ベース層４に隣接して形成されているＲＥＳＵＲＦ層１３によって当該ｐ型ベース層４の端部における電界集中が緩和されるので、ＲＥＳＵＲＦ層１３も素子耐圧の低下抑制に寄与している。但し、ＲＥＳＵＲＦ層１３の有無は、任意である。
図２に示す本発明の第１の実施の形態に係る電力用半導体素子の耐圧特性は、素子終端部の表面部に形成されている高抵抗ｎ−型層１２の厚さを素子部（セル部）のスーパージャンクション構造の厚さ、即ち、ドリフト層厚の８％とした場合における不純物量の差、即ち、ばらつきと素子耐圧との関係を示している。
従来構造２の耐圧特性と比較すると、本発明の第１の実施の形態に係る電力用半導体素子の耐圧特性は、同等の最大耐圧が得られており、かつ、最大耐圧が得られる不純物量の差の値がほぼ０％となっており、０±５％の範囲において十分な耐圧が得られている。従って、最外部ｐ−型ピラー層１４に含まれる不純物量が、ｎ型ピラー層２及びｐ型ピラー層３に含まれる不純物量の５０％に設定されていたとすると、その数値が４５％以上５５％以下程度にばらついても、十分な素子耐圧が得られることになる。
加えて、本発明の第１の実施の形態に係る電力用半導体素子の構造は、素子部にのみスーパージャンクション構造が形成されている従来構造２と異なり、各ピラー層に含まれる不純物量、特に最外部ｐ−型ピラー層１４に含まれる不純物量に、製造プロセス上、ばらつきが発生し難い構造となっている。従って、グラフ上では、本発明の第１の実施の形態に係る電力用半導体素子及び従来構造２の最大耐圧は同等となっているが、本発明の第１の実施の形態に係る電力用半導体素子の方が不純物量のばらつきに起因する耐圧低下が発生し難い特性を有していることになる。
尚、素子部及び素子終端部に同様にスーパージャンクション構造が形成されている従来構造１と比較すると、明らかに、本発明の第１の実施の形態に係る電力用半導体素子の方が高耐圧が得られている。
図３は、本発明の第１の実施の形態に係る電力用半導体素子の素子終端部に形成される高抵抗層の厚さの変化と、ピラー層の不純物量の差に対するマージンとの関係を示すグラフである。
ここで、本発明の第１の実施の形態に係る電力用半導体素子の素子終端部に形成される高抵抗ｎ−型層１２の最適な厚さについて述べる。高抵抗ｎ−型層１２の厚さを変化させたときに、素子耐圧がどの程度変化するかを調べ、最大耐圧の９０％以上の耐圧を実現することが可能な不純物量の差をマージン、即ち、許容誤差として示したのが、図３のグラフである。
図３のグラフに示されるように、本発明の第１の実施の形態に係る電力用半導体素子においては、素子終端部に形成される高抵抗ｎ−型層１２の厚さが変化しても、ピラー層の不純物量の差に対するマージンはほとんど変化しない。
従って、素子部にのみスーパージャンクション構造が形成されている従来構造２の素子終端部に形成される高抵抗ｎ−型層１２の厚さを１００％とすると、本発明の第１の実施の形態に係る電力用半導体素子の素子終端部に形成される高抵抗ｎ−型層１２の厚さは、８％以上１００％未満とすれば、図２に示した本発明の第１の実施の形態に係る電力用半導体素子の特性とほぼ同等の性能が得られることになる。
一方、本発明の第１の実施の形態に係る電力用半導体素子の素子終端部に形成される高抵抗ｎ−型層１２の厚さを８％未満とし、さらに薄くしていくと、素子終端部にも素子部と同様にスーパージャンクション構造が形成されている従来構造１に徐々に近づいていく。高抵抗ｎ−型層１２の厚さをどの程度まで薄くすると、従来構造１と同等の性能になるかについては、アバランシェポイントとなるｐ型ベース層４の接合の深さが目安となる。素子部と素子終端部との境界部に形成されているｐ型ベース層４の底部がスーパージャンクション構造に接していると、スーパージャンクション構造の不純物量の変化に影響を受け易い。逆に、上記ｐ型ベース層４の底部が高抵抗ｎ−型層１２に接していると、スーパージャンクション構造の不純物量の変化に影響を受け難くなる。
そこで、高抵抗ｎ−型層１２とｐ型ベース層４との厚さの関係について考察する。
図４は、本発明の第１の実施の形態に係る電力用半導体素子において高抵抗ｎ−型層１２とｐ型ベース層４とが満たすべき厚さの関係を模式的に示す断面図である。
スーパージャンクション構造の不純物量の変化からの影響を効果的に抑制するためには、素子部と素子終端部との境界部から素子終端部にかけて形成されているｐ型ベース層４の底部をスーパージャンクション構造から離隔させることが必要とされる。
そのためには、図４に示すように、高抵抗ｎ−型層１２の厚さｔn-がｐ型ベース層４の厚さＸjpよりも大きくなるように高抵抗ｎ−型層１２及びｐ型ベース層４を形成すること、即ち、不等式ｔn-＞Ｘjpが成立するような構造とすることが必要とされる。
尚、特に図示していないが、ＲＥＳＵＲＦ層１３から５０μｍ以上外側では、素子に高電圧が印加されたときでも空乏層が伸張してくることはないので、素子周縁部近傍においては、ｎ型ピラー層１０及びｐ型ピラー層１１は形成せず、表面部にチャネルストッパ層を形成しておくことが望ましい。
以上のように、本発明の第１の実施の形態に係る電力用半導体素子によれば、素子終端部においては、表面部に高抵抗層を形成し、ドレイン層と高抵抗層との間にスーパージャンクション構造を形成すると共に、スーパージャンクション構造を構成する各ピラー層の約半分の不純物濃度を有する最外部ピラー層を素子部のスーパージャンクション構造と高抵抗層との境界部にのみ形成する構造を採用したので、製造プロセス上のばらつきに起因する各ピラー層の不純物濃度のばらつきによる素子耐圧の低下を抑制することができ、しかも、各ピラー層の不純物濃度のばらつき自体を抑制することができる。その結果、素子部にスーパージャンクション構造を有する高耐圧の電力用半導体素子を実現することができる。
図５は、本発明の第２の実施の形態に係る電力用半導体素子の構造を示す断面図である。
本発明の第２の実施の形態に係る電力用半導体素子は、ｎ＋型ドレイン層１と、素子部のｎ＋型ドレイン層１上にスーパージャンクション構造を構成し、柱状断面構造を有して水平方向に交互に配置形成されたｎ型ピラー層２及びｐ型ピラー層３と、ｐ型ピラー層３の表面部に形成されたｐ型ベース層４と、ｐ型ベース層４の表面部に形成されたｎ＋型ソース層５と、一のｐ型ベース層４と当該一のｐ型ベース層４にｎ型ピラー層２を介して隣接する他のｐ型ベース層４の表面部にそれぞれ形成されたｎ＋型ソース層５の一方から他方までに亘る領域上にゲート絶縁膜７を介して形成されたゲート電極８と、素子部のスーパージャンクション構造に隣接し、素子部のスーパージャンクション構造よりも垂直方向の厚さが薄いスーパージャンクション構造を素子終端部のｎ＋型ドレイン層１上に構成し、柱状断面構造を有して水平方向に交互に配置形成されたｎ型ピラー層１０及びｐ型ピラー層１１と、素子終端部のスーパージャンクション構造の最も素子部側のｎ型ピラー層１０又はｐ型ピラー層１１上に積層されて、素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成され、不純物濃度及び／又は水平方向における実質的な厚さがｎ型ピラー層２及びｐ型ピラー層３の約半分の最外部ｐ−型ピラー層１４と、ｎ型ピラー層１０及びｐ型ピラー層１１上に形成され、各ピラー層及びｐ型ベース層４よりも高い抵抗値を有する高抵抗ｎ−型層１２と、高抵抗ｎ−型層１２、及び、素子部と素子終端部との境界部のｐ型ベース層４を被覆し、かつ、素子周縁部に近づくに従って膜厚が徐々に厚くなるように形成された絶縁膜１６と、ｐ型ベース層４及びｎ＋型ソース層５に電気的に接続されるように形成されたソース電極６と、ソース電極６を素子終端部まで拡張し、絶縁膜１６を被覆して形成されたフィールドプレート電極１５と、ｎ＋型ドレイン層１の裏面に形成されたドレイン電極９と、を備えている。
本発明の第２の実施の形態に係る電力用半導体素子は、構成の大部分が本発明の第１の実施の形態に係る電力用半導体素子と同様であるので、異なる構成部分についてのみ説明する。
本発明の第１の実施の形態に係る電力用半導体素子おいては、素子終端部の高抵抗ｎ−型層１２の表面部にＲＥＳＵＲＦ層１３が形成されているのに対し、本発明の第２の実施の形態に係る電力用半導体素子おいては、ＲＥＳＵＲＦ層１３が形成されておらず、その代わりに、ソース電極６を素子終端部まで拡張して絶縁膜１６を被覆するフィールドプレート電極１５が形成されている。
素子部と素子終端部との境界部に形成されているｐ型ベース層４の周囲をフィールドプレート電極１５で被覆することによって、当該ｐ型ベース層４の端部における電界集中が緩和されるので、ＲＥＳＵＲＦ層１３と同様にフィールドプレート電極１５も素子耐圧の低下抑制に寄与することができる。
尚、特に図示していないが、フィールドプレート電極１５から５０μｍ以上外側では、素子に高電圧が印加されたときでも空乏層が伸張してくることはないので、素子周縁部近傍においては、ｎ型ピラー層１０及びｐ型ピラー層１１は形成せず、表面部にチャネルストッパ層を形成しておくことが望ましい。
図６は、本発明の第３の実施の形態に係る電力用半導体素子の構造を示す断面図である。
本発明の第３の実施の形態に係る電力用半導体素子は、ｎ＋型ドレイン層１と、素子部のｎ＋型ドレイン層１上にスーパージャンクション構造を構成し、柱状断面構造を有して水平方向に交互に配置形成されたｎ型ピラー層２及びｐ型ピラー層３と、ｐ型ピラー層３の表面部に形成されたｐ型ベース層４と、ｐ型ベース層４の表面部に形成されたｎ＋型ソース層５と、一のｐ型ベース層４と当該一のｐ型ベース層４にｎ型ピラー層２を介して隣接する他のｐ型ベース層４の表面部にそれぞれ形成されたｎ＋型ソース層５の一方から他方までに亘る領域上にゲート絶縁膜７を介して形成されたゲート電極８と、素子部のスーパージャンクション構造に隣接し、素子部のスーパージャンクション構造よりも垂直方向の厚さが薄いスーパージャンクション構造を素子終端部のｎ＋型ドレイン層１上に構成し、ｎ型ピラー層２及びｐ型ピラー層３よりも低い不純物濃度を有すると共に、柱状断面構造を有して水平方向に交互に配置形成されたｎ型ピラー層１０及びｐ型ピラー層１１と、素子終端部のスーパージャンクション構造の最も素子部側のｎ型ピラー層１０又はｐ型ピラー層１１上に積層されて、素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成され、不純物濃度及び／又は水平方向における実質的な厚さがｎ型ピラー層２及びｐ型ピラー層３の約半分の最外部ｐ−型ピラー層１４と、ｎ型ピラー層１０及びｐ型ピラー層１１上に形成され、各ピラー層及びｐ型ベース層４よりも高い抵抗値を有する高抵抗ｎ−型層１２と、高抵抗ｎ−型層１２の表面部に形成されたＲＥＳＵＲＦ層１３と、高抵抗ｎ−型層１２及びＲＥＳＵＲＦ層１３、並びに、素子部と素子終端部との境界部のｐ型ベース層４を被覆して形成された絶縁膜１６と、ｐ型ベース層４及びｎ＋型ソース層５に電気的に接続されるように形成されたソース電極６と、ｎ＋型ドレイン層１の裏面に形成されたドレイン電極９と、を備えている。
本発明の第３の実施の形態に係る電力用半導体素子は、構成の大部分が本発明の第１の実施の形態に係る電力用半導体素子と同様であるので、異なる構成部分についてのみ説明する。
本発明の第３の実施の形態に係る電力用半導体素子においては、素子終端部に形成されているスーパージャンクション構造を構成するｎ型ピラー層１０及びｐ型ピラー層１１の不純物濃度を、素子部に形成されているスーパージャンクション構造を構成するｎ型ピラー層２及びｐ型ピラー層３よりも低く設定している点が、本発明の第１の実施の形態に係る電力用半導体素子と異なっている。
ｎ型ピラー層１０及びｐ型ピラー層１１の不純物濃度は、最外部ｐ−型ピラー層１４と同様に、イオン注入用マスクの開口幅を変更することによって、低下させることが可能である。
素子終端部に形成されているスーパージャンクション構造を構成するｎ型ピラー層１０及びｐ型ピラー層１１の不純物濃度を低下させることによって、ｎ型ピラー層１０に含まれる不純物量とｐ型ピラー層１１に含まれる不純物量との差のばらつきに起因する素子耐圧の低下を抑制することができる。
図７は、本発明の第４の実施の形態に係る電力用半導体素子の構造を示す断面図である。
本発明の第４の実施の形態に係る電力用半導体素子は、ｎ＋型ドレイン層１と、素子部のｎ＋型ドレイン層１上にスーパージャンクション構造を構成し、単位ｎ型ピラー層及び単位ｐ型ピラー層がそれぞれ積層されて一体化した柱状断面構造を有して水平方向に交互に配置形成されたｎ型ピラー層２及びｐ型ピラー層３と、ｐ型ピラー層３の表面部に形成されたｐ型ベース層４と、ｐ型ベース層４の表面部に形成されたｎ＋型ソース層５と、一のｐ型ベース層４と当該一のｐ型ベース層４にｎ型ピラー層２を介して隣接する他のｐ型ベース層４の表面部にそれぞれ形成されたｎ＋型ソース層５の一方から他方までに亘る領域上にゲート絶縁膜７を介して形成されたゲート電極８と、ｎ型ピラー層２及びｐ型ピラー層３を構成する単位ｎ型ピラー層及び単位ｐ型ピラー層よりも低い密度で形成された最外部単位ｎ型ピラー層が積層されて一体化した柱状断面構造を有し、素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成された最外部ｎ型ピラー層１７と、素子部に隣接する素子終端部のｎ＋型ドレイン層１上に形成され、各ピラー層及びｐ型ベース層４よりも高い抵抗値を有する高抵抗ｎ−型層１８と、高抵抗ｎ−型層１８、及び、素子部と素子終端部との境界部のｐ型ベース層４を被覆し、かつ、素子周縁部に近づくに従って膜厚が徐々に厚くなるように形成された絶縁膜１６と、ｐ型ベース層４及びｎ＋型ソース層５に電気的に接続されるように形成されたソース電極６と、ソース電極６を素子終端部まで拡張し、絶縁膜１６を被覆して形成されたフィールドプレート電極１５と、ｎ＋型ドレイン層１の裏面に形成されたドレイン電極９と、を備えている。
素子部のスーパージャンクション構造を構成するｎ型ピラー層２及びｐ型ピラー層３は、イオン注入及び埋め込み結晶成長により形成されており、また、素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成される最外部ｎ型ピラー層１７も、イオン注入及び埋め込み結晶成長により形成されている。
但し、本発明の第４の実施の形態に係る電力用半導体素子の構造においては、最外部ｎ型ピラー層１７を構成する最外部単位ｎ型ピラー層は、素子部のｎ型ピラー層２及びｐ型ピラー層３を構成する単位ｎ型ピラー層及び単位ｐ型ピラー層よりも長い周期で、従って、低い密度で埋め込まれている。図７の例では、最外部ｎ型ピラー層１７を構成する最外部単位ｎ型ピラー層は、素子部のｎ型ピラー層２及びｐ型ピラー層３を構成する単位ｎ型ピラー層及び単位ｐ型ピラー層の約２倍の周期で、従って、約半分の密度で埋め込まれている。即ち、イオン注入及び埋め込み結晶成長の製造プロセスにおいて、最外部ｎ型ピラー層１７を構成する最外部単位ｎ型ピラー層が一回おきに埋め込まれるように形成している。
ｎ型ピラー層２及びｐ型ピラー層３を構成する積層された単位ｎ型ピラー層及び単位ｐ型ピラー層、並びに、最外部ｎ型ピラー層１７を構成する積層された最外部単位ｎ型ピラー層は、拡散工程を経ることによって、それぞれ一体化したｎ型ピラー層２及びｐ型ピラー層３並びに最外部ｎ型ピラー層１７となる。従って、図７における一のｐ型ベース層４と他のｐ型ベース層４との間の部分も、拡散工程を経ることによって、一体化したｎ型ピラー層２の一部となっている。
一体化したｎ型ピラー層２及びｐ型ピラー層３並びに最外部ｎ型ピラー層１７は、拡散工程以前はそれぞれ積層された単位ｎ型ピラー層及び単位ｐ型ピラー層並びに最外部単位ｎ型ピラー層として形成されたものであるので、それぞれの不純物濃度は垂直方向において周期的に変化している。そして、最外部ｎ型ピラー層１７の不純物濃度の変化の周期は、ｎ型ピラー層２及びｐ型ピラー層３の不純物濃度の変化の周期より長く、図７の例では、約２倍の長さとなっている。
このように、最外部ｎ型ピラー層１７を構成する最外部単位ｎ型ピラー層の密度を、ｎ型ピラー層２及びｐ型ピラー層３を構成する単位ｎ型ピラー層及び単位ｐ型ピラー層よりも低くすることによって、最外部ｎ型ピラー層１７の全体としての不純物濃度をｎ型ピラー層２及びｐ型ピラー層３の全体としての不純物濃度よりも低くすることができる。
従って、本発明の第４の実施の形態に係る電力用半導体素子によれば、最外部ｎ型ピラー層１７の不純物濃度の調整を、最外部単位ｎ型ピラー層の埋め込みの有無によって調整しているので、イオン注入用マスクの開口幅及びその寸法変換差のばらつきの影響を受けることなく、スーパージャンクション構造の理想的な終端を実現することができる。
図８は、本発明の第４の実施の形態に係る電力用半導体素子の第１の変形例の構造を示す断面図である。
本発明の第４の実施の形態に係る電力用半導体素子の第１の変形例は、最外部ピラー層の導電型がｎ型ではなくｐ型となっており、従って、最外部ピラー層として最外部ｐ型ピラー層１９が備えられている点のみ、図７に示す本発明の第４の実施の形態に係る電力用半導体素子と異なっている。
最外部ピラー層の導電型がｎ型又はｐ型のいずれであっても、全く同様の効果を得ることができる。
図９は、本発明の第４の実施の形態に係る電力用半導体素子の第２の変形例の構造を示す断面図である。
本発明の第４の実施の形態に係る電力用半導体素子の第２の変形例は、ｎ＋型ドレイン層１と、素子部のｎ＋型ドレイン層１上にスーパージャンクション構造を構成し、単位ｎ型ピラー層及び単位ｐ型ピラー層がそれぞれ積層されて一体化した柱状断面構造を有して水平方向に交互に配置形成されたｎ型ピラー層２及びｐ型ピラー層３と、ｐ型ピラー層３の表面部に形成されたｐ型ベース層４と、ｐ型ベース層４の表面部に形成されたｎ＋型ソース層５と、一のｐ型ベース層４と当該一のｐ型ベース層４にｎ型ピラー層２を介して隣接する他のｐ型ベース層４の表面部にそれぞれ形成されたｎ＋型ソース層５の一方から他方までに亘る領域上にゲート絶縁膜７を介して形成されたゲート電極８と、ｎ型ピラー層２及びｐ型ピラー層３を構成する単位ｎ型ピラー層及び単位ｐ型ピラー層よりも低い密度で形成された最外部単位ｎ型ピラー層が積層されて一体化した柱状断面構造を有し、素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成された最外部ｎ型ピラー層１７と、素子部に隣接する素子終端部のｎ＋型ドレイン層１上に形成され、各ピラー層及びｐ型ベース層４よりも高い抵抗値を有する高抵抗ｎ−型層１８と、高抵抗ｎ−型層１８の表面部に形成されたｐ型ガードリング２０と、高抵抗ｎ−型層１８の周縁部近傍における表面部に形成されたｐ型ストッパ層２２と、ｐ型ストッパ層２２の表面部に形成されたｎ型ストッパ層２３と、高抵抗ｎ−型層１８及びｐ型ガードリング２０、並びに、素子部と素子終端部との境界部のｐ型ベース層４を被覆して形成された絶縁膜１６と、ｐ型ベース層４及びｎ＋型ソース層５に電気的に接続されるように形成されたソース電極６と、絶縁膜１６に形成された開口部を通じてｐ型ストッパ層２２及びｎ型ストッパ層２３に電気的に接続されるように形成されたフィールドストップ電極２１と、ｎ＋型ドレイン層１の裏面に形成されたドレイン電極９と、を備えている。
本発明の第４の実施の形態に係る電力用半導体素子においては、素子終端部全体が高抵抗ｎ−型層１８であるので、高抵抗ｎ−型層１８の表面部にｐ型ガードリング２０を形成した構造でも高耐圧を保持することが可能である。図９に示す第２の変形例は、そのような実施の形態を示したものである。
尚、特に図示していないが、ＲＥＳＵＲＦ層を有する終端構造においても、図９に示す第２の変形例のようにガードリングを形成する構造は実施可能である。
以上、本発明に係る電力用半導体素子の実施の形態について説明したが、本発明は上記各実施の形態に限定されるものではない。
例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、逆に第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
第１乃至第３の実施の形態では、素子部のスーパージャンクション構造の最外部に付加形成された最外部ピラー層の導電型をｐ型としたが、最外部ピラー層の導電型をｎ型としても、同様な設計を行うことにより同等の効果を得ることができる。
ＭＯＳＦＥＴのゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。
ＭＯＳＦＥＴのゲート構造は、プレナー構造として説明したが、トレンチ構造でも実施可能である。
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴの例について説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体や、ダイアモンド等のワイドバンドギャップ半導体を用いることができる。
さらに、スーパージャンクション構造を有するＭＯＳＦＥＴの例について説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ショットキー・バリア・ダイオード（ＳＢＤ）、ＭＯＳＦＥＴとＳＢＤとの混載素子、静電誘導トランジスタ（ＳＩＴ：Static Induction Transistor）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）等の素子にも適用可能である。
本発明の第１の実施の形態に係る電力用半導体素子の構造を示す断面図である。 本発明の第１の実施の形態に係る電力用半導体素子及び従来構造の電力用半導体素子の耐圧特性を表すグラフである。 本発明の第１の実施の形態に係る電力用半導体素子の素子終端部に形成される高抵抗層の厚さの変化と、ピラー層の不純物量の差に対するマージンとの関係を示すグラフである。 本発明の第１の実施の形態に係る電力用半導体素子において高抵抗ｎ−型層１２とｐ型ベース層４とが満たすべき厚さの関係を模式的に示す断面図である。 本発明の第２の実施の形態に係る電力用半導体素子の構造を示す断面図である。 本発明の第３の実施の形態に係る電力用半導体素子の構造を示す断面図である。 本発明の第４の実施の形態に係る電力用半導体素子の構造を示す断面図である。 本発明の第４の実施の形態に係る電力用半導体素子の第１の変形例の構造を示す断面図である。 本発明の第４の実施の形態に係る電力用半導体素子の第２の変形例の構造を示す断面図である。
符号の説明
１ ｎ＋型ドレイン層
２ ｎ型ピラー層
３ ｐ型ピラー層
４ ｐ型ベース層
５ ｎ＋型ソース層
６ ソース電極
７ ゲート絶縁膜
８ ゲート電極
９ ドレイン電極
１０ ｎ型ピラー層
１１ ｐ型ピラー層
１２ 高抵抗ｎ−型層
１３ ＲＥＳＵＲＦ層
１４ 最外部ｐ−型ピラー層
１５ フィールドプレート電極
１６ 絶縁膜
１７ 最外部ｎ型ピラー層
１８ 高抵抗ｎ−型層
１９ 最外部ｐ型ピラー層
２０ ｐ型ガードリング層
２１ フィールドストップ電極
２２ ｐ型ストッパ層
２３ ｎ型ストッパ層

Claims (5)

  1. 第１導電型のドレイン層と、
    素子部の前記ドレイン層上にスーパージャンクション構造を構成し、柱状断面構造を有して水平方向に交互に配置形成された第１導電型の第１ピラー層及び第２導電型の第２ピラー層と、
    前記第２ピラー層の表面部に形成された第２導電型のベース層と、
    前記ベース層の表面部に形成された第１導電型のソース層と、
    一のベース層と当該一のベース層に前記第１ピラー層を介して隣接する他のベース層の表面部にそれぞれ形成された前記ソース層の一方から他方までに亘る領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記素子部のスーパージャンクション構造に隣接し、前記素子部のスーパージャンクション構造よりも垂直方向の厚さが薄いスーパージャンクション構造を素子終端部の前記ドレイン層上に構成し、柱状断面構造を有して水平方向に交互に配置形成された第１導電型の第３ピラー層及び第２導電型の第４ピラー層と、
    前記素子終端部のスーパージャンクション構造の最も前記素子部側の前記第３又は第４ピラー層上に積層されて、前記素子部のスーパージャンクション構造の最も前記素子終端部側の最外部に付加形成され、不純物濃度が前記第１及び第２ピラー層よりも低い最外部ピラー層と、
    前記第３ピラー層及び前記第４ピラー層上に形成され、前記各ピラー層及び前記ベース層よりも高い抵抗値を有する第１導電型の高抵抗層と、
    前記ベース層及び前記ソース層に電気的に接続されるように形成されたソース電極と、 前記ドレイン層の裏面に形成されたドレイン電極と、
    を備えていることを特徴とする電力用半導体素子。
  2. 前記最外部ピラー層の不純物濃度は、前記第１及び第２ピラー層の不純物濃度の０．４５倍乃至０．５５倍であることを特徴とする請求項１に記載の電力用半導体素子。
  3. 前記高抵抗層は、前記ベース層よりも厚いことを特徴とする請求項１又は２に記載の電力用半導体素子。
  4. 第１導電型のドレイン層と、
    素子部の前記ドレイン層上にスーパージャンクション構造を構成し、第１導電型の単位第１ピラー層及び第２導電型の単位第２ピラー層がそれぞれ積層されて一体化した柱状断面構造を有して水平方向に交互に配置形成された第１導電型の第１ピラー層及び第２導電型の第２ピラー層と、
    前記第２ピラー層の表面部に形成された第２導電型のベース層と、
    前記ベース層の表面部に形成された第１導電型のソース層と、
    一のベース層と当該一のベース層に前記第１ピラー層を介して隣接する他のベース層の表面部にそれぞれ形成された前記ソース層の一方から他方までに亘る領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記第１ピラー層及び前記第２ピラー層を構成する前記単位第１ピラー層及び前記単位第２ピラー層よりも低い密度で形成された第１導電型又は第２導電型の最外部単位ピラー層が積層されて一体化した柱状断面構造を有し、前記素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成された第１導電型又は第２導電型の最外部ピラー層と、
    前記素子部に隣接する前記素子終端部の前記ドレイン層上に形成され、前記各ピラー層及び前記ベース層よりも高い抵抗値を有する第１導電型の高抵抗層と、
    前記ベース層及び前記ソース層に電気的に接続されるように形成されたソース電極と、 前記ドレイン層の裏面に形成されたドレイン電極と、
    を備えていることを特徴とする電力用半導体素子。
  5. 前記最外部ピラー層を構成する前記最外部単位ピラー層の密度は、前記第１ピラー層及び前記第２ピラー層を構成する前記単位第１ピラー層及び前記単位第２ピラー層の密度の約半分であることを特徴とする請求項４に記載の電力用半導体素子。
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