CN1534795A - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件，包括：第一导电类型的第一半导体层；第二导电类型的第二半导体层；沟槽；厚栅极绝缘膜；薄栅极绝缘膜；栅电极；以及第二导电类型的半导体区。第二导电类型的第二半导体层提供在第一半导体层上。沟槽穿过第二半导体层并进入第一半导体层内。厚栅极绝缘膜提供在低于第一半导体层的上表面的沟槽内壁上。薄栅极绝缘膜提供在高于厚栅极绝缘膜的部分上的沟槽内壁上；填充沟槽的栅电极。第二导电类型的半导体区选择性地形成以邻接沟槽并从第二半导体层的底面深入到第一半导体层内。

Description

半导体器件及其制造方法

相关申请的交叉参考

本申请基于2003年3月28日申请的在先日本专利申请No.2003-092263，并要求其优先权，这里引入它的整个内容作为参考。

技术领域

本发明涉及半导体器件及其制造方法，更具体地涉及具有沟槽栅极结构的半导体器件及其制造方法。

背景技术

如沟槽栅极MOSFET(金属氧化物半导体场效应晶体管)及IGBT(绝缘栅极双极晶体管)的半导体器件用于包括电源开关的多种领域。

例如，小沟槽栅极MOSFET用在个人计算机中作为具有约500kHz高速时钟脉冲频率的开关元件，以便将电源电压降低到CPU和各种盘驱动器的电源电平(例如，1.7伏)。

对于这些半导体器件，需要增加能量存储的效率。为了满足这些要求，需要有效地减少元件的传导损耗，即减小“导通电阻(ON resistance，Ron)”。

因此，现已尝试通过使单元小型化来减小导通电阻。特别是，通过使用“沟槽栅极结构”作为元件结构，可以延伸沟道宽度并急剧增加密度。

图11为本发明的发明人在获得本发明期间尝试的半导体器件的剖面结构的示意图。也就是，本图表示了沟槽栅极型的n沟道型MOSFET的栅极附近的剖面结构。n型外延区6和p型基极区5以此顺序叠置在n+型衬底7上。进入外延层6内的沟槽从表面处形成。在沟槽中，提供由栅极绝缘膜(栅极氧化物)3和嵌入的栅电极1组成的嵌入栅极。

层间绝缘膜4适当地提供在嵌入的栅极上，n型源区2A和p+型源区2B分别提供在沟槽的顶部周围。漏电极8适当地提供在衬底7的背面中。

在该MOSFET中，通过将预定的偏压施加到栅电极1，沟槽区形成在嵌入沟槽的周围，并进行使源区2A和漏区之间的区域变成“导通”状态的开关操作。

现在，在这种半导体器件中，不仅需要减小“导通电阻”，也需要减小开关损耗(Qsw)，以便提高操作效率。为了减小开关损耗，重要的是减小元件的“寄生电容”并由此增加操作速度。

例如，通过组合多个开关元件进行反相器控制，当元件的操作速度降低时，需要设置“死时间”，使构成臂(arm)的所有开关元件处于“截止(OFF)”状态的时间更长，以便防止穿透电流。因此，开关损耗升高。

与此相反，如果开关元件的寄生电容减小并且由此操作速度变高，那么“死时间”可以缩短并且损耗可以减小。

图11所示的半导体器件的寄生电容可以分成一些成份。

首先，涉及漏极和栅极之间的电容(Cgd)。电容(Cgd)产生在外延区6和栅极氧化物3接触的那部分中。

接下来，涉及漏极和源极之间的电容(Cds)。该电容产生在外延区6和基极区5接触的p-n结部分中。

此外，涉及栅极和源极之间的电容(Cgs)。该电容产生在栅极氧化物3和源极区2A以及栅极氧化物3和基极区5接触的那部分中。

由于所有这些电容成份增加了半导体器件的开关操作的损耗，因此需要减小这些电容。并且，应该对于减小电容减少特别是这些电容部件之中漏极和栅极之间的电容(Cgd)很有效。

减小这些寄生电容的可行方法包括使接触部分的面积更小，并通过降低每个半导体区的载流子浓度加速耗尽。然而，当使用这些方法时，存在半导体器件的“导通电阻”和“寄生电容”或“击穿电压”为折衷关系的问题。因此，很难提高总的性能。

通过使沟槽底部的栅极氧化物的厚度增厚可以降低Cgd的结构公开在日本专利特许公开No.2002-299619和日本专利No.2917922中。

然而，根据本发明人的独创性的研究发现，对于这些文件中公开的结构，存在减小导通电阻(Ron)和减少开关损耗(Qsw)不兼容的问题。

发明内容

根据本发明的一个实施例，提供一种半导体器件，包括：第一导电类型的第一半导体层；提供在第一半导体层上的第二导电类型的第二半导体层；沟槽，穿过第二半导体层并进入第一半导体层内；厚栅极绝缘膜，提供在低于第一半导体层的上表面的沟槽内壁上；薄栅极绝缘膜，提供在高于厚栅极绝缘膜的部分上的沟槽内壁上；填充沟槽的栅电极；以及第二导电类型的半导体区，选择性地形成以邻接沟槽并从第二半导体层的底面深入到第一半导体层内。

根据本发明的另一实施例，提供一种半导体器件，包括：第一导电类型的第一半导体层；提供在第一半导体层上的第二导电类型的第二半导体层；沟槽，穿过第二半导体层并进入第一半导体层内；厚栅极绝缘膜，提供在低于第一半导体层的上表面的沟槽内壁上；薄栅极绝缘膜，提供在高于厚栅极绝缘膜的部分上的沟槽内壁上；填充沟槽的栅电极；以及邻接沟槽的第二导电类型的半导体区，通过选择性地使第二半导体层附近的那部分第一半导体层的导电类型反型形成该半导体区。

根据本发明的其它实施例，提供一种半导体器件的制造方法，包括：形成第一导电类型的第一半导体层，第二导电类型的第二半导体层提供在第一半导体层上，沟槽穿过第二半导体层并进入第一半导体层内，厚栅极绝缘膜提供在低于第一半导体层的上表面的沟槽的内壁上；将第二导电类型的杂质引入厚栅极绝缘膜上面的那部分第一半导体层内并邻接沟槽以形成第二导电类型的半导体区；在高于厚栅极绝缘膜的那部分沟槽的内壁上形成薄栅极绝缘膜；以及用栅电极填充沟槽。

附图说明

从下面给出的详细说明以及本发明各实施例的附图中可以更充分地理解本发明。然而，附图不意味着将本发明局限到特定的实施例，而仅是为了说明和理解。

在附图中：

图1示出了根据本发明第一实施例的半导体器件的剖面结构的示意图；

图2示出了图1所示的半导体器件的电极结构的透视图；

图3示出了p型区9附近的放大部分的主要部分的剖面图；

图4A到4D示出了实施例的半导体器件的第一制造方法的主要部分的工艺剖面图；

图5A到5E示出了实施例的半导体器件的第二制造方法的主要部分的工艺剖面图；

图6A到6D示出了实施例的半导体器件的第三制造方法的主要部分的工艺剖面图；

图7示出了根据本发明第二实施例的半导体器件的剖面结构的示意图；

图8A到8D示出了实施例的半导体器件的第一制造方法的主要部分的工艺剖面图；

图9A到9D示出了实施例的半导体器件的第二制造方法的主要部分的工艺剖面图；

图10示出了以自对准方式形成p型区9的另一方法的主要部分的剖面图；

图11示出了本发明的发明人在获得本发明期间尝试的半导体器件的剖面结构的示意图。

图12A到12B示出了在文件中指出的沟槽的底部结构的剖面图；以及

图13示出了栅极氧化物膜3的薄栅极氧化物膜3a和厚栅极氧化物膜3b之间的边界与基极区5和外延区6之间的边界一致的结构的剖面图。

具体实施方式

参考附图，下面详细介绍本发明的一些实施例。

(第一实施例)

图1示出了根据本发明的第一实施例的半导体器件的结构剖面示意图。也就是，该图表示沟槽栅极型n沟道型MOSFET的栅极附近的主要部分的剖面结构。

图2示出了该半导体器件的电极结构的透视平面图。

在参考这些附图开始介绍实施例之前，首先介绍比较例。也就是，本发明人已发现对于以上提到的现有的文件中公开的结构，存在减小导通电阻(Ron)和减小开关损耗(Qsw)不兼容的问题。

图12A和12B示出了在文件中公开的沟槽底部的结构剖面图。也就是，图12A表示日本专利特许公开No.2002-299619中公开的结构，图12B表示日本专利No.2917922中公开的结构。

在图12A中所示的结构中，栅极氧化物3具有较薄的栅极氧化物3a，和较厚的栅极氧化物3b。p型基极区5和外延区6之间的边界B1已移动到栅极氧化物3的薄栅极氧化物3a和厚栅极氧化物3b之间的边界B2。也就是，厚栅极氧化物3b延伸到p型基极区5和n型外延区6之间的边界B1之上，也就是，延伸到p型基极区。

如果邻接p型基极区5的那部分栅极氧化物3的厚度变厚，那么不能通过栅极电压满意地形成沟道区，由此，将增加导通电阻(Ron)。在图12A所示的结构中，在区域5a部分中产生这种问题。

另一方面，在图12B所示的结构中，边界B1反向移动到边界B2之上。也就是，栅极氧化物3的薄栅极氧化物3a延伸到n型外延层6。然后，在该重叠部分6a中，由于漏和栅极之间的电容(Cgd)增加，那么出现开关损耗(Qsw)上升的问题。

由此，如果在边界B1和B2之间产生“偏差”，那么导通电阻或开关损耗(Qsw)将增加。也就是，理想地，如图13所示，需要使栅极氧化物3的薄栅极氧化物3a和厚栅极氧化物3b之间的边界与基极区5和外延区6之间的边界一致。

然而，很难稳定地制造这种理想结构。由于通过从外延层的表面扩散p型杂质形成p型基极区5，因此形成的深度会变化。另一方面，由于通过控制RIE(反应离子蚀刻)的蚀刻等期间的工艺时间同样可以控制沟槽的深度，因此不可避免地产生“变化”。

因此，如果沟槽的上端(或基极区5的表面)用做参考面或者沟槽的底部用做参考面，那么很难以足够的再现性实现图13所示的边界B1和B2的理想布局关系。

如上面详细介绍的，根据常规技术，很难在沟槽栅极型半导体器件中稳定地获得具有低导通电阻(Ron)和低开关损耗(Qsw)的结构。

制作本发明以克服这些缺点。

现在，再回到图1和2，下面详细地介绍本发明的实施例。

如图1所示，n型外延区6和p型基极区5以此顺序叠置在n+型衬底7上。从半导体的表面向下提供伸入外延层6内的沟槽。在沟槽中，提供由栅极绝缘膜(栅极氧化物)3和嵌入的栅电极1组成的嵌入栅极。层间绝缘膜4适当地提供在嵌入的栅极上。n型源区2A和p+型源区2B分别提供在沟槽的顶部周围。漏电极8适当地提供在衬底7的背面上。

参考图2介绍该MOSFET的平面结构。如图1所示平行地形成的多个嵌入栅电极1连接到栅电极部分GE，在栅极接触GC处与这些嵌入的栅电极1垂直地交叉。没有示出的源极布线通过没有示出的层间绝缘膜连接到源极接触SC处的源极区2A和2B。这些栅极布线和源极布线用没有示出的层间绝缘膜绝缘。

在实施例中，栅极氧化物3具有薄栅极氧化物3a和厚栅极氧化物3b。p型区9选择性地提供在半导体层中这些边界附近。

图3示出了p型区9附近的放大部分的剖面图。p型基极区5和n型外延区6之间的边界B1移动到栅极氧化物3的薄栅极氧化物3a和厚栅极氧化物3b之间的边界B-2之上，在p型区9之外距离为d。以倾斜的方式将p型区9形成为p型基极区5的一部分，以连接边界B1和B2。由此，可以消除边界B1和B2之间的偏差。

由此，和p型基极区5中类似，通过施加通常的栅极电压同样可以在p型区9中形成沟道。

根据该实施例，通过在栅极氧化物3中提供厚栅极氧化物3b可以减少栅电极1和外延区6之间的寄生电容。也就是，通过减少漏和栅极之间的电容(Cgd)可以减少开关损耗(Qsw)。例如，与栅极氧化物3的一部分没有形成得厚的情况相比，漏极和栅极之间的电容可以减小约40％。

此外，在本实施例中，厚栅极氧化物3b的厚度小于沟槽宽度的一半。因此，在沟槽的底部中形成厚栅极氧化物3b环绕的凹槽RC，该凹槽RC同样可以用栅电极1填充。通过用栅电极1填充厚栅极氧化物3b内部，可以获得所谓的“累积层”效应。

也就是，通过形成栅电极1以在外延区6的水平面处邻接沟槽中的厚栅极氧化物3b，当正偏压施加到栅电极1时，外延区6中的电子堆积在沟槽的侧壁附近。因此，与图13所示平坦的厚氧化物膜形成在沟槽底部中的结构相比，可以成功地抑制导通电阻(Ron)的增加。

此外，通过提供p型区9可以消除以上参考图12A和12B提到的边界B1和B2之间的“偏差”。也就是，通过在栅极氧化物3的附近提供p型区9，边界B1可以制得倾斜向下并与边界B2重合。

由此，通过使边界B1基本上与边界B2重合，栅极氧化物3的薄栅极氧化物3a可以形成得延伸到外延区6之上。

此外，可以成功地防止栅极氧化物3的厚栅极氧化物3b延伸到p型区5。由此，虽然抑制了导通电阻(Ron)增加，但是确实减少了漏极和栅极之间的电容(Cgd)并且可以减少开关损耗(Qsw)。

通过从沟槽的内部将p型杂质引入到n型外延区6的一部分内，或者从基极区5的表面将p型杂质注入到n型外延区6的一部分内可以形成p型区9。特别是，当杂质由沟槽的内部引入时，根据栅极氧化物3的厚度分布，可以自对准的方式形成p型区9。

接下来，介绍每个区的载流子浓度。p型基极区5的浓度约10¹⁷-10¹⁸/cm³，n型外延区的浓度为10¹⁶/cm³的数量级。希望使p型区9的浓度处于基极区5和外延区6的浓度之间。也就是，p型区9的载流子浓度设置为约10¹⁷/cm³。如果p型区9的载流子浓度设置在该范围，那么通过将p型杂质引入到它内可以容易地使n型外延区6的导电类型反型。此外，p型基极区5的载流子浓度不能上升太多。

接下来，介绍本实施例的半导体器件的制造方法。

图4A到4D示出了本实施例的半导体器件的第一制造方法的主要部分的工艺剖面图。

首先，如图4A所示，通过从具有n型外延区6的半导体衬底7的表面扩散p型杂质形成p型基极区5。然后，形成由SiO₂组成的掩模图形M1。蚀刻该掩模M1的开口区域，并形成贯穿到外延区6的第一沟槽T。沟槽T的深度可以是1微米，宽度(图4A中的水平方向中的宽度)可以例如约500nm。

接下来，如图4B所示，除去掩模M1之后，在沟槽T的内壁上形成厚氧化膜3b。氧化膜3b的厚度可以例如约200nm。然后，填充抗蚀剂R，通过例如灰化的方法从晶片表面再处理抗蚀剂R。如图所示，可以进行调节以便抗蚀剂R的上表面RA变得低于p型基极区5。

然后，如图4C所示，使用抗蚀剂R做掩模蚀刻氧化膜3b。也就是，选择性地除去氧化膜3b到几乎与抗蚀剂R表面相同平面的深度。然后，使用抗蚀剂R和选择性地留在沟槽底部的氧化膜3b作为掩模，通过从沟槽T的内壁引入p型杂质形成p型区9。对于引入p型杂质的方法，可以使用汽相扩散方法和倾斜的离子注入。

需要引入的p型杂质的量处于可以是n型外延区6的导电类型如上所述反型成p型的范围内，以及使p型基极区5的载流子浓度不升高得太多的范围内。具体地，需要引入p型杂质以便p型区9的载流子浓度可以高于n型外延区6的并低于p型基极区5的。

此后，如图4D所示，除去抗蚀剂R，薄栅极氧化物3a形成在沟槽T内，剩余的空间用栅电极1填充。薄栅极氧化物3a的厚度可以例如约50nm。对于栅电极1的材料，例如可以使用多晶硅。

通过在p型基极区5的表面上形成n型源区2并形成没有示出的层间绝缘膜和漏电极完成了本实施例的半导体器件的主要部分。

根据以上介绍的本实施例的制造方法，通过使用厚氧化膜3b作为掩模从沟槽的内壁引入p型杂质，可以自对准方式形成p型区9，如上面参考图4C所提到的。

由此，在如图3所示的结构中，可以使p型区9(作为p型基极区5的一部分)和n型外延区6之间的边界B1与栅极氧化膜3a和3b之间的边界B2基本上重合。

由此，确实减小了漏极和栅极之间的电容(Cgd)同时抑制了导通电阻(Ron)增加，由此可以降低开关损耗(Qsw)。

在本实施例中，如上面参考图4B所提到的，需要形成抗蚀剂R的上表面以便它可以低于p型基极区5。此时，不需要精确地控制它们的水平面的关系。这是由于根据实施例可以自对准方式形成p型区9。

对于影响抗蚀剂R的上表面和p型基极区5的物理关系的工艺因素，可以列举出的“变化”例如有基极区5的扩散深度、沟槽T的蚀刻深度以及再处理抗蚀剂R时的蚀刻量。

然而，根据本发明的检查结果，即使在这些工艺条件下产生这些“变化”时，通过设置工艺条件，抗蚀剂R的上表面总是形成在基极区5的下面，由此抗蚀剂R的上表面可以低于p型基极区5例如约200nm。并且通过以自对准方式形成p型区可以很稳定地大规模制造本实施例的半导体器件。

接下来，介绍本实施例的半导体器件的制造方法的变形例子。

图5A到5E示出了本实施例的半导体器件的第二制造方法的主要部分的工艺剖面图。由于图5A和5B中所示的工艺基本上与参考图4A和4B提到的工艺相同，因此省略了详细的介绍。

这些工艺之后，在本例中，如图5C所示，通过使用抗蚀剂R作为掩模蚀刻厚氧化膜3b。

然后，如图5D所示，除去抗蚀剂R，薄栅极氧化物3a形成在沟槽T的上内壁上，剩余空间用栅电极1填充。然后，通过在p型基极区5的表面上形成掩模M2并且通过开口引入p型杂质形成p型区9。此外，由于需要从晶片表面向下引入p型杂质，因此需要使用高能量的离子注入。

之后，除去掩模M2，n型源区2形成在p型基极区5的表面上，并且形成了没有示出的层间绝缘膜、漏电极等。由此，完成了本实施例的半导体器件的主要部分。

根据以上介绍的本实施例的第二制造方法，通过从晶片表面引入p型杂质可以形成p型区9，并且确实能够减小漏极和栅极之间的电容(Cgd)，同时抑制了导通电阻(Ron)增加。

随后，介绍本实施例的半导体器件的制造方法的变形例子。

图6A到6D示出了本实施例的半导体器件的第三制造方法的主要部分的工艺剖面图。

在本变形例中，如图6A所示，n型外延区6形成在衬底1上，并进行第一沟槽T1的形成。

然后，厚的氧化膜3b形成在沟槽T1的内壁上，厚度小于沟槽T1宽度的一半。

此后，如图6B所示，外延地生长p型基极区5。进行第二沟槽T2的形成，第二沟槽T2为第一沟槽T1的继续。此外，蚀刻暴露到第二沟槽T2底部的厚氧化膜3b，于是，再处理上表面。通过进行该蚀刻工艺，氧化膜3b的上表面可以再处理到p型基极区5的下面。

之后，如图6C所示，从沟槽T1和T2的内壁引入p型杂质。以类似于以上参考图4C介绍的相同方式进行该工艺。

如图6D所示，薄栅极氧化物3a形成在沟槽T1和T2的内壁上，剩余空间用栅电极1填充。栅极氧化物3a的厚度例如约50nm。对于栅电极1的材料，例如可以使用多晶硅。

随后，通过在p型基极区5的表面上形成n型源区2并形成没有示出的层间绝缘膜和漏电极完成了本实施例的半导体器件的主要部分。

根据以上介绍的本实施例的第三制造方法，如图6B所示，通过再处理厚氧化膜3b的上表面的确可以在p型基极区5的下面形成厚氧化膜3b。那么，通过以自对准方式形成p型区9，可以减小漏极和栅极之间的电容(Cgd)，并减小开关损耗(Qsw)，同时控制了导通电阻(Ron)的增加。

(第二实施例)

接下来介绍本发明的第二实施例。

图7示出了根据本发明第二实施例的半导体器件的剖面结构的示意图。对于该图中与以上提到的图1到6D中相同的元件用相同的符号表示，下面省略了详细的介绍。

在本实施例中，形成栅极氧化膜3的厚氧化膜3b以便沟槽的底部可以基本上平坦地填充。也就是，形成栅极氧化膜3b以便它具有比沟槽宽度的一半更大的厚度。那么，如图7所示，形成厚栅极氧化膜3b以便可以平坦地填充沟槽的底部。

根据该实施例，同样可以减小栅电极1和外延区6之间的寄生电容。也就是，通过减小漏极和栅极之间的电容(Cgd)可以降低开关损耗(Qsw)。例如，与没有形成厚栅极氧化物3时相比，漏极和栅极之间的电容可以降低约40％或更多。

此外，同样在本实施例中，通过形成p型区9可以消除以上参考图12A和12B介绍的边界B1和B2的“偏差”。也就是，通过在栅极氧化物3附近提供p型区9，可以使边界B1向下倾斜并与边界B2重合。

由此，通过使边界B1基本上与边界B2重合，可以减小漏极和栅极之间的电容(Cgd)以降低开关损耗(Qsw)，同时抑制了导通电阻(Ron)的增加。根据本实施例，如下面介绍的同样以自对准方式形成p型区9。

下面介绍本实施例的半导体器件的制造方法。

图8A到8D示出了实施例的半导体器件的第一制造方法的主要部分的工艺剖面图。

在本例中，如图8A所示，n型外延区6和p型基极区5形成在衬底7上。穿过p型基极区5并伸入外延区6内形成沟槽T。此外，由氮化硅(SiNx)组成的覆盖层C形成在沟槽T的内壁上。

接下来，如图8B所示，氧化没有被覆盖层C覆盖的基极区5的表面以及沟槽T的底部，并形成厚氧化膜3b。通过所谓的热氧化法或用注入氧的中性粒子的注入法形成厚氧化膜3b的方法形成氧化膜3b。在该工艺中，如果适当地调节沟槽T的深度以便沟槽T伸入到外延层6内，那么容易使厚氧化膜3b的上表面低于p型基极区5。

然后，如图8C所示，除去覆盖层C，从沟槽T的侧壁引入p型杂质，由此形成p型区9。同时，厚氧化膜3b作为掩模，可以自对准方式形成p型区9。

然后，如图8D所示，薄氧化膜3a形成在沟槽T的侧壁上，用栅电极1嵌入剩余空间。此外，通过除去p型基极区5表面上的厚氧化膜3b以及形成n型源区2完成了本实施例的半导体器件的主要部分。

如上所述，根据本实施例的制造方法，可以容易形成平坦地填充了沟槽底部的厚氧化膜3b。

通过以自对准的方式形成p型区9，可以大规模地制造漏极和栅极之间的电容(Cgd)减小并且开关损耗(Qsw)降低，同时抑制了导通电阻(Ron)的增加的半导体器件。

接下来，介绍本实施例的半导体器件的制造方法的变形例子。

图9A到9D示出了本实施例的半导体器件的第二制造方法的主要部分的工艺剖面图。

在该变形例中，如图9A所示，n型外延区6形成在衬底7上，形成第一沟槽T1。形成厚氧化膜3b以填充到沟槽T1的内部。

然后，如图9B所示，外延地生长p型基极区5。形成第二沟槽T2，第二沟槽T2为第一沟槽T1的继续。然后，蚀刻在第二沟槽T2底部露出的厚氧化膜3b，并且再处理它的上表面。通过蚀刻工艺，厚氧化膜3b的上表面可以再处理到p型基极区5的下面。

接下来，如图9C所示，从沟槽T1和T2的内壁引入p型杂质。以类似于图4C中提到的类似方式进行该工艺。

如图9D所示，薄栅极氧化物3a形成在沟槽T1和T2的内壁上，剩余空间用栅电极1填充。此外，通过在p型基极区5的表面上形成n型源区2并形成没有示出的层间绝缘膜和漏电极，完成了本实施例的半导体器件的主要部分。

在以上介绍的本实施例的第二制造方法中，如图9B所示，通过再处理可以确实地使厚氧化膜3b的上表面形成到p型基极区5的下面。那么，通过以自对准的方式形成p型区9，可以减小漏极和栅极之间的电容(Cgd)并且降低开关损耗(Qsw)，同时抑制了导通电阻(Ron)的增加。

到目前为止参考各例介绍了本发明的各实施例。然而，本发明不限于这些具体例子。

例如，本发明可以适用于具有所谓的“沟槽型栅极”的多种半导体器件，并且可以得到类似的效果。所以这些半导体器件同样包含在本发明的范围内。

而且，本领域中的技术人员根据公知技术可以适当地选择以上介绍的半导体器件的每个部件的材料、导电类型、载流子浓度、杂质、厚度、布局关系等，以在说明书教导的范围内实施本发明并得到相同的效果。

此外，对于制造方法也同样。也就是，虽然示出了在图4C所示的沟槽内壁中露出半导体层以便以自对准方式形成p型区9，但是本发明不限于该具体例。

图10示出了以自对准方式形成p型区9的另一方法的部分放大剖面图。也就是，形成薄氧化膜3a和厚氧化膜3b之后，通过这些膜可以引入p型杂质IM。

这里，例如可以使用厚度约50nm的氧化硅作为薄氧化膜3a，可以使用厚度约200nm的氧化硅作为厚氧化膜3b。由此，当厚度不同时，可以容易地引入p型杂质IM，由此它穿过薄氧化膜3a而没有穿过厚氧化膜3b。也就是，厚氧化膜3b作为用于p型杂质IM的掩模。

此时，由图10中的阴影图形表示的部分为引入了p型杂质的区域，由交叉影线表示的部分对应于p型区9。由此，可以自对准方式形成p型区9。

虽然为了更好地理解本发明通过实施例公开了本发明，但是应该理解本发明可以多种方式实施同时不脱离本发明的原则。因此，应该理解本发明包括对示出的实施例的所有可能的实施例和修改同时不脱离附带的权利要求书中陈述的本发明的原则。

Claims (20)

1.一种半导体器件，包括：

第一导电类型的半导体层；

提供在第一半导体层上的第二导电类型的第二半导体层；

沟槽，穿过第二半导体层并进入第一半导体层内；

厚栅极绝缘膜，提供在低于第一半导体层的上表面的沟槽内壁上；

薄栅极绝缘膜，提供在高于厚栅极绝缘膜的部分上的沟槽内壁上；

填充沟槽的栅电极；以及

第二导电类型的半导体区，选择性地形成以邻接沟槽并从第二半导体层的底面深入到第一半导体层内。

2.根据权利要求1的半导体器件，其中：

接触沟槽的第二导电类型的那部分半导体区的下端部基本上与厚栅极绝缘膜和薄栅极绝缘膜之间的界面处于相同平面。

3.根据权利要求1的半导体器件，其中：

第二导电类型的半导体区的载流子浓度高于第一半导体层的载流子浓度，并且低于第二半导体层的载流子浓度。

4.根据权利要求1的半导体器件，其中：

厚栅极绝缘膜具有小于凹槽宽度一半的厚度，

由厚栅极绝缘膜包围的凹槽提供在沟槽的底部附近，以及

栅电极填充了凹槽。

5.根据权利要求1的半导体器件，其中：

沟槽的底部由厚栅极绝缘膜填充，由此由厚栅极绝缘膜形成了平坦的表面。

6.根据权利要求1的半导体器件，其中：

以与厚栅极绝缘膜自对准的方式形成第二导电类型的半导体区。

7.根据权利要求1的半导体器件，其中：

通过将预定的电压施加到栅电极，能够在一部分第二半导体层中以及一部分半导体区中靠近沟槽形成沟道。

8.一种半导体器件，包括：

第一导电类型的第一半导体层；

提供在第一半导体层上的第二导电类型的第二半导体层；

沟槽，穿过第二半导体层并进入到第一半导体层内；

厚栅极绝缘膜，提供在低于第一半导体层的上表面的沟槽内壁上；

薄栅极绝缘膜，提供在高于厚栅极绝缘膜的部分上的沟槽内壁上；

填充沟槽的栅电极；以及

邻接沟槽的第二导电类型的半导体区，通过选择性地使第二半导体层附近的那部分第一半导体层的导电类型反型形成该半导体区。

9.根据权利要求8的半导体器件，其中：

接触沟槽的第二导电类型的那部分半导体区的下端部基本上与厚栅极绝缘膜和薄栅极绝缘膜之间的界面处于相同平面。

10.根据权利要求8的半导体器件，其中：

第二导电类型的半导体区的载流子浓度高于第一半导体层的载流子浓度，并且低于第二半导体层的载流子浓度。

11.根据权利要求8的半导体器件，其中：

厚栅极绝缘膜具有小于沟槽宽度一半的厚度，

由厚栅极绝缘膜包围的凹槽提供在沟槽的底部附近，以及

栅电极填充了凹槽。

12.根据权利要求8的半导体器件，其中：

沟槽的底部由厚栅极绝缘膜填充，由此由厚栅极绝缘膜形成了平坦的表面。

13.根据权利要求8的半导体器件，其中：

以与厚栅极绝缘膜自对准的方式形成第二导电类型的半导体区。

14.根据权利要求8的半导体器件，其中：

通过将预定的电压施加到栅电极，能够在一部分第二半导体层中以及一部分半导体区中靠近沟槽形成沟道。

15.一种半导体器件的制造方法，包括：

形成第一导电类型的第一半导体层，第二导电类型的第二半导体层提供在第一半导体层上，沟槽穿过第二半导体层并进入第一半导体层内，厚栅极绝缘膜提供在低于第一半导体层的上表面的沟槽的内壁上；

将第二导电类型的杂质引入厚栅极绝缘膜上面的那部分第一半导体层内并邻接沟槽以形成第二导电类型的半导体区；

在高于厚栅极绝缘膜的那部分的沟槽的内壁上形成薄栅极绝缘膜；以及

用栅电极填充沟槽。

16.根据权利要求15的半导体器件的制造方法，其中：

通过使用厚栅极绝缘膜作为掩模从沟槽的内壁引入第二导电类型的杂质形成第二导电类型的半导体区。

17.根据权利要求15的半导体器件的制造方法，其中：

通过从第二半导体层的表面注入第二导电类型的杂质形成第二导电类型的半导体区。

18.根据权利要求15的半导体器件的制造方法，其中：

在引入第二导电类型的杂质之前形成薄栅极绝缘膜；以及

第二导电类型的杂质通过薄栅极绝缘膜引入到部分第一半导体层内。

19.根据权利要求15的半导体器件的制造方法，其中：

接触沟槽的第二导电类型的那部分半导体区的下端部基本上与厚栅极绝缘膜和薄栅极绝缘膜之间的界面处于相同平面。

20.根据权利要求15的半导体器件的制造方法，其中：

第二导电类型的半导体区的载流子浓度高于第一半导体层的载流子浓度，并且低于第二半导体层的载流子浓度。

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