JP2004342660A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】オン抵抗の低下と耐圧の向上を両立でき、しかも安定的に量産が可能なパワーＭＯＳＦＥＴ型の半導体装置及びその製造方法を提供することを目的とする。
【解決手段】ｎ＋型ピラー層１６とｐ型ピラー層１８を交互に配置することにより、パワーＭＯＳＦＥＴの４つのセルを隣接して形成することができる。またこれらピラー層をトレンチ側壁にエピタキシャル成長により形成すると、ピラー層の幅を従来よりも大幅に縮小することが可能となり、チャネル密度をさらに上げることが可能となる。その結果として、素子のオン抵抗をさらに低減できる。
【選択図】 図１
【解決手段】ｎ＋型ピラー層１６とｐ型ピラー層１８を交互に配置することにより、パワーＭＯＳＦＥＴの４つのセルを隣接して形成することができる。またこれらピラー層をトレンチ側壁にエピタキシャル成長により形成すると、ピラー層の幅を従来よりも大幅に縮小することが可能となり、チャネル密度をさらに上げることが可能となる。その結果として、素子のオン抵抗をさらに低減できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）型の構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来のパワーＭＯＳＦＥＴは、例えば、高濃度ｎ＋型基板の上にｎ−型エピタキシャル成長層を形成し、その表層にＭＯＳＦＥＴ構造を形成することにより製造されている。この構造においては、ｎ−型エピタキシャル成長層に空乏層をのばすことによって、高耐圧化を実現できる。しかしながら、高耐圧化のためのｎ−型エピタキシャル成長層は高抵抗であるため、オン状態における素子抵抗（Ｒｏｎ：「オン抵抗」などと呼ばれる）が高くなってしまう。
【０００３】
そこで、このトレードオフを改善するため、ｐｎストライプやピラー構造を設けたＭＯＳＦＥＴが提案されている。これらのＭＯＳＦＥＴにおいては、ｐｎストライプやｐ型ピラーの上部にＭＯＳＦＥＴが形成されている。比較的高濃度のｎ層を電流経路とすることで、Ｒｏｎを下げ、ｐｎピラーが完全空乏化することにより耐圧を上げることができる。
【０００４】
ただしこれらの構造の場合、イオン注入とエピタキシャル成長とを繰り返し行うことによってピラー構造を少しずつ積み上げ、最後に高温で長時間の活性化処理を施すことにより、ピラー構造が形成されていた。このため、イオン注入やエピタキシャル成長の工程間での位置合わせ精度の制限や、活性化処理によるピラーの拡張などにより、高密度にピラーを形成することが困難であった。
【０００５】
これに対して、本発明者らは、ｎ−型半導体層にトレンチを開口し、その側面にＡｓ（ヒ素）及びＢ（ホウ素）を注入し、活性化熱処理を施すことにより形成した半導体装置を提案した（特許文献１）。この方法によれば、ＡｓとＢの拡散係数の違いを利用して、隣接するトレンチ間にｎ型ピラーとｐ型ピラーとｎ型ピラーをこの順に形成することができる。その結果として、オン抵抗の低下と耐圧の上昇を両立できるパワーＭＯＳＦＥＴを実現できる。
【０００６】
【特許文献１】
特開２００２−１７０９５５号公報（例えば、図３及び図４）
【０００７】
【発明が解決しようとする課題】
上述したように、隣接するトレンチ間にｎ型ピラー及びｐ型ピラーを形成した構造のパワーＭＯＳＦＥＴにおいては、トレンチの形成された領域がその結果として電流経路として利用できないことになる。しかしながら、もし、ピラーをさらに高い密度で形成することができれば、パワーＭＯＳＦＥＴのオン抵抗をさらに下げることは可能である。
【０００８】
本発明は、かかる認識に基づいてなされたものであり、その目的は、オン抵抗のさらなる低下と、耐圧の上昇とが両立でき、しかも安定的に量産が可能なパワーＭＯＳＦＥＴ型の半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の第１の態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー層と、前記第１の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第２導電型の第２の半導体ピラー層と、前記第２の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第１導電型の第３の半導体ピラー層と、前記第３の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第２導電型の第４の半導体ピラー層と、前記第４の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第１導電型の第５の半導体ピラー層と、前記第２の半導体ピラー層の上に設けられた第２導電型の第１の半導体ベース層と、前記第４の半導体ピラー層の上に設けられた第２導電型の第２の半導体ベース層と、前記第１の半導体ベース層の表面に選択的に設けられた第１導電型の第１の半導体ソース領域と、前記第２の半導体ベース層の表面に選択的に設けられた第１導電型の第２の半導体ソース領域と、前記第１の半導体ソース領域と前記第１及び第３の半導体ピラー層との間の前記第１の半導体ベース層の上、並びに、前記第２の半導体ソース領域と前記第３及び第５の半導体ピラー層との間の前記第２の半導体ベース層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、前記第１乃至第５の半導体ピラー層の間にそれぞれ形成されるｐｎ接合面に対して垂直な方向に見たこれらピラー層のそれぞれの幅は、１０ミクロン以下であることを特徴とする半導体装置が提供される。
【００１０】
また、本発明の第２の態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー層と、前記第１の半導体ピラー層に隣接してその周囲を取り囲むように前記半導体層の主面上に設けられた第２導電型の第２の半導体ピラー層と、前記第２の半導体ピラー層に隣接してその周囲を取り囲むように前記半導体層の主面上に設けられた第１導電型の第３の半導体ピラー層と、前記第２の半導体ピラー層の上に設けられた第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に設けられた第１導電型の半導体ソース領域と、前記半導体ソース領域と前記第１及び第３の半導体ピラー層との間の前記半導体ベース層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、前記第１乃至第３の半導体ピラー層の間にそれぞれ形成されるｐｎ接合面に対して垂直な方向に見たこれらピラー層のそれぞれの幅は、１０ミクロン以下であることを特徴とする半導体装置が提供される。
【００１１】
また、本発明の第３の態様によれば、第１導電型の第１の半導体層にトレンチを形成する工程と、前記トレンチの側壁に第１導電型の不純物を導入する工程と、前記トレンチの前記側壁及び底面上に第２導電型の第２の半導体層をエピタキシャル成長させる工程と、前記底面上の前記第２の半導体層に第１導電型の不純物を導入する工程と、前記第２の半導体層により取り囲まれた前記トレンチ内の残余の空間に第１導電型の第３の半導体層をエピタキシャル成長させて充填する工程と、前記第２の半導体層の上部に第２導電型のベース層を形成する工程と、前記ベース層の表面に第１導電型のソース領域を選択的に形成する工程と、前記ベース層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１２】
また、本発明の第４の態様によれば、第１導電型の第１の半導体層にトレンチを形成する工程と、前記トレンチの側壁面にエピタキシャル成長による第１導電型の第２の半導体層を形成する工程と、前記トレンチ内に露出した前記第２の半導体層の側壁面にエピタキシャル成長による第２導電型の第３の半導体層を形成する工程と、前記トレンチ内に露出した前記第３の半導体層の側壁面にエピタキシャル成長による第１導電型の第４の半導体層を形成する工程と、前記第３の半導体層の上部に第２導電型のベース層を形成する工程と、前記ベース層の表面に第１導電型のソース領域を選択的に形成する工程と、前記ベース層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１３】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００１４】
図１は、本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
また、図２は、そのゲート電極の付近を拡大した模式断面図である。なお、図１においては、ゲート電極側の電極構造は、省略されている。
【００１５】
図１及び図２に表した具体例は、パワーＭＯＳＦＥＴ型の半導体装置であり、ｎ＋型基板１２の上に、ｎ＋型ピラー層１６とｐ型ピラー層１８とが略垂直方向に延伸して設けられた構造を有する。これらピラー層は、ｎ−型中間層１４により適宜分離されている。
【００１６】
ｐ型ピラー層１８の上には、ｐ＋型ベース領域２０が形成され、その表面に、一対のｎ＋型ソース領域２２が形成されている。その上の電極構造は図２に表した如くであり、絶縁層２４により絶縁されたゲート電極２６が形成されている。ゲート電極２６は、ソース領域２２から隣接するｎ＋型ピラー層１６にまたがるように形成されている。また、ソース領域２２とｐ＋型ベース領域２０には、ソース電極２８が接続されている。一方、図１に表したように、ｎ＋型基板１２の裏面には、ドレイン電極３０が形成されている。
【００１７】
ゲート電極２６に所定のゲート電圧を印加すると、その直下のｐ＋型ベース領域２０の表面付近にチャネルが形成され、ｎ＋型ソース領域２２と隣接するｎ型ピラー層１６とが導通する。そして、ソース電極２８とドレイン電極３０間がオン状態とされる。つまり、各ｎ＋型ピラー層１６において、それぞれのＭＯＳＦＥＴの電流経路が形成される。ｎ＋型ピラー層１６の不純物濃度を高くすることにより、オン抵抗（Ｒｏｎ）を下げることができる。図２に表したように、これら電流経路に対応した素子単位を「セル」と称することとする。
【００１８】
本具体例においては、４つのセルＣ１〜Ｃ４が隣接して形成されている。これら４つのセルＣ１〜Ｃ４からなる複数の集団が、ｎ−型中間層１４により互いに分離されて設けられている。このように、４つのセルＣ１〜Ｃ４を隣接して形成することにより、セルの形成密度を大幅に上げて、オン抵抗（Ｒｏｎ）を低下させることができる。
【００１９】
またさらに、本発明によれば、後にその製造方法に関して詳述するように、ｎ＋型ピラー層１６の幅Ｗ１と、ｐ型ピラー層１８の幅Ｗ２を、従来よりも大幅に縮小することが可能となる。具体的には、例えば、前述したように、イオン注入とエピタキシャル成長とを繰り返し行うことによってピラー構造を少しずつ積み上げ、最後に高温で長時間の活性化処理を施すことにより、ピラー構造を形成するような場合には、ピラーの幅を１０ミクロン以下に縮小することは困難であった。
【００２０】
これに対して、本実施形態においては、ピラー層１６、１８をエピタキシャル成長により形成することができる。その結果として、それらの幅Ｗ１、Ｗ２を１０ミクロン以下に縮小することは極めて容易となる。さらに、これら幅Ｗ１、Ｗ２を１ミクロンあるいはそれ以下に縮小することも可能である。つまり、電流経路となるｎ＋型ピラー層１６を従来よりも大幅に高密度に形成することが可能となる。その結果として、チャネル密度を上げてオン抵抗（Ｒｏｎ）を大きく下げることが可能となる。
また、素子の端部にｎ−型中間層１４を設けて終端させることにより、セルの部分の不純物濃度に関係なく、中間層１４の濃度を下げて、素子の耐圧を上げることができる。つまり、本実施形態によれば、従来の構造と比較して、さらなるオン抵抗（Ｒｏｎ）の低下と、耐圧の維持と、を達成できる。
【００２１】
図３は、本実施形態の半導体装置の平面パターンの一例を表す模式図である。すなわち、同図は、半導体装置のゲート側の電極を取り除いた状態を表す一部断面斜視図である。同図については、図１及び図２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００２２】
本具体例の場合、ｎ型ピラー層１６とｐ型ピラー層１８は、略ストライプ状の平面パターンを有する。そして、ｎ＋型ソース領域２２もこれに合わせて略ストライプ状に形成されている。図示しないゲート電極及びソース電極は、このストライプパターンに合わせて適宜形成される。このように各ピラー層１６、１８をストライプ状に形成すると、チャネル密度を極めて高くすることが容易となる。
【００２３】
図４は、本実施形態の半導体装置の平面パターンのもうひとつの例を表す模式図である。すなわち、同図も、半導体装置のゲート側の電極を取り除いた状態を表す一部断面斜視図である。同図についても、図１〜図３に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００２４】
本具体例の場合、ｎ−型中間層１４により分離されたｎ＋型ピラー層１６とｐ型ピラー層１８の集団は、略同心円状に形成されている。すなわち、中心にｎ型ピラー層１６が設けられ、その外側に、ｐ型ピラー層１８、ｎ＋型ピラー層１６がこの順に同心円状に設けられている。
【００２５】
このように同心円状に形成されたセルＣ１〜Ｃ４の集団は、平面的に見たときに、正方格子状（メッシュ状）に配置してもよいし、千鳥格子状（オフセットメッシュ状）または六角格子状など、各種のパターンに基づいて配置することができる。
このような同心円状のパターン配列とした場合、素子の形状や寸法によっては、効果的にチャネル密度を上げることが可能となる。また、図４に表した構造は、一例に過ぎず、同心円状の代わりに、同心楕円状や、同心扁平円状など、ピラー層１６と１８とを交互に同心環状に配置した各種の構造も本発明の範囲に包含される。
【００２６】
図５は、ピラー層１６、１８を同心環状に配置した他の具体例を表す一部断面斜視図である。すなわち、一方向に延在したｎ＋型ピラー層１６を中心としてその周囲に、同心環状に、ｐ型ピラー層１８、ｎ＋型ピラー層１６が配置されている。このような構造においても、セルＣ１〜Ｃ４を高い密度で形成することができ、オン抵抗の低減効果が得られる。
【００２７】
次に、本実施形態の半導体装置の製造方法について説明する。
図６乃至図１３は、本実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【００２８】
まず、図６に表したように、ｎ＋型半導体基板１２（不純物濃度：１×１０１８ｃｍ−３）の表面に、ｎ−−型半導体層１４（不純物（Ａｓ）濃度：１×１０１５ｃｍ−３）をエピタキシャル成長によって約５０μｍの厚みに成長させる。さらに、トレンチエッチング用のマスク材として、例えば酸化シリコン膜を形成し、トレンチエッチングをする部分（幅：約１８μｍ）を選択的にエッチングしてマスクＭ１を形成する。
【００２９】
次に、図７に表したように、エピタキシャル成長層１４の厚みと同じ深さ程度エッチングすることにより、トレンチＴを形成する。さらに、斜めイオン注入法により、トレンチＴの側壁と底部のみにｎ＋型半導体を形成するためのイオンを注入する。イオン注入の条件は、例えばイオン種としてＰ（リン）を用い、ドーズ量は１×１０１３ｃｍ−２とすることができる。但し、イオン種やドーズ量などはこれに限定されず、例えばＡｓ（ヒ素）をはじめとした各種の元素を用いることができる。この点については、他の全てのイオン注入に関しても同様である。
【００３０】
次に、図８に表したように、エピタキシャル成長により、ｐ型半導体層１８（不純物（Ｂ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を成長させる。この場合のエピタキシャル成長法は、選択エピタキシャル成長法でもよく、または非選択エピタキシャル成長法でもよい。
【００３１】
次に、図９に表したように、イオン注入法により、トレンチの底部のみにｎ＋型の半導体を形成するためのイオンを注入する。この時のイオン注入は、基板主面に対して略垂直方向にイオンを入射させる垂直イオン注入とすることが望ましい。イオン注入の条件としては、例えばイオン種をＰ（リン）、ドーズ量を１×１０１３ｃｍ−２とすることができる。
【００３２】
次に、図１０に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚：６μｍ）をトレンチ内部を埋め込むように形成する。その後、熱拡散処理を施し、イオン注入を行ったトレンチ側壁部（図７）と、埋め込み層の底部（図９）において、注入されたドーパントの拡散・活性化を施す。その結果、図１１に表したように、トレンチ側壁部においては、ｎ型ピラー層１６が形成される。また、ｐ＋型半導体層１８の底部においても、ｎ＋型半導体領域が形成され、基板１２と上側のｎ＋型半導体層１６とが接触する。
【００３３】
次に、図１２に表したように、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）技術により表面を研磨して、半導体結晶面を露出させる。その後、図１３に表したように、従来のパワーＭＯＳＦＥＴと同様に、ｐ型ピラー層１８の表面にｐ＋型ベース層２０を形成し、さらにその表面にｎ＋型ソース領域２２を選択的に形成する。そして、ソース領域２２とｎ＋型ピラー層１６をまたぐようにゲート絶縁膜２４、ゲート電極２６を形成する。さらに、層間絶縁膜を形成後、ソース電極２８を形成し、一方、基板１２の裏面側には、ドレイン電極３０を形成することにより、本実施形態の半導体装置の要部が完成する。
【００３４】
以上説明したように、本実施形態の製造方法によれば、高濃度のｎ＋型ピラー層１６とｐ型ピラー層１８を高密度に形成することが可能となる。特に、ｐ型ピラー層１８と、これらの間に形成されるｎ＋型ピラー層１６は、エピタキシャル成長により形成されるので、その幅（図２における幅Ｗ１及びＷ２）を極めて小さくすることができる。その結果として、セルの形成密度を上げて、オン抵抗を低減できる。また、終端部は、セルの半導体層の濃度に関係なく中間層１４の低濃度化が可能であるため、高耐圧化が容易である。
【００３５】
次に、本実施形態の第２の製造方法について説明する。
【００３６】
図１４乃至図２０は、本実施形態の第２の製造方法の要部を表す工程断面図である。
【００３７】
すなわち、まず図１４に表したように、ｎ＋型半導体基板１２（不純物濃度：１×１０１８ｃｍ−３）の表面に、ｎ−−型半導体層１４（不純物（Ａｓ）濃度：１×１０１５ｃｍ−３）をエピタキシャル成長によって約５０μｍの厚みに成長させる。そして、トレンチエッチング用のマスク材として例えば酸化シリコン膜を形成し、トレンチエッチングをする部分（幅：約３０μｍ）を選択的にエッチングしてマスクＭ２を形成する。
【００３８】
次に、図１５に表したように、その後、マスクＭ２の開口部に露出する半導体層１４をエッチングしてトレンチＴを形成する。この際に、トレンチをエピタキシャル成長層１４よりも、例えば、約６μｍほど深くオーバーエッチングする。但し、後に詳述するように、このオーバーエッチング量は、この次の工程で形成するｎ＋型半導体層１６の厚みに対応する。従って、ｎ＋型半導体層１６を例えば、１μｍ程度の厚みに成長する場合には、図１５に表した工程におけるオーバーエッチング量も、これに合わせて約１μｍとする。
【００３９】
次に、図１６に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を形成する。前述の如く、このｎ＋型半導体層１６の厚みは、さらに薄くすることも可能である。この半導体層１６を薄くすることにより、ｎ＋型ピラー層１６をさらに高密度に形成することができる。この点については、後に詳述する。
【００４０】
次に、図１７に表したように、ｐ型半導体層１８（不純物（Ｂ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を成長させる。この場合のエピタキシャル成長法は、選択エピタキシャル成長法でもよく、非選択エピタキシャル成長法でもよい。なお、この工程においても、後に詳述するように、半導体層１８の厚みを薄くすると、さらに高密度にチャネルを形成することができる。
【００４１】
次に、図１８に表したように、基板１２の主面に対して略垂直な方向からのイオン注入により、トレンチの底部のみにｎ＋型の半導体を形成させるためのイオンを注入する。この時のイオン注入条件としては、例えばイオン種をＰ（リン）、ドーズ量を１×１０１３ｃｍ−２とすることができる。
【００４２】
次に、図１９に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）をトレンチ内部を埋め込むように形成する。その後、熱拡散処理を施して、ｐ型半導体層１８の底部に注入されたｎ型不純物を拡散・活性化させる。その結果、ｐ型半導体層１８の底部をｎ＋型半導体領域に反転させ、ｎ＋型半導体基板１２とその上のｎ＋型半導体層１６とが接触するように形成する。
【００４３】
その後、図２０に表したように、ＣＭＰ技術により表面が半導体結晶面が露出するまでエッチバックを行う。その後、従来のパワーＭＯＳＦＥＴと同様に、ｐ型ピラー層１８の表面にｐ＋型ベース層２０を形成し、さらにその表面にｎ＋型ソース領域２２を選択的に形成する。そして、ソース領域２２とｎ＋型ピラー層１６をまたぐようにゲート絶縁膜２４、ゲート電極２６を形成する。さらに、層間絶縁膜を形成後、ソース電極２８を形成し、一方、基板１２の裏面側には、ドレイン電極３０を形成することにより、本実施形態の半導体装置の要部が完成する。
【００４４】
以上説明したように、本実施形態の製造方法によっても、高濃度のｎ＋型ピラー層１６とｐ型ピラー層１８を高密度に形成することが可能となる。特に、本具体例の場合、ｎ＋型ピラー層１６とｐ型ピラー層１８をそれぞれエピタキシャル成長により形成する。その結果として、それらの幅（図２における幅Ｗ１およびＷ２）を１０ミクロン以下に形成することが容易となり、さらには１ミクロン程度あるいはそれ以下に形成することも可能となる。その結果として、セルの集積密度を大幅に上げて、オン抵抗を顕著に低減することも可能となる。また、終端部は、セルの半導体層の濃度に関係なく中間層１４の低濃度化が可能であるため、高耐圧化が容易である。
【００４５】
次に、本実施形態の第３の製造方法について説明する。
【００４６】
図２１乃至図２８は、本実施形態の第３の製造方法の要部を表す工程断面図である。
【００４７】
すなわち、まず図２１に表したように、ｎ＋型半導体基板１２（不純物濃度：１×１０１８ｃｍ−３）の表面に、ｎ−−型半導体層１４（不純物（Ａｓ）濃度：１×１０１５ｃｍ−３）をエピタキシャル成長によって約５０μｍの厚みに成長させる。そして、トレンチエッチング用のマスク材として例えば酸化シリコン膜を形成し、トレンチエッチングをする部分（幅：約３０μｍ）を選択的にエッチングしてマスクＭ３を形成する。
【００４８】
次に、図２２に表したように、その後、マスクＭ３の開口部に露出する半導体層１４をエッチングしてトレンチＴを形成する。この際に、トレンチＴは、エピタキシャル成長層１４と同程度の深さとなるように形成する。
【００４９】
次に、図２３に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を形成する。
【００５０】
次に、図２４に表したように、異方性エッチング法により、トレンチＴの底部に形成されたｎ＋型半導体層１６と、マスクＭ３の上に形成された多結晶状のｎ＋型半導体層１６をエッチングする。そして、トレンチ底部においてｎ＋型半導体基板１２を露出させる。
【００５１】
次に、図２５に表したように、ｐ型半導体層１８（不純物（Ｂ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を成長させる。この工程におけるエピタキシャル成長法は、選択エピタキシャル成長法でも非選択エピタキシャル成長法でもよい。
【００５２】
そして、図２４に関して前述した工程と同様に異方性エッチングを実施することにより、図２６に表したように、トレンチの底にｎ＋型基板１２を露出させる。
【００５３】
その後、図２７に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）をトレンチ内部を埋め込むように形成する。その後、ＣＭＰ技術により半導体結晶面が露出するまでエッチバックを行うことにより、図２８に表した構造が得られる。
【００５４】
その後、従来のパワーＭＯＳＦＥＴと同様に、ｐ型ピラー層１８の表面にｐ＋型ベース層２０を形成し、さらにその表面にｎ＋型ソース領域２２を選択的に形成する。そして、ソース領域２２とｎ＋型ピラー層１６をまたぐようにゲート絶縁膜２４、ゲート電極２６を形成する。さらに、層間絶縁膜を形成後、ソース電極２８を形成し、一方、基板１２の裏面側には、ドレイン電極３０を形成することにより、本実施形態の半導体装置の要部が完成する。
【００５５】
以上説明したように、本実施形態の製造方法によっても、高濃度のｎ＋型ピラー層１６とｐ型ピラー層１８を高密度に形成することが可能となる。特に、本具体例の場合も、ｎ＋型ピラー層１６とｐ型ピラー層１８をそれぞれエピタキシャル成長により形成する。その結果として、それらの幅（図２における幅Ｗ１およびＷ２）を１０ミクロン以下に形成することが容易となり、さらには１ミクロン程度あるいはそれ以下に形成することも可能となる。すなわち、図２３、図２５、図２７においてエピタキシャル成長させるそれぞれの半導体層の厚みを１０ミクロン以下、さらには１ミクロン以下とすればよい。
【００５６】
その結果として、セルの集積密度を大幅に上げて、オン抵抗を顕著に低減することも可能となる。また、終端部は、セルの半導体層の濃度に関係なく中間層１４の低濃度化が可能であるため、高耐圧化が容易である。
また、本具体例の製造方法においては、イオン注入工程と、それに付随する熱拡散工程が不要であり、工程を簡略化できる。
【００５７】
次に、本発明の半導体装置のもうひとつの具体例について説明する。
図２９は、本具体例にかかる半導体装置の断面を表す模式図である。
【００５８】
すなわち、同図は、パワーＭＯＳＦＥＴの終端部の付近を表し、ゲート電極などの電極や絶縁膜は、便宜上省略した。
【００５９】
本具体例においては、半導体装置の終端部に低濃度のｎ−型中間層１４が設けられ、その内側には、ｎ＋型ピラー層１６とｐ型ピラー層１８とが交互に配置されている。そして、これらピラー層に対応して、セルＣ１、Ｃ２、・・・が連続的に形成されている。このようにすれば、図１乃至図５に表した半導体装置と比較して、さらに高密度にセルを形成することができる。つまり、オン抵抗（Ｒｏｎ）をさらに低減することができる。同時に、終端部には、低濃度のｎ−型中間層１４を設けることにより、耐圧も確保できる。
【００６０】
このような超高密度のセル配置は、例えば、前述した第３の製造方法により実現可能である。
図３０及び図３１は、本具体例の半導体装置の製造方法の一部を例示する工程断面図である。すなわち、同図は、半導体装置の終端部の付近において前述した第３の製造方法を応用した例を表す。
【００６１】
まず、図３０（ａ）に表したように、ｎ＋型基板１２の上に、ｎ−型中間層１４をパターニング形成する。この時、中間層１４の上にはマスクＭ４が適宜形成されている。これは、例えば、図２１及び図２２に関して前述した工程に対応する。
【００６２】
次に、図３０（ｂ）に表したように、１層目のｎ＋型半導体層１６Ａをエピタキシャル成長させる。これは、例えば、図２３に関して前述した工程に対応する。この時に半導体層１６Ａの膜厚を１０ミクロン以下、さらには１ミクロン以下に形成することも可能である。
【００６３】
その後、異方性エッチングにより図３０（ｃ）に表したように１層目のｎ＋型ピラー層１６Ａを形成する。これは、例えば、図２４に関して前述した工程に対応する。
【００６４】
その後、図３０（ｄ）に表したように、一層目のｐ型半導体層１８Ａをエピタキシャル成長させ、異方性エッチングにより図３０（ｅ）に表したように、１層目のｐ型ピラー層１８Ａを形成する。さらに、図３１（ｆ）に表したように、２層目のｎ＋型半導体層１６Ａを形成し、異方性エッチングにより図３１（ｇ）に表したように、２層目のｎ＋型ピラー層１６Ｂを形成する。
その後、同様の工程を繰り返すことにより、２層目のｐ型ピラー層１８Ｂ、３層目のｎ型ピラー層・・・を順に隣接させて形成することができる。
【００６５】
以上説明した製造方法によれば、ｎ＋型ピラー層１６とｐ型ピラー層１８をそれぞれエピタキシャル成長により形成するので、前述の如く、その幅（図２におけるＷ１およびＷ２）を１０ミクロン以下、さらには１ミクロン以下にまで縮小することが可能である。しかも、本具体例においては、このように微細化させた多数のピラー層を隣接させて形成することができる。その結果として、セルの高密度な集積が可能となり、オン抵抗（Ｒｏｎ）を大幅に下げることが可能となる。
【００６６】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００６７】
例えば、以上説明した半導体装置の各要素の材料、導電型、キャリア濃度、不純物、厚み、配置関係、製造方法の各工程における方法や条件などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。
【００６８】
その他、上述した半導体装置とその製造方法の構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【００６９】
【発明の効果】
以上詳述したように、本発明によれば、オン抵抗の低下と耐圧の向上を両立でき、しかも安定的に量産が可能なパワーＭＯＳＦＥＴ型の半導体装置及びその製造方法を提供することができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【図２】図１の半導体装置のゲート電極の付近を拡大した模式断面図である。
【図３】本発明の実施形態の半導体装置の平面パターンの一例を表す模式図である。
【図４】本発明の実施形態の半導体装置の平面パターンのもうひとつの例を表す模式図である。
【図５】本発明の実施形態の半導体装置の平面パターンのもうひとつの例を表す模式図である。
【図６】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図７】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図８】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図９】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１０】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１１】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１２】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１３】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１４】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１５】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１６】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１７】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１８】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１９】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図２０】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図２１】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２２】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２３】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２４】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２５】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２６】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２７】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２８】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２９】本発明の他の具体例にかかる半導体装置の断面を表す模式図である。
【図３０】図２９の半導体装置の製造方法の一部を例示する工程断面図である。
【図３１】図２９の半導体装置の製造方法の一部を例示する工程断面図である。
【符号の説明】
１２ ｎ＋型半導体基板
１４ ｎ−型中間層
１６、１６Ａ、１６Ｂ、ｎ＋型ピラー層（ｎ＋型半導体層）
１８、１８Ａ、１８Ｂ ｐ型ピラー層（ｐ型半導体層）
２０ ｐ＋型ベース層
２２ ｎ＋型ソース領域
２４ 絶縁層
２６ ゲート電極
２８ ソース電極
３０ ドレイン電極
Ｃ１〜Ｃ４ セル
Ｍ１〜Ｍ４ マスク
Ｔ トレンチ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）型の構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来のパワーＭＯＳＦＥＴは、例えば、高濃度ｎ＋型基板の上にｎ−型エピタキシャル成長層を形成し、その表層にＭＯＳＦＥＴ構造を形成することにより製造されている。この構造においては、ｎ−型エピタキシャル成長層に空乏層をのばすことによって、高耐圧化を実現できる。しかしながら、高耐圧化のためのｎ−型エピタキシャル成長層は高抵抗であるため、オン状態における素子抵抗（Ｒｏｎ：「オン抵抗」などと呼ばれる）が高くなってしまう。
【０００３】
そこで、このトレードオフを改善するため、ｐｎストライプやピラー構造を設けたＭＯＳＦＥＴが提案されている。これらのＭＯＳＦＥＴにおいては、ｐｎストライプやｐ型ピラーの上部にＭＯＳＦＥＴが形成されている。比較的高濃度のｎ層を電流経路とすることで、Ｒｏｎを下げ、ｐｎピラーが完全空乏化することにより耐圧を上げることができる。
【０００４】
ただしこれらの構造の場合、イオン注入とエピタキシャル成長とを繰り返し行うことによってピラー構造を少しずつ積み上げ、最後に高温で長時間の活性化処理を施すことにより、ピラー構造が形成されていた。このため、イオン注入やエピタキシャル成長の工程間での位置合わせ精度の制限や、活性化処理によるピラーの拡張などにより、高密度にピラーを形成することが困難であった。
【０００５】
これに対して、本発明者らは、ｎ−型半導体層にトレンチを開口し、その側面にＡｓ（ヒ素）及びＢ（ホウ素）を注入し、活性化熱処理を施すことにより形成した半導体装置を提案した（特許文献１）。この方法によれば、ＡｓとＢの拡散係数の違いを利用して、隣接するトレンチ間にｎ型ピラーとｐ型ピラーとｎ型ピラーをこの順に形成することができる。その結果として、オン抵抗の低下と耐圧の上昇を両立できるパワーＭＯＳＦＥＴを実現できる。
【０００６】
【特許文献１】
特開２００２−１７０９５５号公報（例えば、図３及び図４）
【０００７】
【発明が解決しようとする課題】
上述したように、隣接するトレンチ間にｎ型ピラー及びｐ型ピラーを形成した構造のパワーＭＯＳＦＥＴにおいては、トレンチの形成された領域がその結果として電流経路として利用できないことになる。しかしながら、もし、ピラーをさらに高い密度で形成することができれば、パワーＭＯＳＦＥＴのオン抵抗をさらに下げることは可能である。
【０００８】
本発明は、かかる認識に基づいてなされたものであり、その目的は、オン抵抗のさらなる低下と、耐圧の上昇とが両立でき、しかも安定的に量産が可能なパワーＭＯＳＦＥＴ型の半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の第１の態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー層と、前記第１の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第２導電型の第２の半導体ピラー層と、前記第２の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第１導電型の第３の半導体ピラー層と、前記第３の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第２導電型の第４の半導体ピラー層と、前記第４の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第１導電型の第５の半導体ピラー層と、前記第２の半導体ピラー層の上に設けられた第２導電型の第１の半導体ベース層と、前記第４の半導体ピラー層の上に設けられた第２導電型の第２の半導体ベース層と、前記第１の半導体ベース層の表面に選択的に設けられた第１導電型の第１の半導体ソース領域と、前記第２の半導体ベース層の表面に選択的に設けられた第１導電型の第２の半導体ソース領域と、前記第１の半導体ソース領域と前記第１及び第３の半導体ピラー層との間の前記第１の半導体ベース層の上、並びに、前記第２の半導体ソース領域と前記第３及び第５の半導体ピラー層との間の前記第２の半導体ベース層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、前記第１乃至第５の半導体ピラー層の間にそれぞれ形成されるｐｎ接合面に対して垂直な方向に見たこれらピラー層のそれぞれの幅は、１０ミクロン以下であることを特徴とする半導体装置が提供される。
【００１０】
また、本発明の第２の態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー層と、前記第１の半導体ピラー層に隣接してその周囲を取り囲むように前記半導体層の主面上に設けられた第２導電型の第２の半導体ピラー層と、前記第２の半導体ピラー層に隣接してその周囲を取り囲むように前記半導体層の主面上に設けられた第１導電型の第３の半導体ピラー層と、前記第２の半導体ピラー層の上に設けられた第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に設けられた第１導電型の半導体ソース領域と、前記半導体ソース領域と前記第１及び第３の半導体ピラー層との間の前記半導体ベース層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、前記第１乃至第３の半導体ピラー層の間にそれぞれ形成されるｐｎ接合面に対して垂直な方向に見たこれらピラー層のそれぞれの幅は、１０ミクロン以下であることを特徴とする半導体装置が提供される。
【００１１】
また、本発明の第３の態様によれば、第１導電型の第１の半導体層にトレンチを形成する工程と、前記トレンチの側壁に第１導電型の不純物を導入する工程と、前記トレンチの前記側壁及び底面上に第２導電型の第２の半導体層をエピタキシャル成長させる工程と、前記底面上の前記第２の半導体層に第１導電型の不純物を導入する工程と、前記第２の半導体層により取り囲まれた前記トレンチ内の残余の空間に第１導電型の第３の半導体層をエピタキシャル成長させて充填する工程と、前記第２の半導体層の上部に第２導電型のベース層を形成する工程と、前記ベース層の表面に第１導電型のソース領域を選択的に形成する工程と、前記ベース層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１２】
また、本発明の第４の態様によれば、第１導電型の第１の半導体層にトレンチを形成する工程と、前記トレンチの側壁面にエピタキシャル成長による第１導電型の第２の半導体層を形成する工程と、前記トレンチ内に露出した前記第２の半導体層の側壁面にエピタキシャル成長による第２導電型の第３の半導体層を形成する工程と、前記トレンチ内に露出した前記第３の半導体層の側壁面にエピタキシャル成長による第１導電型の第４の半導体層を形成する工程と、前記第３の半導体層の上部に第２導電型のベース層を形成する工程と、前記ベース層の表面に第１導電型のソース領域を選択的に形成する工程と、前記ベース層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１３】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００１４】
図１は、本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
また、図２は、そのゲート電極の付近を拡大した模式断面図である。なお、図１においては、ゲート電極側の電極構造は、省略されている。
【００１５】
図１及び図２に表した具体例は、パワーＭＯＳＦＥＴ型の半導体装置であり、ｎ＋型基板１２の上に、ｎ＋型ピラー層１６とｐ型ピラー層１８とが略垂直方向に延伸して設けられた構造を有する。これらピラー層は、ｎ−型中間層１４により適宜分離されている。
【００１６】
ｐ型ピラー層１８の上には、ｐ＋型ベース領域２０が形成され、その表面に、一対のｎ＋型ソース領域２２が形成されている。その上の電極構造は図２に表した如くであり、絶縁層２４により絶縁されたゲート電極２６が形成されている。ゲート電極２６は、ソース領域２２から隣接するｎ＋型ピラー層１６にまたがるように形成されている。また、ソース領域２２とｐ＋型ベース領域２０には、ソース電極２８が接続されている。一方、図１に表したように、ｎ＋型基板１２の裏面には、ドレイン電極３０が形成されている。
【００１７】
ゲート電極２６に所定のゲート電圧を印加すると、その直下のｐ＋型ベース領域２０の表面付近にチャネルが形成され、ｎ＋型ソース領域２２と隣接するｎ型ピラー層１６とが導通する。そして、ソース電極２８とドレイン電極３０間がオン状態とされる。つまり、各ｎ＋型ピラー層１６において、それぞれのＭＯＳＦＥＴの電流経路が形成される。ｎ＋型ピラー層１６の不純物濃度を高くすることにより、オン抵抗（Ｒｏｎ）を下げることができる。図２に表したように、これら電流経路に対応した素子単位を「セル」と称することとする。
【００１８】
本具体例においては、４つのセルＣ１〜Ｃ４が隣接して形成されている。これら４つのセルＣ１〜Ｃ４からなる複数の集団が、ｎ−型中間層１４により互いに分離されて設けられている。このように、４つのセルＣ１〜Ｃ４を隣接して形成することにより、セルの形成密度を大幅に上げて、オン抵抗（Ｒｏｎ）を低下させることができる。
【００１９】
またさらに、本発明によれば、後にその製造方法に関して詳述するように、ｎ＋型ピラー層１６の幅Ｗ１と、ｐ型ピラー層１８の幅Ｗ２を、従来よりも大幅に縮小することが可能となる。具体的には、例えば、前述したように、イオン注入とエピタキシャル成長とを繰り返し行うことによってピラー構造を少しずつ積み上げ、最後に高温で長時間の活性化処理を施すことにより、ピラー構造を形成するような場合には、ピラーの幅を１０ミクロン以下に縮小することは困難であった。
【００２０】
これに対して、本実施形態においては、ピラー層１６、１８をエピタキシャル成長により形成することができる。その結果として、それらの幅Ｗ１、Ｗ２を１０ミクロン以下に縮小することは極めて容易となる。さらに、これら幅Ｗ１、Ｗ２を１ミクロンあるいはそれ以下に縮小することも可能である。つまり、電流経路となるｎ＋型ピラー層１６を従来よりも大幅に高密度に形成することが可能となる。その結果として、チャネル密度を上げてオン抵抗（Ｒｏｎ）を大きく下げることが可能となる。
また、素子の端部にｎ−型中間層１４を設けて終端させることにより、セルの部分の不純物濃度に関係なく、中間層１４の濃度を下げて、素子の耐圧を上げることができる。つまり、本実施形態によれば、従来の構造と比較して、さらなるオン抵抗（Ｒｏｎ）の低下と、耐圧の維持と、を達成できる。
【００２１】
図３は、本実施形態の半導体装置の平面パターンの一例を表す模式図である。すなわち、同図は、半導体装置のゲート側の電極を取り除いた状態を表す一部断面斜視図である。同図については、図１及び図２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００２２】
本具体例の場合、ｎ型ピラー層１６とｐ型ピラー層１８は、略ストライプ状の平面パターンを有する。そして、ｎ＋型ソース領域２２もこれに合わせて略ストライプ状に形成されている。図示しないゲート電極及びソース電極は、このストライプパターンに合わせて適宜形成される。このように各ピラー層１６、１８をストライプ状に形成すると、チャネル密度を極めて高くすることが容易となる。
【００２３】
図４は、本実施形態の半導体装置の平面パターンのもうひとつの例を表す模式図である。すなわち、同図も、半導体装置のゲート側の電極を取り除いた状態を表す一部断面斜視図である。同図についても、図１〜図３に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００２４】
本具体例の場合、ｎ−型中間層１４により分離されたｎ＋型ピラー層１６とｐ型ピラー層１８の集団は、略同心円状に形成されている。すなわち、中心にｎ型ピラー層１６が設けられ、その外側に、ｐ型ピラー層１８、ｎ＋型ピラー層１６がこの順に同心円状に設けられている。
【００２５】
このように同心円状に形成されたセルＣ１〜Ｃ４の集団は、平面的に見たときに、正方格子状（メッシュ状）に配置してもよいし、千鳥格子状（オフセットメッシュ状）または六角格子状など、各種のパターンに基づいて配置することができる。
このような同心円状のパターン配列とした場合、素子の形状や寸法によっては、効果的にチャネル密度を上げることが可能となる。また、図４に表した構造は、一例に過ぎず、同心円状の代わりに、同心楕円状や、同心扁平円状など、ピラー層１６と１８とを交互に同心環状に配置した各種の構造も本発明の範囲に包含される。
【００２６】
図５は、ピラー層１６、１８を同心環状に配置した他の具体例を表す一部断面斜視図である。すなわち、一方向に延在したｎ＋型ピラー層１６を中心としてその周囲に、同心環状に、ｐ型ピラー層１８、ｎ＋型ピラー層１６が配置されている。このような構造においても、セルＣ１〜Ｃ４を高い密度で形成することができ、オン抵抗の低減効果が得られる。
【００２７】
次に、本実施形態の半導体装置の製造方法について説明する。
図６乃至図１３は、本実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【００２８】
まず、図６に表したように、ｎ＋型半導体基板１２（不純物濃度：１×１０１８ｃｍ−３）の表面に、ｎ−−型半導体層１４（不純物（Ａｓ）濃度：１×１０１５ｃｍ−３）をエピタキシャル成長によって約５０μｍの厚みに成長させる。さらに、トレンチエッチング用のマスク材として、例えば酸化シリコン膜を形成し、トレンチエッチングをする部分（幅：約１８μｍ）を選択的にエッチングしてマスクＭ１を形成する。
【００２９】
次に、図７に表したように、エピタキシャル成長層１４の厚みと同じ深さ程度エッチングすることにより、トレンチＴを形成する。さらに、斜めイオン注入法により、トレンチＴの側壁と底部のみにｎ＋型半導体を形成するためのイオンを注入する。イオン注入の条件は、例えばイオン種としてＰ（リン）を用い、ドーズ量は１×１０１３ｃｍ−２とすることができる。但し、イオン種やドーズ量などはこれに限定されず、例えばＡｓ（ヒ素）をはじめとした各種の元素を用いることができる。この点については、他の全てのイオン注入に関しても同様である。
【００３０】
次に、図８に表したように、エピタキシャル成長により、ｐ型半導体層１８（不純物（Ｂ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を成長させる。この場合のエピタキシャル成長法は、選択エピタキシャル成長法でもよく、または非選択エピタキシャル成長法でもよい。
【００３１】
次に、図９に表したように、イオン注入法により、トレンチの底部のみにｎ＋型の半導体を形成するためのイオンを注入する。この時のイオン注入は、基板主面に対して略垂直方向にイオンを入射させる垂直イオン注入とすることが望ましい。イオン注入の条件としては、例えばイオン種をＰ（リン）、ドーズ量を１×１０１３ｃｍ−２とすることができる。
【００３２】
次に、図１０に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚：６μｍ）をトレンチ内部を埋め込むように形成する。その後、熱拡散処理を施し、イオン注入を行ったトレンチ側壁部（図７）と、埋め込み層の底部（図９）において、注入されたドーパントの拡散・活性化を施す。その結果、図１１に表したように、トレンチ側壁部においては、ｎ型ピラー層１６が形成される。また、ｐ＋型半導体層１８の底部においても、ｎ＋型半導体領域が形成され、基板１２と上側のｎ＋型半導体層１６とが接触する。
【００３３】
次に、図１２に表したように、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）技術により表面を研磨して、半導体結晶面を露出させる。その後、図１３に表したように、従来のパワーＭＯＳＦＥＴと同様に、ｐ型ピラー層１８の表面にｐ＋型ベース層２０を形成し、さらにその表面にｎ＋型ソース領域２２を選択的に形成する。そして、ソース領域２２とｎ＋型ピラー層１６をまたぐようにゲート絶縁膜２４、ゲート電極２６を形成する。さらに、層間絶縁膜を形成後、ソース電極２８を形成し、一方、基板１２の裏面側には、ドレイン電極３０を形成することにより、本実施形態の半導体装置の要部が完成する。
【００３４】
以上説明したように、本実施形態の製造方法によれば、高濃度のｎ＋型ピラー層１６とｐ型ピラー層１８を高密度に形成することが可能となる。特に、ｐ型ピラー層１８と、これらの間に形成されるｎ＋型ピラー層１６は、エピタキシャル成長により形成されるので、その幅（図２における幅Ｗ１及びＷ２）を極めて小さくすることができる。その結果として、セルの形成密度を上げて、オン抵抗を低減できる。また、終端部は、セルの半導体層の濃度に関係なく中間層１４の低濃度化が可能であるため、高耐圧化が容易である。
【００３５】
次に、本実施形態の第２の製造方法について説明する。
【００３６】
図１４乃至図２０は、本実施形態の第２の製造方法の要部を表す工程断面図である。
【００３７】
すなわち、まず図１４に表したように、ｎ＋型半導体基板１２（不純物濃度：１×１０１８ｃｍ−３）の表面に、ｎ−−型半導体層１４（不純物（Ａｓ）濃度：１×１０１５ｃｍ−３）をエピタキシャル成長によって約５０μｍの厚みに成長させる。そして、トレンチエッチング用のマスク材として例えば酸化シリコン膜を形成し、トレンチエッチングをする部分（幅：約３０μｍ）を選択的にエッチングしてマスクＭ２を形成する。
【００３８】
次に、図１５に表したように、その後、マスクＭ２の開口部に露出する半導体層１４をエッチングしてトレンチＴを形成する。この際に、トレンチをエピタキシャル成長層１４よりも、例えば、約６μｍほど深くオーバーエッチングする。但し、後に詳述するように、このオーバーエッチング量は、この次の工程で形成するｎ＋型半導体層１６の厚みに対応する。従って、ｎ＋型半導体層１６を例えば、１μｍ程度の厚みに成長する場合には、図１５に表した工程におけるオーバーエッチング量も、これに合わせて約１μｍとする。
【００３９】
次に、図１６に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を形成する。前述の如く、このｎ＋型半導体層１６の厚みは、さらに薄くすることも可能である。この半導体層１６を薄くすることにより、ｎ＋型ピラー層１６をさらに高密度に形成することができる。この点については、後に詳述する。
【００４０】
次に、図１７に表したように、ｐ型半導体層１８（不純物（Ｂ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を成長させる。この場合のエピタキシャル成長法は、選択エピタキシャル成長法でもよく、非選択エピタキシャル成長法でもよい。なお、この工程においても、後に詳述するように、半導体層１８の厚みを薄くすると、さらに高密度にチャネルを形成することができる。
【００４１】
次に、図１８に表したように、基板１２の主面に対して略垂直な方向からのイオン注入により、トレンチの底部のみにｎ＋型の半導体を形成させるためのイオンを注入する。この時のイオン注入条件としては、例えばイオン種をＰ（リン）、ドーズ量を１×１０１３ｃｍ−２とすることができる。
【００４２】
次に、図１９に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）をトレンチ内部を埋め込むように形成する。その後、熱拡散処理を施して、ｐ型半導体層１８の底部に注入されたｎ型不純物を拡散・活性化させる。その結果、ｐ型半導体層１８の底部をｎ＋型半導体領域に反転させ、ｎ＋型半導体基板１２とその上のｎ＋型半導体層１６とが接触するように形成する。
【００４３】
その後、図２０に表したように、ＣＭＰ技術により表面が半導体結晶面が露出するまでエッチバックを行う。その後、従来のパワーＭＯＳＦＥＴと同様に、ｐ型ピラー層１８の表面にｐ＋型ベース層２０を形成し、さらにその表面にｎ＋型ソース領域２２を選択的に形成する。そして、ソース領域２２とｎ＋型ピラー層１６をまたぐようにゲート絶縁膜２４、ゲート電極２６を形成する。さらに、層間絶縁膜を形成後、ソース電極２８を形成し、一方、基板１２の裏面側には、ドレイン電極３０を形成することにより、本実施形態の半導体装置の要部が完成する。
【００４４】
以上説明したように、本実施形態の製造方法によっても、高濃度のｎ＋型ピラー層１６とｐ型ピラー層１８を高密度に形成することが可能となる。特に、本具体例の場合、ｎ＋型ピラー層１６とｐ型ピラー層１８をそれぞれエピタキシャル成長により形成する。その結果として、それらの幅（図２における幅Ｗ１およびＷ２）を１０ミクロン以下に形成することが容易となり、さらには１ミクロン程度あるいはそれ以下に形成することも可能となる。その結果として、セルの集積密度を大幅に上げて、オン抵抗を顕著に低減することも可能となる。また、終端部は、セルの半導体層の濃度に関係なく中間層１４の低濃度化が可能であるため、高耐圧化が容易である。
【００４５】
次に、本実施形態の第３の製造方法について説明する。
【００４６】
図２１乃至図２８は、本実施形態の第３の製造方法の要部を表す工程断面図である。
【００４７】
すなわち、まず図２１に表したように、ｎ＋型半導体基板１２（不純物濃度：１×１０１８ｃｍ−３）の表面に、ｎ−−型半導体層１４（不純物（Ａｓ）濃度：１×１０１５ｃｍ−３）をエピタキシャル成長によって約５０μｍの厚みに成長させる。そして、トレンチエッチング用のマスク材として例えば酸化シリコン膜を形成し、トレンチエッチングをする部分（幅：約３０μｍ）を選択的にエッチングしてマスクＭ３を形成する。
【００４８】
次に、図２２に表したように、その後、マスクＭ３の開口部に露出する半導体層１４をエッチングしてトレンチＴを形成する。この際に、トレンチＴは、エピタキシャル成長層１４と同程度の深さとなるように形成する。
【００４９】
次に、図２３に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を形成する。
【００５０】
次に、図２４に表したように、異方性エッチング法により、トレンチＴの底部に形成されたｎ＋型半導体層１６と、マスクＭ３の上に形成された多結晶状のｎ＋型半導体層１６をエッチングする。そして、トレンチ底部においてｎ＋型半導体基板１２を露出させる。
【００５１】
次に、図２５に表したように、ｐ型半導体層１８（不純物（Ｂ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）を成長させる。この工程におけるエピタキシャル成長法は、選択エピタキシャル成長法でも非選択エピタキシャル成長法でもよい。
【００５２】
そして、図２４に関して前述した工程と同様に異方性エッチングを実施することにより、図２６に表したように、トレンチの底にｎ＋型基板１２を露出させる。
【００５３】
その後、図２７に表したように、エピタキシャル成長により、ｎ＋型半導体層１６（不純物（Ａｓ）濃度：２×１０１５ｃｍ−３、膜厚６μｍ）をトレンチ内部を埋め込むように形成する。その後、ＣＭＰ技術により半導体結晶面が露出するまでエッチバックを行うことにより、図２８に表した構造が得られる。
【００５４】
その後、従来のパワーＭＯＳＦＥＴと同様に、ｐ型ピラー層１８の表面にｐ＋型ベース層２０を形成し、さらにその表面にｎ＋型ソース領域２２を選択的に形成する。そして、ソース領域２２とｎ＋型ピラー層１６をまたぐようにゲート絶縁膜２４、ゲート電極２６を形成する。さらに、層間絶縁膜を形成後、ソース電極２８を形成し、一方、基板１２の裏面側には、ドレイン電極３０を形成することにより、本実施形態の半導体装置の要部が完成する。
【００５５】
以上説明したように、本実施形態の製造方法によっても、高濃度のｎ＋型ピラー層１６とｐ型ピラー層１８を高密度に形成することが可能となる。特に、本具体例の場合も、ｎ＋型ピラー層１６とｐ型ピラー層１８をそれぞれエピタキシャル成長により形成する。その結果として、それらの幅（図２における幅Ｗ１およびＷ２）を１０ミクロン以下に形成することが容易となり、さらには１ミクロン程度あるいはそれ以下に形成することも可能となる。すなわち、図２３、図２５、図２７においてエピタキシャル成長させるそれぞれの半導体層の厚みを１０ミクロン以下、さらには１ミクロン以下とすればよい。
【００５６】
その結果として、セルの集積密度を大幅に上げて、オン抵抗を顕著に低減することも可能となる。また、終端部は、セルの半導体層の濃度に関係なく中間層１４の低濃度化が可能であるため、高耐圧化が容易である。
また、本具体例の製造方法においては、イオン注入工程と、それに付随する熱拡散工程が不要であり、工程を簡略化できる。
【００５７】
次に、本発明の半導体装置のもうひとつの具体例について説明する。
図２９は、本具体例にかかる半導体装置の断面を表す模式図である。
【００５８】
すなわち、同図は、パワーＭＯＳＦＥＴの終端部の付近を表し、ゲート電極などの電極や絶縁膜は、便宜上省略した。
【００５９】
本具体例においては、半導体装置の終端部に低濃度のｎ−型中間層１４が設けられ、その内側には、ｎ＋型ピラー層１６とｐ型ピラー層１８とが交互に配置されている。そして、これらピラー層に対応して、セルＣ１、Ｃ２、・・・が連続的に形成されている。このようにすれば、図１乃至図５に表した半導体装置と比較して、さらに高密度にセルを形成することができる。つまり、オン抵抗（Ｒｏｎ）をさらに低減することができる。同時に、終端部には、低濃度のｎ−型中間層１４を設けることにより、耐圧も確保できる。
【００６０】
このような超高密度のセル配置は、例えば、前述した第３の製造方法により実現可能である。
図３０及び図３１は、本具体例の半導体装置の製造方法の一部を例示する工程断面図である。すなわち、同図は、半導体装置の終端部の付近において前述した第３の製造方法を応用した例を表す。
【００６１】
まず、図３０（ａ）に表したように、ｎ＋型基板１２の上に、ｎ−型中間層１４をパターニング形成する。この時、中間層１４の上にはマスクＭ４が適宜形成されている。これは、例えば、図２１及び図２２に関して前述した工程に対応する。
【００６２】
次に、図３０（ｂ）に表したように、１層目のｎ＋型半導体層１６Ａをエピタキシャル成長させる。これは、例えば、図２３に関して前述した工程に対応する。この時に半導体層１６Ａの膜厚を１０ミクロン以下、さらには１ミクロン以下に形成することも可能である。
【００６３】
その後、異方性エッチングにより図３０（ｃ）に表したように１層目のｎ＋型ピラー層１６Ａを形成する。これは、例えば、図２４に関して前述した工程に対応する。
【００６４】
その後、図３０（ｄ）に表したように、一層目のｐ型半導体層１８Ａをエピタキシャル成長させ、異方性エッチングにより図３０（ｅ）に表したように、１層目のｐ型ピラー層１８Ａを形成する。さらに、図３１（ｆ）に表したように、２層目のｎ＋型半導体層１６Ａを形成し、異方性エッチングにより図３１（ｇ）に表したように、２層目のｎ＋型ピラー層１６Ｂを形成する。
その後、同様の工程を繰り返すことにより、２層目のｐ型ピラー層１８Ｂ、３層目のｎ型ピラー層・・・を順に隣接させて形成することができる。
【００６５】
以上説明した製造方法によれば、ｎ＋型ピラー層１６とｐ型ピラー層１８をそれぞれエピタキシャル成長により形成するので、前述の如く、その幅（図２におけるＷ１およびＷ２）を１０ミクロン以下、さらには１ミクロン以下にまで縮小することが可能である。しかも、本具体例においては、このように微細化させた多数のピラー層を隣接させて形成することができる。その結果として、セルの高密度な集積が可能となり、オン抵抗（Ｒｏｎ）を大幅に下げることが可能となる。
【００６６】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００６７】
例えば、以上説明した半導体装置の各要素の材料、導電型、キャリア濃度、不純物、厚み、配置関係、製造方法の各工程における方法や条件などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。
【００６８】
その他、上述した半導体装置とその製造方法の構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【００６９】
【発明の効果】
以上詳述したように、本発明によれば、オン抵抗の低下と耐圧の向上を両立でき、しかも安定的に量産が可能なパワーＭＯＳＦＥＴ型の半導体装置及びその製造方法を提供することができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【図２】図１の半導体装置のゲート電極の付近を拡大した模式断面図である。
【図３】本発明の実施形態の半導体装置の平面パターンの一例を表す模式図である。
【図４】本発明の実施形態の半導体装置の平面パターンのもうひとつの例を表す模式図である。
【図５】本発明の実施形態の半導体装置の平面パターンのもうひとつの例を表す模式図である。
【図６】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図７】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図８】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図９】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１０】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１１】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１２】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１３】本発明の実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図１４】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１５】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１６】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１７】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１８】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１９】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図２０】本発明の実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図２１】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２２】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２３】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２４】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２５】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２６】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２７】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２８】本発明の実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図２９】本発明の他の具体例にかかる半導体装置の断面を表す模式図である。
【図３０】図２９の半導体装置の製造方法の一部を例示する工程断面図である。
【図３１】図２９の半導体装置の製造方法の一部を例示する工程断面図である。
【符号の説明】
１２ ｎ＋型半導体基板
１４ ｎ−型中間層
１６、１６Ａ、１６Ｂ、ｎ＋型ピラー層（ｎ＋型半導体層）
１８、１８Ａ、１８Ｂ ｐ型ピラー層（ｐ型半導体層）
２０ ｐ＋型ベース層
２２ ｎ＋型ソース領域
２４ 絶縁層
２６ ゲート電極
２８ ソース電極
３０ ドレイン電極
Ｃ１〜Ｃ４ セル
Ｍ１〜Ｍ４ マスク
Ｔ トレンチ
Claims (13)
- 第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー層と、
前記第１の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第２導電型の第２の半導体ピラー層と、
前記第２の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第１導電型の第３の半導体ピラー層と、
前記第３の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第２導電型の第４の半導体ピラー層と、
前記第４の半導体ピラー層に隣接して前記半導体層の主面上に設けられた第１導電型の第５の半導体ピラー層と、
前記第２の半導体ピラー層の上に設けられた第２導電型の第１の半導体ベース層と、
前記第４の半導体ピラー層の上に設けられた第２導電型の第２の半導体ベース層と、
前記第１の半導体ベース層の表面に選択的に設けられた第１導電型の第１の半導体ソース領域と、
前記第２の半導体ベース層の表面に選択的に設けられた第１導電型の第２の半導体ソース領域と、
前記第１の半導体ソース領域と前記第１及び第３の半導体ピラー層との間の前記第１の半導体ベース層の上、並びに、前記第２の半導体ソース領域と前記第３及び第５の半導体ピラー層との間の前記第２の半導体ベース層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を備え、
前記第１乃至第５の半導体ピラー層の間にそれぞれ形成されるｐｎ接合面に対して垂直な方向に見たこれらピラー層のそれぞれの幅は、１０ミクロン以下であることを特徴とする半導体装置。 - 前記第１乃至第５の半導体ピラー層のそれぞれは、前記半導体層の主面に対して平行な方向に延在する略ストライプ状に形成されてなることを特徴とする請求項１記載の半導体装置。
- 前記第１乃至第５の半導体ピラー層の間にそれぞれ形成されるｐｎ接合面は、前記半導体層の主面に対して略垂直であることを特徴とする請求項１または２に記載の半導体装置。
- 前記第１乃至第５の半導体ピラー層の周囲の前記半導体層の主面上に設けられ、前記第１、第３及び第５の半導体ピラー層よりも低い不純物濃度の第１導電型の半導体中間層をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
- 前記第１乃至第５の半導体ピラー層は、エピタキシャル成長により形成されてなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
- 第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー層と、
前記第１の半導体ピラー層に隣接してその周囲を取り囲むように前記半導体層の主面上に設けられた第２導電型の第２の半導体ピラー層と、
前記第２の半導体ピラー層に隣接してその周囲を取り囲むように前記半導体層の主面上に設けられた第１導電型の第３の半導体ピラー層と、
前記第２の半導体ピラー層の上に設けられた第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に設けられた第１導電型の半導体ソース領域と、
前記半導体ソース領域と前記第１及び第３の半導体ピラー層との間の前記半導体ベース層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を備え、
前記第１乃至第３の半導体ピラー層の間にそれぞれ形成されるｐｎ接合面に対して垂直な方向に見たこれらピラー層のそれぞれの幅は、１０ミクロン以下であることを特徴とする半導体装置。 - 前記第１乃至第３の半導体ピラー層のそれぞれは、前記第１の半導体ピラー層を中心とした同心円状に形成されてなることを特徴とする請求項６記載の半導体装置。
- 前記第１乃至第３の半導体ピラー層の間にそれぞれ形成されるｐｎ接合面は、前記半導体層の主面に対して略垂直であることを特徴とする請求項６または７に記載の半導体装置。
- 前記第３の半導体ピラー層の周囲の前記半導体層の主面上に設けられ前記第１及び第３の半導体ピラー層よりも低い不純物濃度の第１導電型の半導体中間層をさらに備えたことを特徴とする請求項６〜８のいずれか１つに記載の半導体装置。
- 前記第１乃至第３の半導体ピラー層は、エピタキシャル成長により形成されてなることを特徴とする請求項６〜９のいずれか１つに記載の半導体装置。
- 前記半導体層の主面上の端部に、前記半導体中間層が設けられたことを特徴とする請求項４または９に記載の半導体装置。
- 第１導電型の第１の半導体層にトレンチを形成する工程と、
前記トレンチの側壁に第１導電型の不純物を導入する工程と、
前記トレンチの前記側壁及び底面上に第２導電型の第２の半導体層をエピタキシャル成長させる工程と、
前記底面上の前記第２の半導体層に第１導電型の不純物を導入する工程と、
前記第２の半導体層により取り囲まれた前記トレンチ内の残余の空間に第１導電型の第３の半導体層をエピタキシャル成長させて充填する工程と、
前記第２の半導体層の上部に第２導電型のベース層を形成する工程と、
前記ベース層の表面に第１導電型のソース領域を選択的に形成する工程と、
前記ベース層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 第１導電型の第１の半導体層にトレンチを形成する工程と、
前記トレンチの側壁面にエピタキシャル成長による第１導電型の第２の半導体層を形成する工程と、
前記トレンチ内に露出した前記第２の半導体層の側壁面にエピタキシャル成長による第２導電型の第３の半導体層を形成する工程と、
前記トレンチ内に露出した前記第３の半導体層の側壁面にエピタキシャル成長による第１導電型の第４の半導体層を形成する工程と、
前記第３の半導体層の上部に第２導電型のベース層を形成する工程と、
前記ベース層の表面に第１導電型のソース領域を選択的に形成する工程と、
前記ベース層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003134293A JP2004342660A (ja) | 2003-05-13 | 2003-05-13 | 半導体装置及びその製造方法 |
| US10/844,323 US7075149B2 (en) | 2003-05-13 | 2004-05-13 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003134293A JP2004342660A (ja) | 2003-05-13 | 2003-05-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004342660A true JP2004342660A (ja) | 2004-12-02 |
Family
ID=33524896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003134293A Pending JP2004342660A (ja) | 2003-05-13 | 2003-05-13 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7075149B2 (ja) |
| JP (1) | JP2004342660A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006253223A (ja) * | 2005-03-08 | 2006-09-21 | Fuji Electric Holdings Co Ltd | 超接合半導体装置 |
| JP2009513024A (ja) * | 2005-10-24 | 2009-03-26 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 電荷補償構造を有するパワー半導体素子及びその製造方法 |
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| EP2626905A2 (en) | 2012-02-13 | 2013-08-14 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device |
| DE102013200332A1 (de) | 2012-02-13 | 2013-08-14 | Sumitomo Electric Industries, Ltd. | Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung |
| DE102013200046A1 (de) | 2012-02-16 | 2013-08-22 | Sumitomo Electric Industries, Ltd. | Verfahren zum Herstellen eines Siliciumcarbid-Halbleiterbauelements und Siliciumcarbid-Halbleiterbauelement |
| CN103996701A (zh) * | 2013-02-18 | 2014-08-20 | 英飞凌科技奥地利有限公司 | 制造超结半导体器件和半导体器件 |
| JP2018182092A (ja) * | 2017-04-14 | 2018-11-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2022047361A (ja) * | 2020-09-11 | 2022-03-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4068597B2 (ja) * | 2004-07-08 | 2008-03-26 | 株式会社東芝 | 半導体装置 |
| US7423315B2 (en) * | 2004-11-05 | 2008-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2006186145A (ja) * | 2004-12-28 | 2006-07-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4939760B2 (ja) * | 2005-03-01 | 2012-05-30 | 株式会社東芝 | 半導体装置 |
| JP4921730B2 (ja) * | 2005-06-20 | 2012-04-25 | 株式会社東芝 | 半導体装置 |
| US7554137B2 (en) * | 2005-10-25 | 2009-06-30 | Infineon Technologies Austria Ag | Power semiconductor component with charge compensation structure and method for the fabrication thereof |
| JP5052025B2 (ja) * | 2006-03-29 | 2012-10-17 | 株式会社東芝 | 電力用半導体素子 |
| JP4182986B2 (ja) * | 2006-04-19 | 2008-11-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP5011881B2 (ja) | 2006-08-11 | 2012-08-29 | 株式会社デンソー | 半導体装置の製造方法 |
| JP5261641B2 (ja) * | 2007-09-13 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体ウエハの製造方法 |
| JP5103118B2 (ja) * | 2007-09-27 | 2012-12-19 | オンセミコンダクター・トレーディング・リミテッド | 半導体ウエハおよびその製造方法 |
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| US10199465B2 (en) | 2014-06-24 | 2019-02-05 | General Electric Company | Cellular layout for semiconductor devices |
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| JP3913564B2 (ja) | 2002-01-31 | 2007-05-09 | 富士電機ホールディングス株式会社 | 超接合半導体素子の製造方法 |
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2003
- 2003-05-13 JP JP2003134293A patent/JP2004342660A/ja active Pending
-
2004
- 2004-05-13 US US10/844,323 patent/US7075149B2/en not_active Expired - Fee Related
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| DE102013200332A1 (de) | 2012-02-13 | 2013-08-14 | Sumitomo Electric Industries, Ltd. | Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung |
| EP2626905A2 (en) | 2012-02-13 | 2013-08-14 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device |
| US8941121B2 (en) | 2012-02-13 | 2015-01-27 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device |
| DE102013200046A1 (de) | 2012-02-16 | 2013-08-22 | Sumitomo Electric Industries, Ltd. | Verfahren zum Herstellen eines Siliciumcarbid-Halbleiterbauelements und Siliciumcarbid-Halbleiterbauelement |
| CN103996701A (zh) * | 2013-02-18 | 2014-08-20 | 英飞凌科技奥地利有限公司 | 制造超结半导体器件和半导体器件 |
| CN103996701B (zh) * | 2013-02-18 | 2017-09-12 | 英飞凌科技奥地利有限公司 | 一种超结半导体器件及其制造方法 |
| JP2018182092A (ja) * | 2017-04-14 | 2018-11-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2022047361A (ja) * | 2020-09-11 | 2022-03-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP7417497B2 (ja) | 2020-09-11 | 2024-01-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US12224313B2 (en) | 2020-09-11 | 2025-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050006699A1 (en) | 2005-01-13 |
| US7075149B2 (en) | 2006-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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