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CN1638144A - 半导体器件及其制造方法 - Google Patents

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CN1638144A CNA200410061545XA CN200410061545A CN1638144A CN 1638144 A CN1638144 A CN 1638144A CN A200410061545X A CNA200410061545X A CN A200410061545XA CN 200410061545 A CN200410061545 A CN 200410061545A CN 1638144 A CN1638144 A CN 1638144A
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Abstract

一种半导体器件，包括：栅电极、栅绝缘层、形成在第一导电类型的半导体衬底上方的第一导电类型的漂移区、形成在漂移区上方的第二导电类型的基区、形成在基区上的第一导电类型的源区、以及形成在基区下面的漂移区中的柱状区，柱状区在深度方向上被分成多个分离部分。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
垂直功率MOSFET(场效应晶体管)被认为是用于高电压工作的MOSFET。功率MOSFET具有两个重要的特性。一个是导通电阻，而另一个是击穿电压(耐压)。在导通电阻和击穿电压之间存在折衷关系。对于功率MOSFET来说很难具有高击穿电压和减小的导通电阻。
提出了超结(super-junction)器件以得到具有高击穿电压和减小的导通电阻的功率MOSFET。
图17是具有超结结构(SJ结构)的半导体器件100的截面图。如图17所示，半导体器件100包括半导体衬底101、漂移区102、基区108、源区109、栅氧化物层106A、栅电极107A、中间绝缘层110、接触孔110a、源电极111、柱状区204和漏电极112。
漂移区102形成在半导体衬底101上，并且用作电场张弛层。基区108形成在漂移区102上。源区109选择性地形成在基区108的表面部分中。栅氧化物层106A形成在沟槽的表面上，该沟槽形成基区108内。栅电极107A形成在栅氧化物层106A上。中间绝缘层110形成在栅电极107A和源区109上方。接触孔110a形成在中间绝缘层110中。源电极111形成在中间绝缘层110上方，并且源电极111通过接触孔110a选择性地连接源区109。柱状区204形成在基区108下面的漂移区102内。漏电极112形成在半导体衬底101的底部表面上。
漂移区102和源区109具有与半导体衬底101相同的导电类型(例如，N或N+型)。基区108和柱状区204具有与半导体衬底101相反的导电类型(例如，P型)。柱状区204的杂质浓度大约与漂移区102的杂质浓度相同。整个柱状区204的杂质浓度是均匀的。
如图17所示，具有SJ结构的半导体器件100基本上与常规垂直功率MOSFET相同。常规功率MOSFET和半导体器件100的区别是半导体器件100具有柱状区204。
当偏置电压没有施加在栅电极和源电极之间、而反相偏置电压施加在漏电极和源电极之间时，耗尽区从两个结处延伸。一个结是在漂移区102和基区108之间的边界，而另一个结是漂移区102和柱状区204之间边界。因为耗尽区延伸，所以半导体器件100成为截止状态。
也就是说，漂移区102和柱状区204之间的边界沿深度方向延伸。漂移区102和柱状区204之间的耗尽区沿宽度方向延伸，并且当耗尽区的宽度变得比图17所示的距离d宽时，耗尽了全部柱状区204和漂移区102。
在半导体器件100具有SJ结构以及距离d足够短的情况下，击穿电压(耐压)不取决于电场张驰层的杂质的浓度。因此，通过具有SJ结构的半导体器件100得到了减少的导通电阻和高击穿电压。日本待审专利公开号No.2001-298189公开了具有SJ结构的半导体器件。
在具有SJ结构的半导体器件中，当施加反相偏置电压时，电场集中在基区108下面的PN结处或栅氧化物层106A下面的区域。因此，由于雪崩电流流过上述区域，所以退化了栅氧化物层106A的特性。在栅电极107A形成在图17所示的沟槽内的情况下，常常出现这种问题。
发明内容
根据本发明的方案，半导体器件包括栅电极、栅绝缘层、形成在第一导电类型的半导体衬底上方的第一导电类型的漂移区、形成在漂移区上方的第二导电类型的基区、形成在基区上的第一导电类型的源区、以及形成在基区下面的漂移区中的柱状区，柱状区在深度方向上被分成多个分离部分。
根据本发明的另一个方案，半导体器件包括栅电极、栅绝缘层、形成在第一导电类型的半导体衬底上方的第一导电类型的漂移区、形成在漂移区上方的第二导电类型的基区、形成在基区上的第一导电类型的源区、以及形成在基区下面的漂移区中的柱状区，柱状区具有至少一个具有比柱状区的平均杂质浓度高的杂质浓度的部分。
根据本发明的另一个方案，一种用于制造半导体器件的方法，包括：在第一导电类型的半导体衬底上方形成第一导电类型的漂移区，在漂移区上方形成第二导电类型的基区，形成栅绝缘层，在栅绝缘层上形成栅电极，在基区上形成第一导电类型的源区，在基区下面的漂移区中形成柱状区的第一分离部分，以及在基区下面的漂移区中形成柱状区的第二分离部分。
根据本发明的另一个方案，一种用于制造半导体器件的方法，包括：在第一导电类型的半导体衬底上方形成第一导电类型的漂移区，在漂移区上方形成第二导电类型的基区，形成栅绝缘层，在栅绝缘层上形成栅电极，在基区上形成第一导电类型的源区，在基区下面的漂移区中形成柱状区以及在柱状区中形成高杂质浓度部分，高杂质浓度部分具有比柱状区的平均杂质浓度高的杂质浓度。
根据本发明，当对半导体器件施加反相偏置电压时，在柱状区中流动的雪崩电流不流到栅电极附近。
附图说明
从结合附图的下列说明中，本发明的上述和其它目的、优势及特征将变得更加显而易见，其中：
图1示出了第一实施例的半导体器件的截面图；
图2示出了用于制造第一实施例的半导体器件的方法的截面图；
图3示出了用于制造第一实施例的半导体器件的方法的截面图；
图4示出了用于制造第一实施例的半导体器件的方法的截面图；
图5示出了用于制造第一实施例的半导体器件的方法的截面图；
图6示出了用于制造第一实施例的半导体器件的方法的截面图；
图7示出了用于制造第一实施例的半导体器件的方法的截面图；
图8示出了深度和电场强度之间以及深度和受主浓度之间的关系曲线；
图9示出了电场的截面图；
图10示出了用于制造半导体器件的条件的表格；
图11示出了柱状区的透视图；
图12示出了柱状区的透视图；
图13示出了第一实施例的另一个例子的半导体器件的截面图；
图14示出了第二实施例的半导体器件的截面图；
图15示出了深度和电场强度之间以及深度和受主浓度之间的关系曲线；
图16示出了用于制造半导体器件的条件的表格；
图17示出了现有技术的半导体器件的截面图。
具体实施方式
此时将参考所示例的实施例介绍本发明。本领域的技术人员将认识到，使用本发明的讲解可以实现许多可替换的实施例，并且本发明不限于以说明为目的所示例的实施例。
图1示出了第一实施例的半导体器件1的截面图。如图1中所示，半导体器件1是具有SJ结构和沟槽栅的功率MOSFET。半导体器件1包括半导体衬底101、漂移区102、基108、源区109、栅氧化物层106A、栅电极107A、中间绝缘层110、接触孔110a、源电极111、柱状区4和漏电极112。
漂移区102形成在半导体衬底101上。基区108形成在漂移区102上。源区109选择地形成在基区108的表面内。栅氧化物层106A形成在沟槽的表面上，该沟槽形成在基区108中。栅电极107A形成在栅氧化物层106A上。中间绝缘层110形成在栅电极107A和源区109上方。接触孔110a形成在中间绝缘层110中。源电极111形成在中间绝缘层110上方，并且源电极111通过接触孔110a电连接源区109。柱状区4形成在基区108下面的漂移区102内。漏电极112形成在半导体衬底101的底部表面上。
半导体衬底101、漂移区102和源区109具有第一导电类型。基区108和柱状区4具有第二导电类型。例如，半导体衬底101和源区109是N+型，漂移区是N型。在本实施例中，基区和柱状区是P型。
在本实施例的半导体器件1中，柱状区4被分成多个分离部分。图1中示出了第一分离部分41和第二分离部分42。如图1中所示，第一分离部分41形成在漂移区102内，沿深度方向与第二分离部分42分离隔开。
如上所述，半导体器件1具有沟槽栅结构。形成栅电极107A以从基区108延伸到漂移区102。
在本实施例中，有两个分离部分。形成在最浅部分处的分离部分是第二分离部分42。第二分离部分42的底部比栅电极107A的底部深。如果有多于两个以上的分离部分，那么形成在最浅部分处的分离部分的底部比栅电极107A的底部深。
调整漂移区102和柱状区4的各自的剂量，使得在施加反相偏置电压时，它们之间的耗尽层具有宽度d。
参考图2至图7说明制造半导体器件1的方法。
如图2所示，用外延生长使N型漂移区(磷掺杂区)102形成在重掺杂N型半导体衬底101上。漂移区102用作电场张驰层。
用CVD法使氧化物层113形成在漂移区102上。通过用光刻法选择性蚀刻氧化物层113来形成开口部分113a。具有开口部分113a的氧化物层113用作形成柱状区4的掩模。
然后，使用氧化物层113作为掩模，把硼引入漂移区102。进行多次离子注入、例如三次离子注入来形成柱状区4。每次离子注入的能量不同。
例如，通过进行具有相对高能量的第一离子注入，形成第一分离部分(较深的分离部分)41(请参考图3)。通过进行相对低能量的第二离子注入，形成第二分离部分42的下部部分421(请参考图4)。
随后，进行低能量的第三离子注入来形成第二分离部分42的上部部分422。第三离子注入的能量比第二离子注入的能量低。下部部分421和上部部分422相互连接，如图5所示。
如上所述，形成了具有多个分离部分的柱状区4。在本实施例中形成了两个分离部分41和42；然而，能够形成两个以上的分离部分。第一、第二和第三离子注入的顺序不如上述限制。例如，在高能量离子注入之前可以进行低能量离子注入。
在进行离子注入时，离子散射出现在开口部分113a的内部表面附近。离子散射阻止第一分离部分41和第二分离部分42(包括下部部分421和上部部分422)扩散以形成球形形状。第一分离部分41和第二分离部分42扩散以分别形成基本的柱状。
随后，除去氧化物层113，并用光刻法选择性地形成沟槽104。用热氧化法在沟槽104的内表面上形成栅氧化物层106a。
在半导体衬底101的整个表面上方形成多晶硅，并用多晶硅填充沟槽104。然后，进行蚀刻以除去沟槽104的埋入多晶硅以外的多晶硅。沟槽104内的埋入多晶硅形成栅电极107A。
通过使用栅电极107A作为掩模的离子注入，把硼引入漂移区102。栅电极107A用作自对准工艺的掩模。离子注入形成漂移区102的上部分的P型基区108。也就是，P型的基区108形成在漂移区102上。
通过用光刻工艺的离子注入，把砷选择性地引入基区108，并进行热处理。离子注入和热处理形成在基区108的上部外围部分的N型的源区109。也就是说，N型的源区109形成在基区108上。源区109形成在基区108的上部外围部分中。
使用CVD法，在半导体衬底101上方形成BPSG(硼磷硅酸盐玻璃)层作为中间绝缘层110。用光刻工艺选择性地蚀刻中间绝缘层110。接触孔110a形成在基区108和源区109上方，如图1所示。
用溅射法在半导体衬底101的顶部表面上形成铝层。用铝填充接触孔110a，并在基区108和源区109上形成源电极111。漏电极112形成在半导体衬底101的底部表面上。
如上所述，制造了本实施例的半导体器件1。下面介绍本实施例的半导体器件1的工作。
当在栅电极和源电极之间不施加偏置电压、而在漏电极和源电极之间施加反相偏置电压时，耗尽区从两个结处延伸。一个结是在漂移区102和基区108之间的边界，而另一个结是漂移区102和柱状区4之间边界。电流不流过源和漏之间。因为耗尽区延伸，所以半导体器件1成为截止状态。
也就是说，漂移区102和柱状区4之间的边界沿深度方向延伸。漂移区102和柱状区4之间的耗尽区沿宽度方向延伸，并且当耗尽区的宽度变得比图1所示的距离d宽时，耗尽了全部柱状区4和漂移区102。
另一方面，当在栅电极和源电极之间施加偏置电压时，基区108表面成为反相状态。根据漏电极和源电极之间的电压，使电流流过漏电极和源电极之间。半导体器件1变成导通状态。Ron(导通电阻)取决于漂移区102的电阻率。即使增加了漂移区102的杂质浓度以便取得减少的导通电阻，当距离d足够窄时，仍耗尽了漂移区102和整个柱状区4。因此，阻止了击穿电压(耐压)的退化。
图8的实线示出了电场强度E和深度Z之间的关系。图8的虚线示出了受主浓度NA和深度Z之间的关系。
在图8中，Z1对应第二分离部分42的底部，以及Z2对应第一分离部分41的底部。如图8中所示，电场强度E在Z1和Z2处具有两个峰值。
PN结形成在第二分离部分42的底部处。也就是说，PN结形成在漂移102和第二分离部分42之间的边界处。如图8中所示，受主浓度NA的浓度梯度在Z1处增加。电场强度E在Z1处也局部增加。
也就是说，当柱状区4被分成两个区域时，半导体器件1具有在施加反相偏置电压时局部增加电场强度的部分。
从而，雪崩击穿优先出现在柱状区4内。柱状区4中产生的雪崩电流通过基区108直接流入源接触。
现在说明浓度梯度和电场之间的关系。耗尽的P型区具有负电荷，耗尽的N型区具有正电荷。如图9中所示，在PN结处从N型区到P型区形成电场Epn。
与固有电位一致的电压差Vbi存在于PN结处。例如，电压差Vbi为0.7-0.8V。通过在上述条件下求解泊松方程式可以计算出PN接周围的电场。
假设杂质浓度(受主浓度：NA，施主浓度：ND)为NA＝ND＝2×1016cm-3，最大电场强度Epn变成等于或小于5×104V/cm。上述杂质浓度是具有SJ结构的半导体器件的典型杂质浓度的一个例子。
也就是，如果由于分离柱状区而形成PN结，那么电场Epn累加到沿深度方向施加到半导体器件的电压Eext。
具有NA＝ND＝2×1016cm-3的杂质浓度的半导体器件的临界电压大约为3×105V/cm。因此，Epn对整个电场的影响是显著的。
形成柱状区4的条件的例子
下面作为例子说明要形成柱状区的条件。图10示出了柱状区的剂量、耐压特性和耐压界定点的表格。图10中所示的表格的行A和B对应第一实施例，而行C对应比较例。
在评估图10的表格中所示的条件时，如下假定半导体器件。单元的大小为4μm，开口部分113a的宽度为1μm。开口部分113a形成在氧化物层113中以形成柱状区4(请参考图2至图4)。柱状区的总剂量是1.2×1013cm-2。
在图10所示的表格中，行A表示要形成图1中所示的柱状区4的条件。进行三次离子注入。在每次离子注入中，硼的剂量是4×1012原子/cm2。第一离子注入的能量是1500KeV。第一离子注入形成第一分离部分41。第二离子注入的能量是500KeV。第二离子注入形成第二分离部分42的下部部分421。第三离子注入的能量是200KeV。第三离子注入形成第二分离部分42的上部部分422。根据离子注入，柱状区4(41、421、422)的杂质浓度变成8×1016cm-3。在该例中，第一分离部分41的底部的深度、即柱状区4的深度大约为3μm。
在图10所示的表格中，行B表示要形成不具有第二分离部分42的上部部分422的柱状区4的条件。也就是，形成第一分离部分41和第二分离部分42的下部部分421；然而，不形成第二分离部分42的上部部分422。因此，进行两次离子注入。在每次离子注入中，硼的剂量为6×1012原子/cm2。第一离子注入的能量是1500KeV。第一离子注入形成第一分离部分41。第二离子注入的能量是500KeV。第二离子注入形成第二分离部分42。根据离子注入，柱状区4(41、421)的杂质浓度变成1.2×1017cm-3。
在图10所示的表格中，行C表示要形成比较例的柱状区的条件。在比较例中，不分离柱状区。也就是，第一分离部分41和第二分离部分41是连接的。在比较例中，进行四次离子注入。在每次离子注入中，硼的剂量是3×1012原子/cm2。第一离子注入的能量是1500KeV。第一离子注入形成第一分离部分41。第二离子注入的能量是1000KeV。第二离子注入形成连接第二分离部分41和第二分离部分42的连接部分。第三离子注入的能量是500KeV。第三离子注入形成第二分离部分42的下部部421。第四离子注入的能量是200KeV。第四离子注入形成第二分离部分42的上部部分422。在比较例中，整个柱状区4的杂质浓度是均匀的。比较例的柱状区4的杂质浓度为6×1016cm-3。
第一实施例的半导体器件的耐压为73V或78V，如图10的行A和B所示。也就是，耐压基本上与比较例相同，即如图10的行C中所示。
如图10的行A和B中所示，当分开柱状区时，耐压界定点位于柱状区。更准确地说，耐压界定点位于第二分离部分42的底部上的PN结处。因此，当分开柱状区时，雪崩电流在柱状区中流动，并且不损坏栅氧化物层106A。
另一方面，当柱状区不分开时，如图10的行C中所示，耐压界定点位于沟槽栅的底部处(该位置对应图1的沟槽104的底部)。因此，雪崩电流流过栅氧化物层106A附近，并由于雪崩电流可能损坏栅氧化物层106A。
根据第一实施例的半导体器件1，半导体器件1具有SJ结构，SJ结构具有形成在基区108下面的漂移区102内的柱状区4。与常规功率MOSFET的折衷关系相比，提高了击穿电压和导通电阻之间的折衷关系。也就是，不会退化耐压特性，并能减少导通电阻。
在本实施例中，柱状区4被分成多个分离部分41和42。因此，当施加反相偏置电压时，局部增加了电场强度。雪崩击穿优先出现在柱状区4中。柱状区4中产生的雪崩电流通过基区108直接流到源接触。雪崩电流不集中在栅电极107A附近(也就是，沿基区108的沟槽104的部分)。因此，能避免对半导体器件1的电应力(electricalstress)、例如对栅氧化物层106A的空穴注入。能避免对栅氧化物层106A的损坏。
形成在最浅部分中的分离部分的底部比栅电极107A的底部深。当对半导体器件1施加反相偏置电压时，局部增加了电场强度的部分与沟槽104的底部分离隔开。在柱状区4中流动的雪崩电流不流过栅电极107A附近。
尤其是，当分离部分具有更高的杂质浓度时，本发明更有效。在图10的行B中所示的例子中，即使进行高温(150摄氏度)的反复雪崩转换测试，对栅氧化物层仍几乎没有影响，并且不改变栅氧化物电容量对电压特性。
离子散射出现在开口部分113a的内部表面附近。线性边界可以形成在漂移区102与第一分离部分41和第二分离部分42(包括下部部分421和上部部分422)中的每个之间。
在第一实施例中，柱状区4被分成两个分离部分。然而，柱状区4可以被分成两个以上的分离部分。
第一和第二分离部分41和42可以成形如图11中所示的柱状那样，或可以成形如具有平行于图12中所示的半导体衬底101的顶部表面的延伸部分的墙壁那样。
第一实施例的另一例子
图13示出了第一实施例的半导体器件10的另一个例子。
在基区108的中心部分处具有沟槽103以及在沟槽103中形成了源电极方面，半导体器件10与半导体器件1不同。其它结构与图1中所示的半导体器件相同。省略了关于半导体器件1的相同结构的说明。
用于制造半导体器件10的方法稍微与制造半导体器件1的方法不同。下面说明该区别。
如图2所示，在漂移区102上形成具有开口113a的氧化物层113。在柱状区4形成之前，通过使用氧化物层113作为掩模的蚀刻，形成沟槽103。
然后，通过使用氧化物层作为掩模通过沟槽103离子注入，形成柱状区4。形成源电极111以掩埋沟槽103。
在本例中取得了第一实施例的相同优势。此外，由于沟槽103形成在基区108内，所以即使离子注入的能量与第一实施例相同，也能在较深的部分中形成柱状区4。
第二实施例
在第一实施例中，柱状区被分成多个分离部分。由此，局部增加了电场强度。在第二实施例中，控制了柱状区的杂质浓度。至少一高杂质浓度部分形成在柱状区中。高杂质浓度部分表示具有比柱状区的平均杂质浓度高的杂质浓度的部分。在第二实施例中，由于高杂质浓度部分局部增加了电场强度。
如图14中所示，第二实施例的半导体器件2在柱状区40上与半导体器件1不同。其它结构与半导体器件1相同。省略了关于半导体器件1的相同结构的说明。
如图14中所示，半导体器件2的柱状区40具有第一部分43、第二部分44、第三部分45和第四部分46。第一部分43是最深的部分，以及第四部分46是最浅的部分。通过进行四次离子注入形成这些部分。
在第二实施例中，四个部分(第一部分43、第二部分44、第三部分45和第四部分46)中的至少一个具有比其它部分的杂质浓度高的杂质浓度。由此，柱状区40具有高杂质浓度部分。
形成高杂质浓度部分比沟槽104的底部深。在本实施例中，第二部分44具有较高的杂质浓度。
图15的实线示出了当施加反相偏置电压时电场强度E和深度Z之间的关系。图15的虚线示出了当施加反相偏置电压时受主浓度NA和深度Z之间的关系。
在图15中，Z3对应第一部分43和第二部分44之间的边界，Z4对应第一部分43的底部。如图15中所示，电场强度E具有在Z3和Z4处的两个峰值。Z3的电场强度比Z4的电场强度高。
因此，当施加反相偏置电压时，局部增加了电场强度。雪崩击穿优先出现在柱状区40中。在柱状区40中产生的雪崩电流通过基区108直接流到源接触。雪崩电流不集中在栅电极107A附近。不损坏栅氧化物层106A。
下面说明要形成柱状区40的条件。图16示出了第二实施例的柱状区40的剂量、耐压特性和耐压界定点的表格。
图16中所示的表格的行A对应于第二部分44是高杂质浓度部分。第二部分的剂量为4×1012原子/cm2，其它部分(第一部分43、第三部分45和第四部分46)的剂量为2×1012原子/cm2。高杂质浓度部分的杂质浓度变成8×1016cm-3。
表格的行B对应于第三部分45是高杂质浓度部分。第三部分45的剂量为4×1012原子/cm2，其它部分(第一部分43、第二部分44和第四部分46)的剂量为2×1012原子/Cm2。高杂质浓度部分的杂质浓度变成8×1016cm-3。
表格的行C对应于第一部分43是高杂质浓度部分。第一部分43的剂量为4×1012原子/cm2，其它部分(第二部分44、第三部分45和第四部分46)的剂量为2×1012原子/cm2。如果第一部分43具有比其它部分高的杂质浓度，那么柱状区40的底部具有更高的杂质浓度部分。高杂质浓度部分的杂质浓度变成8×1016cm-3。
表格的行D对应于没有形成高杂质浓度部分。四个部分的剂量(第一部分43、第二部分44、第三部分45和第四部分46)的剂量是相同的；例如每个部分的剂量为2×1012原子/cm2。在行D所示的例子中，柱状区40的平均杂质浓度为4×1016cm-3。
在图16的表格中所示的半导体器件中，单元的大小为4μm，开口部分113a的宽度为1μm。开口部分113a形成在氧化物层113中以形成柱状区40。柱状区的总剂量是1.2×1013cm-2。
如图16的表格中所示，进行四次离子注入。第一离子注入的能量是1500KeV。第一离子注入形成第一部分43。第二离子注入的能量是1000KeV。第二离子注入形成第二部分44。第三离子注入的能量是500KeV。第三离子注入形成第三部分45。第四离子注入的能量是200KeV。第四离子注入形成第四分离部分46。柱状区40的底部形成3μm深度。
当第二部分44是高杂质浓度部分时，半导体器件的耐压为69V。当第三部分45是高杂质浓度部分时，半导体器件的耐压为73V。当第一部分43是高杂质浓度部分时，半导体器件的耐压为76V。耐压基本上相同于当没有形成高杂质浓度部分时的。
如图16所示，当形成高杂质浓度部分时，耐压界定点位于柱状区40中。更准确地说，耐压界定点位于高杂质浓度部分的底部处。因此，雪崩电流在柱状区40中流动，并且不损坏栅氧化物层106A。
在图16的行A、B和C中所示的例子中，即使进行了高温(150摄氏度)的反复雪崩转换测试，对栅氧化物层仍几乎没有影响，并且不改变栅氧化物电容量对电压特性。
另一方面，当没有形成高杂质浓度部分时，耐压界定点位于沟槽栅的底部处。因此，雪崩电流流过栅氧化物层106A附近，并由于雪崩电流可能损坏栅氧化物层106A。
根据第二实施例的半导体器件2，半导体器件2具有SJ结构，SJ结构具有形成在基区108下面的漂移区102内的柱状区4。改善了击穿电压和导通电阻之间的折衷关系。也就是，不会退化耐压特性，并能减少导通电阻。
在本实施例中，形成了高杂质浓度部分。因此，当施加反相偏置电压时，局部增加了电场强度。雪崩击穿优先出现在柱状区40中。柱状区40中产生的雪崩电流通过基区108直接流到源接触。雪崩电流不集中在栅电极107A附近(也就是，沿基区108的沟槽104的部分)。能避免对栅氧化物层106A的损坏。
高杂质浓度部分的底部比栅电极107A的底部深。当对半导体器件2施加反相偏置电压时，局部增加了电场强度的部分与沟槽104的底部分离隔开。在柱状区40中流动的雪崩电流不流过栅电极107A附近。
在第二实施例中，仅仅形成了一个高杂质浓度部分。然而，可以形成多个高杂质浓度部分。
此外，能够使第一实施例和第二实施例结合起来。柱状区被分成多个分离部分，并且分离部分之一可以为高杂质浓度部分。例如，第二分离部分42的下部部分421(请参考图1)可以为高杂质浓度部分。在该例中，下部部分421的硼的剂量比上部部分422的硼的剂量大。
此外，可以在第二实施例中形成图13中所示的沟槽。
在上述实施例中介绍了N型MOSFET。即使使导电类型相反，通过改变每个区的导电类型，实施例仍然是可利用的。
如图10和16中所示，在实施例和常规功率MOSFET之间示出了耐压的微小差异。与用SJ结构引起耐压和导通电阻的改善相比，这种微小差异是微不足道的。
显然，本发明不局限于上述实施例，在不脱离本发明的范围和精神的情况下，可以修改和改变。

Claims (17)

1.一种半导体器件，包括：
栅电极；
栅绝缘层；
形成在第一导电类型的半导体衬底上方的第一导电类型的漂移区；
形成在漂移区上方的第二导电类型的基区；
形成在基区上的第一导电类型的源区；以及
形成在基区下面的漂移区中的柱状区，柱状区在深度方向上被分成多个分离部分。
2.根据权利要求1的所述半导体器件，其中栅电极从基区延伸到漂移区，在形成在漂移区中的沟槽中形成栅电极。
3.根据权利要求2的所述半导体器件，其中形成在最浅部分中的分离部分的底部比沟槽的底部深。
4.根据权利要求1的所述半导体器件，其中至少一个分离部分的至少一个部分具有等于或大于分离部分的平均杂质浓度的两倍杂质浓度。
5.根据权利要求2的所述半导体器件，其中至少一个分离部分的至少一个部分具有等于或大于分离部分的平均杂质浓度的两倍杂质浓度，并且形成比沟槽的底部深的具有较高杂质浓度的部分。
6.根据权利要求4的所述半导体器件，其中具有较高杂质浓度的部分包括分离部分的至少一个底部。
7.一种半导体器件，包括：
栅电极；
栅绝缘层；
形成在第一导电类型的半导体衬底上方的第一导电类型的漂移区；
形成在漂移区上方的第二导电类型的基区；
形成在基区上的第一导电类型的源区；以及
形成在基区下面的漂移区中的柱状区，柱状区具有至少一个具有等于或大于柱状区的平均杂质浓度两倍的杂质浓度的部分。
8.根据权利要求7的所述半导体器件，其中栅电极从基区延伸到漂移区，在形成在漂移区中的沟槽中形成栅电极。
9.根据权利要求8的所述半导体器件，其中具有较高杂质浓度的部分比沟槽的底部深。
10.根据权利要求7的所述半导体器件，其中具有较高杂质浓度的部分包括柱状区的底部。
11.根据权利要求1的所述半导体器件，进一步包括：
形成在基区中的沟槽；以及
其中柱状区形成在沟槽下面。
12.一种用于制造半导体器件的方法，包括：
在第一导电类型的半导体衬底上方形成第一导电类型的漂移区；
在漂移区上方形成第二导电类型的基区；
形成栅绝缘层；
在栅绝缘层上形成栅电极；
在基区上形成第一导电类型的源区；
在基区下面的漂移区中形成柱状区的第一分离部分，以及
在基区下面的漂移区中形成柱状区的第二分离部分。
13.根据权利要求12的用于制造半导体器件的方法，其中用第一离子注入形成第一分离部分，用第二离子注入形成第二分离部分，以及第一离子注入和第二离子注入的能量不同。
14.一种用于制造半导体器件的方法，包括：
在第一导电类型的半导体衬底上方形成第一导电类型的漂移区；
在漂移区上方形成第二导电类型的基区；
形成栅绝缘层；
在栅绝缘层上形成栅电极；
在基区上形成第一导电类型的源区；
在基区下面的漂移区中形成柱状区；以及
在柱状区中形成高杂质浓度部分，高杂质浓度部分具有等于或大于柱状区的平均杂质浓度两倍的杂质浓度。
15.根据权利要求14的用于制造半导体器件的方法，其中用多次离子注入形成柱状区，并且与要形成柱状区的其它离子注入的平均剂量相比，增加了离子注入的至少一次的剂量。
16.根据权利要求15的用于制造半导体器件的方法，其中使用具有对应玉柱状区的开口的掩模进行离子注入。
17.根据权利要求14的用于制造半导体器件的方法，进一步包括：
在基区中形成沟槽；以及
用离子注入、通过形成在基区中的沟槽形成柱状区。
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