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JP2008177328A - 半導体装置およびその製造方法 - Google Patents

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健 宮嶋
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Abstract

【課題】半導体装置のうちセル部および外周耐圧部の基板の構造を共通化したとしても、外周耐圧部の耐圧を確保する。
【解決手段】スーパージャンクション基板７で構成された半導体装置の外周耐圧部において、スーパージャンクション基板７の表面にセル部から外周耐圧部の方向にＮ型領域２２およびＰ型領域２３で構成されるツェナーダイオード２１を設ける。
【選択図】図４

Description

本発明は、半導体素子が形成されたセル部と、当該セル部の周囲に形成された外周耐圧部とを備えた半導体装置およびその製造方法に関する。
従来より、スーパージャンクション素子の外周部分に耐圧部が設けられた半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、Ｐ型シリコン単結晶領域とＮ型シリコン単結晶領域とがシリコン基板の面方向に交互に並んだスーパージャンクション構造部が形成されたシリコン基板に多数の縦型半導体素子が形成されたセル部と、当該セル部の周辺に形成された外周耐圧部とを備えた半導体装置が提案されている。
このような半導体装置の外周耐圧部では、当該外周耐圧部におけるフィールドプレート端部近傍で電界集中が顕著になり、耐圧が低下する。そこで、外周耐圧部にセル部と異なるスーパージャンクション構造を形成し、外周耐圧部における電界集中を緩和することにより外周耐圧部の耐圧低下を回避することができる。
特開２００２−１８４９８５号公報
しかしながら、上記従来の技術では、セル部と外周耐圧部とでシリコン基板に異なるスーパージャンクション構造を形成しなければならず、半導体素子の形状やサイズに合わせたスーパージャンクション構造をセル部および外周耐圧部それぞれに形成しなければならなかった。これにより、半導体素子の形状やサイズに関わらない共通の基板を用意することができず、スーパージャンクション構造が形成された基板の汎用性が妨げられ、各半導体素子専用の基板の仕様が強いられていた。
そこで、セル部と外周耐圧構造部のｐｎコラム対を同一構造とすることが考えられる。図８は、セル部と外周耐圧部とに共通のスーパージャンクション構造を形成したシリコン基板の断面を示したものである。このように、シリコン基板３０にスーパージャンクション構造３１が形成されており、当該基板３０にセル部３２および外周耐圧部３３が形成されている。
基板３０の外周耐圧部３３のセル部３２側には電極部としてのフィールドプレート３４が形成され、外周耐圧部３３の表面に絶縁膜３５が形成されている。そして、基板３０の裏面にドレイン電極３６が形成されている。このような構造を有する半導体装置では、例えば、ｎチャネルのＭＯＳＦＥＴの場合、ソース電極に対し、ドレイン３６に正電位を印加すると、図８中の破線で示されるように空乏層が広がる。
上記半導体装置について、発明者らは電界分布のシミュレーションを行った。その結果を図９に示す。高電圧下でセル部３２から外周耐圧部３３の方向に電位が分配される場合、図９に示されるように、基板３０のうちフィールドプレート３４の端部にもっとも電界が集中している。これは、基板３０においてセル部３２および外周耐圧部３３それぞれのスーパージャンクション構造３１を共通化したことによる。
このように、基板３０に共通のスーパージャンクション構造３１を形成すると、外周耐圧部３３における耐圧を確保できず、半導体装置の耐圧は低下する。
本発明は、上記点に鑑み、セル部および外周耐圧部の基板の構造を共通化したとしても、外周耐圧部の耐圧を確保することができる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明の第１の特徴では、第１導電型層（４）上に形成された第１導電型コラム領域（５）および第２導電型コラム領域（６）が繰り返し構造をなしている半導体基板（７）に、半導体素子が形成されたセル部（２）と、当該セル部の外周に設けられると共にセル部側にフィールドプレート（１８）が設けられ、最外縁部に半導体基板と電気的に接続された最外周リング（１９）が設けられた外周耐圧部（３）とが備えられ、外周耐圧部では、繰り返し構造上に外周領域層（１６）、絶縁膜（１７）が順に形成されており、絶縁膜上には、フィールドプレートと最外周リングとを電気的に接続するように、セル部から外周耐圧部の方向に第１導電型領域（２２）と第２導電型領域（２３）とが交互に配置されたツェナーダイオード（２１）が設けられていることを特徴とする。
これにより、フィールドプレートのうち外周耐圧部側の端部に集中する電界を、ツェナーダイオードを構成する第１導電型領域（２２）と第２導電型領域（２３）の組み合わせで決まる電圧で表面電位を適切に分配固定することができる。こうして、第１導電型コラム領域（５）および第２導電型コラム領域（６）が繰り返し構造をなす半導体基板（７）において、フィールドプレートの端部における電界集中を回避することができ、ひいては外周耐圧部の耐圧を確保することができる。
本発明の第２の特徴では、ツェナーダイオード（２４）を構成する第１導電型領域（２２）および第２導電型領域（２３）を、セル部の外周に沿った方向に交互に配置することができる。
このような場合、フィールドプレートと最外周リングとの間にセル部２を囲う複数のリング（２０、２５）を設け、フィールドプレートとリングとの間、リング間、リングと最外周リングとの間にツェナーダイオードをそれぞれ設けることもできる。
また、ツェナーダイオードは、ワイドバンドギャップ材料で形成されたものが好ましく、ワイドバンドギャップ材料はＳｉＣであることがさらに好ましい。これにより、ツェナーダイオードのリーク電流をほぼ０に抑止でき、１５０℃以上の高温下においても表面電位の分配が可能で、１５０℃以上の高温下でも半導体装置の使用を可能にすることができる。
本発明の第３の特徴では、半導体基板に、半導体素子が形成されると共に最外周にフィールドプレート（１８）が設けられたセル部（２）と、当該セル部の外周に設けられると共にセル部側にフィールドプレート（１８）が設けられ、最外縁部に半導体基板と電気的に接続された最外周リング（１９）が設けられた外周耐圧部（３）とが備えられ、外周耐圧部では、繰り返し構造上に外周領域層（１６）、絶縁膜（１７）が順に形成されており、絶縁膜上には、フィールドプレートと最外周リングとを電気的に接続するように、セル部から外周耐圧部の方向に第１導電型領域（２２）と第２導電型領域（２３）とが交互に配置されたツェナーダイオード（２１）が設けられていることを特徴とする。
このように、通常の半導体基板にセル部と外周耐圧部が形成されたものにおいて、外周耐圧部にツェナーダイオードを設けることもできる。
また、本発明の第４の特徴では、上記ツェナーダイオードを構成する第１導電型領域（２２）および第２導電型領域（２３）を、セル部の外周に沿った方向に交互に配置することができる。
この場合、上記通常の半導体基板に形成したツェナーダイオードは、ワイドバンドギャップ材料で形成されたものであることが好ましい。当該ワイドバンドギャップ材料として、ＳｉＣを採用することができる。
本発明の第５の特徴では、外周耐圧部にツェナーダイオードを形成する工程では、ワイドバンドギャップ材料を７００℃以下で形成することを特徴とする。これにより、Ｓｉの不純物分布が著しく変化しないようにすることができ、低温での成膜を可能にすることができる。
当該製造方法は、第１導電型領域（２２）および第２導電型領域（２３）の繰り返し構造を有する半導体基板（７）ではなく、通常の半導体基板を用いた場合にも適用することができる。
また、ツェナーダイオードを形成する工程では、ワイドバンドギャップ材料としてＳｉＣを用いることが好ましい。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、例えばＭＯＳＦＥＴ、ＩＧＢＴ等のすべてのパワーデバイスに適用されるものである。なお、本実施形態と本発明との対応関係については、Ｎ型が第１導電型に相当し、Ｐ型が第２導電型に相当する。
図１は、本発明の第１実施形態に係る半導体装置の平面図である。この図に示されるように、半導体装置１は、半導体素子が形成されたセル部２と、外周耐圧部３とを備えており、四角形状のセル部２を囲うように、セル部２の外周に外周耐圧部３が設けられている。
図２は、図１のＡ−Ａ断面図であり、セル部２の断面を示したものである。図２に示されるように、セル部２には多数のＭＯＳＦＥＴが形成されている。まず、Ｎ＋型層４上には、ドリフト領域としてＮ型コラム領域５およびＰ型コラム領域６が形成されていると共に、これらＮ型コラム領域５およびＰ型コラム領域６がＮ＋型層４の面方向に交互に配置されたスーパージャンクション構造になっている。すなわち、図２に示される半導体装置１では、Ｐ型コラム領域６およびＮ型コラム領域５が繰り返し形成された繰り返し構造が設けられている。
本実施形態では、Ｎ＋型層４上にＮ型コラム領域５のコラムとＰ型コラム領域６のコラムとが繰り返し形成された半導体基板が用いられ、当該基板にセル部２および外周耐圧部３がそれぞれ形成されて半導体装置１が構成されている。以下では、Ｎ＋型層４およびＮ型コラム領域５、Ｐ型コラム領域６の各コラムからなる半導体基板をスーパージャンクション基板７という。
なお、Ｎ＋型層４は、本発明の第１導電型層に相当する。また、Ｎ型コラム領域５は本発明の第１導電型コラム領域に相当し、Ｐ型コラム領域６は本発明の第２導電型コラム領域に相当する。
図２に示されるように、セル部２においては、Ｎ型コラム領域５の表層部にＮ型ネック領域８が形成され、Ｐ型コラム領域６の表層部にＰ型チャネル領域９が形成されている。当該Ｐ型チャネル領域９の表層部にＮ型ソース領域１０が離間して形成されている。また、Ｎ型ソース領域１０、Ｐ型チャネル領域９、Ｎ型ネック領域８上にゲート酸化膜１１が形成され、ゲート酸化膜１１上にゲート電極１２が形成されている。さらに、当該ゲート電極１２を覆うように絶縁膜１３が形成されている。
そして、露出したＮ型ソース領域１０、Ｐ型チャネル領域９に接続されると共に、絶縁膜１３を覆うように表面電極１４が形成されている。また、Ｎ＋型層４には、当該Ｎ＋型層４と接するように裏面電極１５が形成されている。
図３は、図１のＢ−Ｂ断面図であり、外周耐圧部３の断面を示したものである。この図に示されるように、外周耐圧部３は、スーパージャンクション基板７上にＰ型層１６が形成され、当該Ｐ型層１６上に絶縁膜１７が形成されている。そして、外周耐圧部３のうちセル部２側にはフィールドプレート１８が形成され、フィールドプレート１８上にゲート電極１２が形成されている。なお、Ｐ型層１６は、本発明の外周領域層に相当する。
また、絶縁膜１７のうち半導体装置１の外縁部側、すなわち外周耐圧部３の最外縁部には、最外周リングとしての同電位リング（ＥＱＲ）１９が形成されている。当該同電位リング１９は、Ｎ＋型領域を介してスーパージャンクション基板７に電気的に接続されている。
さらに、絶縁膜１７上に複数のリング２０が設けられている。当該リング２０は、例えば導電領域として図１に示されるようにセル部２を囲うように形成されている。当該リング２０として、例えばＮ型の導電領域、Ｐ型の導電領域、または金属が採用される。
そして、各リング２０は、ツェナーダイオード２１によってそれぞれ接続されている。本実施形態では、ツェナーダイオード２１は、半導体装置１の外径方向に素子電位が分配されるように設けられている。このようなツェナーダイオード２１は、例えば多結晶シリコンで形成される。これにより、外周耐圧部３に容易にツェナーダイオード２１を形成できる。なお、ツェナーダイオード２１を微結晶シリコンで形成しても構わない。
図４は、図３に示されるツェナーダイオード２１の具体的な断面図であり、例えば図１のＢ−Ｂ断面図の一部に相当するものである。この図に示されるように、リング２０間にはＮ型領域２２とＰ型領域２３とが交互に繰り返し設けられ、これによってツェナーダイオード２１が構成されている。当該ツェナーダイオード２１の段数は半導体装置１が使用される環境に応じて設定される。以上が、本実施形態に係る半導体装置１の全体構成である。
次に、図１〜図４に示される半導体装置の製造方法について説明する。まず、スーパージャンクション基板７を用意する。この後、製造工程図は示さないが、スーパージャンクション基板７のうちセル部２となる部分において、Ｎ型コラム領域５上にＮ型ネック領域８を形成し、Ｐ型コラム領域６上にＰ型チャネル領域９を形成する。
そして、Ｐ型チャネル領域９にＮ型ソース領域１０を離間して形成し、当該Ｎ型ソース領域１０、Ｐ型チャネル領域９、Ｎ型ネック領域８を覆うようにゲート酸化膜１１を形成する。続いて、ゲート酸化膜１１上にゲート電極１２を形成し、ゲート電極１２を覆うように絶縁膜１３を形成する。この後、Ｎ型ソース領域１０、Ｐ型チャネル領域９、そして絶縁膜１３を覆うように表面電極１４を形成し、セル部２が完成する。
また、スーパージャンクション基板７においてセル部２の外周にＰ型層１６を形成し、当該Ｐ型層１６上に絶縁膜１７を形成する。当該絶縁膜１７は、セル部２のゲート酸化膜１１より厚く形成される。
この後、外周耐圧部３のうちセル部２側にフィールドプレート１８を形成し、上記セル部２のゲート電極１２の形成の際にフィールドプレート１８上にゲート電極１２を形成する。そして、外周耐圧部３の最外縁部に同電位リング１９を形成し、外周耐圧部３においてゲート電極１２と同電位リング１９との間にツェナーダイオード２１および複数のリング２０を形成する。こうして図１〜図４に示される半導体装置１が完成する。
上記の半導体装置１において、外周耐圧部３における電界は次のように緩和される。すなわち、セル部２にてＭＯＳＦＥＴが駆動され、ソースに対しドレインに正の電圧が印加された際、図３に示されるフィールドプレート１８の端部に電界が発生する。しかしながら、図４に示されるように、リング２０間にＰ型領域２３およびＮ型領域２２が繰り返し形成されたツェナーダイオード２１によって、スーパージャンクション基板７の表面に生じる電位が、セル部２から外周耐圧部３の方向に適正に分配され固定される。これにより、フィールドプレート１８の端部に電界が集中することを防止することができ、外周耐圧部３の耐圧を確保することができる。
以上説明したように、本実施形態では、スーパージャンクション基板７で構成された半導体装置１の外周耐圧部３において、当該スーパージャンクション基板７の表面にセル部２から外周耐圧部３の方向にＮ型領域２２およびＰ型領域２３で構成されるツェナーダイオード２１を設けたことが特徴となっている。
これにより、フィールドプレート１８のうち外周耐圧部３側の端部に集中する電界を分配固定することができ、スーパージャンクション基板７のうちフィールドプレート１８の端部における電界集中を回避することができる。こうして、外周耐圧部３の耐圧を確保することができる。
また、半導体装置１において、外周耐圧部３のための基板構造を形成する必要がなく、セル部２および外周耐圧部３に共通のスーパージャンクション基板７を用いることができる。これにより、半導体素子の形状やサイズに合わせたスーパージャンクション構造をセル部２および外周耐圧部３それぞれに形成せずに半導体装置１を構成することができる。
（第２実施形態）
本実施形態では、上記第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、セル部２の外周すべてにツェナーダイオード２１が形成されていたが、本実施形態では、セル部２の外周の一部にツェナーダイオード２１を形成することが特徴となっている。
図５は、本実施形態に係る半導体装置の平面図である。この図に示されるように、外周耐圧部３において、リング２０およびフィールドプレート１８、各リング２０、リング２０および同電位リング１９は部分的に形成されたツェナーダイオード２１によってそれぞれ接続されている。
このように、ツェナーダイオード２１を外周耐圧部３に部分的に形成することで、ツェナーダイオード２１を構成するＮ型コラム領域５およびＰ型コラム領域６の接合面積を少なくすることができ、多結晶Ｓｉであっても、高温下でのツェナーダイオード２１のリーク電流を低減することができる。
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。上記各実施形態では、外周耐圧部３において、ツェナーダイオード２１を構成するＮ型コラム領域５およびＰ型コラム領域６を半導体装置１の外径方向、すなわちセル部２から外周耐圧部３の方向に多段に接続していたが、本実施形態では、ツェナーダイオード２１を構成するＮ型コラム領域５およびＰ型コラム領域６をセル部２の外周に沿った方向に形成することが特徴となっている。
図６は、本実施形態に係る半導体装置の平面図である。この図に示されるように、外周耐圧部３において、リング２０およびフィールドプレート１８、各リング２０、リング２０および同電位リング１９はリング２０に沿った方向にＮ型コラム領域５およびＰ型コラム領域６が繰り返し形成されることで構成されたツェナーダイオード２４が接続されている。
このようにツェナーダイオード２４を設けることで、リング２０間の距離を小さくすることができる。また、セル部２から外周耐圧部３の方向に形成した場合よりもツェナーダイオード２４を構成するＮ型コラム領域５およびＰ型コラム領域６の段数を増やすことができ、当該段数に応じてリング２０間の電位をより詳細にコントロールすることができる。
（第４実施形態）
本実施形態では、第３実施形態と異なる部分についてのみ説明する。上記第２実施形態では、各リング２０はセル部２の外周をそれぞれ一周した形態となっているが、本実施形態では、各リング２０は一周しておらず、各ツェナーダイオード２４の端部に接続された形態となっている。
図７は、本実施形態に係る半導体装置の平面図である。この図に示されるように、各ツェナーダイオード２４は各リング２５が延びる方向に沿って設けられているが、各ツェナーダイオード２４の両端が各リング２５に接続された形態となっている。
これにより、外周耐圧部３において、セル部２にツェナーダイオード２４の一端が接続され、他端がリング２５の一端に接続されている。そして、リング２５の他端がセル部２のもっとも近くに設けられたツェナーダイオード２４から一段外側に形成されたツェナーダイオード２４の一端に接続されている。このような接続がセル部２の外周においてなされ、外周耐圧部３のうちもっとも同電位リング１９側に設けられたツェナーダイオード２４が当該同電位リング１９に接続された状態になっている。
以上のように、セル部２の外周方向にリング２５およびツェナーダイオード２４を接続して外周耐圧部３を構成することもできる。
（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分についてのみ説明する。上記第１〜第４実施形態では、半導体装置１の外周耐圧部３に設けたツェナーダイオード２１、２４を多結晶シリコンや微結晶シリコンで構成していた。この場合、半導体装置１が高温になるとリーク電流が増加するため、特にツェナーダイオード２１、２４の段数が多い６００Ｖ以上の高耐圧素子においては、高温下での使用ができない可能性がある。そこで、本実施形態では、ツェナーダイオード２１、２４をワイドバンドギャップ材料で構成することが特徴となっている。
具体的には、ツェナーダイオード２１、２４を多結晶ＳｉＣで形成する。これにより、ツェナーダイオード２１、２４のリーク電流をほぼ０まで低減することができ、高温下で使用できる高耐圧の外周耐圧構造を実現することができる。また、多結晶とすることで、例えば７００℃以下でのＳｉＣの成膜が可能であり、Ｓｉ中の不純物分布を著しく変化させることなく形成することができる。
本実施形態では、上記ツェナーダイオード２１、２４を形成する場合、ワイドバンドギャップ材料としてのＳｉＣを７００℃以下で形成する。７００℃以上でＳｉＣを形成すると、Ｓｉの不純物分布が著しく変化するが、７００℃以下では不純物はほとんど動かないためである。ツェナーダイオード２１、２４の形成には、ＥＣＲプラズマＣＶＤ装置などの低温での成膜可能な装置を用いることができる。なお、ツェナーダイオード２１、２４の形成は７００℃以下であればよく、成膜温度の下限値は室温、室温よりも低い温度でも構わない。ツェナーダイオード２１、２４の形成は、たとえばｎ型のＳｉＣを形成した後、ｐ型不純物をイオン注入し、高温イオン注入とランプアニールでｐ型不純物領域を形成する。
以上説明したように、ツェナーダイオード２１、２４をワイドバンドギャップ材料であるＳｉＣで構成することもできる。この場合、多結晶のＳｉＣを形成することで、ツェナーダイオード２１、２４を容易に形成することができる。また、多結晶ＳｉＣによってツェナーダイオード２１、２４を構成することで、１５０℃以上の高温下におけるツェナーダイオード２１、２４のリーク電流をほぼ０に抑止でき、１５０℃以上の高温下での半導体装置１の使用を可能にすることができる。
（第６実施形態）
本実施形態では、第５実施形態と異なる部分についてのみ説明する。上記第４実施形態では、ツェナーダイオード２１、２４としてワイドバンドギャップ材料である多結晶ＳｉＣを採用しているが、本実施形態ではツェナーダイオード２１、２４としてＳｉＣを採用した場合に半導体装置１を通常のパワーデバイスに採用することが特徴となっている。
すなわち、セル部２において、図２に示されるＭＯＳＦＥＴをスーパージャンクション基板７ではなく普通の半導体基板に形成されたものにおいて、外周耐圧部３に多結晶ＳｉＣで形成されたツェナーダイオード２１、２４が設けられる。
このように、スーパージャンクション構造が形成されていない半導体基板にセル部２および外周耐圧部３を形成して半導体装置１を構成する場合、外周耐圧部３に多結晶ＳｉＣでツェナーダイオード２１、２４を形成することができる。
（他の実施形態）
上記各実施形態で示されたリング２０、２５は、Ａｌ等の金属でも構わないし、ツェナーダイオード２１、２４と同一工程で形成することで工程を簡素化することもできる。
また、上記各実施形態において、リング２０、２５がないものを構成しても構わない。すなわち。ツェナーダイオード２１、２４がフィールドプレート１８と同電位リング２０とを電気的に接続した形態になっていても良い。
上記各実施形態では、プレーナー型のＭＯＳＦＥＴを例に説明したが、コンケーブ型でも、トレンチ型でも同様の効果が得られる。
第１実施形態において、半導体装置１を形成するに際し、ツェナーダイオード２１は、半導体素子上の別の部位に形成されるゲート多結晶Ｓｉ、配線用多結晶Ｓｉ、多結晶Ｓｉツェナー温度センサ等と同時に形成することで工程数を削減することができる。また、多結晶Ｓｉツェナー温度センサと同一工程でツェナーダイオード２１を形成すると、なお工程数を削減することができる。
本発明の第１実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ断面図であり、セル部の断面図である。 図１のＢ−Ｂ断面図であり、外周耐圧部の断面図である。 図３に示されるツェナーダイオードの具体的な断面図である。 本発明の第２実施形態に係る半導体装置の平面図である。 本発明の第３実施形態に係る半導体装置の平面図である。 本発明の第４実施形態に係る半導体装置の平面図である。 従来の半導体装置において、セル部と外周耐圧部とに共通のスーパージャンクション構造を形成したシリコン基板の断面図である。 従来の半導体装置について、電界分布のシミュレーションを行った結果を示した図である。
符号の説明
１…半導体装置、２…セル部、３…外周耐圧部、４…Ｎ型層、５…Ｎ型コラム領域、６…Ｐ型コラム領域、７…スーパージャンクション基板、１６…Ｐ型層、１７…絶縁膜、１８…フィールドプレート、１９…同電位リング、２０、２５…リング、２１、２４…ツェナーダイオード、２２…Ｎ型領域、２３…Ｐ型領域。

Claims (13)

  1. ドリフト領域としての第１導電型コラム領域（５）および第２導電型コラム領域（６）が第１導電型層（４）上に形成されていると共に、前記第１導電型コラム領域および前記第２導電型コラム領域が前記第１導電型層の面方向に繰り返し配置された繰り返し構造をなしている半導体基板（７）を備え、
    前記半導体基板のうち半導体素子が形成されたセル部（２）と、当該セル部の外周に設けられた外周耐圧部（３）とが備えられた半導体装置であって、
    前記半導体基板のうち、前記外周耐圧部には、前記セル部側にフィールドプレート（１８）が設けられ、前記外周耐圧部のうち最外縁部に前記半導体基板と電気的に接続された最外周リング（１９）が設けられており、前記繰り返し構造上に外周領域層（１６）が形成され、当該外周領域層上に絶縁膜（１７）が形成されており、前記絶縁膜上には、前記フィールドプレートと前記最外周リングとを電気的に接続するように、前記セル部から前記外周耐圧部の方向に第１導電型領域（２２）と第２導電型領域（２３）とが交互に配置されたツェナーダイオード（２１）が設けられていることを特徴とする半導体装置。
  2. ドリフト領域としての第１導電型コラム領域（５）および第２導電型コラム領域（６）が第１導電型層（４）上に形成されていると共に、前記第１導電型コラム領域および前記第２導電型コラム領域が前記第１導電型層の面方向に繰り返し配置された繰り返し構造をなしている半導体基板（７）を備え、
    前記半導体基板のうち半導体素子が形成されたセル部（２）と、当該セル部の外周に設けられた外周耐圧部（３）とが備えられた半導体装置であって、
    前記半導体基板のうち、前記外周耐圧部には、前記セル部側にフィールドプレート（１８）が設けられ、前記外周耐圧部のうち最外縁部に前記半導体基板と電気的に接続された最外周リング（１９）が設けられており、前記繰り返し構造上に外周領域層（１６）が形成され、当該外周領域層上に絶縁膜（１７）が形成されており、前記絶縁膜上には、前記フィールドプレートと前記最外周リングとを電気的に接続するように、前記セル部の外周に沿った方向に第１導電型領域（２２）と第２導電型領域（２３）とが交互に配置されたツェナーダイオード（２４）が設けられていることを特徴とする半導体装置。
  3. 前記フィールドプレートと前記最外周リングとの間に前記セル部を囲う複数のリング（２０、２５）が設けられており、
    前記ツェナーダイオードは、前記フィールドプレートと前記リングとの間、前記リング間、前記リングと前記最外周リングとの間にそれぞれ設けられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ツェナーダイオードは、ワイドバンドギャップ材料で形成されたものであることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記ワイドバンドギャップ材料は、ＳｉＣであることを特徴とする請求項４に記載の半導体装置。
  6. 半導体基板（７）に半導体素子が形成されたセル部（２）と、当該セル部の外周に設けられた外周耐圧部（３）とが備えられた半導体装置であって、
    前記半導体基板のうち、前記外周耐圧部には、前記セル部側にフィールドプレート（１８）が設けられ、前記外周耐圧部のうち最外縁部に前記半導体基板と電気的に接続された最外周リング（１９）が設けられており、前記外周耐圧部の表層部に外周領域層（１６）が形成され、当該外周領域層上に絶縁膜（１７）が形成されており、前記絶縁膜上には、前記フィールドプレートと前記最外周リングとを電気的に接続するように、前記セル部から前記外周耐圧部の方向に第１導電型領域（２２）と第２導電型領域（２３）とが交互に配置されたツェナーダイオード（２１）が設けられていることを特徴とする半導体装置。
  7. 半導体基板（７）に半導体素子が形成されたセル部（２）と、当該セル部の外周に設けられた外周耐圧部（３）とが備えられた半導体装置であって、
    前記半導体基板のうち、前記外周耐圧部には、前記セル部側にフィールドプレート（１８）が設けられ、前記外周耐圧部のうち最外縁部に前記半導体基板と電気的に接続された最外周リング（１９）が設けられており、前記外周耐圧部の表層部に外周領域層（１６）が形成され、当該外周領域層上に絶縁膜（１７）が形成されており、前記絶縁膜上には、前記フィールドプレートと前記最外周リングとを電気的に接続するように、前記セル部の外周に沿った方向に第１導電型領域（２２）と第２導電型領域（２３）とが交互に配置されたツェナーダイオード（２１）が設けられていることを特徴とする半導体装置。
  8. 前記ツェナーダイオードは、ワイドバンドギャップ材料で形成されたものであることを特徴とする請求項６または７に記載の半導体装置。
  9. 前記ワイドバンドギャップ材料は、ＳｉＣであることを特徴とする請求項８に記載の半導体装置。
  10. 前記フィールドプレートと前記最外周リングとの間に前記セル部を囲う複数のリング（２０、２５）が設けられており、
    前記ツェナーダイオードは、前記フィールドプレートと前記リングとの間、前記リング間、前記リングと前記最外周リングとの間にそれぞれ設けられていることを特徴とする請求項６ないし９のいずれか１つに記載の半導体装置。
  11. 半導体基板（７）に半導体素子が形成されたセル部（２）と、当該セル部の外周に設けられた外周耐圧部（３）とが備えられ、
    前記半導体基板のうち、前記外周耐圧部には、前記セル部側にフィールドプレート（１８）が設けられ、前記外周耐圧部のうち最外縁部に前記半導体基板と電気的に接続された最外周リング（１９）が設けられており、前記外周耐圧部の表層部に外周領域層（１６）が形成され、当該外周領域層上に絶縁膜（１７）が形成されており、前記絶縁膜上には、前記フィールドプレートと前記最外周リングとを電気的に接続するように、前記セル部から前記外周耐圧部の方向にワイドバンドギャップ材料で形成された第１導電型領域（２２）と第２導電型領域（２３）とが交互に配置されたツェナーダイオード（２１）が設けられた半導体装置の製造方法であって、
    前記外周耐圧部に前記ツェナーダイオードを形成する工程が含まれており、当該ツェナーダイオードを形成する工程では、前記ワイドバンドギャップ材料を用いて７００℃以下で前記ツェナーダイオードを形成することを特徴とする半導体装置の製造方法。
  12. 半導体基板（７）に半導体素子が形成されたセル部（２）と、当該セル部の外周に設けられた外周耐圧部（３）とが備えられ、
    前記半導体基板のうち、前記外周耐圧部には、前記セル部側にフィールドプレート（１８）が設けられ、前記外周耐圧部のうち最外縁部に前記半導体基板と電気的に接続された最外周リング（１９）が設けられており、前記外周耐圧部の表層部に外周領域層（１６）が形成され、当該外周領域層上に絶縁膜（１７）が形成されており、前記絶縁膜上には、前記フィールドプレートと前記最外周リングとを電気的に接続するように、前記セル部の外周に沿った方向にワイドバンドギャップ材料で形成された第１導電型領域（２２）と第２導電型領域（２３）とが交互に配置されたツェナーダイオード（２１）が設けられた半導体装置の製造方法であって、
    前記外周耐圧部に前記ツェナーダイオードを形成する工程が含まれており、当該ツェナーダイオードを形成する工程では、前記ワイドバンドギャップ材料を用いて７００℃以下で前記ツェナーダイオードを形成することを特徴とする半導体装置の製造方法。
  13. 前記ツェナーダイオードを形成する工程では、ワイドバンドギャップ材料としてＳｉＣを用いることを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
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