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CN1295795C - 电力半导体器件 - Google Patents

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CN1295795C
CN1295795C CNB2004100013506A CN200410001350A CN1295795C CN 1295795 C CN1295795 C CN 1295795C CN B2004100013506 A CNB2004100013506 A CN B2004100013506A CN 200410001350 A CN200410001350 A CN 200410001350A CN 1295795 C CN1295795 C CN 1295795C
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Toshiba Corp
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Abstract

本发明提供一种使用与现有超级结MOSFET一样的工艺得到更低导通电阻的MOSFET。在由n柱层3和p柱层4形成的超级结结构的漏极侧插入n-漂移层2，n-漂移层的厚度t对于n-漂移层的厚度t与超级结结构的厚度d之和的比(＝t/(t+d))在0.72以下。

Description

电力半导体器件
技术领域
本发明涉及在大功率控制中使用的电力半导体器件，特别涉及具有超级结(superjunction)结构的纵型功率MOSFET(金属氧化物半导体场效应晶体管)中的漂移(drift)层的结构。
背景技术
作为电力半导体器件的一种的纵型功率MOSFET，其导通电阻很大程度地依存于传导层(漂移层)部分的电阻。决定上述漂移层电阻的掺杂浓度，对应于基极和漂移层形成的pn结的耐压，不能超出界限。因此，器件耐压和导通电阻存在权衡(tradeoff)的关系，改善该权衡对于低功耗电力器件变得重要。该权衡有由器件材料决定的界限，超过该界限是通往实现超越已有功率器件的低导通电阻器件的途径。
作为解决这个问题的MOSFET的一个例子，已知的有在漂移层中埋入被称作超级结结构的RESURF(リサ一フ：p柱层和n柱层)结构。
图15是示意性表示埋入了RESURF结构的纵型功率MOSFET结构的剖面图。
该MOSFET在n柱层(pillar layer)103的一个表面上形成n+型漏极层(n+衬底)101，在该n+型漏极层101上形成漏电极105。另外，在n柱层103的另一个表面上选择性形成多个p型基极层106，在该各p型基极层106表面上选择性形成n+型源极层107。另外，在从上述p型基极层106和上述n+型源极层107经由上述n柱层103到相邻的上述p型基极层106和上述n+型源极层107的区域上，中间插入栅极绝缘膜109形成栅电极110。
另外，以中间隔着上述栅绝缘膜109夹着栅电极110的方式，在一方的上述p型基极层106和n+型源极层107上各自形成源电极108。然后，在上述p型基极层106和上述漏电极105之间的上述n柱层103中，形成与上述p型基极层106连接的p柱层104。也就是说，柱层整体形成n柱层103和p柱层104在横向交替重复的纵型RESURF结构。在这样的超级结结构的MOSFET中，通过使这些柱层的间隔(单元宽度)变窄，能够增加上述n柱层103的杂质浓度，导通电阻下降。
对在上述MOSFET中埋入超级结结构的具体工艺进行说明，在外延生长的Si衬底上的n层表面上选择性离子注入硼(B)，外延生长n层，由此埋入上述离子注入的硼。在上述外延生长的n层表面上再选择性离子注入硼之后，再进行n层的外延生长。这样多次重复硼离子埋入和结晶生长(埋入外延生长)的工序，然后在热处理的基础上使所埋入的硼扩散，则形成在纵向(深度方向)延伸的剖面波型的p柱层104。
但是，如上所述的反复进行n层外延生长和p型掺杂的离子注入来埋入超级结结构的方法，由于需要复杂的制作工艺，所以与现有的功率MOSFET相比较，晶片的制造成本增加。
另外，虽然如上所述通过使单元宽度变窄而能够降低导通电阻，但为了使单元宽度变窄，上述离子注入的硼每一次的扩散深度和宽度变小，硼离子的埋入和外延生长的重复次数必须增加，晶片的成本也进一步增加。
另外，专利文献1(日本特表2001-501042号公报)中也公开了超级结结构的MOSFET的结构。
如上所述的埋入了现有超级结结构的纵型功率MOSFET，为了降低导通电阻而使单元宽度变窄，存在需要复杂的制作工艺的问题。
发明内容
本发明是鉴于上述问题提出来的，其目的在于提供一种电力半导体器件，不使形成埋入了超级结结构的纵型功率MOSFET的超级结结构的工艺变复杂，就能得到高耐压、低导通电阻的纵型功率MOSFET。
本发明的电力半导体器件，其特征在于，具备：第1导电型的第1半导体层；形成在上述第1半导体层上、周期地布置在横向上的第1导电型的第2半导体层和第2导电型的第3半导体层；与上述第1半导体层电连接的第1主电极；选择地形成在上述第2半导体层和第3半导体层的表面上的第2导电型的第4半导体层；选择地形成在上述第4半导体层的表面上的第1导电型的第5半导体层；以与上述第4半导体层和上述第5半导体层的表面接合的方式形成的第2主电极；以及在上述第2半导体层、第4半导体层和第5半导体层的表面上，中间插入栅绝缘膜而形成的控制电极；上述第1半导体层的杂质浓度低于上述第2半导体层的杂质浓度，表示上述第1半导体层的厚度t对于上述第1半导体层的厚度t与上述第2半导体层的厚度d之和的比(＝t/(t+d))的层厚比A在0.72以下。
附图说明
图1是示意性表示本发明实施方式1涉及的具有超级结结构的纵型功率MOSFET的结构的剖面图。
图2是表示使图1中的n-漂移层的厚度发生变化时的导通电阻的变化的特性图。
图3是表示图1的MOSFET中，导通电阻比现有例的超级结结构低的最大层厚比AMAX与超级结结构的纵横比B之积AMAX·B的纵横比依存性的特性图。
图4是表示图1的MOSFET中，实现从最低的导通电阻到最低的导通电阻的+5％左右的导通电阻的层厚比A、与超级结结构的纵横比B之积A·B的纵横比依存性的特性图。
图5是表示图1的MOSFET中，导通电阻变得最低的最佳层厚比Aopt与超级结结构的纵横比B之积Aopt·B的纵横比依存性的特性图。
图6是表示图1的MOSFET中，n-漂移层厚度t的纵横比依存性的特性图。
图7是表示图1的MOSFET中，n-层杂质浓度Nn的纵横比依存性的特性图。
图8是示意性表示本发明实施方式2涉及的具有超级结结构的纵型功率MOSFET的结构的剖面图。
图9是概略表示制造图8的MOSFET的工艺流程的一个例子的剖面图。
图10是概略表示制造图8的MOSFET的工艺流程的另一个例子的剖面图。
图11是表示有关用图9或图10示出的工艺形成的p柱层4中的杂质浓度，在纵向的分布(profile)的一个例子的图。
图12是示意性表示本发明实施方式2涉及的具有超级结结构的纵型功率MOSFET的结构的剖面图。
图13是示意性表示本发明实施方式3涉及的具有超级结结构的纵型功率MOSFET的结构的剖面图。
图14是概略表示制造图13的MOSFET的工艺流程的一个例子的剖面图。
图15是示意性表示具有现有超级结结构的纵型功率MOSFET的结构的剖面图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。另外，在以下的实施方式中，第1导电型为n型，第2导电型为p型。而且，附图中的相同部分附带相同图号。
(实施例1)
图1是示意性表示本发明实施方式1涉及的具有超级结结构的纵型功率MOSFET的结构的剖面图。
该MOSFET，在作为第1半导体层的n-漂移层2的表面上，形成构成超级结结构的作为第2半导体层的n柱层3和作为第3半导体层的p柱层4。在n-漂移层2的另一个表面上形成高浓度半导体层、即n+漏极层1，在该n+漏极层1上形成作为第1主电极的漏电极5。
另外，形成上述n-漂移层2和n+漏极层1的方法，可以在上述n-漏极层1的单面进行杂质扩散而形成，也可以将上述n+漏极层1作为衬底来结晶生长上述n-漂移层2。
在上述超级结结构的表面上，作为第4半导体层，选择性且成平面带状地扩散形成p型基极层6，在该p型基极层6的表面上，作为第5半导体层，选择性且成平面带状地扩散形成n+型源极层7。
然后，在从形成于p型基极层6上的n+型源极层7经由该p型基极层6、n柱层3到相邻的p型基极层6和n型源极层7的区域的表面上，中间隔着膜厚约为0.1μm的栅绝缘膜(例如硅氧化膜)9，形成平面带状的栅电极10作为控制电极。
再者，中间隔着栅绝缘膜9夹着栅电极10，在各p型基极层6上形成作为第2主电极的平面带状的源电极8，以便p型基极层6和n+型源极层7的表面接合。
如上所述的本实施例的MOSFET由第2半导体层(n柱层3)和第3半导体层(p柱层4)形成的超级结结构、以及第1半导体层(n-漂移层2)形成的漂移层构成。
在第1主电极(漏电极5)和第2主电极(源电极8)之间加高的电压时，由n柱层3和p柱层4形成的超级结结构完全耗尽。然后，在上述2个区域(超级结结构和n-漂移层2)的两者上保持耐压，所以，超级结结构的厚度能够比现有例薄。因此，通过多次埋入外延形成纵横比等于现有例的超级结结构的情况下，能够比现有例减少埋入外延次数，能够简化工艺，降低晶片成本。
图2是表示使图1中的n-漂移层2的厚度发生变化时的导通电阻的变化的特性图。横轴是层厚比A，表示n-型漂移层2的厚度t与漂移层整体厚度(超级结结构的厚度d与n-漂移层2的厚度t之和)之比(＝t/(t+d))。纵轴表示用现有的超级结MOSFET的导通电阻规格化了的导通电阻。其中，以表示n柱层3的厚度d与p柱层4的水平方向的周期w之比(＝d/w)的超级结(SJ)结构的纵横比B作为参数，表示从1.5变化至3时的导通电阻。
从图2可知，纵轴是规格化的导通电阻，所以其值在1以下表示本实施例的结构的导通电阻低于现有例的结构。
为了得到超级结结构的优点，优选纵横比B在1.5以上，纵横比B等于1.5时，如果层厚比A在0.72以下，则导通电阻低于现有例的超级结MOSFET。纵横比B相同而导通电阻低，表示不增加工艺的工序和难度就能得到低导通电阻。
另外，从图2可知，当超级结结构的纵横比B变化时，本实施例的MOSFET变成低于现有例的超级结MOSFET的导通电阻的、层厚比A的范围变化。另外，当层厚比A变化时，存在导通电阻变成最小的层厚比。
图3是表示图1的MOSFET中，导通电阻低于现有例的超级结结构的最大层厚比AMAX与超级结结构的纵横比B之积AMAX·B的纵横比依存性的特性图。
从图3可知，即使纵横比B发生变化，最大层厚比AMAX和纵横比B之积(AMAX×B)也不变化，为1.15左右。这样一来，通过以使层厚比A与纵横比B之积在1.15以下的方式形成器件，可以实现低于现有例的超级结MOSFET的导通电阻。
图4是表示图1的MOSFET中，实现从最低的导通电阻到最低的导通电阻的+5％左右的导通电阻的层厚比A与超级结结构的纵横比B之积A·B的纵横比依存性的特性图。
从图4可知，优选设计层厚比A和纵横比B，以便得到低导通电阻，以便使A·B进入阴影线表示的最佳范围。其中，阴影线表示的范围是：
-0.04B+0.48＜(A×B)＜0.13B+0.59     ……(1)
图5是表示图1的MOSFET中，导通电阻变最低的最佳层厚比Aopt与超级结结构的纵横比B之积Aopt·B的纵横比依存性的特性图。
从图5可知，Aopt·B之积基本一定，与B无关。通过使Aopt·B为0.65左右，可以实现比本实施例的结构还低的导通电阻。考虑10％左右的工艺余裕，则优选：
0.58＜(A×B)＜0.71                  ……(2)
接着，说明图1中的n-漂移层2的具体设计。
n-漂移层2的厚度t和杂质浓度Nn能够与现有例的功率MOSFET的漂移层一样设计。
已经知道现有的功率MOSFET的漂移层厚度td，对耐压VB表示为：
td＝C×VB7/6(cm)                    ……(3)
其中，C是常数。
与此相对，在现有的功率MOSFET中，在漂移层对所有的耐压进行保持，但本实施例的MOSFET中，在n-漂移层2和超级结结构两者保持耐压。在n-漂移层2保持的耐压基本与层厚比A成比例，所以，n-漂移层2的厚度t如下式所示：
t＝Ct×(A×VB)7/3(cm)               ……(4)
其中，Ct是n-层厚系数。
在此，由层厚比A是最大层厚比AMAX时的n-漂移层厚度t和耐压VB，求出n-层厚系数Ct后绘图，则如图6所示。
图6是表示图1的MOSFET中，最大层厚比AMAX时的n-漂移层厚度t的纵横比依存性的特性图。
从图6可知，Ct与纵横比B无关，为2.3×10-6，基本一定。这样，能够求出最大的n-漂移层厚度tMAX，通过使n-漂移层厚度在tMAX以下，可以实现比现有超级结MOSFET低的导通电阻。考虑到工艺余裕，若保持10％左右的余裕，则优选：
t＜2.53×10-6×(A×VB)7/6(cm)      ……(5)
另外，已经知道现有的功率MOSFET的漂移层浓度Nd，对耐压VB表示为：
Nd＝D×VB-4/3(cm-3)                ……(6)
其中，D是常数。
另外，与上述漂移层厚度一样，使用本实施例的MOSFET，则上式(6)变化成：
Nn＝Dn×(A×VB)-4/3(cm-3)          ……(7)
其中，Dn是n-层浓度常数。
在此，由层厚比A是最大层厚比AMAX时的n-漂移层浓度Nn和耐压VB，求出n-层浓度系数Dn后绘图，则如图7所示。
图7是表示图1的MOSFET中，最大层厚比AMAX时的n-漂移层浓度Nn的纵横比依存性的特性图。
从图7可知，n-层浓度常数Dn与上述n-层厚系数Ct一样，与纵横比B无关，为1.23×1018，基本一定。这样，能够求出最大的n-漂移层杂质浓度NnMAX，通过使n-漂移层杂质浓度在NnMAX以下，可以实现比现有超级结MOSFET低的导通电阻。考虑到工艺余裕，若保持10％左右的余裕，则优选：
Nn＞1.11×1018×(A×VB)-4/3(cm-3)     ……(8)
使用这些公式进行600V级器件的具体设计时，如下所述。考虑耐压余裕，则耐压为700V。纵横比B为2时，如图3所示，层厚比A在0.57以下。导通电阻变得最低的层厚比Aopt，如图5所示为0.325。这样一来，n-漂移层2的厚度t和浓度Nn：
t＜27.2μm
Nn＞3.8×1014cm-3
最佳n-漂移层2的厚度t和浓度Nn：
t＝14.1μm
Nn＝8×1014cm-3。
通过如上所述进行最佳设计，实现最低的导通电阻，与现有的超级结MOSFEF比较，可以得到纵横比B大0.5时一样的效果。也就是说，最佳设计的纵横比B＝2的本实施例的功率MOSFET，其导通电阻等于纵横比B＝2.5的现有超级结MOSFET。
这样一来，通过多次埋入外延生长，形成超级结结构的情况，在本实施例的功率MOSFET中，即使将生长次数减少一次，也能够实现现有的功率MOSFET一样的导通电阻。
(实施例2)
图8是示意性表示本发明实施方式2涉及的埋入了RESURF结构的纵型功率MOSFET的结构的剖面图。
该MOSFET参照图1与上述实施例1的MOSFET比较，在漂移层中的构成超级结结构的n柱层3和p柱层4之间存在绝缘膜11这点不同，其它相同，所以附带与图1相同的符号并省略详细说明。并且，上述绝缘膜11形成为贯通p基极层6局部，但由于p基极层6与源电极8接合，所以整体设定为同一电位。
在上述结构中，如果上述绝缘膜11的厚度薄到某一程度，则在第1主电极(漏电极5)和第2主电极(源电极8)之间加高的电压时，由n柱层3和p柱层4构成的超级结结构完全耗尽的工作不受影响，耐压不降低。此外，n柱层3和p柱层4之间的耗尽层变小，所以导通电阻进一步降低。
另外，通过插入绝缘膜11，p柱层4内的杂质扩散被抑制，易于形成纵横比B高的超级结结构。
图9(A)至(F)是概略表示制造图8的MOSFET的工艺流程的一个例子的剖面图。
首先，作为n柱3及杂质浓度低于n柱3的n-漂移层2，准备杂质浓度分2阶段变化的外延晶片(硅晶片)，使用掩模图形(maskpattern)91在n柱3形成用于插入绝缘物的沟槽(trench)，在沟槽内埋入绝缘物11。然后，使用掩模图形92选择地注入用于形成p柱的硼离子，进行扩散。此时，由于在被绝缘物11分离的区域内不引起横向扩散，所以形成纵横比高的p柱4。其后，在表面形成MOSFET结构。
图10(A)至(F)是概略表示制造图8的MOSFET的工艺流程的另一个例子的剖面图。
首先，作为n柱3及杂质浓度低于n柱3的n-漂移层2，准备杂质浓度分2阶段变化的外延晶片，使用掩模图形92在n柱3的表面选择地注入用于形成p柱的硼离子。其后，形成用于插入绝缘物的沟槽，进行扩散。此时，由于在被用于插入绝缘物的沟槽分离的区域内不引起横向扩散，所以形成纵横比高的p柱4。其后，在沟槽内埋入绝缘物11，在表面形成MOSFET结构。
在图9或图10示出的工艺流程中，仅通过离子注入形成p柱4，但也能够通过注入磷形成n柱3。另外，在柱的扩散时，也能够在沟槽侧壁和晶片表面形成氧化膜。另外，埋入沟槽内的绝缘物，也能够用热氧化膜和淀积的氧化膜或氮化膜等形成。
图11是表示有关用图9或图10示出的工艺形成的p柱4中的p型杂质浓度在纵(深度)方向的分布的一个例子的图。
图9或图10中的n柱3，例如深度为10μm左右时，可以通过1次的埋入外延生长来实现，与之相对，用前面说明过的工艺形成p柱4时的扩散引起的深度方向的杂质浓度的分布连续变小。若图8中的n柱3也通过扩散形成，则具有与p柱4一样的杂质浓度分布。
另外，在沟槽内埋入绝缘物11时，不必用绝缘物完全埋入，如图12所示，在绝缘物中也可以存在空洞12。在纵横比高的沟槽内埋入绝缘物11时，如果淀积绝缘膜，则在平顶角部引起异常生长。但是，若沟槽侧壁不在氧化膜等上发生缺陷地形成钝化膜，则绝缘物11中存在空洞12也不会引起电方面的问题。
再有，通过不埋入上述绝缘物11，即使沿着n柱层3和p柱层4的边界部间歇或连续地存在空洞，也能够得到与埋入上述绝缘物11时一样的效果。
(实施例3)
图13是示意性表示具有本发明实施方式3涉及的超级结结构的纵型功率MOSFET的结构的剖面图。
该MOSFET参照图1与上述实施例1的MOSFET比较，在沿着漂移层中的构成超级结结构的n柱层3和p柱层4的边界部间歇地存在空洞12这点不同，其它相同，所以附带与图1相同的符号并省略详细说明。
上述空洞12与在实施例2中示出的功率MOSFET一样作为绝缘膜工作，耐压不降低，横向的耗尽层变小，所以MOSFET的导通电阻变小。
具有如上所述的剖面形状的结构，可以通过采用形成纵横比高的超级结的工艺来实现。
图14(A)至(F)是概略表示制造图13的MOSFET的工艺流程的一个例子的剖面图。
首先，准备杂质浓度分2阶段变化的外延晶片，作为n柱3及杂质浓度低于n柱3的n-漂移层2。然后，使用掩模图形92在n柱3的表面选择地注入用于形成p柱的硼离子。其后，形成用于插入绝缘物的沟槽，进行扩散。此时，由于在被用于插入绝缘物的沟槽分离的区域内不引起横向扩散，所以形成纵横比高的p柱4。其后，通过在氢气环境中进行热处理，沟槽侧壁的Si原子流动，形成空洞12，同时埋入沟槽，得到平坦的表面。其后，在表面形成MOSFET结构。
在图14示出的工艺流程中，仅通过离子注入形成p柱4，但也能够通过注入磷形成n柱3。另外，在柱的扩散时，也能够在沟槽侧壁和晶片表面形成氧化膜。另外，空洞的数量由沟槽宽度等形状决定，无论是单数还是多数都能实现。
另外，用图14示出的工艺形成的p柱4，具有杂质浓度通过扩散而向深度方向连续变小的分布。若n柱3也通过扩散形成，则具有与p柱一样的杂质浓度分布。
另外，本发明并不限于上述说明过的各实施方式，还包括本领域的技术人员可以在上述实施方式的基础上能够容易地得到的变化。
也就是说，例如，虽然本发明说明的是第1导电型为n型、第2导电型是p型，但第1导电型为p型、第2导电型是n型也可以实现。
另外，p柱层4的平面图形并不限于上述带状，也可以形成为格子状或之字状。
另外，p基极层6和n源极层7、栅电极10的平面图形也不限于上述带状，也可以形成格子状或之字状，在形成带状时，即可以平行地形成超级结结构，也可以垂直地形成。
另外，MOS栅结构不限于上述平面结构，也可以用沟槽结构来实现。
另外，半导体并不限于上述硅(Si)，例如可以使用碳化硅(SiC)和氮化镓(GaN)、氮化铝(AlN)等化合物半导体或金刚石等宽带隙半导体。
另外，上述功率MOSFET不限于具有超级结结构的器件，也可以应用于SBD、MPS二极管、混载MOSFET和SBD的混载器件、SIT、JFET、IGBT等器件。
发明的效果如下：
根据如上所述的本发明的电力半导体器件，用与现有工艺一样的工艺，可以实现导通电阻低于现有超级结结构、晶片成本和芯片成本低的功率MOSFET。

Claims (11)

1.一种电力半导体器件，其特征在于，具备：
第1导电型的第1半导体层；
形成在上述第1半导体层上、周期地布置在横向上的第1导电型的第2半导体层和第2导电型的第3半导体层；
与上述第1半导体层电连接的第1主电极；
选择地形成在上述第2半导体层和第3半导体层的表面上的第2导电型的第4半导体层；
选择地形成在上述第4半导体层的表面上的第1导电型的第5半导体层；
以与上述第4半导体层和上述第5半导体层的表面接合的方式形成的第2主电极；以及
在上述第2半导体层、第4半导体层和第5半导体层的表面上，中间插入栅绝缘膜而形成的控制电极；
上述第1半导体层的杂质浓度低于上述第2半导体层的杂质浓度，设定层厚比A表示上述第1半导体层的厚度t对上述第1半导体层的厚度t与上述第2半导体层的厚度d之和的比t/(t+d)时，上述层厚比A在0.72以下；
上述第1半导体层的厚度t、耐压VB伏特、与上述层厚比A的关系为：
t＜2.53×10-6×(A×VB)7/6cm。
2.如权利要求1所记载的电力半导体器件，其特征在于，设定纵横比B表示上述第2半导体层的厚度d对各上述第3半导体层的水平方向的宽度和相邻的上述第3半导体层的水平方向的间隔之和w之比d/w时，上述纵横比B与上述层厚比A的积A×B在1.15以下。
3.如权利要求1所记载的电力半导体器件，其特征在于，设定纵横比B表示上述第2半导体层的厚度d对各上述第3半导体层的水平方向的宽度和相邻的上述第3半导体层的水平方向的间隔之和w之比d/w时，上述纵横比B与上述层厚比A的关系满足：
-0.04B+0.48＜A×B＜0.13B+0.59。
4.如权利要求1所记载的电力半导体器件，其特征在于，设定纵横比B表示上述第2半导体层的厚度d对各上述第3半导体层的水平方向的宽度和相邻的上述第3半导体层的水平方向的间隔之和w之比d/w时，上述纵横比B与上述层厚比A的积A×B为：
0.58＜A×B＜0.71。
5.如权利要求3所记载的电力半导体器件，其特征在于，上述第1半导体层的杂质浓度Nn、耐压VB伏特、与上述层厚比A的关系为：Nn＞1.11×1018×(A×VB)-4/3cm-3。
6.如权利要求1所记载的电力半导体器件，其特征在于，在上述第2半导体层和上述第3半导体层之间存在绝缘物。
7.如权利要求6所记载的电力半导体器件，其特征在于，在上述绝缘物中存在空洞。
8.如权利要求1至7任一项所记载的电力半导体器件，其特征在于，上述第2半导体层或上述第3半导体层之一或两者，具有杂质浓度在深度方向顺序变小的杂质分布。
9.如权利要求1所记载的电力半导体器件，其特征在于，在上述第2半导体层和上述第3半导体层的边界部存在空洞。
10.如权利要求9所记载的电力半导体器件，其特征在于，上述空洞沿着上述边界部间歇存在。
11.如权利要求9或10所记载的电力半导体器件，其特征在于，上述第2半导体层或上述第3半导体层之一或两者，具有杂质浓度在深度方向顺序变小的杂质分布。
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