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CN1179397C - 一种制造含有复合缓冲层半导体器件的方法 - Google Patents

一种制造含有复合缓冲层半导体器件的方法 Download PDF

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CN1179397C CNB011419938A CN01141993A CN1179397C CN 1179397 C CN1179397 C CN 1179397C CN B011419938 A CNB011419938 A CN B011419938A CN 01141993 A CN01141993 A CN 01141993A CN 1179397 C CN1179397 C CN 1179397C
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Abstract

一种制造CB结构耐压层的方法，它是将一块n型半导体片与一块p型半导体片各自均刻了槽，n型材料有槽的地方恰好是p型材料没有槽的地方，反之亦然。两块半导体片的槽深相等，将两块半导体片相对接，使两块半导体片的槽被彼此相互填满，再进行化学键合，键合也可通过薄的介质层(如SiO2)来进行，必要时可磨、抛或腐蚀去除键合后多余的材料部分，由此容易制得含CB结构耐压层的半导体器件。

Description

一种制造含有复合缓冲层半导体器件的方法
技术领域
本发明涉及一种制造半导体功率器件的方法，特别涉及一种制造含有复合缓冲层半导体功率器件的方法。
背景技术
众所周知，在通常的功率器件中，加于n+区和p+区间的反向电压是由一个轻掺杂的半导体层来承受的，以下称此层为耐压层(VoltageSustaining Layer)。对于高压功率器件，导通电阻Ron(或导通压降)也主要由耐压层来决定，此层掺杂愈轻，或厚度愈大，或两者都是，则击穿电压愈高，但导通电阻(或导通压降)也愈大。在许多功率器件中，最重要的问题之一是既要有高的击穿电压又要有低的导通电阻，这两者之间的关系成为制造高性能功率器件的障碍。更有甚者，上述Ron是指耐压层中的导通面积，而实际上耐压层中总有些区域不参加导电。例如，垂直型(纵向型)MOSFET(金属氧化物半导体场效应晶体管)的源衬底区之下的区域，双极型晶体管基区接触层下的区域，都是不参加导电的区域。
本发明人的中国发明专利ZL91101845.X及美国发明专利5,216,275解决了上述问题，其解决方法是在p+区和n+区间用一个复合缓冲层(Composite Buffer Layer，或简称CB层)来耐压。在CB层中含有两种导电类型相反的区域，这两种区域从平行于CB层与n+层(或p+层)界面的任一剖面来讲，都是相间排列的。而在此之前所用的耐压层都是单一导电类型的半导体。在该发明中还公布了用这种耐压层的MOS管，单位面积的导通电阻Ron正比于击穿电压VB的1.3次方，这代表对通常耐压层关系的一个突破，而MOS管其它的电性能也很好。
在过去几年中，半导体功率器件的工业界中发生了重大变化。利用超结(Super Junction)器件的结构(即CB层结构)的MOS管已能提供高电压及大电流。
图1(a)至图1(b)表示一个超结功率器件1的制造方法；其过程是先用一个衬底2的半导体片生长第一外延层3。在该图中衬底2是一个重掺杂的n+层，第一外延层3是轻掺杂n层，在这个层中离子注入一层p型区4。一般而言，每50到100伏的耐压需要一个外延层。因此，对一个600V的晶体管，要依次再做图1(a)中5，7，9，11及13的n型外延层，每次外延之后要做图1(a)中的6，8，10，12及14的p型离子注入层。
形成的p型离子注入层4，6，8，10，12与14经过扩散后形成了图1(b)中的p区16，无离子注入影响的区域是n区15，这就形成了相间排列的p区与n区。然后再做器件层或称器件特征层17。器件特征层17中含有离子注入形成的n+源区18，氧化层19及其上的金属栅或多晶硅栅20。在两个n+源区18之间还有一个p+区21，其下还有深结的p+区22，深p+区22与p+区21相联接。
显然，上述的制造方法很昂贵，而且由于外延会带来缺陷，外延次数愈多，半导体的质量愈差，器件的质量也愈差。此外，在中国发明专利ZL91101845.X及美国发明专利5,216,275中还有一种重要的情形，即在相间排列的n区与p区间有一个薄的介质层的情形。上述制造方法显然无法用于此种情形。
发明内容
本发明的目的，是提出一种简易的CB层制造方法，它不需要多次外延，多次离子注入，多次光刻，因此成本可以降低。
为实现本发明的目的，我们给出一种制造含有复合缓冲层半导体器件的方法，它包括的步骤是：
在第一种导电类型的第一块半导体片上覆盖第一图案的第一掩膜，所述第一图案的第一掩膜使半导体表面有些地方有掩膜覆盖而除这些地方外无掩膜覆盖；
腐蚀去除无掩膜覆盖的半导体部分，形成第一个镶嵌状的有第一个深度的槽，它有底部及边墙；
在含有第一个镶嵌状的槽的第一块半导体片上，在其槽的边墙上形成一个薄的介质层，和/或在其槽的底部形成一个薄的介质层，和/或在槽的外部的半导体表面形成一个薄的介质层；
在第二种导电类型的第二块半导体片上用第二图案的第二掩膜覆盖，所述第二图案的第二掩膜使第二块半导体片上有掩膜覆盖的地方和第一块半导体片的槽的底部形成的图案一致；
腐蚀去除第二块半导体片上无掩膜覆盖的半导体部分，形成第二个镶嵌状的槽，它有底部、边墙，并有一个接近于第一个深度的槽深；
在含有第二个镶嵌状的槽的第二块半导体片上，在其槽的边墙上形成一个薄的介质层，和/或在其槽的底部形成一个薄的介质层，和/或在槽的外部的半导体表面形成一个薄的介质层；
将已形成槽的第二块半导体片的槽的外部的半导体表面与已形成槽的第一块半导体片的槽的底部对接，第二块半导体片的槽的底部与第一块半导体片的槽的外部的半导体表面对接，两块半导体片的槽的边墙与边墙对接，使两块半导体片接合成为一块半导体片；
所述合成的一块半导体片中的第一个深度的槽内形成了复合缓冲层。
所述的一种制造含有复合缓冲层半导体器件的方法，其中制造的介质层是二氧化硅。
所述的一种制造含有复合缓冲层半导体器件的方法，其中所述含有第一个镶嵌状的槽的第一块半导体片以及含有第二个镶嵌状的槽的第二块半导体片上，在槽的边墙、底部及槽的外部的半导体表面都形成一个薄的介质层。
所述的一种制造含有复合缓冲层半导体器件的方法，其中所述含有第一个镶嵌状的槽的第一块半导体片上，在其槽的边墙上形成一个薄的介质层。
所述的一种制造含有复合缓冲层半导体器件的方法，其中所述含有第一个镶嵌状的槽的第一块半导体片上，在其槽的边墙上及槽的底部形成一个薄的介质层。
所述的一种制造含有复合缓冲层半导体器件的方法，其中所述含有第二个镶嵌状的槽的第二块半导体片上，在其槽的边墙上形成一个薄的介质层。
所述的一种制造含有复合缓冲层半导体器件的方法，其中所述含有第二个镶嵌状的槽的第二块半导体片上，在其槽的边墙上及槽的底部形成一个薄的介质层。
本发明提出的另一种不含介质层的制造含有复合缓冲层半导体器件的方法，所包括的步骤是：
在第一种导电类型的第一块半导体片上覆盖第一图案的第一掩膜，所述第一图案的第一掩膜使半导体表面有些地方有掩膜覆盖而除这些地方外无掩膜覆盖；
腐蚀去除无掩膜覆盖的半导体部分，形成第一个镶嵌状的有第一个深度的槽，它有底部及边墙；
在第二种导电类型的第二块半导体片上用第二图案的第二掩膜覆盖，所述第二图案的第二掩膜使第二块半导体片上有掩膜覆盖的地方和第一块半导体片的槽的底部形成的图案一致；
腐蚀去除第二块半导体片上无掩膜覆盖的半导体部分，形成第二个镶嵌状的槽，它有底部、边墙，并有一个接近于第一个深度的槽深；
将已形成槽的第二块半导体片的槽的外部的半导体表面与已形成槽的第一块半导体片的槽的底部对接，第二块半导体片的槽的底部与第一块半导体片的槽的外部的半导体表面对接，两块半导体片的槽的边墙与边墙对接，使两块半导体片接合成为一块半导体片；
所述合成的一块半导体片中的第一个深度的内槽形成了复合缓冲层。
上述的一种制造含有复合缓冲层半导体器件的方法，其中形成第一个镶嵌状的槽的步骤是采用各向异性的腐蚀方法。
上述的一种制造含有复合缓冲层半导体器件的方法，其中形成第二个镶嵌状的槽的步骤是采用各向异性的腐蚀方法。
上所述的一种制造含有复合缓冲层半导体器件的方法，其中第一块半导体片及第二块半导体片材料都是硅材料。
上述的一种制造含有复合缓冲层半导体器件的方法，其中所述第一种导电类型的第一块半导体片是含有第一种导电类型的第一外延层以及重掺杂的第一种导电类型的衬底，所述第一个镶嵌状的槽是形成于第一外延层内，所述第一外延层的厚度接近于所述槽的第一个深度。
上所述的一种制造含有复合缓冲层半导体器件的方法，其中所述第二种导电类型的第二块半导体片是含有第二种导电类型的第二外延层以及重掺杂的第二种导电类型的衬底，所述第二个镶嵌状的槽是形成于第二外延层内，所述第二外延层的厚度接近于所述的槽的第一个深度。
上述的方法制造的含有复合缓冲层的半导体器件。
综上所述，本发明提出一种简易的CB层制造方法，它不需要多次外延，多次离子注入，多次光刻，因此其制造成本可以降低。
附图说明
图1(a)和图1(b)为制造CBMOSFET(或超结器件)的现有技术的示意图；
图2(a)和图2(b)为本发明涉及的有介质隔开和无介质隔开的两类典型RMOST的示意图；
图3(a)至图3(d)为图2(b)的剖面线II-II′的剖面的图案安排；
图4(a)至图4(h)为本发明的制造过程；
图5为用本发明的方法制造CB二极管的一个示意图；
图6为用本发明的方法制造高反压CB二极管的一个示意图；
图7为用本发明的方法制造CB双极型晶体管的一个示意图；
图8为用本发明的方法制造的p区与n区没有介质层的CB耐压层的VDMOST的一个示意图；
图9(a)至图9(b)为用本发明的方法制造的p区与n区之间有介质层且p区与n+漏区之间有介质层的CB耐压层的VDMOST的一个示意图；
图10为用本发明的方法制造的p区与n区之间有介质层且p区与n+漏区之间有介质层的RMOST的一个示意图；
图11为用本发明的方法制造的p区与n区之间有介质层但p区与n+漏区之间无介质层的RMOST的一个示意图；
图12为用本发明的方法制造的与图8相似但p区下面变成n区的CB耐压层的VDMOST的一个示意图。
具体实施方式
本发明提供制造CBMOSFET或超结(Super-Junction)器件的一种方法。
最近制造出一种新颖的MOSFET，称为COOLMOST，由于其优异的电特性，突破了传统功率器件中导通电阻与击穿电压间的关系，被称作是功率器件的里程碑。实际上，COOLMOST中所用的耐压层是基于中国发明专利ZL91101845.X及美国发明专利5,216,275中提出的六角形图案的CB结构。此种器件也被称为CBMOSFET或超结器件(Super-Junction Devices)。
用本发明所制造的器件含有一个第一导电类型材料的接触层，它可以是n+型半导体也可以是p+型半导体，但在本发明中用n+型半导体来加以说明。在这个接触层上造有许多个多角形元胞，每一个元胞具有一个含器件特征区域的器件特征层，器件特征层起第二种导电类型材料的作用，它可以起p+型半导体的作用，也可以起n+型半导体的作用，但在本发明中用p+型半导体来加以说明。在器件特征层及接触层之间有一个复合缓冲层(Composite Buffer Layer)，简称CB层。CB层中含有第一种导电类型材料构成的第一半导体区，此第一种导电类型的材料可以是n型半导体也可以是p型半导体，但在本发明中用n型导电材料来说明。CB层中还含有第二种导电类型材料构成的第二半导体区，此第二种导电类型的材料可以是p型半导体也可以是n型半导体，但在本发明中用p型导电材料来说明。CB层中的第一种半导体区和第二种半导体区是交替排列的。CB层中第一种半导体区和第二种半导体区之间还可以有一个薄的介质层(dielectric layer)将第一种半导体区和第二种半导体区隔开。CB层中的第二种半导体区与接触层之间也可以有一个薄的介质层将第二种半导体区与接触层隔开。
本发明提供此种半导体器件的制造方法，它主要包含下述步骤：
首先，在一个有第一外延层的第一块半导体片(wafer)上覆盖掩膜，再用光刻或其它方法去除掩膜中的某些部分，形成一定图案的第一掩膜，称为第一图案的第一掩膜。所述第一图案的第一掩膜是指半导体表面有些地方有掩膜覆盖而除这些地方外无掩膜覆盖。
然后腐蚀去除第一块半导体片上的第一外延层的无掩膜的部分，形成一个第一镶嵌图案，此图案含有槽，此槽有边墙和底部，槽深为第一深度。在此腐蚀步骤之后，可以在槽的边墙形成介质层，也可以在槽的底部也形成介质层。也可以在第一块半导体片上的第一外延层无槽的部分(即未经刻槽的半导体片表面)也形成介质层。或者，也可以全部没有介质层。在第一块半导体片的槽的底部形成第二个图案。
在第二种导电类型的第二块半导体片上覆盖掩膜，再用光刻或其它方法去除掩膜中的某些部分，形成第二图案的第二掩膜。所述第二图案的第二掩膜使第二块半导体片上有掩膜覆盖的地方和第一块半导体片的槽的底部形成的图案一致。
腐蚀去除第二块半导体片上无掩膜覆盖的半导体部分，形成第二个镶嵌状的槽，它有底部、边墙，并有一个接近于第一个深度的槽深。
在含有第二个镶嵌状的槽的第二块半导体片上，可以在其槽的边墙上形成一个薄的介质层，也可以在其槽的底部形成一个薄的介质层，也可以在槽的外部的半导体表面形成一个薄的介质层。或者，也可以全部没有介质层。
将已形成槽的第二块半导体片的槽的外部的半导体表面与已形成槽的第一块半导体片的槽的底部对接，第二块半导体片的槽的底部与第一块半导体片的槽的外部的半导体表面对接，两块半导体片的槽的边墙与边墙对接，使两块半导体片接合成为一块半导体片。这一块半导体片中在第一个深度之内形成了复合缓冲层。
在中国发明专利ZL91101845.X及美国发明专利5,216,275中提出，CB结构有许多种类型，图2(a)和图2(b)示出其中的两种含CB结构的RMOST的情形，一种是p型区24与n型区25之间没有介质层隔开，如图2(a)所示。另一种是p型区24与n型区25之间有薄介质层26隔开，且p型区24与n+型衬底23之间有薄介质层27隔开，如图2(b)所示。图中28是n+源区，29是源衬底区，30是栅氧化层。
图3(a)至图3(d)为给出图2(b)的断面线II-II′上n区及p区的四种图案安排。其中，虚线左面的区域代表有源区，箭头48代表从有源区边界到终端的方向。24代表CB结构中的p区，25代表CB结构中的n区，26代表CB结构中的p区及n区之间的薄介质层。
上述第一图案的第一掩膜是指半导体表面有些地方有掩膜覆盖而除这些地方外无掩膜覆盖。对于图3(a)至图3(d)中的叉指条图案，方形图案，镶嵌方格子图案及六角形密堆积图案的四种CB结构，第一掩膜覆盖的区域就分别象图3(a)至图3(d)中四个图的n型区。换言之，做哪一种图的CB结构，第一图案就如同哪一种图中的n型区。
下面结合图4(a)至图4(h)说明本发明的制造CB层的方法，具体如下：
开始是用如图4(a)的一块材料，它是由n+衬底23上长了一个n型外延层31形成，此外延层可以是在衬底上先用HCl之类气体在真空下高温清洗表面，然后在高温下暴露在硅烷(可用氢气携带)之下，将硅沉积在n+衬底23上。
然后在n型外延层31上用掩膜进行光刻，使图3(a)至图3(d)所示的p区24无掩膜。再用各向异性的腐蚀方法将n型外延层31上无掩膜的部分进行刻蚀，从而在n型外延层31上形成槽，结果如图4(b)所示。图4(b)的槽的边墙为倾斜的。此边墙以愈直为愈好。因此宜采用选择性强的各向异性的腐蚀方法。槽深可以直到n+衬底23，也可以略高于n+衬底23。
在完成刻槽后，可以在硅片上形成一个薄介质层覆盖，例如热生长二氧化硅(SiO2)，结果如图4(c)所示。该图中n区25边墙上的介质层及无槽区的半导体表面的介质层用33表示，底部的介质层用32表示。
将另一块p型半导体片，它是由p+衬底29上长了一个p型外延层34构成，如图4(d)所示，在p型外延层34上用掩膜进行光刻，使图3(a)至图3(d)所示的n区25无掩膜，再用各向异性腐蚀的方法将p型外延层34上无掩膜的部分进行刻蚀，从而在p型外延层34上形成槽，结果如图4(e)所示。这里，也可像图4(c)那样热生长氧化层，结果如图4(f)所示，该图中p区24边墙上的介质层及无槽区的半导体表面的介质层用36表示，底部的介质层用35表示。
在上述过程中，对p型半导体片所用的掩膜当然应设计得使图4(f)的顶部恰好适合图4(c)的槽的底部，图4(c)的顶部恰好适合图4(f)的槽的底部，而且两个槽的高度也一致。
两个半导体片都准备好后，把它们图案对准，如图4(g)所示。然后使图4(f)的顶部与图4(c)槽的底部相接，加热到约1100℃，使两半导体片直接键合(Wafer Direct Bonding)，或通过氧化层而键合。
最后，将p+衬底29未刻蚀槽的部分经过磨、抛或化机抛光(ChemicalMechanical Polishing)，暴露出如图3(a)至图3(d)所示的那样的面，如图4(h)所示，在槽的深度范围内就是p区与n区交替排列的CB层。
刻槽方法是半导体工业中常用的方法，考虑到化学腐蚀或反应离子刻蚀等方法中常有的侧向腐蚀，因此第二块半导体片的掩膜图案可能要略大于第一块半导体片槽底部的图案，以使得最后两块半导体片能够处处紧密接合。
上述做CB层的方法中，如果两块半导体片均无介质层，而且第二块p型半导体片是p+衬底29上有p型外延层24的半导体片，其上的槽深接近于外延层的厚度，那么再做阳极接触A及阴极接触K，就做成了CB二极管，如图5所示。这时，上述最后一步对半导体片的磨、抛不需要将图3的图案露出，而是留下一部分p+层29。
图6给出用本发明方法做的高反压CB二极管的另一个例子。这里第一块半导体片及第二块半导体片上均没有外延层，两块半导体片均为非重掺杂的单晶，两块半导体片的槽深均应略大于要求的耐压层厚度。两块半导体片接合后，将两边有槽部分之外均经磨、抛去除，形成图中47部分。然后再在两边淀积p+区与n+区，这种p+区与n+区可以是采用图中上面淀积p+多晶半导体38，下面淀积n+多晶半导体37，使两种多晶半导体激光加热再结晶而形成。p+区与n+区甚至可以用适当的金属替代，而做成肖特基(Schottky)结。
下面所述制造含CB耐压层器件的例子中，导通时均是电子导电，如果是双极型晶体管，则发射极E联的是n+发射区，基极B联的是p基区，集电极C联的是底部n+区。如果是MOST，则源极S联的是n+源区及p+源衬底区，漏极D联的是n+衬底，在各器件结构的示意图中，只画出一个元胞的截面。
图7给出用本发明的方法制造含CB耐压层的双极型晶体管的一个例子。这里第一块半导体片是n+衬底23上有一个n型外延层25，刻槽到接近外延层的深度，第二块半导体片是p+衬底29上有一个厚度接近于第一块半导体片槽深的p型外延层24，而且第二块半导体片的槽深也与第一块半导体片的槽深一样。第二块半导体片没有介质层。第一块半导体片的无槽的表面也没有介质层。两块半导体片结合后，p+衬底29直接与n区25联结。经磨、抛后成为图中40的部分。再做n+发射区39和发射极E，基极B及集电极C的金属接触及联线。
第一块半导体片顶部没有介质层是很容易做到的。例如，在第一块半导体片覆盖介质时将第一块半导体片的顶部做有掩蔽，在覆盖介质后又将此掩蔽去除，又例如，在第一块半导体片全部覆盖介质后将其表面磨、抛，使顶部介质去除。
图8给出用本发明制造含CB耐压层的VDMOST的一个例子。这里第二块半导体片是p+衬底29上有一个厚度小于第一块半导体片槽深的p型外延层24。而第二块半导体片的槽深与第一块半导体片的槽深一样，两块半导体片均没有介质层。将结合后的半导体片的p+衬底经磨抛去除直到露出第一块半导体片的n型外延层为止，形成如图8中41的部分。然后做器件的有源区，包括n+源区28，栅氧化层30，栅电极G，源极S及漏极D。
图9(a)和图9(b)给出用本发明的方法制造有介质层的CB耐压层做VDMOST的两个例子。设p区24与n区25及n+漏区23之间都有介质。至少有两种方法实现器件特征层：一种如图9(a)所示，源的电极接触不仅是与n+源区28及p+源衬底区42相联接，而且还必须与p区24的顶部相联；另一种如图9(b)所示，其中每个n区顶部被其两旁源衬底的p+区42所夹的颈比图9(a)为宽，从而导通电阻可进一步降低。但是，对这种情形，需要首先将n区25与p区24之间的最上面的介质层去除。例如用化学腐蚀的方法。然后再在去除之处填上多晶半导体，再用激光加热使这部分再结晶为单晶，再结晶的部分43在图9(b)中是用交叉阴影区来表示的。
下面再对两个半导体片相对键合时有介质层将CB层中p区与其旁边的n区及p区与n+接触层隔开的晶体管的情形进行讨论。
有介质层的情形相比无介质层的情形具有如下一些特殊的优点：1)在图2(a)的情形，当在C点的横向电场很高时，击穿电压无法再提高。其击穿是沿图中虚线44所示的电力线。在有介质层的图2(b)的情形，决定击穿电压的碰撞电离率的积分只沿其上部的电力线45(在p型区24内)或其下部的电力线46(在n型区25内)，因此击穿电压可以提高。或在同样击穿电压下，n区25及p区24的掺杂可以更重，从而导通电阻降低。2)有介质层的情形在制作CB层时，可选择介质层来阻挡CB层中n区及p区中杂质在高温过程中的扩散，使制造中控制变得容易。3)半导体如为Si，则有介质层(例如SiO2层)的硅片键合是Si-SiO2-Si键合，这种键合比Si-Si直接键合容易做得更好。
但是有介质层的CBMOSFET如不采取一定措施，则是一个常开型(Normally-on)器件，理由如下：
半导体器件在高反偏压下的厚耗尽层内的复合中心会产生电子-空穴对，按照肖克莱-里德-霍耳(Shockley-Read-Hall)理论，电子-空穴对产生的电流密度可用qniW/(τno+τpo)表示，其中τno及τpo分别是小讯号电子与空穴的寿命，ni是本征载流子浓度，W是耗尽层厚度，q是电子电荷。在器件关断时，p区24产生的空穴可被电场扫向p+源衬底区29。而p区24产生的电子在p区24直接与n+漏区23相联时，如图2(a)所示，则可扫向该n+漏区23。但是如果在p区24与n+漏区23及n区25之间有介质层存在，如图2(b)所示，则电子会在p区24的最下面与n区25相近邻的地方不断堆积。这些堆积的电子会造成一个反型层，此反型层的负电荷改变了电场分布，从而使击穿电压下降。
实际上，上述电子漏电流的作用很容易去除，措施是将所有的p区24相联。然后在有源区之外的终端区将p区24与n+漏区23直接相联。图3(a)至图3(d)的箭头48示出从有源区向终端的方向。
当然，如果CB层中p区底部与n+漏区的每个元胞中直接相联，上述漏电子流的作用就会直接去除。这不仅要求第二块半导体片无槽区的表面无介质覆盖，还要求第一块半导体片槽的底部没有介质。后一个要求可以用RIE(反应离子侵蚀法)或其它方法结合用掩膜来达到。
图10给出用本发明的方法制造有介质层的RMOST的一个例子。在第一块有n型外延层并刻了槽的半导体片与第二块有p型外延层并刻了槽的半导体片接合后，第二块p+衬底29并不全部磨去，而是保留图中p+区49的一个厚度。然后在n区25上方刻出一个槽，刻槽时将该介质层也刻去。然后淀积n型半导体于槽的底部，如图中50的部分。这样n型区25顶部实际上通过n区50与p+型区29直接相联。然后可用常规方法制造RMOST。
图11给出用本发明的方法制造RMOST的又一个例子。这里要求第一块半导体片有n+衬底及n型外延层，第二块半导体片有p+衬底及p型外延层。还要求第一块半导体片的槽的底部及槽外的表面无介质层，第二块半导体片槽的底部及槽外的表面也无介质层。两块半导体片接合后形成图中51的厚度区域，然后在p+区29形成n+源区28，再刻槽，然后再做栅氧化层30及电极。
在CB结构中，p区与n+衬底界面的中央往往会产生最大的电场。为了进一步提高击穿电压，可使p区24下面的受主浓度比上面的低，甚至在p区24最下面从p型逐渐转为n型。其结构的一个例子如图12所示，它和图8的不同之处只是在p区最下面一部分变成轻掺杂n型区52。用本发明的思想也可以这样来做，即将第二块p+衬底上有p型外延层的半导体片的顶部再做n型外延层。或者，再扩散n型杂质，使得第二块片的表面是n型。其它方法和做图8的器件一样。
对硅(Si)器件而言，上面所述的介质层可以是一个SiO2层，也可以是别的介质层，即使是在Si的表面长了氧化层，还可以覆盖别的介质层。后一种介质层宜采用介电系数高且能使硅片结合得好的材料，介电系数高则对CB层中的n区电离施主的正电荷产生的电通量线在横向被p区电离受主的负电荷产生的电通量线所终止的效果(即电荷补偿效应)不会产生不良的影响。
上面对利用本发明制造器件的方法作了许多实例说明。显然对于本领域的普通技术人员而言，还可以在本发明的思想指导下，作出多种变化及多种器件，因此，凡在本发明的精神范围内所作的一些显而易见的变化，都应包括在本发明的权利要求的保护范围内。

Claims (13)

1.一种制造含有复合缓冲层半导体器件的方法，所包括的步骤是：
在第一种导电类型的第一块半导体片上覆盖第一图案的第一掩膜，所述第一图案的第一掩膜使半导体表面有些地方有掩膜覆盖而除这些地方外无掩膜覆盖；
腐蚀去除无掩膜覆盖的半导体部分，形成第一个镶嵌状的有第一个深度的槽，它有底部及边墙；
在含有第一个镶嵌状的槽的第一块半导体片上，在其槽的边墙上形成一个薄的介质层，和/或在其槽的底部形成一个薄的介质层，和/或在槽的外部的半导体表面形成一个薄的介质层；
在第二种导电类型的第二块半导体片上用第二图案的第二掩膜覆盖，所述第二图案的第二掩膜使第二块半导体片上有掩膜覆盖的地方和第一块半导体片的槽的底部形成的图案一致；
腐蚀去除第二块半导体片上无掩膜覆盖的半导体部分，形成第二个镶嵌状的槽，它有底部、边墙，并有一个接近于第一个深度的槽深；
在含有第二个镶嵌状的槽的第二块半导体片上，在其槽的边墙上形成一个薄的介质层，和/或在其槽的底部形成一个薄的介质层，和/或在槽的外部的半导体表面形成一个薄的介质层；
将已形成槽的第二块半导体片的槽的外部的半导体表面与已形成槽的第一块半导体片的槽的底部对接，第二块半导体片的槽的底部与第一块半导体片的槽的外部的半导体表面对接，两块半导体片的槽的边墙与边墙对接，使两块半导体片接合成为一块半导体片；
所述合成的一块半导体片中的第一个深度之内形成了复合缓冲层。
2.按照权利要求1所述的一种制造含有复合缓冲层半导体器件的方法，其中制造的介质层是二氧化硅。
3.按照权利要求1所述的一种制造含有复合缓冲层半导体器件的方法，其中形成第一个镶嵌状的槽的步骤是采用各向异性的腐蚀方法。
4.按照权利要求1所述的一种制造含有复合缓冲层半导体器件的方法，其中形成第二个镶嵌状的槽的步骤是采用各向异性的腐蚀方法。
5.按照权利要求1所述的一种制造含有复合缓冲层半导体器件的方法，其中第一块半导体片及第二块半导体片材料都是硅材料。
6.按照权利要求1所述的一种制造含有复合缓冲层半导体器件的方法，其中所述第一种导电类型的第一块半导体片是含有第一种导电类型的第一外延层以及重掺杂的第一种导电类型的衬底，所述第一个镶嵌状的槽是形成于第一外延层内，所述第一外延层的厚度接近于所述槽的第一个深度。
7.按照权利要求1所述的一种制造含有复合缓冲层半导体器件的方法，其中所述第二种导电类型的第二块半导体片是含有第二种导电类型的第二外延层以及重掺杂的第二种导电类型的衬底，所述第二个镶嵌状的槽是形成于第二外延层内，所述第二外延层的厚度接近于所述的槽的第一个深度。
8.一种制造含有复合缓冲层半导体器件的方法，所包括的步骤是：
在第一种导电类型的第一块半导体片上覆盖第一图案的第一掩膜，所述第一图案的第一掩膜使半导体表面有些地方有掩膜覆盖而除这些地方外无掩膜覆盖；
腐蚀去除无掩膜覆盖的半导体部分，形成第一个镶嵌状的有第一个深度的槽，它有底部及边墙；在第二种导电类型的第二块半导体片上用第二图案的第二掩膜覆盖，所述第二图案的第二掩膜使第二块半导体片上有掩膜覆盖的地方和第一块半导体片的槽的底部形成的图案一致；
腐蚀去除第二块半导体片上无掩膜覆盖的半导体部分，形成第二个镶嵌状的槽，它有底部、边墙，并有一个接近于第一个深度的槽深；将已形成槽的第二块半导体片的槽的外部的半导体表面与已形成槽的第一块半导体片的槽的底部对接，第二块半导体片的槽的底部与第一块半导体片的槽的外部的半导体表面对接，两块半导体片的槽的边墙与边墙对接，使两块半导体片接合成为一块半导体片；所述合成的一块半导体片中的第一个深度之内形成了复合缓冲层。
9.按照权利要求8所述的一种制造含有复合缓冲层半导体器件的方法，其中形成第一个镶嵌状的槽的步骤是采用各向异性的腐蚀方法。
10.按照权利要求8所述的一种制造含有复合缓冲层半导体器件的方法，其中形成第二个镶嵌状的槽的步骤是采用各向异性的腐蚀方法。
11.按照权利要求8所述的一种制造含有复合缓冲层半导体器件的方法，其中第一块半导体片及第二块半导体片材料都是硅材料。
12.按照权利要求8所述的一种制造含有复合缓冲层半导体器件的方法，其中所述第一种导电类型的第一块半导体片是含有第一种导电类型的第一外延层以及重掺杂的第一种导电类型的衬底，所述第一个镶嵌状的槽是形成于第一外延层内，所述第一外延层的厚度接近于所述槽的第一个深度。
13.按照权利要求8所述的一种制造含有复合缓冲层半导体器件的方法，其中所述第二种导电类型的第二块半导体片是含有第二种导电类型的第二外延层以及重掺杂的第二种导电类型的衬底，所述第二个镶嵌状的槽是形成于第二外延层内，所述第二外延层的厚度接近于所述的槽的第一个深度。
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