[go: up one dir, main page]

CN1505170A - SiC-MISFET及其制造方法 - Google Patents

SiC-MISFET及其制造方法 Download PDF

Info

Publication number
CN1505170A
CN1505170A CNA200310117969A CN200310117969A CN1505170A CN 1505170 A CN1505170 A CN 1505170A CN A200310117969 A CNA200310117969 A CN A200310117969A CN 200310117969 A CN200310117969 A CN 200310117969A CN 1505170 A CN1505170 A CN 1505170A
Authority
CN
China
Prior art keywords
sic
layer
concentration
misfet
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200310117969A
Other languages
English (en)
Other versions
CN100459153C (zh
Inventor
���Ű
高桥邦方
楠本修
北畠真
内田正雄
山下贤哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1505170A publication Critical patent/CN1505170A/zh
Application granted granted Critical
Publication of CN100459153C publication Critical patent/CN100459153C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/035—Etching a recess in the emitter region 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0287—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供一种SiC－MISFET及其制造方法。累积型SiC－MISFET，具备：SiC基板(1)、n型漂移层(2c)、p型阱区域(3)、n型源区域(4)、包含n型杂质成为累积型沟道层的SiC沟道层(5)、p型高浓度传导层(9)、栅绝缘膜(6)、栅电极(13)等。另外，设置向n型漂移层(2c)的上面部部分地注入p型杂质离子而形成的，并包含比阱区域(3)具有更高浓度的同导电型杂质的部分高浓度注入层(7A)。由此，提供常截止的累积型SiC－MISFET，可以流过高电流密度的漏极电流。

Description

SiC-MISFET及其制造方法
技术领域
本发明涉及使用SiC体而设置SiC-MISFET，特别是累积型的SiC-MISFET及其制造方法。
背景技术
炭化硅(SiC)具有Si与C以1∶1的z组成比结合而构成的结构，与Si相比由于硬度高，药品也难以对其发挥作用，是带隙大的宽带隙半导体材料。SiC与其它宽带隙半导体材料相比也具有高耐绝缘破坏性，因此，在用于低损耗的功率器件方面倍受曙目。SiC具有立方晶体系的3C-SiC或六方晶体系的6H-SiC等很多的聚类型。其中，一般用于制作实用的SiC-MISFET而使用的是6H-SiC以及4H-SiC。另外，将与c轴的结晶轴垂直的(0001)面基本一致的面作为主面的基板被广泛使用。
SiC半导体元件，是将形成于SiC基板上的外延生长层作为活性区域，通过在该活性区域根据其种类设置必要的区域所形成的元件。在半导体元件中，对于FET，设置源·漏区域以及栅区域。特别是在作为MIS(金属/绝缘膜/半导体)型的FET的SiC-MISFET中，一般作为栅绝缘膜采用由热氧化而形成的氧化膜的MOS(金属/氧化膜/半导体)型的MOSFET是广为人知的。
在Si层的上面，形成由热氧化而成的良好的栅绝缘膜的硅氧化膜。但是，在SiC的情况下，由于是在Si的基础上有C存在，以通常的热氧化方式形成良好的氧化膜是非常困难的。即，由于在形成于SiC层上的硅氧化膜中存在C，在Si层一氧化膜之间的界面附近的区域中，就形成了由固定电荷捕获载流子的界面能级。因此，在反转型MISFET中，在成为电流流过的沟道层的反转层中，只能实现非常低的载流子的沟道移动度，在SiC-MIISFET中流过大电流是非常困难的。为了解决这个问题，一般的结构是在功率SiC-MISFET中，设置包含与源·漏区域相同的导电型的杂质的累积型的沟道层。这样的MISFET被称为累积型(Accumulation型)SiC-MISFET(SiC-ACCUFET)。
图9是表示以往一般的累积型SiC-MISFET的结构的剖面图。如该图所示，一般的累积型SiC-MISFET，具备：SiC基板101、在SiC基板101的主面上，外延生长的第一外延生长层102a、在第一外延生长层102a的上面外延生长的第二外延生长层102b。第一外延生长层102a，具备：形成于SiC基板101的主面上的包含n型杂质(dopant)的n型本体部102c在n型本体部102c内注入p型杂质离子而形成的p型阱区域103、比阱区域103含有更高浓度的p型杂质的高浓度传导层109。而且，第二外延层102b的一部分，跨越阱区域103和n型本体部102c而设置，成为作为包含n型杂质的累积型沟道层的SiC沟道层105。而且，在第二外延生长层102b的一部分与阱区域103的一部分上，还具备注入n型杂质离子而形成的n型的源区域104。而且，具备：在SiC沟道层105的上面设置的栅绝缘膜106、在栅绝缘膜106的上面设置的栅电极113、与源区域104以及高浓度传导层109电阻接触的源电极111、与SiC基板101的主面对向的面(背面)电阻接触的漏电极112。源区域104形成为从平面上看与栅电极113重叠，并且与高浓度传导层109接触(比如参照专利文献1)。
【专利文献1】特开2001-144292号公报
但是，在所述以往的累积型SiC-MISFET中，存在以下的问题。
如图9所示的以往的累积型SiC-MISFET中，在栅极没有施加电压的状态，源·漏极之间有电流流动，也就是处于常导通状态。这个问题起因于：在栅电极113与阱区域103之间施加的电压为0V的状态，n型的源区域104与n型外延生长层102由同一导电型的n型SiC沟道层105而成为导通状态。在这样的常导通型累积型MISFET中，为了使截止时没有漏极电流的流动，必须于截止时在栅电极施加一个负的偏置电压，SiC沟道层中的耗尽层到达栅绝缘膜，使之成为夹断状态。
因此，为了使在SiC沟道层内形成的耗尽层到达栅绝缘膜，降低SiC沟道层105的杂质浓度(对策1)或者相反提高p型阱区域103的杂质浓度(对策2)。但是，在对策1中，由于SiC沟道层的载流子的浓度降低，在施加正电压于栅电极上的导通状态中只能实现小电流密度的漏极电流。而在对策2中，由于p型阱区域的杂质浓度增高，也增加了杂质扩散的影响。于是，电子沟道移动度降低而导通电阻增加，其结果很难实现高电流密度的漏极电流。也就是说，即使通过对策1或对策2实现了常截止状态，要流过高密度的漏极电流也是非常困难的。
如此，使用以往的累积型SiC-MISFET的结构时，高电流密度的漏极电流与常截止状态具有对立的关系，要想两者兼得是非常困难的。所以，人们希望能够实现：在栅电极没有施加电压的截止状态，在源·漏极之间为没有电流流过的常截止状态，而当在栅电极上施加正电压的导通状态又可以流过高电流密度的漏极电流，也就是电流驱动能力高的累积型MISFET。
发明内容
因此，本发明鉴于以上的问题，其目的是提供一种既可以实现常截止状态，又具有高的电流驱动能力的SiC-MISFET以及它的制造方法。
本发明的SiC-MISFET，在沟道层正下方的区域中，设置包含第一导电型杂质的本体部、或者被包含第二导电型杂质的阱区域所包围的，包含高浓度第二导电型杂质的部分高浓度注入层。
由此，当累积型SiC-MISFET截止时，也就是栅极—阱区域之间的电压为0时，沟道层流过的电流被抑制，而在导通时又可以流过高密度的漏极电流而实现常截止状态。这可以被认为是由于在沟道层的一部分中，耗尽层被扩大所致。
这里，当截止时，由于在沟道层内形成的耗尽层直达栅绝缘膜，由此电流被耗尽层确实地截断。
当在本体部上注入第二导电杂质而设置部分高浓度注入层时，部分高浓度注入层与阱区域之间的间隔由于比部分高浓度注入层的栅极长方向的尺寸小，因此部分高浓度注入层的电位容易固定，可以更有效地扩大耗尽层。
由于在阱区域具备部分高浓度注入层，部分高浓度注入层的电位被固定，因此容易形成完全夹断SiC沟道层内的耗尽层，而且在导通动作时不会使漏极电流降低地实现常截止的SiC-MISFET。
特别是，当在阱区域的一部分上设置高浓度传导层时，高浓度传导层形成为从下方包围源区域，由于部分高浓度注入层是其一部分，因此容易制造。
通过让部分高浓度注入层的栅极长方向的长度为沟道层的长度的1/10以下，可以将由包含在部分高浓度注入层中的杂质形成的散乱的影响抑制到许可范围内。
由于部分高浓度注入层的深度方向的尺寸，比沟道层的深度方向的尺寸大，在截止时，形成于沟道层内的耗尽层到达栅绝缘膜，可以确实地截断电流。
通过让部分高浓度注入层的杂质浓度比阱区域的杂质浓度高出10倍以上，可以在截止时在沟道层上形成确实地截断电流的耗尽层。
本发明的SiC-MISFET既可以采用纵型MISFET结构，也可以采用横型MISFET结构。
本发明的SiC-MISFET的制造方法，具备：在注入SiC体上注入第二导电杂质而形成阱区域的工序；在SiC体注入比阱区域更高浓度的第二导电杂质而形成部分高浓度注入层的工序；在SiC体的本体部、阱区域以及部分高浓度注入层的上面形成包含第一导电型杂质的沟道层的工序。
由该方法，可以容易地得到所述的SiC-MISFET的结构。
尤其，通过采用设置包含将要形成源区域的区域的开口的注入掩膜，注入第二导电型杂质而形成部分高浓度注入层并使之与源区域相接，可以实现制造的容易化。
本发明可以提供一种可以流过高密度的漏极电流的常截止的SiC-MISFET。
附图说明
图1是表示实施例1的累积型SiC-MISFET结构的剖面图。
图2(a)～(d)是表示实施例1的SiC-MISFET制造工序的剖面图。
图3是表示实施例1的变形例的累积型SiC-MISFET结构的剖面图。
图4是表示实施例2的累积型SiC-MISFET结构的剖面图。
图5是表示实施例2的变形例的累积型SiC-MISFET结构的剖面图。
图6是表示实施例3的累积型SiC-MISFET结构的剖面图。
图7(a)～(d)是表示本实施例的SiC-MISFET制造工序的剖面图。
图8是表示实施例4的累积型SiC-MISFET结构的剖面图。
图9是表示以往的累积型SiC-MISFET结构的剖面图。
图中：1-SiC基板，2-n型外延生长层，3-阱区域，4-源区域，5-栅绝缘膜，6-SiC沟道层，7-部分高浓度注入层，9-高浓度传导层，11-源电极，12-漏电极，13-栅电极。
具体实施方式
实施例1
首先对将包含比阱区域具有更高浓度杂质的部分高浓度注入层设置在漂移(drift)层内的本发明的实施例1的累积型SiC-MISFET进行说明。
图1是表示实施例1的累积型SiC-MISFET结构的剖面图。如该图所示，本实施例的累积型SiC-MISFET，具备：SiC基板1、在SiC基板1的主面上外延生长的第一外延生长层2a、在第一外延生长层2a的上面外延生长的第二外延生长层2b。第一外延生长层2a，具备：形成于SiC基板1的主面上的包含n型杂质(dopant)的n型漂移(drift)层2c(本体部)、在n型漂移层2c内注入p型杂质离子而形成的p型阱区域3、包含比阱区域3具有更高浓度的p型杂质的高浓度传导层9。而且，第二外延层2b的一部分，跨越阱区域3和n型漂移层2c而设置，成为作为包含n型杂质的累积型沟道层的SiC沟道层5。而且，具备在第二外延生长层2b的另一部分与阱区域3的一部分上注入n型杂质离子而形成的n型的源区域4。而且，具备：在SiC沟道层5的上面设置的栅绝缘膜6、在栅绝缘膜6的上面设置的栅电极13、与源区域4以及高浓度传导层9电阻接触的源电极11、与SiC基板1的主面对向的面(背面)电阻接触的漏电极12。源区域4形成为从平面上看与栅电极13重叠，并且与高浓度传导层9接触。
高浓度传导层9并不一定要设置，但是为了确实得到用于施加在阱区域3上的偏置电压的源电极11的电阻性，还是有高浓度传导层9为好。
当本实施例的累积型SiC-MISFET动作时，由于电流从源区域4经过SiC沟道层5、n型漂移层2c流入SiC基板1(漏区域)，因此，本实施例的累积型SiC-MISFET具有纵型MISFET结构。
本实施例的累积型SiC-MISFET的结构与以往的累积型SiC-MISFET的结构的不同点在于在n型漂移层2c的上面部设置了部分地注入p型杂质离子而形成的部分高浓度注入层7A。在本实施例中，部分高浓度注入层7A邻接阱区域3，包含与阱区域3的杂质的浓度相比高出10倍以上的同导电型杂质(在本实施例中为p型杂质)。
在本实施例中，SiC基板1与包含第一外延生长层2a以及第二外延生长层2b的外延生长层2作为SiC体而发挥作用。但是，不设置第二外延生长层2b，通过在第一外延生长层2a的上部注入离子而形成n型累积沟道层也是可能的。这种情况下，第一外延生长层2a与SiC基板1成为SiC体。另外，完全不形成外延生长层，在SiC基板1的上部设置阱区域、源区域、累积沟道层等也是可能的，这种情况下，SiC基板1就成为SiC体。
接着，就本实施例的累积型SiC-MISFET的制造方法进行说明。图2(a)～(d)是表示本实施例的SiC-MISFET制造工序的剖面图。
在图2(a)所示的工序之前，进行以下的工序。首先，准备SiC基板1。作为SiC基板1，比如采用主面从(0001)向[11-20]方向带有8度的偏离角度的直径50mm的4H-SiC基板。在SiC基板1上，掺杂n型杂质，载流子浓度为1×1018cm-3。接着，通过CVD工序，在SiC基板1上一边原地(in-situ)掺杂n型杂质，一边使包含累积型SiC-MISFET的n型漂移层2c的第一外延生长层2a进行外延生长。第一外延生长层2a的厚度(n型漂移层2c的厚度)约为10μm，n型漂移层2c中的载流子浓度约为5×1015cm-3。由此，形成由SiC基板1和第一外延生长层2a构成的SiC体下部层。
接着，为了形成累积型SiC-MISFET的阱区域3，在n型漂移层2c的表面，比如形成由镍(Ni)构成的注入掩膜(图未示出)。该注入掩膜覆盖n型漂移层2c的一部分，在成为阱区域3的区域具有开口。另外，从注入掩膜的上方，在n型漂移层2c内进行多阶段的Al离子注入以后，进行活性化退火。由此，n型漂移层2c的一部分，成为其载流子的浓度1×1017cm-3的p型阱区域3。
接着，在图2(a)所示的工序中，除去由Ni构成的注入掩膜以后，进一步形成在要形成部分高浓度注入层7A以及高浓度传导层9的区域上开口的由Al构成的注入掩膜21。另外，从注入掩膜21的上方，在n型漂移层2c内进行多阶段的Al离子注入以后，进行活性化退火。由此，在n型漂移层2c内按照与阱区域3相接那样，形成载流子浓度约为2×1018cm-3的p型的部分高浓度注入层7A。而且，形成包含与部分高浓度注入层7A同等程度的p型杂质的高浓度传导层9，使之被阱区域3所包围。
接着，在图2(b)所示的工序中，通过CVD工序，在阱区域3以及n型漂移层2c的上面上，外延生长形成包含n型杂质、包含厚度0.3μm的SiC沟道层5的第二外延生长层2b(SiC体上部层)。通过原地掺杂(in-situ)也将n型杂质导入SiC沟道层5内，其浓度为5×1017cm-3。由此，形成由外延生长层2和SiC基板1构成的SiC体。
接着，在图2(c)所示的工序中，形成在要形成源区域4的区域上开口的由Ni构成的注入掩膜(图未示出)，从该注入掩膜的上方，将作为n型杂质的氮离子注入到阱区域3以后，进行氮的活性化退火。由此，SiC沟道层5以及阱区域3的各自一部分成为载流子浓度为1×1018cm-3的n型的源区域4。
本实施例，通过调整在图2(a)～(c)所示的工序中使用的注入掩膜的尺寸，将在阱区域3上形成的SiC沟道层5的宽度定为10μm，将部分高浓度注入层7A的宽度定为0.5μm、深度定为0.5μm(未定)。
接着，在图2(d)所示的工序中，通过以1100℃的温度热氧化露出的SiC体的表面，在基板的上面上形成厚度30nm的栅绝缘膜6。然后，除去位于在栅绝缘膜6之中要形成源电极的区域的上面的部分以后，通过使用电子束(EB)蒸镀装置的蒸镀，在源区域4的上面上以及SiC基板1的背面上形成Ni膜。接着，通过在加热炉以1000℃进行加热，分别在源区域4上面形成成为第一电阻电极的源电极11，在SiC基板1的背面上形成成为第二电阻电极漏电极12。最后通过蒸镀，在栅绝缘膜6上形成铝膜，对此进行图形成形，形成栅电极13。
接着，为了了解本实施例的累积型SiC-MISFET的性能，测定其电流电压特性。对其结果说明如下。
为了进行比较，准备了图9所示的以往的累积型SiC-MISFET。另外，除了不存在部分高浓度注入层7A这一点，其它与本实施例的累积型SiC-MISFET的结构相同。
接着，了解本实施例以及以往的累积型SiC-MISFET的电流电压特性。具体地，就是测定施加在栅电极和阱区域之间的电压为0V状态的漏极电流，并进行比较。
其结果表明，本实施例的累积型SiC-MISFET的漏极电流得到抑制，比以往的累积型SiC-MISFET的漏极电流要小接近2个数量级。并且表明，在以阱区域为基准施加正电压于栅极的状态的导通动作时，两者的漏极电流基本相等。其理由可以考虑如下。
首先，以往的累积型SiC-MISFET，在施加在栅电极13与阱区域3之间的电压为0V的状态(截止状态)中，形成于SiC沟道层5内的耗尽层没有到达栅绝缘膜6，容易使源·漏区域之间成为导通状态。一旦成为这种状态，就成为常导通状态，栅极偏置电压即使为0V也会流过漏极电流。
与此相比，在本实施例的累积型SiC-MISFET中，由于包含比阱区域3更高浓度的p型杂质的部分高浓度注入层7A，形成于SiC沟道层5内的耗尽层基本到达栅绝缘膜6，因此，可以认为源·漏区域之间被截断了。因此，确实地成为常截止状态，可以认为栅极偏置电压为0V时，没有漏极电流流过。
这里，由于存在高浓度p型的部分高浓度注入层7A的区域中杂质散射的影响，虽然也担心电子沟道移动度降低的问题，但是，通过让图1所示的部分高浓度注入层7A的宽W1与SiC沟道层5的宽W2相比小1个数量级以上，在导通动作时，对漏极电流的影响可以忽略不计。
而且，通过让部分高浓度注入层7A的深度方向的尺寸比SiC沟道层5的深度方向的尺寸要大，形成于SiC沟道层5内的耗尽层可以确实到达栅绝缘膜6。
由以上的事情表明：通过在n型漂移层2c内按照与阱区域3接触那样设置p型的部分高浓度注入层7A，就可以得到不会降低导通动作时的漏极电流，在栅电极13与阱区域3之间施加的电压为0V的状态，不会流过漏极电流的常截止型的累积型SiC-MISFET。
实施例1的变形例
图3是表示实施例1的变形例的累积型SiC-MISFET结构的剖面图。在该变形例中，部分高浓度注入层7B在n型漂移层2c内不与阱区域3相接。其它部分的结构与实施例1一样。在该变形例中，也与实施例1一样，可以得到不会降低导通动作时的漏极电流，在栅电极13与阱区域3之间施加的电压为0V的状态下不会流过漏极电流的常截止型的累积型SiC-MISFET。
在这个例子中，由于部分高浓度注入层7B与阱区域3的间隔比部分高浓度注入层的栅极长方向的尺寸要小，部分高浓度注入层的电位可以确实固定，因此可以确实地发挥上述的效果。
特别是如实施例1那样，由于部分高浓度注入层在n型漂移层2c内中与阱区域3相接，使得部分高浓度注入层的电位更确实地固定，因此，可以更确实地夹断SiC沟道层5，这一点是所希望的。
实施例2
其次，对将包含比阱区域具有更高浓度杂质的部分高浓度注入层设置在阱区域内的本发明的实施例2的累积型SiC-MISFET进行说明。
图4是表示实施例2的累积型SiC-MISFET结构的剖面图。如该图所示，本实施例的累积型SiC-MISFET，具备：SiC基板1、在SiC基板1的主面上外延生长的第一外延生长层2a、在第一外延生长层2a的上面外延生长的第二外延生长层2b。第一外延生长层2a，具备：形成于SiC基板1的主面上的包含n型杂质(dopant)的n型漂移(drift)层2c、在n型漂移层2c内注入p型杂质离子而形成的p型阱区域3、包含比阱区域3具有更高浓度的p型杂质的高浓度传导层9。而且，第二外延层2b的一部分，跨越阱区域3和n型漂移层2c而设置，成为作为包含n型杂质的累积型沟道层的SiC沟道层5。而且，具备在第二外延生长层2b的其它一部分与阱区域3的一部分上注入n型杂质离子而形成的n型源区域4。而且，具备：在SiC沟道层5的上面设置的栅绝缘膜6、在栅绝缘膜6的上面设置的栅电极13、与源区域4以及高浓度传导层9电阻相接的源电极11、与SiC基板1的主面对向的面(背面)电阻接触的漏电极12。源区域4形成为从平面上看与栅电极13重叠，并且与高浓度传导层9接触。
当本实施例的累积型SiC-MISFET动作时，由于电流从源区域4经过SiC沟道层5、n型漂移层2c流入SiC基板1(漏区域)，因此，本实施例的累积型SiC-MISFET具有纵型MISFET结构。
本实施例的累积型SiC-MISFET的结构与实施例1的不同点在于在阱区域3的上面部设置部分地注入p型杂质离子而形成的部分高浓度注入层7C。在本实施例中，部分高浓度注入层7C，包含与阱区域3的杂质的浓度相比高出10倍以上同导电型杂质(在本实施例中为p型杂质)。
由于本实施例的累积型SiC-MISFET的制造工序与实施例1的累积型SiC-MISFET的制造工序基本上相同，因此，省略图示，只对不同的部分进行说明。
在本实施例的制造工序中，在图2(a)所示的工序中，在阱区域3的上方采用具有开口的注入掩膜进行离子注入，形成高浓度传导层9和部分高浓度注入层7C。其它的工序如图2(a)～(d)以及其说明所述的一样。
接着，了解本实施例的累积型SiC-MISFET与图9所示的以往的累积型SiC-MISFET的电流电压特性。具体地，就是测定施加在栅电极和阱区域之间的电压为0V状态的漏极电流并进行比较。
其结果表明：在本实施例的累积型SiC-MISFET中，与实施例1的情况相同，漏极电流抑制得比以往的累积型SiC-MISFET的漏极电流要小接近2个数量级。另外，在以阱区域3为基准施加正电压于栅电极13的状态的导通动作时，两者的漏极电流基本相等。作为其理由，可以认为与实施例1的理由一样。
由以上的事情表明：通过在阱区域3内设置p型的部分高浓度注入层7C，就可以得到不会降低导通动作时的漏极电流，在栅电极13与阱区域3之间施加的电压为0V的状态，不会流过漏极电流的常截止型的累积型SiC-MISFET。
实施例2的变形例
图5是表示实施例2的变形例的累积型SiC-MISFET结构的剖面图。在该变形例中，在阱区域3内设置两个部分高浓度注入层7D。其它部分的结构与实施例2一样。在该变形例中，也与实施例2一样，可以得到不会降低导通动作时的漏极电流，在栅电极13与阱区域3之间施加的电压为0V的状态，不会流过漏极电流的常截止型的累积型SiC-MISFET。
如该变形例那样，在阱区域3设置多个部分高浓度注入层，则得到可以更确实地夹断SiC沟道层的累积型SiC-MISFET，这一点是所希望的。
实施例3
其次，对将包含比阱区域具有更高浓度杂质的部分高浓度注入层设置在阱区域内的本发明的实施例3的累积型SiC-MISFET进行说明。
图6是表示实施例3的累积型SiC-MISFET结构的剖面图。如该图所示，本实施例的累积型SiC-MISFET，具备：SiC基板1、在SiC基板1的主面上外延生长的第一外延生长层2a、在第一外延生长层2a的上面外延生长的第二外延生长层2b。第一外延生长层2a，具备：形成于SiC基板1的主面上的包含n型杂质(dopant)的n型漂移(drift)层2c、在n型漂移层2c内注入p型杂质离子而形成的p型阱区域3、包含比阱区域3具有更高浓度的p型杂质的高浓度传导层9。而且，第二外延层2b的一部分，跨越阱区域3和n型漂移层2c而设置，成为作为包含n型杂质的累积型沟道层的SiC沟道层5。而且，具备在第二外延生长层2b的其它部分与阱区域3的一部分上注入n型杂质离子而形成的n型源区域4。而且，具备：在SiC沟道层5的上面设置的栅绝缘膜6、在栅绝缘膜6的上面设置的栅电极13、与源区域4以及高浓度传导层9电阻相接的源电极11、与SiC基板1的主面对向的面(背面)电阻接触的漏电极12。源区域4形成为从平面上看与栅电极13重叠，并且与高浓度传导层9接触。
当本实施例的累积型SiC-MISFET动作时，由于电流从源区域4经过SiC沟道层5、n型漂移层2c流入SiC基板1(漏区域)，因此，本实施例的累积型SiC-MISFET具有纵型MISFET结构。
在本实施例的累积型SiC-MISFET的结构中，与实施例1、2的不同点在于在阱区域3的上面部部分地注入p型杂质离子而形成的高浓度传导层9被设置成包围源区域4，位于高浓度传导层9之中的SiC沟道层5的下方的区域为部分高浓度注入层9a。在本实施例中，由于部分高浓度注入层9a，是高浓度传导层9的一部分，因此，包含与阱区域3的杂质的浓度相比高出10倍以上同导电型杂质(在本实施例中为p型杂质)。
接着，对本实施例的累积型SiC-MISFET的制造方法进行说明。图7(a)～(d)是表示本实施例的SiC-MISFET制造工序的剖面图。
在图7(a)所示的工序之前，进行以下的工序。首先，准备SiC基板1。作为SiC基板1，比如采用主面从(0001)向[11-20]方向带有8度的偏离角度的直径50mm的4H-SiC基板。在SiC基板1上掺杂n型杂质，载流子浓度为1×1018cm-3。接着，通过CVD工序，在SiC基板1上一边原地掺杂(in-situ)n型杂质，一边使包含累积型SiC-MISFET的n型漂移层2c的第一外延生长层2a进行外延生长。第一外延生长层2a的厚度(n型漂移层2c的厚度)约为10μm，n型漂移层2c中的载流子浓度约为5×1015cm-3。由此，形成由SiC基板1和第一外延生长层2a构成的SiC体下部层。
接着，为了形成累积型SiC-MISFET的阱区域3，在n型漂移层2c的表面，比如形成由镍(Ni)构成的注入掩膜(图未示出)。该注入掩膜覆盖n型漂移层2c的一部分，在成为阱区域3的区域上具有开口。另外，从注入掩膜的上方，在n型漂移层2c内进行多阶段的Al离子注入以后，进行活性化退火。由此，n型漂移层2c的一部分，成为包含浓度1×1017cm-3的杂质的阱区域3。
接着，在图7(a)所示的工序中，除去由Ni构成的注入掩膜以后，进一步形成在要形成高浓度传导层9的区域上开口的由Al构成的注入掩膜22。此时，注入掩膜22的开口包括以后为了形成源区域而使用的注入掩模的开口全体。另外，从注入掩膜22的上方，在n型漂移层2c内进行多阶段的Al离子注入以后，进行活性化退火。由此，为了在n型漂移层2c内被阱区域3所包围，形成包含浓度约为2×1018cm-3的p型杂质的高浓度传导层9。
接着，在图7(b)所示的工序中，通过CVD工序，在阱区域3以及n型漂移层2c的上面上，外延生长包含n型杂质、包含厚度0.3μm的SiC沟道层5的第二外延生长层2b(SiC体上部层)。通过原地(in-situ)掺杂也将n型杂质导入SiC沟道层5内，其浓度为5×1017cm-3。由此，形成由外延生长层2和SiC基板1构成的SiC体。
接着，在图7(c)所示的工序中，形成在要形成源区域4的区域上开口的由Ni等构成的注入掩膜(图未示出)，从该注入掩膜的上方，将作为n型杂质的氮离子注入到阱区域3以后，进行氮的活性化退火。由此，SiC沟道层5的一部分成为包含浓度为1×1018cm-3的n型杂质的源区域4。另外，在本实施例中，由于高浓度传导层9的p型杂质的浓度与源区域4的n型杂质的浓度基本为同等程度，因此，虽然按理在源区域4的变化不会到达高浓度传导层9，但是，为了方便，在图6以及图7(c)～(d)中，源区域4的下部的一部分描画得进入到高浓度传导层9。
接着，在图7(d)所示的工序中，通过以1100℃的温度热氧化露出的SiC体的表面，在基板的上面上形成厚度30nm的栅绝缘膜6。然后，除去位于在栅绝缘膜6之中要形成源电极的区域的上面的部分以后，使用电子束(EB)蒸镀装置，在源区域4的表面以及SiC基板1的背面上蒸镀而成Ni膜。接着，通过在加热炉以1000℃进行加热，分别在源区域4上面形成成为第一电阻电极的源电极9，在SiC基板1的背面的上面形成成为第二电阻电极的漏电极10。最后通过蒸镀，在栅绝缘膜6上形成铝膜，对此进行图形成形而形成栅电极8。
接着，为了了解本实施例的累积型SiC-MISFET的性能，测定其电流电压特性。对其结果说明如下。
为了进行比较，准备了图9所示的以往的累积型SiC-MISFET。另外，除了不存在部分高浓度注入层9a这一点，其它与本实施例的累积型SiC-MISFET的结构相同。
接着，了解本实施例以及以往的累积型SiC-MISFET的电流电压特性。具体地，就是测定施加在栅电极和阱区域之间的电压为0V状态的漏极电流并进行比较。
其结果表明：本实施例的累积型SiC-MISFET，与以往的累积型SiC-MISFET比较，其漏极电流被抑制接近于小2个数量级。另外，在以阱区域为基准施加正电压于栅极的状态的导通动作时，两者的漏极电流基本相等。其理由可以认为与实施例1相同。
由以上的事情表明：通过在阱区域3设置高浓度传导层9使之包围源区域4，使其一部分作为部分高浓度注入层9a而发挥作用，就可以得到不会降低导通动作时的漏极电流，在栅电极13与阱区域3之间施加的电压为0V的状态，不会流过漏极电流的常截止型的累积型SiC-MISFET。
特别是与实施例1、实施例2相比，由于部分高浓度注入层9a距离阱区域3的端部较远，因此，具有为了形成二者而进行离子注入时使用的注入掩膜彼此之间产生的位置偏移可以忽略不计的优点。而且，在这个结构的情况下，由于难以引起由阱区域与漂移层的pn接合的耗尽层而直达源区域的‘穿通’效应，因此提高了耐压。
另外，在本实施例中，由于高浓度传导层9的p型杂质的浓度与源区域4的n型杂质的浓度基本为同等程度，源区域4的下部基本成为本征的(intrinsic)。所以，源区域4的实质部分的厚度，与SiC沟道层5的厚度基本相同，但是，即使是这样的结构，也不妨碍源区域4的功能。同样，源区域4的n型杂质的浓度，比如为1×1018cm-3左右，比高浓度传导层9中的杂质浓度还低的情况下，图6所示的源区域7的下部成为高浓度传导区域9，但是即使这样的结构也不会妨碍源区域4的功能。进而，也可以将源区域4的n型杂质浓度做得比高浓度传导层9的p型杂质浓度更浓。
实施例4
其次，对将包含比阱区域具有更高浓度杂质的部分高浓度注入层设置在阱区域内的本发明的实施例4的横型MISFET的累积型SiC-MISFET进行说明。
图8是表示实施例4的累积型SiC-MISFET结构的剖面图。如该图所示，本实施例的累积型SiC-MISFET，具备：SiC基板1、在SiC基板1的主面上外延生长的第一外延生长层2a、在第一外延生长层2a的上面外延生长的第二外延生长层2b。第一外延生长层2a，具备：形成于SiC基板1的主面上的包含n型杂质(dopant)的n型漂移(drift)层2c、在n型漂移层2c内注入p型杂质离子而形成的p型阱区域3、包含比阱区域3具有更高浓度的p型杂质的高浓度传导层9。而且，第二外延层2b的一部分，跨越阱区域3和n型漂移层2c而设置，成为作为包含n型杂质的累积型沟道层的SiC沟道层5。而且，具备在第二外延生长层2b的其它部分与阱区域3的一部分上注入n型杂质离子而形成的n型源区域4。而且，具备：在SiC沟道层5的上面设置的栅绝缘膜6、在栅绝缘膜6的上面设置的栅电极13、与源区域4以及高浓度传导层9电阻相接的源电极11。源区域4形成为从平面上看与栅电极13重叠，并且与高浓度传导层9接触。
而且，在n型本体部2c的表面部，具备：导入与源区域4同等浓度的n型杂质而形成，并夹住SiC沟道层5而与源区域4对向的漏区域31、与漏区域31电阻接触的漏电极32。
在本实施例中，与实施例1相同，通过在n型漂移层2c内按照与阱区域3相接设置p型的部分高浓度注入层7A，就可以得到不会降低导通动作时的漏极电流，在栅电极13与阱区域3之间施加的电压为0V的状态，不会流过漏极电流的常截止型的累积型SiC-MISFET。
而且，即使将实施例1的变形例、实施例2、实施例2的变形例以及实施例3的部分高浓度注入层的结构适用于这样的横型MISFET的累积型SiC-MISFET，也可以得到不会降低导通动作时的漏极电流，在栅电极13与阱区域3之间施加的电压为0V的状态，不会流过漏极电流的常截止型的累积型SiC-MISFET。
其它实施例
而且，在所述各实施例中，对累积型SiC-MISFET为n沟道型MISFET的情况进行了说明，而本发明的累积型SiC-MISFET即使为p沟道型MISFET，也可以发挥和所述各实施例同样的效果。
而且，在以上的实施例中，在累积型SiC-MISFET上形成部分高浓度注入层，但是即使在采用SiC的累积型IGBT上形成部分高浓度注入层，也可以得到与上述同样的效果。
而且，在以上的实施例中，作为SiC沟道层采用均匀浓度分布的n型掺杂层，但是，即使采用具有多重δ掺杂层的沟道层也可以得到本发明的效果。
而且，在以上的实施例中，将4H-SiC作为SiC基板使用，但是也可以使用4H-SiC以外的多晶型物构成的基板。
本发明可以作为设置在多种电子机器、电力机器上的功率用半导体设备或高频用半导体设备等上利用。

Claims (12)

1.一种SiC-MISFET，其特征在于：具备：
具有包含第一导电型杂质的本体部的SiC体；
在所述SiC体内，在除所述本体部之外的部分上导入第二导电型杂质而形成的阱区域；
在所述SiC体内，跨越所述阱区域以及SiC体的本体部而设置的包含第一导电型杂质的沟道层；
形成于所述沟道层的上面的栅绝缘膜；
形成于栅绝缘膜的上面的栅电极；
在所述SiC体内，在邻接所述沟道层的区域内按照与所述阱区域相接那样设置的包含第一导电型杂质的源区域；
在所述SiC体内，在夹住所述本体部并与所述源区域对向的区域设置的漏区域；
在位于所述SiC体的所述沟道下方的部分上，注入比所述阱区域更高浓度的第二导电型杂质而设置的部分高浓度注入层。
2.如权利要求1所述的SiC-MISFET，其特征在于：在所述栅电极与所述阱区域之间施加的电压为0V的状态，由所述部分高浓度注入层形成的耗尽层直达所述栅绝缘膜。
3.如权利要求1所述的SiC-MISFET，其特征在于：至少在所述部分高浓度注入层的下面，被所述本体部包围，所述部分高浓度注入层与所述阱区域的间隔比所述部分高浓度注入层的栅极长方向的尺寸小。
4.如权利要求1所述的SiC-MISFET，其特征在于：所述部分高浓度注入层被所述阱区域包围。
5.如权利要求4所述的SiC-MISFET，其特征在于：还具备：包含比所述阱区域更高浓度的第二导电型杂质，并与所述部分高浓度注入层连接的高浓度传导层，
所述高浓度传导层按照包围所述源区域那样形成，
所述部分高浓度注入层是由与所述高浓度传导层共同的离子注入工序形成。
6.如权利要求1所述的SiC-MISFET，其特征在于：所述部分高浓度注入层的栅极长方向的尺寸为所述沟道层的栅极长方向的尺寸的1/10以下。
7.如权利要求1所述的SiC-MISFET，其特征在于：所述部分高浓度注入层的深度方向的尺寸比所述沟道层的深度方向的尺寸更大。
8.如权利要求1所述的SiC-MISFET，其特征在于：所述部分高浓度注入层的杂质浓度比所述阱区域的杂质浓度高10倍以上。
9.如权利要求1～8的任一项所述的SiC-MISFET，其特征在于：所述漏区域设置在所述SiC体的最下部，为纵型MISFET。
10.如权利要求1～8的任一项所述的SiC-MISFET，其特征在于：所述漏区域设置在与所述SiC体的所述沟道层连接的表面部，为横型MISFET。
11.一种SiC-MISFET的制造方法，其特征在于：具备：
在除包含第一导电型杂质的SiC体下部层的本体部之外的部分注入第二导电型杂质而形成阱区域的工序(a)；
在所述工序(a)之后或之前，在所述本体部注入比所述阱区域更高浓度的第二导电型杂质，而形成部分高浓度注入层的工序(b)；
所述SiC体的本体部，在阱区域以及所述部分高浓度注入层的上面，外延生长具有包含第一导电型杂质的沟道层的SiC体上部层的工序(c)；
在所述SiC上部层的一部分注入第一导电型杂质，形成源区域的工序(d)；
在所述沟道层的上面形成栅绝缘膜的工序(e)；
在所述栅绝缘膜的上面形成栅电极的工序(f)。
12.如权利要求11所述的SiC-MISFET的制造方法，其特征在于：在所述工序(b)中，通过采用设置了包含要形成所述源区域的区域的开口的注入掩膜，并注入第二导电型杂质，形成所述部分高浓度注入层而使之与所述源区域相接。
CNB2003101179699A 2002-11-29 2003-11-26 SiC-MISFET及其制造方法 Expired - Fee Related CN100459153C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002347183 2002-11-29
JP2002347183 2002-11-29

Publications (2)

Publication Number Publication Date
CN1505170A true CN1505170A (zh) 2004-06-16
CN100459153C CN100459153C (zh) 2009-02-04

Family

ID=32322040

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101179699A Expired - Fee Related CN100459153C (zh) 2002-11-29 2003-11-26 SiC-MISFET及其制造方法

Country Status (4)

Country Link
US (1) US6940110B2 (zh)
EP (1) EP1429392A3 (zh)
KR (1) KR20040047717A (zh)
CN (1) CN100459153C (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100550383C (zh) * 2005-07-08 2009-10-14 松下电器产业株式会社 半导体装置和电气设备
CN101436612B (zh) * 2007-11-13 2010-12-29 国际商业机器公司 场效应晶体管及形成场效应晶体管的方法
CN102187463A (zh) * 2008-10-17 2011-09-14 松下电器产业株式会社 半导体装置及其制造方法
CN102544091A (zh) * 2010-12-17 2012-07-04 浙江大学 新型碳化硅mosfet
CN102668094A (zh) * 2010-10-29 2012-09-12 松下电器产业株式会社 半导体元件以及半导体装置
CN103548142A (zh) * 2011-09-07 2014-01-29 松下电器产业株式会社 半导体元件、半导体装置、及其制造方法
CN105103297A (zh) * 2012-12-28 2015-11-25 科锐 具有栅极氧化物层处减小电场的半导体器件
CN107658215A (zh) * 2017-09-26 2018-02-02 中国科学院微电子研究所 一种碳化硅器件及其制作方法
CN108649073A (zh) * 2018-06-22 2018-10-12 重庆平伟实业股份有限公司 功率半导体器件
CN108831834A (zh) * 2018-06-22 2018-11-16 重庆平伟实业股份有限公司 功率半导体器件的形成方法
CN108831835A (zh) * 2018-06-22 2018-11-16 重庆平伟实业股份有限公司 功率半导体器件的形成方法
CN109103078A (zh) * 2018-10-03 2018-12-28 大连理工大学 一种提高SiC MOSFET器件高、低温稳定性的钝化方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955404B2 (ja) * 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2005079339A (ja) * 2003-08-29 2005-03-24 National Institute Of Advanced Industrial & Technology 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
JP4237086B2 (ja) * 2004-03-22 2009-03-11 関西電力株式会社 電圧制御型半導体装置
US7118970B2 (en) * 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
JP5229845B2 (ja) * 2006-03-07 2013-07-03 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓｆｅｔの製造方法および炭化ケイ素ｍｏｓｆｅｔ
US8288220B2 (en) 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
JP5452062B2 (ja) * 2009-04-08 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2011009695A (ja) * 2009-05-29 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置及びディプレッション型ｍｏｓトランジスタ
US8476733B2 (en) 2009-11-17 2013-07-02 Panasonic Corporation Semiconductor element and manufacturing method therefor
JP5601848B2 (ja) 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
US8742427B2 (en) * 2010-10-29 2014-06-03 Panasonic Corporation Semiconductor element
JP5673113B2 (ja) * 2011-01-12 2015-02-18 住友電気工業株式会社 半導体装置
CN102792446A (zh) * 2011-01-17 2012-11-21 住友电气工业株式会社 用于制造碳化硅半导体器件的方法
CN103765593B (zh) 2011-09-08 2017-06-09 株式会社田村制作所 Ga2O3系半导体元件
CN110047922A (zh) * 2011-09-08 2019-07-23 株式会社田村制作所 Ga2O3系MISFET和Ga2O3系MESFET
KR20150073219A (ko) * 2011-09-21 2015-06-30 미쓰비시덴키 가부시키가이샤 탄화 규소 반도체장치 및 그 제조방법
JP5818099B2 (ja) * 2012-04-27 2015-11-18 国立研究開発法人産業技術総合研究所 半導体装置
JP6144674B2 (ja) * 2012-05-15 2017-06-07 三菱電機株式会社 半導体装置及びその製造方法
US9054183B2 (en) * 2012-07-13 2015-06-09 United Silicon Carbide, Inc. Trenched and implanted accumulation mode metal-oxide-semiconductor field-effect transistor
JP2014107420A (ja) * 2012-11-28 2014-06-09 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
JP6219044B2 (ja) * 2013-03-22 2017-10-25 株式会社東芝 半導体装置およびその製造方法
JP6363540B2 (ja) 2015-03-16 2018-07-25 株式会社東芝 半導体装置
US10269951B2 (en) * 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US11605732B2 (en) * 2019-11-06 2023-03-14 Semiconductor Components Industries, Llc Power device with graded channel
CN114284359A (zh) * 2021-12-23 2022-04-05 无锡新洁能股份有限公司 低阻碳化硅mosfet器件及其制造方法
US12369368B2 (en) * 2023-09-13 2025-07-22 Genesic Semiconductor Inc. Semiconductor switching device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548091A (ja) * 1991-08-20 1993-02-26 Yokogawa Electric Corp 高耐圧ｍｏｓｆｅｔ
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
US5780878A (en) * 1996-07-29 1998-07-14 Motorola, Inc. Lateral gate, vertical drift region transistor
DE19809554B4 (de) * 1997-03-05 2008-04-03 Denso Corp., Kariya Siliziumkarbidhalbleitervorrichtung
JP3216804B2 (ja) * 1998-01-06 2001-10-09 富士電機株式会社 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
SE9900358D0 (sv) * 1999-02-03 1999-02-03 Ind Mikroelektronikcentrum Ab A lateral field effect transistor of SiC, a method for production thereof and a use of such a transistor
JP4595144B2 (ja) * 1999-09-21 2010-12-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4192353B2 (ja) * 1999-09-21 2008-12-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4450122B2 (ja) 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
JP3551909B2 (ja) * 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
US6429041B1 (en) * 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
JP4595224B2 (ja) * 2001-03-27 2010-12-08 株式会社デンソー 炭化珪素半導体装置の製造方法
US6551865B2 (en) * 2001-03-30 2003-04-22 Denso Corporation Silicon carbide semiconductor device and method of fabricating the same
JP4830213B2 (ja) * 2001-05-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6552363B2 (en) * 2001-09-18 2003-04-22 International Rectifier Corporation Polysilicon FET built on silicon carbide diode substrate
JP4029595B2 (ja) * 2001-10-15 2008-01-09 株式会社デンソー ＳｉＣ半導体装置の製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100550383C (zh) * 2005-07-08 2009-10-14 松下电器产业株式会社 半导体装置和电气设备
CN101436612B (zh) * 2007-11-13 2010-12-29 国际商业机器公司 场效应晶体管及形成场效应晶体管的方法
US7936042B2 (en) 2007-11-13 2011-05-03 International Business Machines Corporation Field effect transistor containing a wide band gap semiconductor material in a drain
CN102187463A (zh) * 2008-10-17 2011-09-14 松下电器产业株式会社 半导体装置及其制造方法
CN102668094A (zh) * 2010-10-29 2012-09-12 松下电器产业株式会社 半导体元件以及半导体装置
CN102668094B (zh) * 2010-10-29 2015-02-25 松下电器产业株式会社 半导体元件以及半导体装置
CN102544091A (zh) * 2010-12-17 2012-07-04 浙江大学 新型碳化硅mosfet
CN103548142B (zh) * 2011-09-07 2016-05-04 松下知识产权经营株式会社 半导体元件、半导体装置、及其制造方法
CN103548142A (zh) * 2011-09-07 2014-01-29 松下电器产业株式会社 半导体元件、半导体装置、及其制造方法
CN105103297A (zh) * 2012-12-28 2015-11-25 科锐 具有栅极氧化物层处减小电场的半导体器件
CN105103297B (zh) * 2012-12-28 2019-03-01 科锐 具有栅极氧化物层处减小电场的半导体器件
CN107658215A (zh) * 2017-09-26 2018-02-02 中国科学院微电子研究所 一种碳化硅器件及其制作方法
CN108649073A (zh) * 2018-06-22 2018-10-12 重庆平伟实业股份有限公司 功率半导体器件
CN108831834A (zh) * 2018-06-22 2018-11-16 重庆平伟实业股份有限公司 功率半导体器件的形成方法
CN108831835A (zh) * 2018-06-22 2018-11-16 重庆平伟实业股份有限公司 功率半导体器件的形成方法
CN109103078A (zh) * 2018-10-03 2018-12-28 大连理工大学 一种提高SiC MOSFET器件高、低温稳定性的钝化方法

Also Published As

Publication number Publication date
EP1429392A2 (en) 2004-06-16
CN100459153C (zh) 2009-02-04
KR20040047717A (ko) 2004-06-05
EP1429392A3 (en) 2009-09-02
US6940110B2 (en) 2005-09-06
US20040104429A1 (en) 2004-06-03

Similar Documents

Publication Publication Date Title
CN1505170A (zh) SiC-MISFET及其制造方法
CN1155066C (zh) 利用注入和横向扩散制造碳化硅功率器件的自对准方法
CN1173411C (zh) 半导体器件及其制造方法
US7915617B2 (en) Semiconductor device
KR101168782B1 (ko) 탄화규소 소자들 및 그 제조방법들
CN100345306C (zh) 金属－绝缘体－半导体场效应晶体管
US7498633B2 (en) High-voltage power semiconductor device
JP5586887B2 (ja) 半導体装置及びその製造方法
CN101055894A (zh) 半导体装置及其制造方法
JPWO2020110514A1 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP3719323B2 (ja) 炭化珪素半導体装置
US20090072242A1 (en) Insulated Gate Bipolar Conduction Transistors (IBCTS) and Related Methods of Fabrication
CN111009470A (zh) 具有SiC半导体本体的半导体器件和制造半导体器件的方法
CN101065847A (zh) 碳化硅mos场效应晶体管以及其制造方法
CN1532943A (zh) 炭化硅半导体器件及其制造方法
KR20070000386A (ko) 반도체소자
WO2013001677A1 (ja) 半導体装置とその製造方法
CN108604600B (zh) 碳化硅半导体装置及其制造方法
CN101057336A (zh) 半导体器件及其制造方法
US10062750B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN1518123A (zh) 电力半导体器件
JP7150609B2 (ja) 短チャネルのトレンチパワーｍｏｓｆｅｔ
US9029945B2 (en) Field effect transistor devices with low source resistance
JP6550869B2 (ja) 半導体装置
JP3637052B2 (ja) ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090204