[go: up one dir, main page]

WO2011111662A1 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
WO2011111662A1
WO2011111662A1 PCT/JP2011/055264 JP2011055264W WO2011111662A1 WO 2011111662 A1 WO2011111662 A1 WO 2011111662A1 JP 2011055264 W JP2011055264 W JP 2011055264W WO 2011111662 A1 WO2011111662 A1 WO 2011111662A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
layer
solid
imaging device
state imaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/055264
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
原田　望
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Japan Ltd
Original Assignee
Unisantis Electronics Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Japan Ltd filed Critical Unisantis Electronics Japan Ltd
Priority to KR1020117020045A priority Critical patent/KR101211442B1/ko
Priority to CN2011800012963A priority patent/CN102334189B/zh
Priority to JP2011535822A priority patent/JP4912513B2/ja
Publication of WO2011111662A1 publication Critical patent/WO2011111662A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/014—Manufacture or treatment of image sensors covered by group H10F39/12 of CMOS image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H10F39/8027—Geometry of the photosensitive area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/806—Optical elements or arrangements associated with the image sensors
    • H10F39/8067—Reflectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device that achieves low afterimage, low dark current, low noise, low color mixing, and high pixel density.
  • CCD and CMOS solid-state imaging devices are widely used in various video cameras, still cameras, and the like. Further, there is a constant demand for improved performance relating to higher resolution and higher sensitivity of solid-state imaging devices.
  • technological innovation has been performed by increasing the pixel density. Further, in order to realize high sensitivity of the solid-state imaging device, technological innovation has been performed by reducing noise.
  • FIG. 24A is a one-pixel configuration diagram of a CMOS solid-state imaging device.
  • This CMOS solid-state imaging device includes a PN photodiode PD, a transfer gate TG connected to the PN photodiode PD, a floating diode FD connected to the channel 20 under the transfer gate TG electrode, an amplification MOS transistor 21, and an amplification MOS transistor.
  • 21 includes a first pixel selection MOS transistor 22, a reset MOS transistor 23, and a second pixel selection MOS transistor 24 connected to the transfer gate TG.
  • the PN photodiode PD has a photodiode surface P + layer 19 on the surface of the photodiode N layer 27, and the photodiode surface P + layer 19 is connected to the channel stopper P + layer 18.
  • the amplification MOS transistor 21 has a gate AG connected to the floating diode FD.
  • the reset MOS transistor 23 has a reset gate RG (n) and a reset drain RD diode connected to the floating diode FD.
  • the gates of the first and second pixel selection MOS transistors 22 and 24 are connected to a column scanning circuit connected to the column selection line RL (m).
  • the row selection line CL (n) connected to the source of the second pixel selection MOS transistor 24 and the gate RG (n) of the reset MOS transistor 23 are connected to the row scanning circuit.
  • the reset drain RD of the reset MOS transistor 23 and the drain of the amplification MOS transistor 21 are connected to a power supply line of the voltage V dd .
  • the source of the first pixel selection MOS transistor 22 is connected to the signal line 25.
  • Signal charges (electrons in this case) generated by light irradiation are accumulated in the PN photodiode PD.
  • the accumulated signal charge is transferred to the floating diode FD when an on-voltage is applied to the transfer gate TG.
  • the potential of the floating diode FD changes according to the signal charge amount.
  • the gate voltage of the amplification MOS transistor 21 connected to the floating diode FD changes according to the signal charge amount.
  • FIG. 24B when the on-voltage is applied to the transfer gate TG and the signal charge accumulated in the photodiode PD is transferred to the floating diode FD, it is taken along the cutting line AA in FIG. Shows the potential distribution.
  • the signal charges 26a and 26b and the charge 26c are hatched for distinction.
  • the signal charge 26a accumulated in the photodiode PD is transferred to the floating diode FD.
  • the signal charge 26b transferred from the floating diode FD modulates the gate voltage of the amplification MOS transistor 21.
  • the floating diode when the potential [Phi tg and the signal charges of the channel 20 when the deepest potential [Phi mp ON voltage to the transfer gate TG of the photodiode PD is applied when no signal charge is not transferred Regarding the relationship with the potential ⁇ fg of the FD, ⁇ fg is deepest, ⁇ tg is deep, and ⁇ mp is shallowest. In this pixel, since the signal charge is an electron, the relationship is ⁇ fg > ⁇ tg > ⁇ mp .
  • the potential of the channel stopper P + layer 18 is 0V. Due to this potential distribution relationship, most of the signal charge of the photodiode PD is transferred to the floating diode FD.
  • the signal charge 26b in the floating diode FD is removed to the reset drain RD by applying a voltage to the reset gate RG (n). In this case, the predetermined charge 26c remains in the floating diode FD.
  • the complete transfer of signal charges from the photodiode PD to the floating diode FD is performed by using a channel stopper P + layer 18 to which 0 V is applied and a P + layer (hereinafter referred to as a photo diode) provided on the surface of the N layer 27 of the photodiode PD.
  • the diode surface P + layer) 19 is connected, and the potential of the photodiode surface P + layer 19 is fixed (pinned) to 0V.
  • FIG. 24C shows potential distributions of the SiO 2 film, the photodiode surface P + layer 19, the photodiode N layer 27, and the photodiode P layer 28 along the cutting line BB in FIG. In FIG.
  • the signal charge 26d is hatched for distinction.
  • FIG. 25 As another solid-state imaging device, there is one in which one pixel is formed in one island-shaped semiconductor 30 as shown in FIG. 25 (see, for example, Patent Document 1).
  • a signal line N + layer 31 is formed on the substrate.
  • a MOS transistor including a P-type semiconductor layer 32, insulating films 33a and 33b, and gate conductor layers 34a and 34b is formed on the outer periphery of the island-shaped semiconductor 30 connected to the signal line N + layer 31.
  • a photodiode that is connected to the MOS transistor and accumulates charges generated by light irradiation is formed on the outer periphery of the island-shaped semiconductor 30.
  • This photodiode is composed of N-type semiconductor layers 35 a and 35 b and a P-type semiconductor layer 32.
  • the P-type semiconductor layer 32 surrounded by the photodiode is used as a channel, the photodiode is used as a gate, and the vicinity of the P + layer 36 and the signal line N + layer 31 formed on the photodiode and connected to the pixel selection lines 37a and 37b.
  • An amplifying junction transistor having the P-type semiconductor layer 32 as a source and a drain is formed.
  • the basic operation of this solid-state imaging device includes a signal charge accumulation operation for accumulating signal charges (electrons in this case) formed by light irradiation in a photodiode, and a P-type semiconductor 32 and P + near the signal line N + layer 31.
  • the source / drain current flowing between the layer 36 is modulated by the gate voltage based on the photodiode voltage corresponding to the above-mentioned accumulated signal charge, and this is read out as a signal current.
  • This is a reset operation for removing the accumulated signal charges to the signal line N + layer 31 by applying an ON voltage to the gate conductor layers 34a and 34b of the MOS transistor.
  • the photodiode PD is directly connected to the amplification MOS. It can be connected to the gate AG of the transistor 21.
  • the voltage of the gate AG of the amplifying MOS transistor 21 can be directly changed in accordance with the amount of signal charge accumulated in the photodiode PD, thereby enabling an imaging operation.
  • this solid-state imaging device does not have a P + layer fixed (pinned) to 0 V on the surfaces of the N-type semiconductor layers 35a and 35b. For this reason, this solid-state imaging device has a problem that the above-mentioned afterimage, kTC noise, and dark current noise are high.
  • the P + layer 36 and the N-type semiconductor layer 35a, between the 35b, and the ground P + layer led to external wiring 0V, led to the ground P + layer, N-type semiconductor layer 35a, If the P + layer on 35b, the ground wiring, and the contact hole that connects the ground wiring and the ground P + layer are provided, the pixel structure becomes complicated and the number of manufacturing processes increases, thereby impairing the pixel density. is there.
  • a part of the incident light 39a that enters the image 30 in an oblique direction becomes the leakage light 39b to the adjacent pixel as shown by the broken line in FIG. Generates a signal charge. For this reason, a reduction in resolution in the monochrome solid-state imaging device and color mixing in the color solid-state imaging device occur. A decrease in resolution, particularly color mixing in color imaging, also has a problem of causing a significant decrease in image quality.
  • the present invention has been made in view of the above circumstances, and an object thereof is to realize a solid-state imaging device having low afterimage, low dark current, low noise, and high pixel density. Another object of the present invention is to realize a solid-state imaging device that suppresses a decrease in resolution and color mixing in color imaging.
  • a solid-state imaging device of the present invention is a solid-state imaging device having one or a plurality of pixels, and the pixels include a first semiconductor layer formed on a substrate, and the first semiconductor layer.
  • a second semiconductor layer formed on one semiconductor layer, a first insulating film formed on a lower side surface of the second semiconductor layer, and the second insulating layer via the first insulating film.
  • a gate conductor layer formed on a lower side surface of the semiconductor layer; a third semiconductor layer formed on an upper side surface of the second semiconductor layer; and the side surface not facing the side surface of the second semiconductor layer.
  • a fourth semiconductor layer formed on a side surface of the third semiconductor layer; the second semiconductor layer; and an upper portion of the third semiconductor layer; and electrically connected to the fourth semiconductor layer.
  • a fifth semiconductor layer connected thereto, and at least the third semiconductor layer and the second semiconductor layer.
  • An upper region of the semiconductor layer in which the third semiconductor layer is formed, the fourth semiconductor layer, and the fifth semiconductor layer are formed in an island shape, and the second semiconductor layer
  • the third semiconductor layer forms a diode, the diode functions as a gate, and the second semiconductor layer between the first semiconductor layer and the fifth semiconductor layer functions as a channel.
  • a junction transistor is formed, and the second semiconductor layer between the first semiconductor layer and the third semiconductor layer functions as a channel, and the gate conductor layer functions as a gate.
  • a MOS transistor is formed, accumulates signal charge generated by irradiation of electromagnetic energy waves in the diode, and flows to the junction transistor, which varies according to the amount of signal charge accumulated in the diode.
  • a current is detected as a signal, and the signal charge accumulated in the diode is removed to the first semiconductor layer through the channel of the MOS transistor, and the voltage between the fourth semiconductor layer and the fifth semiconductor layer is removed. Are the same voltage.
  • the solid-state imaging device of the present invention is made of a light-shielding conductive material, and the third semiconductor layer formed in the island shape, the upper region of the second semiconductor layer, and the first semiconductor layer.
  • 4 further includes a first conductor layer formed on the side surface region of the fourth semiconductor layer via a first insulating film so as to surround the fourth semiconductor layer, and the first conductor layer includes the fifth conductor layer. It may be connected to the semiconductor layer.
  • a solid-state imaging device having a low afterimage, a low dark current, a low noise, and a high pixel density can be provided.
  • FIG. 1 is a pixel structure diagram of a solid-state imaging device according to a first embodiment of the present invention. It is a pixel structure figure of the solid imaging device concerning the modification of the 1st embodiment of the present invention. It is a circuit block diagram of the solid-state imaging device which concerns on 1st Embodiment.
  • FIG. 3 is a pixel structure diagram and a potential distribution diagram for explaining the first embodiment.
  • FIG. 3 is a pixel structure diagram and a potential distribution diagram for explaining the first embodiment. It is a pixel structure figure for demonstrating the 2nd Embodiment of this invention. It is a pixel structure figure of the solid-state imaging device concerning a 3rd embodiment of the present invention.
  • FIG. 2 is a pixel configuration diagram and potential distribution diagram for explaining a first conventional solid-state imaging device and its operation. It is a pixel structure figure for demonstrating the 2nd conventional solid-state imaging device.
  • FIG. 1A shows a pixel structure of the solid-state imaging device 100 according to the first embodiment.
  • a first semiconductor layer N + layer 1 connected to the wiring XL connected in the first scanning direction is formed on the substrate.
  • a MOS transistor 111 composed of a second semiconductor layer P layer 2 of opposite conductivity type, insulating films 3a and 3b, and gate conductor layers 4a and 4b.
  • a photodiode 112 composed of the second semiconductor layer P layer 2 and the third semiconductor layer N layers 5a and 5b is formed in connection with the MOS transistor 111.
  • fourth semiconductor layers P + layers 6 a and 6 b are provided on the surface of the photodiode 112, and a fifth semiconductor layer P + layer 7 connected to the fourth semiconductor layers P + layers 6 a and 6 b is formed.
  • the fifth semiconductor layer P + layer 7 is connected to a wiring YL extending in a direction orthogonal to the first scanning direction.
  • at least a region where the photodiode 112 is formed an upper region where the third semiconductor layer N layers 5a and 5b of the second semiconductor layer P layer 2 are disposed) and the third semiconductor layer N layers 5a and 5b.
  • the fourth semiconductor layer P + layers 6a and 6b, and the fifth semiconductor layer P + layer 7 are formed in an island shape.
  • the wiring XL is a signal line and the wiring YL is a pixel selection line, but the wiring XL may be a pixel selection line and the wiring YL may be a signal line.
  • the second semiconductor layer is a P layer 2 made of a P-type conductive semiconductor.
  • i is made of a genuine semiconductor layer. It may be layer 2i.
  • An authentic semiconductor is a semiconductor substantially composed of one kind of element. An authentic semiconductor is manufactured so that impurities are not mixed therein, but in reality, it contains unavoidable trace amounts of impurities.
  • the genuine semiconductor layer constituting the i layer 2i may contain a small amount of acceptor or donor impurities as long as the function as the solid-state imaging device 100 is not hindered.
  • the third semiconductor N layers 5a and 5b and the second semiconductor layer i layer 2i form a photodiode, and the fifth semiconductor layer P + layer 7 and the signal line N + layer 1
  • the signal line N + Flows towards layer 1.
  • the second semiconductor layer i layer 2i functions as a channel of the junction transistor similarly to the second semiconductor layer P layer 2 in FIG. 1A.
  • FIG. 2 shows an example of a circuit configuration of the solid-state imaging device 100 according to the present embodiment.
  • the solid-state imaging device 100 includes a plurality of pixels 11a to 11d arranged in a two-dimensional matrix, a vertical scanning circuit 201, a horizontal scanning circuit 202, a reset circuit 203, pixel selection lines YL1 and YL2, and signal lines.
  • XL1 and XL2, a reset line RSL, signal line MOS transistors Tr1 and Tr2, and a correlated double sampling (CDS) output circuit 204 are mainly provided.
  • a case where pixels are arranged in 2 rows and 2 columns will be described.
  • the solid-state imaging device according to the present invention is not limited to this.
  • a vertical scanning circuit 201 for inputting a pixel selection signal to each of the pixels 11a to 11d is connected to each of the pixels 11a to 11d for each row via pixel selection lines YL1 and YL2.
  • Each of the pixels 11a to 11d is also connected to the CDS output circuit 204 via signal lines XL1 and XL2 for each column.
  • the gate electrodes of the signal line MOS transistors Tr1 and Tr2 arranged on each signal line are connected to a horizontal scanning circuit 202 that inputs a signal line selection signal to these gate electrodes.
  • the signal lines XL1 and XL2 are also connected to the changeover switch sections SW1 and SW2.
  • the gate conductor layers 4a and 4b of the MOS transistor 111 for reset operation are connected to a reset circuit 203 that inputs a reset signal to the gate conductor layers 4a and 4b via a reset line RSL. With the operation of such a circuit configuration, the signal currents of the pixels 11a to 11d are sequentially read from the CDS output circuit 204.
  • the basic operation of the solid-state imaging device 100 includes a signal charge accumulation operation, a signal readout operation, and a reset operation.
  • signal charge accumulation operation signal charges generated by light irradiation are transferred to the third semiconductor layer N layers 5a and 5b and the second semiconductor layer P layer 2 in the vicinity of the third semiconductor layer N layers 5a and 5b (hereinafter referred to as “ Accumulated in the “photodiode region”).
  • the accumulated current is measured by measuring the current flowing between the second semiconductor layer P layer 2 and the fifth semiconductor layer P + layer 7 in the vicinity of the first semiconductor layer N + layer 1. Measure the measured signal charge.
  • the current flowing between the second semiconductor layer P layer 2 and the fifth semiconductor layer P + layer 7 in the vicinity of the first semiconductor layer N + layer 1 changes according to the signal charge accumulated in the photodiode region. Therefore, by measuring this current, the accumulated signal charge amount can be measured.
  • an ON voltage is applied to the gate conductor layers 4a and 4b of the MOS transistor 111 to form a channel between the first semiconductor layer N + layer 1 and the third semiconductor layer N layers 5a and 5b. . Thereby, the signal charge accumulated in the photodiode region is removed by flowing to the first semiconductor layer N + layer 1.
  • FIG. 3A is a pixel structure diagram when no signal charge is accumulated in the photodiode region in the signal readout period, and the depletion layers 8a and 8b of the photodiode 112 in that case are indicated by broken lines.
  • the depletion layers 8a and 8b of the photodiode 112 are formed in the upper region of the second semiconductor layer P layer 2 where the photodiode 112 is formed. Partly formed.
  • FIG. 3B shows a potential distribution diagram along the line AA in FIG.
  • semiconductor layer N layer 5a is deeply in the order of the deepest potential [Phi PR in 5b.
  • each potential is set to have a potential relationship of ⁇ PR > V YLR > V XLR .
  • the photodiode surface P + layer (fourth semiconductor layer P + layer) 6a and 6b is electrically connected to the fifth semiconductor layer P + layer 7, the photodiode surface P + layers 6a and 6b The potential is V YLR . Then, holes 29 are supplied from the fifth semiconductor layer P + layer 7 and accumulated in the photodiode surface P + layers 6a and 6b.
  • FIG. 3C is a pixel structure diagram when signal charges are accumulated in the photodiode region in the signal readout period, and FIG. 3D is along the line AA in FIG. The potential distribution diagram is shown.
  • the signal readout period as shown in FIG. 3 (d)
  • the signal charges stored in the photodiode region the photodiode potential [Phi GR changes with stored signal charges.
  • FIG. 3 (c) in accordance with the photodiode potential [Phi GR caused by the accumulation signal charge, a depletion layer 8a, 8b width decreases.
  • the width of the second semiconductor layer P layer 2 acting as the channel of the amplifying junction transistor changes, and the second semiconductor layer P layer 2 and the fifth semiconductor layer in the vicinity of the first semiconductor layer N + layer 1 are changed.
  • the current flowing between the P + layers 7 changes.
  • FIG. 3E shows a case where signal charges are further accumulated in the signal readout period, and excess signal charges Qex are accumulated in the photodiode region in addition to the maximum signal charge amount Q SRM to be read out as accumulated signal charges.
  • FIG. 3C schematically shows the potential distribution along the line AA in FIG. In this embodiment, photodiode potential [Phi GR is until V YLR, signal charges are accumulated in the photodiode region. Excess signal charge Qex due to light irradiation beyond this is recombined with the holes 29 accumulated in the photodiode surface P + layers 6a and 6b and disappears.
  • FIG. 4A is a pixel structure diagram in which depletion layers 8a and 8b are written when no signal charge is accumulated in the photodiode region during the signal charge accumulation period.
  • the depletion layers 8 a and 8 b of the photodiode 112 are formed in a part of the upper region of the second semiconductor layer P layer 2.
  • FIG. 4B shows a potential distribution diagram along the line AA in FIG.
  • the voltage V XLR of the first semiconductor layer N + layer 1 is 0 V
  • the voltage V YLR of the fifth semiconductor layer P + layer 7 is 0 V
  • the gate conductor layer 4a of the MOS transistor 111, 4b is set to 0V.
  • the accumulated signal charge QSS is accumulated in the photodiode region as shown in FIG. 4B in response to the light irradiation.
  • the accumulated signal charge Q SS is accumulated more than the maximum signal charge amount Q SRM to be read, when the signal read operation is started, as described above, excessive charges are generated in the fourth semiconductor layer P + layers 6a and 6b. Recombining with the accumulated holes 29 is removed.
  • FIG. 4C shows a potential distribution diagram along the line AA in FIG. 1A in the reset period.
  • the potential (V YLR ) of the fifth semiconductor layer P + layer 7 the deepest potential ⁇ PM of the third semiconductor layer N layers 5 a and 5 b when no signal charge is accumulated, and the MOS transistor 111
  • the order of the channel potential ⁇ RG of the MOS transistor of the second semiconductor layer P layer 2 and the potential of the first semiconductor layer N + layer 1 (V XLR ) when the ON voltage is applied to the gate conductor layers 4a and 4b of the first semiconductor layer make it deeper.
  • each potential is set to have a potential relationship of V YLR ⁇ PM ⁇ RG ⁇ V XLR .
  • V YLR 0V
  • V XLR 2V
  • the voltages of the gate conductor layers 4a and 4b can be set to 1.5V.
  • FIG. 5A to FIG. 5C show a pixel structure for explaining a solid-state imaging device according to the second embodiment of the present invention.
  • the same parts as those in the solid-state imaging device according to the first embodiment are denoted by the same reference numerals.
  • the difference from the first embodiment is that, in the signal readout period, as shown in FIG. 5A, when the signal charge is not accumulated in the photodiode region, the depletion layer 8c of the photodiode 112 That is, the semiconductor layer P layer 2 occupies the upper region where the photodiode 112 is formed.
  • a photodiode 112 can be formed by appropriately adjusting the layer thickness, impurity concentration, and the like of the third semiconductor layer N layers 5a and 5b and the second semiconductor layer P layer 2.
  • the depletion layer 8c occupies the upper region of the second semiconductor layer P layer 2, the vicinity of the fifth semiconductor layer P + layer 7 and the first semiconductor layer N + layer 1 of the amplifying junction transistor A channel for passing a current is not formed between the second semiconductor layer P layer 2 and the second semiconductor layer P.
  • the width (thickness) of the depletion layers 8a and 8b of the photodiode 112 decreases in the signal readout period as shown in FIG.
  • a channel of the amplifying junction transistor is formed in the P layer 2, and a current corresponding to the accumulated signal charge flows through this channel.
  • FIG. 5C is a pixel structure diagram in which a depletion layer 8c is written when no signal charge is accumulated in the photodiode region in the signal charge accumulation period.
  • the depletion layer 8c of the photodiode 112 is formed to occupy the upper region of the second semiconductor layer P layer 2. ing. If the depletion layer 8c does not occupy the second semiconductor layer P layer 2, the signal charge generated in the second semiconductor layer P layer 2 without the depletion layer 8c diffuses to form a fifth semiconductor layer P + layer. 7 or the first semiconductor layer N + layer 1 is reached. As a result, the signal charge generated in the second semiconductor layer P layer 2 becomes invalid with respect to the signal.
  • the depletion layer 8c occupies the upper region of the second semiconductor layer P layer 2, the generated signal charge is effectively captured and accumulated in the photodiode 112, particularly in a state where the amount of irradiation light is small. be able to.
  • the channel of the amplifying junction transistor is pinched off.
  • the fifth semiconductor layer is caused by noise jumping into the pixel selection line YL. Even if holes are to be injected from the P + layer 7 into the second semiconductor layer P layer 2, the depletion layer 8c prevents such hole injection.
  • the depletion layer 8c of the photodiode 112 is formed to occupy the upper region of the second semiconductor layer P layer 2 when no signal charge is accumulated in the photodiode region.
  • FIG. 6 shows a two-pixel cross section for explaining a solid-state imaging device according to the third embodiment of the present invention.
  • the same parts as those in the solid-state imaging device according to the first embodiment are denoted by the same numerals.
  • aa and ab are attached to the part included in the pixel 11e
  • ba and bb are attached to the part included in the pixel 11f.
  • the gate conductor layers 4a and 4b of the MOS transistor 111 for the reset operation are formed only on the channel of the MOS transistor 111.
  • the gate conductor layers 4aa, 4ab, 4ba, 4bb of the MOS transistor 111 for the reset operation are the photodiode surface P + layer (fourth semiconductor layer P + layer). 6aa, 6ab, 6ba, and 6bb are extended and formed so as to cover them.
  • the gate conductor layers 4aa, 4ab, 4ba, 4bb are formed so as to surround the periphery of the pixels (island semiconductors) 11e, 11f.
  • the gate conductor layers 4aa, 4ab, 4ba, 4bb are formed of a light-shielding conductive material such as polysilicon or metal, for example, and absorb or reflect irradiated light.
  • a light ray (incident light) 10a incident on the first pixel 11e at an angle from the front surface of the pixel (upper side in FIG. 6) is a part of the incident light 10a in the pixel structure according to the first embodiment described above. Then, it reaches the adjacent second pixel 11f and generates a signal charge. This means that signal charges that are originally incident on the first pixel 11e leak to adjacent pixels. As a result, the resolution is lowered, and in particular, the color imaging apparatus receives only the color light beam determined for each pixel, so that there is a risk of color mixing due to leakage of signal charges to adjacent pixels. Furthermore, a reduction in resolution, particularly color mixing in color imaging, may cause a significant reduction in image quality.
  • the oblique incident light 10a is absorbed or reflected by the gate conductor layers 4aa, 4ab, 4ba, 4bb made of a light shielding material.
  • the reflected light 10c stays in the incident pixel 11e, and no signal charge leaks to the adjacent pixel 11f as described above.
  • the photodiode surface P + layers 6aa, 6ab, 6ba, 6bb are connected to the fifth semiconductor layers P + layers 7a, 7b to which the voltages of the second wirings YL3, YL4 are applied. For this reason, the potentials of the photodiode surface P + layers 6aa, 6ab, 6ba, 6bb are fixed to the potentials of the second wirings YL3, YL4.
  • the photodiode potential for changing the channel width of the amplifying junction transistor is the gate conductor layers 4aa, 4ab, Even if the potentials of 4ba and 4bb change with time, it is difficult to be affected, so that stable operation is performed.
  • a solid-state imaging device according to a fourth embodiment of the present invention will be described with reference to FIG.
  • symbol is attached
  • the gate conductor layers 4aa, 4ab, 4ba, and 4bb of the MOS transistor 111 for the reset operation are the photodiode surface P + layer (fourth semiconductor layer P + layer). ) 6aa, 6ab, 6ba, 6bb are extended.
  • the first conductor layers 13aa, 13ab, 13ba, 13bb connected to the fifth semiconductor layers P + layers 7a, 7b are the photodiode surface P + layers 6aa, 6ab. , 6ba, 6bb are covered.
  • the first conductor layers 13aa, 13ab, 13ba, 13bb are formed so as to surround the periphery of the island-shaped semiconductors 11e, 11f.
  • the first conductor layers 13aa, 13ab, 13ba, 13bb are made of a light-shielding conductive material.
  • the incident light 10a incident on the first pixel 11e at an angle from the front surface of the pixel is converted into the first conductor layers 13aa, 13ab, 13ba, 13bb or the gate. It is absorbed or reflected by the conductor layers 4aa, 4ab, 4ba, 4bb.
  • the reflected light 10c stays in the incident pixel 11e, and no signal charge leaks to the adjacent pixel 11f.
  • the gate conductor layers 4aa, 4ab, 4ba, 4bb cover the photodiode surface P + layers 6aa, 6ab, 6ba, 6bb.
  • the photodiode potential for changing the channel width of the amplifying junction transistor is obtained by changing the voltage of the gate conductor layers 4aa, 4ab, 4ba, 4bb of the MOS transistor 111, and the photodiode surface P + layer fixed to the voltages of the wirings YL3, YL4.
  • 6aa, 6ab, 6ba, 6bb it is easily affected by capacitive coupling or the like.
  • the first conductor layers 13aa, 13ab, 13ba, and 13bb covering the photodiode surface are electrically connected to the photodiode surface P + layers 6aa, 6ab, 6ba, and 6bb. Therefore, it has the same potential as the photodiode surface P + layers 6aa, 6ab, 6ba, 6bb. For this reason, the potentials of the photodiode surface P + layers 6aa, 6ab, 6ba, 6bb are not easily affected by voltage fluctuations other than the voltage changes of the wirings YL3, YL4. Thereby, the photodiode potential that changes the channel width of the amplifying junction transistor operates stably, and the solid-state imaging device according to the present embodiment can operate stably.
  • a solid-state imaging device according to a fifth embodiment of the present invention will be described with reference to FIG.
  • the same parts as those of the solid-state imaging device according to the fourth embodiment are denoted by the same reference numerals.
  • a pixel selection line, a pixel signal line, a pixel power supply line, a gate of a pixel MOS transistor, etc. for each pixel are provided in the periphery of the solid-state image pickup device.
  • connection lines are arranged in the first wiring direction or the second wiring direction.
  • the first semiconductor layer N + layers 1a and 1b are connected to the signal line
  • the fifth semiconductor layer P + layers 7a and 7b are connected to the pixel selection line.
  • the pixel selection lines are usually arranged in the drawing horizontal direction.
  • the pixel selection line includes the first conductor layers 13aa, 13ab, 13ba, 13bb connecting the fifth semiconductor layers P + layers 7a, 7b and the first conductor layers 13aa, 13ab of the adjacent pixels.
  • the first wiring conductor layers 14a to 14c connect the 13ba and 13bb to each other.
  • the first conductor layers 13aa, 13ab, 13ba, 13bb of adjacent pixels are connected to each other at a location close to the gate conductor layers 4aa, 4ab, 4ba, 4bb of the MOS transistor.
  • the first conductor layers 13aa, 13ab, 13ba, 13bb and the first wiring conductor layers 14a to 14c are made of a light-shielding conductive material.
  • the first conductor layers 13aa, 13ab, 13ba, 13bb and the first wiring conductor layers 14a to 14c are integrally formed.
  • the incident light 10a incident on the first pixel 11e at an angle from the front surface of the pixel is the first conductor. It is absorbed or reflected by the layers 13aa, 13ab, 13ba, 13bb or the gate conductor layers 4aa, 4ab, 4ba, 4bb. The reflected light 10c stays in the incident pixel 11e, and no signal charge leaks to the adjacent pixel 11f.
  • the light incident on the gap between the pixel 11e and the pixel 11f, the first conductor layers 13ab and 13ba connected to the fifth semiconductor layers P + layers 7a and 7b, and the gate conductor layers 4ab and 4ba of the MOS transistors It is possible to effectively prevent leakage to the second semiconductor layer P layers 2a and 2b from the gap between them.
  • the light 16 once entering the pixel 11e and emitted from the gap between the first conductor layer 13ab and the gate conductor layer 4ab is absorbed or absorbed by the first wiring conductor layer 14b.
  • the first conductor layer 13ab is connected to the first conductor layer 13ba connected to the fifth semiconductor layer P + layer 7b of the adjacent pixel at the upper part on the light incident side.
  • FIG. 8 light leakage to adjacent pixels due to light sneaking from between pixel selection lines arranged in the horizontal direction, and between the gate conductor layers 4ab and 4ba and the first conductor layers 13ab and 13ba. Light leakage from the gaps between them tends to occur. In the solid-state imaging device according to the present embodiment, this light leakage can be more effectively prevented.
  • the gate conductor layers 4aa, 4ab, 4ba, 4bb of the MOS transistor 111 are provided in the horizontal direction of FIG. Further, the gate conductor layers 4aa, 4ab, 4ba, 4bb of the pixels 11e, 11f are connected to each other by the second wiring conductor layers 15a-15c above the MOS transistors.
  • the second wiring conductor layers 15a to 15c are made of a light-shielding conductive material.
  • the gate conductor layers 4aa, 4ab, 4ba, 4bb and the second wiring conductor layers 15a to 15c are integrally formed.
  • the incident light 10a incident on the first pixel 11e at an angle from the front of the pixel is The first conductor layers 13aa and 13ba or the gate conductor layers 4aa and 4ab are absorbed or reflected.
  • the reflected light 10c stays in the incident pixel 11e, and no signal charge leaks to the adjacent pixel 11f.
  • the light incident on the gap between the pixels is adjacent to the gap between the gate conductor layers 4ab, 4ba and the first conductor layers 13ab, 13ba.
  • a solid-state imaging device according to the seventh embodiment of the present invention will be described with reference to FIG.
  • the same parts as those of the solid-state imaging device according to the fourth embodiment are denoted by the same reference numerals.
  • the difference from the solid-state imaging device according to the fourth embodiment is that the gaps between the pixels 11e and 11f are between the first conductor layers 13aa, 13ab, 13ba and 13bb and the gate conductor layers 4aa, 4ab, 4ba and 4bb.
  • the embedded conductor layers (second conductor layers) 16a to 16c and 17a to 17c are embedded in both or either of the two.
  • the buried conductor layers 16a to 16c and 17a to 17c are embedded in both the first conductor layers 13aa, 13ab, 13ba, and 13bb and between the gate conductor layers 4aa, 4ab, 4ba, and 4bb. Will be described.
  • the directions of the wirings of the second wirings YL3, YL4 connected to the fifth semiconductor layer P + layers 7a, 7b and the gate conductor layers 4aa, 4ab, 4ba, 4bb of the MOS transistor 111 are the same.
  • the embedded conductor layers 16a to 16c and 17a to 17c are made of a light-shielding conductive material. Therefore, for example, light incident on the gap between the pixels is absorbed or reflected by the buried conductor layers 16a to 16c and 17a to 17c. As a result, similarly to the solid-state imaging devices according to the fifth and sixth embodiments, light leakage to adjacent pixels can be effectively prevented.
  • FIG. 11 shows a solid-state imaging device according to the eighth embodiment of the present invention.
  • symbol is attached
  • FIG. 11 shows the second semiconductor layer P layer 2a, the gate conductor layer 4ab, the third semiconductor layer N layer 5ab, and the fourth semiconductor layer P + layer 6ab of the pixel structure of the solid-state imaging device according to the fourth embodiment.
  • the region including the fifth semiconductor layer P + layer 7a is enlarged.
  • the first conductor layer 13ab connected to the fifth semiconductor layer P + layer 7a is formed on the insulating film 18ab provided so as to cover the gate conductor layer 4ab. It is the point formed so that it may have a part which overlaps with 4ab.
  • FIG. 12 shows a solid-state imaging device according to the ninth embodiment of the present invention.
  • symbol is attached
  • FIG. 12 illustrates the second semiconductor layer P layers 2a and 2b, the gate conductor layers 4ab and 4ba, the third semiconductor layer N layers 5ab and 5ba, and the fourth layer of the pixel structure of the solid-state imaging device according to the fifth embodiment.
  • the region including the semiconductor layer P + layers 6ab and 6ba and the fifth semiconductor layer P + layers 7a and 7b is enlarged.
  • the difference from the fifth embodiment is that the first conductor layers 13ab and 13ba overlap the gate conductor layers 4ab and 4ba on the insulating films 18ab and 18ba provided to cover the gate conductor layers 4ab and 4ba, respectively. It is the point formed so that it may have a part.
  • a P-type silicon layer 301, a silicon nitride film 302, and a silicon oxide film 303 are deposited on a silicon (SiO 2 ) substrate.
  • island-shaped semiconductor layers 304a and 304b are formed by etching or the like.
  • the silicon oxide film 305 is formed by heating the substrate in an oxygen atmosphere and oxidizing the silicon surface.
  • polysilicon is deposited and etched back to form a sidewall-like polysilicon film 306 as shown in FIG.
  • the first semiconductor layer N + layers 1a and 1b are formed by implanting phosphorus or the like into the P-type silicon layer 301 by ion implantation or the like. Thereafter, the polysilicon film 306 and the silicon oxide film 305 are peeled off. Next, a silicon oxide film layer 307 is formed, a gate oxide film 308 is formed by gate oxidation, and a polysilicon film 309 is deposited by a CVD method based on thermal decomposition of monosilane (SiH 4 ) as shown in FIG. Next, a silicon oxide film (SiO 2 film) 310 is formed on a region defining the first gate conductor layers 4aa, 4ab, 4ba, 4bb on the polysilicon film 309.
  • the polysilicon film 309 other than the gate conductor layers 4aa, 4ab, 4ba, 4bb is removed by etching using the SiO 2 film 310 or the resist film as a mask, and the gate conductor layers 4aa, 4ab are removed as shown in FIG. , 4ba, 4bb are formed. Thereafter, the SiO 2 film 310 is removed, and the polysilicon of the gate conductor layers 4aa, 4ab, 4ba, 4bb is oxidized to form insulating films 18aa, 18ab, 18ba, 18bb.
  • phosphorus or the like is implanted into the P-type silicon layer 301 by an ion implantation method or the like to form third semiconductor layer N layers 5aa, 5ab, 5ba, 5bb.
  • boron or the like is implanted into the third semiconductor layer N layers 5aa, 5ab, 5ba, 5bb by ion implantation or the like, and as shown in FIG. 18, the fourth semiconductor layers P + layers 6aa, 6ab, 6ba, 6bb are formed.
  • the silicon nitride film 302 is peeled off.
  • silicon oxide or silicon nitride is deposited, and planarized and etched back to form a silicon oxide film 311a.
  • the exposed semiconductor layer is oxidized to form a silicon oxide film 312, and boron or the like is implanted to form fifth semiconductor layers P + layers 7a and 7b as shown in FIG. Thereafter, the silicon oxide film 312 is peeled off, and the silicon oxide film 311a is etched to a depth where the first conductor layers 13ab and 13ba and the gate conductor layers 4ab and 4ba of the MOS transistor overlap as shown in FIG. Then, a silicon oxide film 311b is formed. Next, the polysilicon of the gate conductor layers 4ab and 4ba is oxidized.
  • a metal film is formed on the entire surface of the substrate by vacuum vapor deposition, sputtering, or the like, and is patterned to form first conductor layers 13aa and 13ab connected to the fifth semiconductor layer P + layer as shown in FIG. , 13ba, 13bb and first wiring conductor layers 14a, 14b, 14c that connect the first conductor layers 13aa, 13ab, 13ba, 13bb to each other can be formed.
  • the pixel structure of the solid-state imaging device according to the ninth embodiment is obtained. Further, in the step of forming the first conductor layers 13aa, 13ab, 13ba, 13bb and the first wiring conductor layers 14a, 14b, 14c, the metal film is patterned as shown in FIG. The pixel structure of the solid-state imaging device according to the eighth embodiment can be obtained.
  • a pixel In a normal solid-state imaging device, a pixel, a circuit for driving the pixel, and a circuit for extracting a signal from the pixel are formed on the same substrate.
  • these circuits are also three-dimensionally structured.
  • these circuits may be composed of an SGT (Surrounding Gate Transistor) described in Non-cited Document 2.
  • SGT Square Gate Transistor
  • FIG. 22 is a cross-sectional view of the solid-state imaging device according to the tenth embodiment.
  • the solid-state imaging device includes a substrate 400, one or a plurality of pixels 11g formed on the substrate 400, and formed on the substrate 400, drives the pixels 11g, and receives signals from the pixels 11g. It comprises a pixel drive and / or output circuit 401 for extraction.
  • the pixel 11g has a pixel structure similar to that of the pixel 11 of the first embodiment.
  • the pixel drive and / or output circuit 401 includes a CMOS circuit including an N-channel MOS transistor portion 402a and a P-channel MOS transistor portion 402b. Note that the pixel driving and / or output circuit 401 collectively represents the above-described vertical scanning circuit, horizontal scanning circuit, reset circuit, correlated double sampling output circuit, and the like.
  • the N-channel MOS transistor portion 402a includes a semiconductor substrate layer 403a formed on the substrate 400, a P-well layer 406a formed on the semiconductor substrate layer 403a, and one or more N-channel MOS transistor portions 402a formed on the P-well layer 406a.
  • the gate insulating layers 409a and 409b are formed surrounding the semiconductor pillars 408a and 408b.
  • the gate conductor layers 410a and 410b are formed on the gate insulating layers 409a and 409b so as to surround the semiconductor pillars 408a and 408b.
  • the source / drain N + layers 407a and 407b are formed on the upper and lower portions of the semiconductor pillars 408a and 408b.
  • the height from the substrate 400 to the uppermost source / drain N + layers 407a and 407b of the N-channel MOS transistor portion 402a is the same as the height from the substrate 400 to the fifth semiconductor layer P + layer 7 of the pixel 11g.
  • the P well layer 406a is connected to a power source and is applied with a P well voltage.
  • Semiconductor pillars 408a and 408b sandwiched between source / drain N + layers 407a and 407b function as channels of N-channel MOS transistors 404a and 404b.
  • the P-channel MOS transistor portion 402b includes a semiconductor substrate layer 403b formed on the substrate 400, an N well layer 406b formed on the semiconductor substrate layer 403b, and one or a plurality of layers formed on the N well layer 406b.
  • a plurality of P-channel MOS transistors 405a and 405b are formed. These P-channel MOS transistors 405a and 405b are composed of semiconductor pillars 412a and 412b, gate insulating layers 413a and 413b, gate conductor layers 414a and 414b, and source / drain P + layers 411a and 411b.
  • the gate insulating layers 413a and 413b are formed surrounding the semiconductor pillars 412a and 412b.
  • the gate conductor layers 414a and 414b are formed on the gate insulating layers 413a and 413b so as to surround the semiconductor pillars 412a and 412b.
  • the source / drain P + layers 411a and 411b are formed on the upper and lower portions of the semiconductor pillars 412a and 412b.
  • the height from the substrate 400 to the uppermost source / drain P + layers 411a and 411b of the P-channel MOS transistor section 402b is the same as the height from the substrate 400 to the fifth semiconductor layer P + layer 7 of the pixel 11g.
  • the N well layer 406b is connected to a power source and is applied with an N well voltage.
  • Semiconductor pillars 412a and 412b sandwiched between source / drain P + layers 411a and 411b function as channels of P-channel MOS transistors 405a and 405b.
  • the MOS transistors 404a, 404b, 405a, and 405b constituting the N-channel MOS transistor unit 402a and the P-channel MOS transistor unit 402b are electrically connected to each other, the power supply, or the ground through wirings, respectively.
  • a CMOS circuit is formed.
  • the pixel drive and / or output circuit 401 is electrically connected to the pixel 11g via a wiring or the like.
  • the solid-state imaging device can be made compact as the density of pixels increases.
  • the N-channel MOS transistor portion 402a, the P-channel MOS transistor portion 402b, and the pixel 11g have the same height. It is possible to form in the same process without individually adjusting the conditions. For this reason, the solid-state imaging device according to the tenth embodiment having the above-described configuration can be manufactured by a simplified manufacturing method as compared with the conventional solid-state imaging device.
  • the N-channel MOS transistor and the P-channel MOS transistor are each formed on the P well layer and the N well layer, but instead are individually formed on the substrate. May be formed.
  • An example of such a solid-state imaging device will be described as an eleventh embodiment with reference to FIG.
  • FIG. 23 is a cross-sectional view of the solid-state imaging device according to the eleventh embodiment.
  • the solid-state imaging device includes a substrate 400, one or more pixels 11h formed on the substrate 400, and formed on the substrate 400, drives the pixels 11h, and receives signals from the pixels 11h. It comprises a pixel drive and / or output circuit 401 for extraction.
  • the pixel 11h has a pixel structure similar to that of the pixel 11f of the third embodiment. That is, in the pixel 11h, the gate conductor layers 4ba and 4bb of the MOS transistor for the reset operation extend so as to cover the photodiode surface P + layer (fourth semiconductor layer P + layer) 6ba and 6bb. Is formed.
  • the pixel drive and / or output circuit 401 includes a CMOS circuit including an N-channel MOS transistor portion 402a and a P-channel MOS transistor portion 402b.
  • the N channel MOS transistor unit 402a includes one or a plurality of N channel MOS transistors 415a and 415b formed on the substrate 400. These N channel MOS transistors 415a and 415b are composed of semiconductor pillars 417a and 417b, gate insulating layers 418a and 418b, gate conductor layers 419a and 419b, and source / drain N + layers 416a and 416b. The gate insulating layers 418a and 418b are formed surrounding the semiconductor pillars 417a and 417b.
  • the gate conductor layers 419a and 419b are formed on the gate insulating layers 418a and 418b so as to surround the semiconductor pillars 417a and 417b and at the same height as the gate conductor layers 4ba and 4bb of the pixel 11h.
  • the source / drain N + layers 416a and 416b are formed on the upper and lower portions of the semiconductor pillars 417a and 417b.
  • the height from the substrate 400 to the uppermost source / drain N + layers 416a and 416b of the N channel MOS transistors 415a and 415b is the same as the height from the substrate 400 to the fifth semiconductor layer P + layer 7b of the pixel 11h.
  • N-channel MOS transistors 415a and 415b are formed so as to be the same.
  • Semiconductor pillars 417a and 417b sandwiched between source / drain N + layers 416a and 416b function as channels of N-channel MOS transistors 415a and 415b.
  • the P-channel MOS transistor unit 402b includes one or more P-channel MOS transistors 420a and 420b formed on the substrate 400. These P-channel MOS transistors 420a and 420b are composed of semiconductor pillars 422a and 422b, gate insulating layers 423a and 423b, gate conductor layers 424a and 424b, and source / drain P + layers 421a and 421b. The gate insulating layers 423a and 423b are formed surrounding the semiconductor pillars 422a and 422b.
  • the gate conductor layers 424a and 424b are formed on the gate insulating layers 423a and 423b so as to surround the semiconductor pillars 422a and 422b and at the same height as the gate conductor layers 4ba and 3bb of the pixel 11h.
  • the source / drain P + layers 421a and 421b are formed on the upper and lower portions of the semiconductor pillars 422a and 422b.
  • the height from the substrate 400 to the uppermost source / drain P + layers 421a and 421b of the P-channel MOS transistors 420a and 420b is the height from the substrate 400 to the fifth semiconductor layer P + layer 7b of the pixel 11h.
  • P channel MOS transistors 420a and 420b are formed to be the same.
  • Semiconductor pillars 422a and 422b sandwiched between source / drain P + layers 421a and 421b function as channels of P-channel MOS transistors 420a and 420b.
  • the MOS transistors 415a, 415b, 420a, and 420b constituting the N-channel MOS transistor unit 402a and the P-channel MOS transistor unit 402b are electrically connected to each other, the power source, or the ground through wirings, respectively.
  • a CMOS circuit is formed.
  • the pixel drive and / or output circuit 401 is electrically connected to the pixel 11h via a wiring or the like.
  • the pixel driving and / or output circuit 401 are three-dimensionally structured on the same substrate 400, the pixel driving and / or output circuit is made planar. Compared with the case of using a MOS transistor, the mounting area of the pixel 11h and the pixel driving and / or output circuit 401 on the substrate 400 can be reduced. As a result, the solid-state imaging device can be made compact as the density of pixels increases. Furthermore, according to the above configuration, the N-channel MOS transistors 415a and 415b, the P-channel MOS transistors 420a and 420b, and the pixel 11h have the same height. It is possible to form in the same process without individually adjusting conditions such as.
  • the solid-state imaging device according to the eleventh embodiment having the above-described configuration can be manufactured by a simplified manufacturing method as compared with the solid-state imaging device according to the tenth embodiment.
  • the gate conductor layers 419a, 419b of the N-channel MOS transistors 415a, 415b, and the gate conductor layers 419a, 419b of the pixel 11h Even if one of the gate conductor layers 424a and 424b of the P-channel MOS transistors 420a and 420b is formed, it is possible to manufacture a solid-state imaging device by a simplified manufacturing method compared to the tenth embodiment.
  • the first semiconductor layer is an N + layer
  • the first semiconductor layer is a P + layer and the second semiconductor layer is similarly formed.
  • N layer a layer, the third semiconductor layer P layer, a fourth semiconductor layer of the N + layer of the photodiode surface, and a fifth semiconductor layer N + layer, also in the solid-state imaging device to reverse the polarity of the semiconductor layer Similar effects can be obtained.
  • the arrangement direction of the wiring connected to the first semiconductor layer N + layer 1 and the wiring connected to the fifth semiconductor layer P + layer 7 is different. Although the case where they are orthogonal to each other has been described, when the first semiconductor layer N + layer 1 is used exclusively for the drain for signal charge removal in the reset operation, it is not necessary to be orthogonal.
  • the depletion layer 8 c of the photodiode 112 is formed of the photodiode 112 in the second semiconductor layer P layer 2.
  • the channel of the amplifying junction transistor may be set to be formed in the photodiode region within the range allowed as the operation margin.
  • the first to ninth embodiments have been described using one pixel or two pixels.
  • the present invention is applied to a solid-state imaging device in which pixels are arranged one-dimensionally or two-dimensionally. Needless to say, is applicable.
  • the pixel arrangement in the first to ninth embodiments may be a pixel structure such as a straight line in a one-dimensional pixel arrangement, a zigzag or the like, and a linear lattice or a honeycomb in a two-dimensional pixel arrangement, but is not limited thereto. It is not something.
  • At least the region in which the photodiode 112 is formed (the upper region in which the third semiconductor layer N layers 5a and 5b of the second semiconductor layer P layer 2 are disposed, and the first region 3 semiconductor layers N layers 5a, 5b), a fourth semiconductor layer P + layer, and a fifth semiconductor layer P + layer are formed in an island shape. It may be a cylinder, hexagon, or other shape.
  • the first conductor layers 13aa, 13ab, 13bb, the first wiring conductor layers 14a-14c, the second wiring conductor layers 15a-15c, and the second The conductor layers (embedded conductor layers) 16a to 16c and 17a to 17c are distinguished as materials, but it goes without saying that the same effect can be obtained even with the same material.
  • the solid-state imaging device that generates signal charges in the pixels by light irradiation has been described as an example.
  • visible light, ultraviolet rays, infrared rays, X-rays, other electromagnetic rays Needless to say, the present invention is also applied to a pixel in which signal charges are generated by irradiation of electromagnetic energy waves such as radiation and electron beams.
  • the second conductor layers 16 to 16c and 17a to 17c are embedded in the gaps between the pixels to efficiently prevent light leakage between the pixels.
  • a similar effect can be obtained by embedding a conductor layer between the gate conductor layers 4a and 4b of the MOS transistor 111 of each pixel of the solid-state imaging device according to the first embodiment.
  • the second semiconductor layer P layer 2 is used as a channel.
  • ion implantation or the like is performed in the second semiconductor layer P layer 2 region.
  • a channel may be formed by implanting impurities.
  • the first semiconductor layer 1 may be formed continuously between the pixels on the substrate, or may be formed for each pixel.
  • the first semiconductor layers 1 can be connected to each other by another metal wiring.
  • the first semiconductor layer 1 and the second semiconductor layer 2 do not need to be in contact (bonded) over the entire surface, and may be in contact with each other. Further, a part of the first semiconductor layer 1 may be replaced with another semiconductor layer.
  • the conductor layers such as the gate conductor layers 4a and 4b of the MOS transistor 111 are made of a single material.
  • a metal layer polycrystalline silicon
  • You may be comprised from several layers, such as a layer.
  • the pixel driving and / or output circuit 401 includes a vertical scanning circuit, a horizontal scanning circuit, a reset circuit, and a correlated double sampling output circuit. Other circuits may be included.
  • the pixel drive and / or output circuit 401 may include a pre-signal processing (preprocess) circuit provided adjacent to each pixel or a MOS transistor that controls the timing for extracting the pixel signal.
  • preprocess pre-signal processing
  • the fifth semiconductor P + layers 7 and 7b of the pixel and the semiconductor pillars 408a, 408b, 412a, 412b, 417a, 417b, 422a and 422b of the N channel MOS transistor part 402a and the P channel MOS transistor part 402 part Although there is a slight difference in position in the height direction with respect to the source / drain layers 407a, 407b, 411a, 411b, 416a, 416b, 421a, 412b formed on the upper part, the effects and advantages provided by the present invention are impaired. I can't.
  • the N-channel MOS transistor unit 402a, the P-channel MOS transistor unit 402b, the pixel 11g, 11h can be formed in the same process without individually adjusting the conditions such as etching or polishing for the semiconductor pillars serving as the respective bases.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Color Television Image Signal Generators (AREA)

Abstract

　固体撮像装置の画素（１１）が、基板上に形成された第１導電型の第１半導体層（１）と、第１半導体層上の第２導電型の第２半導体層（２）と、第２半導体層２の上部側面領域に形成された第１導電型の第３半導体層（５ａ，５ｂ）と、第３半導体層（５ａ，５ｂ）の外側面領域に形成された第２導電型の第４半導体層（６ａ，６ｂ）と、第２半導体層２の下部側面領域に絶縁膜（３ａ，３ｂ）を介して形成されたゲート導体層（４ａ，４ｂ）と、第２半導体層（２）と第３半導体層（５ａ，５ｂ）との上面に形成された第２導電型の第５半導体層（７）とを備え、第５半導体層（７）と第４半導体層（６ａ，６ｂ）とが接続されており、少なくとも第３半導体層（５ａ，５ｂ）と第２半導体層（２）の上部領域と第４半導体層（６ａ，６ｂ）と第５半導体層（７）とは島状形状内に形成されている。

Description

固体撮像装置
　本発明は、固体撮像装置に関し、特に、低残像化、低暗電流化、低ノイズ化、低混色化および高画素密度化を図った固体撮像装置に関する。 
　現在、ＣＣＤおよびＣＭＯＳ固体撮像装置は、各種ビデオカメラ、スチールカメラ等に広く用いられている。そして、固体撮像装置の高解像度化および高感度化に関する性能向上が常に求められている。固体撮像装置の高解像度化を実現するために、画素高密度化による技術革新が行われてきた。また、固体撮像装置の高感度化を実現するために、低ノイズ化による技術革新が行われてきた。 
　従来の固体撮像装置の一例が非特許文献１に開示されている。非特許文献１に開示されている従来のＣＭＯＳ固体撮像装置を図２４（ａ）に示す。図２４（ａ）はＣＭＯＳ固体撮像装置の１画素構成図である。このＣＭＯＳ固体撮像装置は、ＰＮフォトダイオードＰＤと、ＰＮフォトダイオードＰＤに繋がった転送ゲートＴＧと、転送ゲートＴＧ電極下のチャネル２０に繋がった浮遊ダイオードＦＤと、増幅ＭＯＳトランジスタ２１と、増幅ＭＯＳトランジスタ２１に接続された第１の画素選択ＭＯＳトランジスタ２２と、リセットＭＯＳトランジスタ２３と、転送ゲートＴＧに接続された第２の画素選択ＭＯＳトランジスタ２４から構成される。ＰＮフォトダイオードＰＤは、フォトダイオードＮ層２７の表面にフォトダイオード表面Ｐ＋層１９を有し、フォトダイオード表面Ｐ＋層１９は、チャネルストッパＰ＋層１８に接続されている。また、増幅ＭＯＳトランジスタ２１は、浮遊ダイオードＦＤに接続されたゲートＡＧを有する。また、リセットＭＯＳトランジスタ２３は、浮遊ダイオードＦＤに接続されたリセットゲートＲＧ（ｎ）とリセットドレインＲＤダイオードを有する。第１および第２の画素選択ＭＯＳトランジスタ２２，２４のゲートは、列選択線ＲＬ（ｍ）に繋がった列走査回路に接続されている。第２の画素選択ＭＯＳトランジスタ２４のソースに繋がった行選択線ＣＬ（ｎ）とリセットＭＯＳトランジスタ２３のゲートＲＧ（ｎ）は、行走査回路に接続されている。また、リセットＭＯＳトランジスタ２３のリセットドレインＲＤと増幅ＭＯＳトランジスタ２１のドレインは、電圧Ｖｄｄの電源線に接続されている。そして、第１の画素選択ＭＯＳトランジスタ２２のソースは、信号線２５に接続されている。 
　光照射により発生した信号電荷（この場合は電子）はＰＮフォトダイオードＰＤに蓄積される。この蓄積された信号電荷は、転送ゲートＴＧにオン電圧が印加されることにより浮遊ダイオードＦＤに転送される。これにより、浮遊ダイオードＦＤの電位が信号電荷量に応じて変化する。同時に、浮遊ダイオードＦＤに繋がった増幅ＭＯＳトランジスタ２１のゲート電圧がこの信号電荷量に応じて変化する。第１の画素選択ＭＯＳトランジスタ２２のゲートにオン電圧が印加されると、信号電荷の量に応じて変化した増幅ＭＯＳトランジスタ２１のゲート電圧に応じた信号電流が信号線２５に流れる。この電流が出力として読み出される。 
　図２４（ｂ）に転送ゲートＴＧにオン電圧が印加されてフォトダイオードＰＤに蓄積されていた信号電荷が浮遊ダイオードＦＤに転送されるときの、図２４（ａ）における切断線Ａ―Ａに沿った電位分布を示す。なお、図２４（ｂ）では区別のため、信号電荷２６ａ，２６ｂおよび電荷２６ｃをハッチングで示す。フォトダイオードＰＤに蓄積された信号電荷２６ａは浮遊ダイオードＦＤに移される。浮遊ダイオードＦＤから転送された信号電荷２６ｂは増幅ＭＯＳトランジスタ２１のゲート電圧を変調する。ここで、信号電荷がないときのフォトダイオードＰＤの最も深い電位Φｍｐと転送ゲートＴＧにオン電圧が印加されているときのチャネル２０の電位Φｔｇと信号電荷が転送されていないときの浮遊ダイオードＦＤの電位Φｆｇとの関係が、Φｆｇが最も深く、続いてΦｔｇが深く、Φｍｐが最も浅くなっている。この画素では信号電荷は電子であるので、Φｆｇ＞Φｔｇ＞Φｍｐの関係になっている。そして、チャネルストッパＰ＋層１８の電位は０Ｖである。この電位分布関係によりフォトダイオードＰＤの信号電荷のほとんどが浮遊ダイオードＦＤに転送される。これにより、動く被写体を撮像したときの尾引き残像を防止することができる。さらに、このような構成により、感度低下の原因となるｋＴＣノイズ発生も抑えることができる。浮遊ダイオードＦＤにある信号電荷２６ｂは、リセットゲートＲＧ（ｎ）に電圧を印加してリセットドレインＲＤに除去される。この場合、浮遊ダイオードＦＤには、所定の電荷２６ｃが残存している。 
　このフォトダイオードＰＤから浮遊ダイオードＦＤへの信号電荷の完全転送は、０Ｖが印加されているチャネルストッパＰ＋層１８に、フォトダイオードＰＤのＮ層２７表面に設けられたＰ＋層（以下、フォトダイオード表面Ｐ＋層）１９が接続されて、フォトダイオード表面Ｐ＋層１９の電位が０Ｖに固定（ピンニング）されていることにより可能となっている。図２４（ｃ）に、図２４（ａ）の切断線Ｂ－Ｂに沿ったＳｉＯ２膜、フォトダイオード表面Ｐ＋層１９、フォトダイオードＮ層２７、フォトダイオードＰ層２８の電位分布を示す。なお、図２４（ｃ）では区別のため、信号電荷２６ｄをハッチングで示す。信号電荷がないときのフォトダイオードＰＤにおける最も深い電位ΦｍｐはフォトダイオードＮ層２７内にある。このため信号電荷２６ｄは電位固定されたフォトダイオード表面Ｐ＋層１９より内側のフォトダイオードＮ層２７、フォトダイオードＰ層２８側に存在する。フォトダイオード表面Ｐ＋層１９にはホール２９が蓄積されており、ホール２９はＳｉＯ２－Ｓｉ界面準位より熱的に励起される電子と再結合して、信号電荷２６ｄへの混入を防止している。これにより、暗電流の発生が抑制される。 
　他の固体撮像装置として、図２５に示すように、１つの島状半導体３０に１画素を構成するものがある（例えば、特許文献１を参照）。この画素においては、基板上に信号線Ｎ＋層３１が形成されている。また、信号線Ｎ＋層３１に繋がった島状半導体３０の外周部にＰ形半導体層３２、絶縁膜３３ａ，３３ｂ、ゲート導体層３４ａ，３４ｂよりなるＭＯＳトランジスタが形成されている。さらに、このＭＯＳトランジスタに繋がって、光照射による発生電荷を蓄積するフォトダイオードが島状半導体３０の外周部に形成されている。このフォトダイオードは、Ｎ形半導体層３５ａ，３５ｂとＰ形半導体層３２とから構成される。このフォトダイオードで囲まれたＰ形半導体層３２をチャネルとし、このフォトダイオードをゲートとし、フォトダイオード上に形成され画素選択線３７ａ，３７ｂに繋がったＰ＋層３６と信号線Ｎ＋層３１近傍のＰ形半導体層３２をソースとドレインにした増幅接合トランジスタが形成されている。 
　この固体撮像装置の基本動作は、光照射により形成された信号電荷（この場合は電子）をフォトダイオードに蓄積する信号電荷蓄積動作と、信号線Ｎ＋層３１近傍のＰ形半導体３２とＰ＋層３６との間に流れるソース・ドレイン電流を前述の蓄積信号電荷に応じたフォトダイオード電圧によるゲート電圧により変調し、これを信号電流として読み出す信号読み出し動作と、この信号読み出し動作後、フォトダイオードに蓄積されている信号電荷をＭＯＳトランジスタのゲート導体層３４ａ，３４ｂにオン電圧を印加して信号線Ｎ＋層３１に除去するリセット動作よりなる。 
国際公開第２００９／０３４６２３号
K.Yonemoto, H.Sumi, R.Suzuki, T.Ueno,: "A CMOS Image Sensor with a Simple FPN-Reduction Technology and a Hole Accumulated Diode", 2000 International Solid-State Circuits Conference, Digest Papers, MP6.1 (2000) H.Takato, K.Sunouchi, N.Okabe, A.Nitayama, K.Hieda, F.Horiguchi, F.Masuoka: "Impact of Surrounding Gate Transistor(SGT) for Ultra-High-Density LSI's", IEEE Transactions on Electron devices, Vol.38, No.3, pp.573-578 (1991)
　図２４（ａ）に示されるＣＭＯＳ固体撮像装置においては、０Ｖに電位固定されたチャネルストッパＰ＋層１８に繋がったフォトダイオードＰＤ表面Ｐ＋層１９が無ければ、フォトダイオードＰＤを直接、増幅ＭＯＳトランジスタ２１のゲートＡＧに接続することができる。これにより、フォトダイオードＰＤに蓄積した信号電荷量に応じて増幅用ＭＯＳトランジスタ２１のゲートＡＧの電圧を直接、変化させることができ、撮像動作が可能になる。しかしながら、このような構成では、前述のように残像、ｋＴＣノイズ、および暗電流が増加する恐れがある。これに対し、フォトダイオードＰＤ表面Ｐ＋層１９を設けると、フォトダイオードＰＤ上部よりコンタクトホールを空けて金属配線によりフォトダイオードＰＤを増幅ＭＯＳトランジスタ２１のゲートＡＧに繋げることが出来ない。このために、新たに転送ゲートＴＧと浮遊ダイオードＦＤが必要になっている。このような新たな領域の付加は画素高密度化を損なう原因になっている。 
　また、図２５に示した固体撮像装置では、図２４（ａ）に示すようなチャネルストッパＰ＋層１８はなく、島状半導体３０間の絶縁層(または空気層)３８ａ，３８ｂにより画素間が分離されている。そのため、この固体撮像装置は、図２４（ａ）に示される固体撮像装置と異なり、Ｎ形半導体層３５ａ，３５ｂの表面に、０Ｖに固定（ピンニング）されたＰ＋層を有していない。このため、この固体撮像装置は、前述の残像、ｋＴＣノイズおよび暗電流ノイズが高いという問題を持っている。これに対し、例えばＰ＋層３６とＮ形半導体層３５ａ，３５ｂとの間に、０Ｖの外部配線に繋がったグランドＰ＋層と、このグランドＰ＋層に繋がった、Ｎ形半導体層３５ａ，３５ｂ上のＰ＋層と、グランド配線と、グランド配線とグランドＰ＋層とを繋ぐコンタクトホールとを設けると、画素構造を複雑にさせ、製造工程が増えることによって画素高密度化を損なう問題がある。 
　また、上述したような構造の固体撮像装置においては、画像３０に斜め方向に入った入射光３９ａの一部は、図２５において破線で示すように、隣接画素への漏洩光３９ｂとなり、隣接画素で信号電荷を発生する。このため、白黒固体撮像装置における解像度の低下、そしてカラー固体撮像装置での混色を生じる。解像度低下、特にカラー撮像における混色は、大きな画質低下を生じる問題もある。 
　本発明は、上記の事情を鑑みてなされたものであり、低残像、低暗電流、低ノイズおよび高画素密度の固体撮像装置を実現することを目的とする。また、本発明は、解像度低下およびカラー撮像における混色を抑制した固体撮像装置を実現することを他の目的とする。 
　上記目的を達成するために、本発明の固体撮像装置は、１個または複数の画素を有する固体撮像装置であって、前記画素が、基板上に形成された第１の半導体層と、該第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層の下部の側面に形成された第１の絶縁膜と、前記第１の絶縁膜を介して前記第２の半導体層の下部の側面に形成されたゲート導体層と、前記第２の半導体層の上部の側面に形成された第３の半導体層と、前記第２の半導体層の側面と対向していない前記第３の半導体層の側面に形成された第４の半導体層と、前記第２の半導体層と前記第３の半導体層の上部とに形成され、且つ、前記第４の半導体層と電気的に接続された、第５の半導体層と、からなり、少なくとも、前記第３の半導体層と、前記第２の半導体層のうち該第３の半導体層が形成された上部領域と、前記第４の半導体層と、前記第５の半導体層とが、島状形状内に形成され、前記第２の半導体層と前記第３の半導体層とはダイオードを形成し、前記ダイオードはゲートとして機能し、且つ、前記第１の半導体層と前記第５の半導体層との間の前記第２の半導体層がチャネルとして機能することで接合トランジスタが形成され、前記第１の半導体層と前記第３の半導体層の間にある第２の半導体層はチャネルとして機能し、且つ、前記ゲート導体層はゲートとして機能することでＭＯＳトランジスタが形成され、前記ダイオードに電磁エネルギー波の照射により発生した信号電荷を蓄積し、前記ダイオードに蓄積された信号電荷量に応じて変化する、前記接合トランジスタに流れる電流が信号として検知され、前記ダイオードに蓄積された信号電荷が、前記ＭＯＳトランジスタのチャネルを通じて、前記第１の半導体層に除去され、前記第４の半導体層と前記第５の半導体層との電圧が同一の電圧であることを特徴とする。 
　好ましくは、本発明の固体撮像装置は、遮光性の導電性材料から構成され、前記島状形状内に形成された前記第３の半導体層と前記第２の半導体層の前記上部領域と前記第４の半導体層とを囲むように前記第４の半導体層の側面領域に第１の絶縁膜を介して形成された第１の導体層をさらに備え、該第１の導体層は、前記第５の半導体層に接続されていてもよい。 
　本発明によれば、低残像、低暗電流、低ノイズおよび高画素密度の固体撮像装置を提供することができる。 
　また、島状形状内に形成された半導体層の外周部を囲むように遮光性の層を備えることにより、混色および解像度低下を抑制することができる。 
本発明の第１の実施形態に係る固体撮像装置の画素構造図である。 本発明の第１の実施形態の変形例に係る固体撮像装置の画素構造図である。 第１の実施形態に係る固体撮像装置の回路構成図である。 第１の実施形態を説明するための画素構造図と電位分布図である。 第１の実施形態を説明するための画素構造図と電位分布図である。 本発明の第２の実施形態を説明するための画素構造図である。 本発明の第３の実施形態に係る固体撮像装置の画素構造図である。 本発明の第４の実施形態に係る固体撮像装置の画素構造図である。 本発明の第５の実施形態に係る固体撮像装置の画素構造図である。 本発明の第６の実施形態に係る固体撮像装置の画素構造図である。 本発明の第７の実施形態に係る固体撮像装置の画素構造図である。 本発明の第８の実施形態に係る固体撮像装置の画素構造図である。 本発明の第９の実施形態に係る固体撮像装置の画素構造図である。 第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。 第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。 第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。 第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。 第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。 第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。 第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。 第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。 第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。 本発明の第１０の実施形態に係る固体撮像装置の断面図である。 本発明の第１１の実施形態に係る固体撮像装置の断面図である。 第１の従来の固体撮像装置およびその動作を説明するための画素構成図と電位分布図である。 第２の従来の固体撮像装置を説明するための画素構造図である。
　以下、本発明の実施の形態を図１Ａ～図２３を参照しながら説明する。 
（第１の実施形態） 
　以下、図１Ａ～図４を参照しながら、本発明の第１の実施形態に係る固体撮像装置１００について説明する。 
　図１Ａに第１の実施形態に係る固体撮像装置１００の画素構造を示す。各画素１１には、基板上に第１の走査方向に繋がる配線ＸＬに接続された第１の半導体層Ｎ＋層１が形成されている。第１の半導体層Ｎ＋層１上には、反対導電型の第２の半導体層Ｐ層２と絶縁膜３ａ，３ｂとゲート導体層４ａ，４ｂとから構成されるＭＯＳトランジスタ１１１が形成され、ＭＯＳトランジスタ１１１に繋がって第２の半導体層Ｐ層２と第３の半導体層Ｎ層５ａ，５ｂとから構成されるフォトダイオード１１２が形成されている。また、フォトダイオード１１２表面に第４の半導体層Ｐ＋層６ａ，６ｂが設けられ、第４の半導体層Ｐ＋層６ａ，６ｂと繋がる第５の半導体層Ｐ＋層７が形成されている。第５の半導体層Ｐ＋層７は、第１の走査方向と直交した方向に延びる配線ＹＬに接続されている。また、少なくともフォトダイオード１１２が形成される領域（第２の半導体層Ｐ層２のうち第３の半導体層Ｎ層５ａ，５ｂが配置されている上部領域および第３の半導体層Ｎ層５ａ，５ｂ）と第４の半導体層Ｐ＋層６ａ，６ｂと第５の半導体層Ｐ＋層７とが島状形状内に形成されている。なお、本実施形態においては、配線ＸＬは信号線であり、配線ＹＬは画素選択線であるが、配線ＸＬが画素選択線で、配線ＹＬが信号線であってもよい。 
　第１の実施形態において、第２の半導体層は、Ｐ型導電型半導体からなるＰ層２であるが、図１Ｂに示すように、Ｐ層２の代わりに、真正型の半導体層からなるｉ層２ｉであってもよい。真正型の半導体とは、実質的に一種の元素からなる半導体である。真正型の半導体は、不純物が混入しないように製造されるが、実際には不可避的に極微量の不純物を含む。ｉ層２ｉを構成する真正型の半導体層は、固体撮像装置１００としての機能を阻害しない程度であれば、微量のアクセプタ或いはドナー不純物を含んでいても構わない。こうした構成によれば、第３の半導体Ｎ層５ａ，５ｂと第２の半導体層ｉ層２ｉによりフォトダイオードが形成され、そして第５の半導体層Ｐ＋層７と信号線Ｎ＋層１との間に十分な電圧が印加されると、前記第５の半導体層Ｐ＋層７の正孔（ホール）は、第２の半導体層ｉ層２ｉの内部に生じた電位勾配によって、信号線Ｎ＋層１に向かって流れる。このようにして、第２の半導体層ｉ層２ｉは、図１Ａにおける第２の半導体層Ｐ層２と同様に接合トランジスタのチャネルとして機能する。
　図２に本実施形態に係る固体撮像装置１００の回路構成の一例を示す。固体撮像装置１００は、２次元のマトリクス状に配列された複数の画素１１ａ～１１ｄと、垂直走査回路２０１と、水平走査回路２０２と、リセット回路２０３と、画素選択線ＹＬ１，ＹＬ２と、信号線ＸＬ１，ＸＬ２と、リセット線ＲＳＬと、信号線ＭＯＳトランジスタＴｒ１，Ｔｒ２と、相関二重サンプリング（ＣＤＳ）出力回路２０４と、を主に備えている。本実施形態においては、画素が２行２列に配列された場合について説明するが、本発明に係る固体撮像装置は、これに限定されるものではない。 
　図２に示すように、各画素１１ａ～１１ｄに画素選択信号を入力する垂直走査回路２０１が、画素選択線ＹＬ１，ＹＬ２を介して行毎に各画素１１ａ～１１ｄに接続されている。各画素１１ａ～１１ｄはまた、列毎に信号線ＸＬ１，ＸＬ２を介してＣＤＳ出力回路２０４に接続されている。各信号線に配置された信号線ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート電極は、これらゲート電極に信号線選択信号を入力する水平走査回路２０２に接続されている。信号線ＸＬ１，ＸＬ２はまた、切替スイッチ部ＳＷ１，ＳＷ２に接続されている。また、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂは、リセット線ＲＳＬを介して、ゲート導体層４ａ，４ｂにリセット信号を入力するリセット回路２０３に接続されている。このような回路構成の動作により、画素１１ａ～１１ｄの信号電流が逐次ＣＤＳ出力回路２０４から読出される。 
　次に、図２～図４を参照しながら、本実施形態に係る固体撮像装置１００の基本動作について説明する。なお、図３および図４の電位分布図において、区別のため、蓄積した信号電荷はハッチングで示す。 
　固体撮像装置１００の基本動作は、信号電荷蓄積動作と信号読み出し動作とリセット動作よりなる。信号電荷蓄積動作においては、光照射により発生した信号電荷を第３の半導体層Ｎ層５ａ，５ｂおよび第３の半導体層Ｎ層５ａ，５ｂ近傍の第２の半導体層Ｐ層２（以下、「フォトダイオード領域」という）に蓄積する。信号読み出し動作においては、第１の半導体層Ｎ＋層１近傍の第２の半導体層Ｐ層２と第５の半導体層Ｐ＋層７との間に流れる電流を測定することにより、この蓄積された信号電荷を測定する。第１の半導体層Ｎ＋層１近傍の第２の半導体層Ｐ層２と第５の半導体層Ｐ＋層７との間に流れる電流は、フォトダイオード領域に蓄積された信号電荷に応じて変化するので、この電流を測定することにより、蓄積された信号電荷量を測定することができる。リセット動作においては、ＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂにオン電圧を印加して第１の半導体層Ｎ＋層１と第３の半導体層Ｎ層５ａ，５ｂとの間にチャネルを形成する。これにより、フォトダイオード領域に蓄積された信号電荷を第１の半導体層Ｎ＋層１に流して除去する。
　図３（ａ）は、信号読み出し期間においてフォトダイオード領域に信号電荷が蓄積されていないときの画素構造図であり、その場合におけるフォトダイオード１１２の空乏層８ａ，８ｂを破線で示している。本実施形態においては、フォトダイオード領域に信号電荷が蓄積されていない場合、フォトダイオード１１２の空乏層８ａ，８ｂは、第２の半導体層Ｐ層２のうちフォトダイオード１１２が形成される上部領域の一部に形成されている。
　図３（ｂ）は図３（ａ）のＡ－Ａ線に沿った電位分布図を示している。信号読み出し期間においては、第１の半導体層Ｎ＋層１の電位（ＶＸＬＲ）、第５の半導体層Ｐ＋層７の電位（ＶＹＬＲ）、信号電荷が蓄積されていないときの第３の半導体層Ｎ層５ａ，５ｂ内の最も深い電位ΦＰＲの順番に深くさせる。本実施形態において信号電荷は電子であるため、各電位が、ΦＰＲ＞ＶＹＬＲ＞ＶＸＬＲの電位関係になるように設定されている。 
　また、フォトダイオード表面Ｐ＋層（第４の半導体層Ｐ＋層）６ａ，６ｂは第５の半導体層Ｐ＋層７と電気的に繋がっているので、フォトダイオード表面Ｐ＋層６ａ，６ｂの電位はＶＹＬＲとなっている。そして、フォトダイオード表面Ｐ＋層６ａ，６ｂには第５の半導体層Ｐ＋層７よりホール２９が供給され蓄積している。 
　図３（ｃ）は、信号読み出し期間においてフォトダイオード領域に信号電荷が蓄積されているときの画素構造図であり、図３（ｄ）は、図３（ｃ）のＡ－Ａ線に沿った電位分布図を示している。信号読み出し期間では、図３（ｄ）に示すように、フォトダイオード領域に信号電荷が蓄積され、蓄積信号電荷によってフォトダイオード電位ΦＧＲが変化する。そして、図３（ｃ）に示すように、蓄積信号電荷によって生じるフォトダイオード電位ΦＧＲに応じて、空乏層８ａ，８ｂ幅が減少する。これにより、増幅用接合トランジスタのチャネルとして働く第２の半導体層Ｐ層２の幅が変化し、第１の半導体層Ｎ＋層１近傍の第２の半導体層Ｐ層２および第５の半導体層Ｐ＋層７の間に流れる電流が変化する。 
　図３（ｅ）は、信号読み出し期間において、信号電荷が更に蓄積され、蓄積信号電荷として、読み出す最大信号電荷量ＱＳＲＭに加えて過剰信号電荷Ｑｅｘがフォトダイオード領域に蓄積されているときの、図３（ｃ）のＡ－Ａ線に沿った電位分布を模式的に示す。本実施形態では、フォトダイオード電位ΦＧＲがＶＹＬＲになるまで、信号電荷がフォトダイオード領域に蓄積される。これ以上の光照射による過剰信号電荷Ｑｅｘはフォトダイオード表面Ｐ＋層６ａ，６ｂに蓄積されているホール２９と再結合して消滅する。本実施形態においては、電位関係がＶＸＬＲ＜ＶＹＬＲに設定されているので、過剰信号電荷Ｑｅｘが第２の半導体層Ｐ層２に流れ出ることはない。これにより、特別な過剰信号電荷除去のためのドレインを形成することなく、フォトダイオード領域で光照射により生成した過剰信号電荷を除去することができる。従って、図２５に示した従来の固体撮像装置のように、過剰な信号電荷が増幅用接合トランジスタのチャネルに混入することがない。 
　図４（ａ）は、信号電荷蓄積期間において、フォトダイオード領域に信号電荷が蓄積されていないときの空乏層８ａ，８ｂを記入した画素構造図である。本実施形態においては、フォトダイオード領域に信号電荷が蓄積されていない場合、フォトダイオード１１２の空乏層８ａ，８ｂは、第２の半導体層Ｐ層２の上部領域の一部に形成されている。 
　図４（ｂ）は、図４（ａ）のＡ－Ａ線に沿った電位分布図を示す。信号電荷蓄積期間においては、例えば、第１の半導体層Ｎ＋層１の電圧ＶＸＬＲを０Ｖ、第５の半導体層Ｐ＋層７の電圧ＶＹＬＲを０Ｖ、ＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂを０Ｖに設定する。これにより、光照射に応じて、図４（ｂ）に示すように、蓄積信号電荷ＱＳＳがフォトダイオード領域に蓄積される。読み出す最大信号電荷量ＱＳＲＭより多く蓄積信号電荷ＱＳＳが蓄積されると、信号読み出し動作に移行した際、上述したように、過剰な電荷が、第４の半導体層Ｐ＋層６ａ，６ｂに蓄積されているホール２９と再結合して除去される。 
　図４（ｃ）にリセット期間における図１ＡのＡ－Ａ線に沿った電位分布図を示す。リセット期間においては、第５の半導体層Ｐ＋層７の電位（ＶＹＬＲ）、信号電荷が蓄積されていないときの第３の半導体層Ｎ層５ａ，５ｂの最も深い電位ΦＰＭ、ＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂにオン電圧が印加されたときの第２の半導体層Ｐ層２のＭＯＳトランジスタのチャネル電位ΦＲＧ、第１の半導体層Ｎ＋層１の電位（ＶＸＬＲ）の順番で深くさせる。本実施形態において信号電荷は電子であるため、各電位が、ＶＹＬＲ＜ΦＰＭ＜ΦＲＧ＜ＶＸＬＲの電位関係になるように設定されている。例えば、ＶＹＬＲ＝０Ｖ、ＶＸＬＲ＝２Ｖ、ゲート導体層４ａ，４ｂの電圧を１．５Ｖに設定することができる。これによって、リセット期間においてフォトダイオード領域に蓄積されている信号電荷は、フォトダイオード領域に残存することなく第１の半導体層Ｎ＋層１に流され、除去される。 
　これにより、図２４（ａ）で示した固体撮像装置における残像とｋＴＣノイズ発生を抑制することができる。 
（第２の実施形態） 
　図５（ａ）～図５（ｃ）に本発明の第２の実施形態に係る固体撮像装置を説明するための画素構造を示す。なお、第１の実施形態に係る固体撮像装置と同一部分には同一符号を付す。 
　第１の実施形態と異なる点は、信号読み出し期間において、図５（ａ）に示すように、フォトダイオード領域に信号電荷が蓄積されていないときにフォトダイオード１１２の空乏層８ｃが、第２の半導体層Ｐ層２のうちフォトダイオード１１２が形成される上部領域を占有していることである。なお、このようなフォトダイオード１１２は、第３の半導体層Ｎ層５ａ，５ｂおよび第２の半導体層Ｐ層２の層厚、不純物濃度などを適宜調整することによって形成され得る。 
　空乏層８ｃが、第２の半導体層Ｐ層２の上部領域を占有している場合には、増幅用接合トランジスタの第５の半導体層Ｐ＋層７と第１の半導体層Ｎ＋層１近傍の第２の半導体層Ｐ層２との間に電流を流すためのチャネルは形成されていない。 
　フォトダイオード領域に信号電荷が蓄積されていると、信号読み出し期間では、図５（ｂ）に示すようにフォトダイオード１１２の空乏層８ａ，８ｂ幅（厚さ）が減少し、第２の半導体層Ｐ層２に増幅用接合トランジスタのチャネルが形成されて、蓄積信号電荷に応じた電流がこのチャネルに流れる。 
　図５（ｃ）は、信号電荷蓄積期間において、フォトダイオード領域に信号電荷が蓄積されていないときの空乏層８ｃを記入した画素構造図である。信号電荷蓄積期間においては、通常、例えば第１の半導体層Ｎ＋層１の電圧ＶＸＬＲ＝０Ｖ、第５の半導体層Ｐ＋層７の電圧ＶＹＬＲ＝０Ｖに設定する。 
　図５（ｃ）に示すように、信号電荷蓄積期間において、信号電荷が蓄積されていないときには、フォトダイオード１１２の空乏層８ｃが第２の半導体層Ｐ層２の上部領域を占有して形成されている。空乏層８ｃが第２の半導体層Ｐ層２を占有していないと、空乏層８ｃがない第２の半導体層Ｐ層２で発生した信号電荷は拡散して、第５の半導体層Ｐ＋層７または第１の半導体層Ｎ＋層１に到達する。これにより第２の半導体層Ｐ層２で発生した信号電荷は、信号に対して無効となる。それに対して、空乏層８ｃが第２の半導体層Ｐ層２の上部領域を占有することにより、特に照射光量の少ない状態において、発生する信号電荷を効果的にフォトダイオード１１２に捕獲し、蓄積することができる。 
　また、信号電荷が蓄積されていないときは、増幅用接合トランジスタのチャネルがピンチオフされているので、例えば、信号読み出し期間以外の期間に、画素選択線ＹＬへの飛び込みノイズにより、第５の半導体層Ｐ＋層７からホールが第２の半導体層Ｐ層２に注入されようとしても、空乏層８ｃによりこのようなホール注入が防止される。 
　このように、信号読み出し期間において、フォトダイオード領域に信号電荷が蓄積されていないときにフォトダイオード１１２の空乏層８ｃが第２の半導体層Ｐ層２の上部領域を占有するように形成されることによって、良好な低照度特性を有する固体撮像装置を提供することができる。 
（第３の実施形態） 
　図６に本発明の第３の実施形態に係る固体撮像装置を説明するための２画素の画素断面を示す。なお、第１の実施形態に係る固体撮像装置と同一部分には同一の数字を付す。また区別のため、画素１１ｅに含まれる部分にはａａおよびａｂを、画素１１ｆに含まれる部分にはｂａおよびｂｂを付す。前述の第１および第２の実施形態に係る固体撮像装置においては、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂが、ＭＯＳトランジスタ１１１のチャネル上にのみ形成されている。これに対し、本実施形態に係る固体撮像装置では、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂがフォトダイオード表面Ｐ＋層（第４の半導体層Ｐ＋層）６ａａ，６ａｂ，６ｂａ，６ｂｂも被覆するように、延在して形成されている。ここで、ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂは、画素（島状半導体）１１ｅ，１１ｆ周辺を囲んで形成されている。ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂは、例えばポリシリコン、金属等の遮光性の導電性材料より形成され、照射光線を吸収または反射する。 
　画素前面（図６においては上側）より角度を持って第１の画素１１ｅに入射した光線（入射光）１０ａは、上述した第１の実施形態に係る画素構造では、入射光１０ａの一部が、隣接する第２の画素１１ｆに到達して、信号電荷を生じさせる。これは、本来第１の画素１１ｅに入射して生じる信号電荷が隣接画素に漏洩することを意味している。これによって、解像度の低下、特にカラー撮像装置では画素ごとに決められた色光線のみを受け取るようになっているため、隣接画素への信号電荷の漏洩による混色を発生する恐れがある。さらに、解像度低下、特にカラー撮像における混色は、大きな画質低下を生じる恐れがある。 
　これに対し、本実施形態においては、斜め入射光１０ａは、遮光性の材料から構成されるゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂで吸収または反射される。この反射光１０ｃは入射した画素１１ｅにとどまり、前述のような隣接画素１１ｆへの信号電荷の漏洩は生じない。 
　本実施形態では、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂは、第２の配線ＹＬ３，ＹＬ４の電圧が印加された第５の半導体層Ｐ＋層７ａ，７ｂに繋がっている。このため、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂの電位は第２の配線ＹＬ３，ＹＬ４の電位に固定されている。このフォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂのシールド効果により、増幅用接合トランジスタのチャネル幅を変化させるフォトダイオード電位は、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの電位が時間的に変化しても、影響を受けづらいため、安定な動作がなされる。 
（第４の実施形態） 
　図７を参照しながら、本発明の第４の実施形態に係る固体撮像装置について説明する。なお、第３の実施形態に係る固体撮像装置と同一部分には同一符号を付す。上述した第３の実施形態に係る固体撮像装置においては、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂがフォトダイオード表面Ｐ＋層（第４の半導体層Ｐ＋層）６ａａ，６ａｂ，６ｂａ，６ｂｂ上まで延在している。これに対し、本実施形態に係る固体撮像装置では、第５の半導体層Ｐ＋層７ａ，７ｂに繋がった第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂがフォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂを被覆している。第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂは島状半導体１１ｅ，１１ｆ周辺を囲んで形成されている。また、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂは、遮光性の導電性材料から構成されている。
　これにより、第３の実施形態に係る固体撮像装置と同じく、画素前面より角度を持って第１の画素１１ｅに入射した入射光１０ａは、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂまたはゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂで吸収または反射される。この反射光１０ｃは入射した画素１１ｅにとどまり、隣接画素１１ｆへの信号電荷の漏洩は生じない。 
　また、上述した第３の実施形態に係る固体撮像装置では、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂをゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂが被覆している。増幅用接合トランジスタのチャネル幅を変化させるフォトダイオード電位は、ＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの電圧変化から、配線ＹＬ３，ＹＬ４の電圧に固定されたフォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂによりシールドされているが、容量結合等による影響を受け易い。これに対し、本実施形態に係る固体撮像装置では、フォトダイオード表面を被覆する第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂは、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂと電気的に接続されているので、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂと同電位である。このため、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂの電位は、配線ＹＬ３，ＹＬ４の電圧変化以外の電圧変動の影響を受けづらくなっている。これにより、増幅用接合トランジスタのチャネル幅を変化させるフォトダイオード電位が安定に動作し、本実施形態に係る固体撮像装置が安定に動作することができる。 
（第５の実施形態） 
　図８を参照して、本発明の第５の実施形態に係る固体撮像装置について説明する。なお、第４の実施形態に係る固体撮像装置と同一部分には同一符号を付す。通常の２次元固体撮像装置においては、各画素の画素選択線、画素信号線、画素電源線、画素ＭＯＳトランジスタのゲートなどは、固体撮像装置の周辺に設けられた走査回路、電源回路、信号処理回路、ゲートパルス電圧発生回路などに接続されている。これらの接続線は第１の配線方向、または第２の配線方向に配置されている。例えば、第１の半導体層Ｎ＋層１ａ，１ｂが信号線に接続され、第５の半導体層Ｐ＋層７ａ，７ｂが画素選択線に接続されている。図８に示すように、信号線ＸＬ３，ＸＬ４が図面垂直方向に配置されると、画素選択線は、通常、図面水平方向に配置される。この場合、画素選択線は、第５の半導体層Ｐ＋層７ａ，７ｂを接続している第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂおよび隣接した画素の第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂ同士を接続する第１の配線導体層１４ａ～１４ｃから構成される。本実施形態では、隣接した画素の第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂ同士は、ＭＯＳトランジスタのゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂに近接した場所で接続されている。また、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂおよび第１の配線導体層１４ａ～１４ｃは、遮光性の導電性材料から構成されている。なお、本実施形態において、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂと第１の配線導体層１４ａ～１４ｃとは、一体に形成されている。 
　これにより、図８に示すように、第３および第４の実施形態に係る固体撮像装置と同じく、画素前面より角度を持って第１の画素１１ｅに入射した入射光１０ａは、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂまたはゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂで吸収または反射される。この反射光１０ｃは入射した画素１１ｅにとどまり、隣接画素１１ｆへの信号電荷の漏洩は生じない。また、画素１１ｅと画素１１ｆとの間の隙間に入射した光が、第５半導体層Ｐ＋層７ａ，７ｂに繋がった第１の導体層１３ａｂ，１３ｂａとＭＯＳトランジスタのゲート導体層４ａｂ，４ｂａとの間の隙間から、第２の半導体層Ｐ層２ａ，２ｂに漏洩することを効果的に防止することができる。また、図８に示すように、一度画素１１ｅ内に入射し、第１の導体層１３ａｂとゲート導体層４ａｂとの間の隙間から出た光１６は、第１の配線導体層１４ｂで吸収または反射されるので、さらに隣接する画素１１ｆの第１の導体層１３ｂａとゲート導体層４ｂａとの間の隙間から、隣接画素１１ｆの第２の半導体層Ｐ層２ｂに漏洩することを効果的に防止することができる。本実施形態とは異なり、例えば、第１の導体層１３ａｂが、隣接する画素の第５の半導体層Ｐ＋層７ｂに接続された第１の導体層１３ｂａと、光入射側である上部で接続されていると、図８において、水平方向に配置されている画素選択線間からの光の回り込みによる隣接画素への光漏洩、およびゲート導体層４ａｂ，４ｂａと第１の導体層１３ａｂ，１３ｂａとの間の隙間からの光漏洩が生じ易くなる。本実施形態に係る固体撮像装置では、この光漏洩をより効果的に防止することができる。 
（第６の実施形態） 
　図９を参照して、本発明の第６の実施形態に係る固体撮像装置について説明する。上述した第４の実施形態と同一部分には同一符号を付す。本実施形態に係る固体撮像装置においては、ＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂが、図９の水平方向に設けられている。また、各画素１１ｅ，１１ｆのゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂは、ＭＯＳトランジスタの上部で、第２の配線導体層１５ａ～１５ｃによって接続されている。第２の配線導体層１５ａ～１５ｃは、遮光性の導電性材料から構成されている。本実施形態においては、ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂと第２の配線導体層１５ａ～１５ｃとは、一体に形成されている。 
　このような構成によって、図９に示すように、上記第３～第５の実施形態に係る固体撮像装置と同様に、画素前面より角度を持って第１の画素１１ｅに入射した入射光１０ａは、第１の導体層１３ａａおよび１３ｂａ、または、ゲート導体層４ａａおよび４ａｂで吸収または反射される。この反射光１０ｃは入射した画素１１ｅにとどまり、隣接画素１１ｆへの信号電荷の漏洩は生じない。また、上述した第５の実施形態に係る固体撮像装置と同様に、画素間の隙間に入射した光がゲート導体層４ａｂ，４ｂａと第１の導体層１３ａｂ，１３ｂａとの間の隙間から、隣接画素の第２の半導体層Ｐ層２ａ，２ｂに漏洩することを効果的に防止することができる。また、一度画素１１ｅ内に入射し、ゲート導体層４ａｂと第１の導体層１３ａｂとの間の隙間から出た光１６は、第２の配線導体層１５ｂで吸収または反射されるので、隣接画素１１ｆのゲート導体層４ｂａと第１の導体層１３ｂａとの間の隙間から隣接画素の第２の半導体層Ｐ層２ｂに漏洩することを効果的に防止することができる。 
（第７の実施形態） 
　図１０を参照して、本発明の第７の実施形態に係る固体撮像装置を説明する。なお、第４の実施形態に係る固体撮像装置と同一部分には同一符号を付す。第４の実施形態に係る固体撮像装置と異なるのは、各画素１１ｅ，１１ｆ間の隙間の、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂの間およびゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの間の両方において、もしくはどちらか一方において、埋め込み導体層（第２の導体層）１６ａ～１６ｃ，１７ａ～１７ｃを埋め込んでいる点である。本実施形態においては、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂの間およびゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの間の両方に埋め込み導体層１６ａ～１６ｃ，１７ａ～１７ｃを埋め込んだ場合について説明する。この場合、第５の半導体層Ｐ＋層７ａ，７ｂに繋がった第２の配線ＹＬ３，ＹＬ４とＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの配線の方向が同じである。第２の配線ＹＬ３，ＹＬ４とゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの配線が直交した方向に取り出されている場合は、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂの間およびゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの間のうち、いずれか一方にのみ埋め込み導体層１６ａ～１６ｃ，１７ａ～１７ｃがあるように図中に示される。 
　埋め込み導体層１６ａ～１６ｃ，１７ａ～１７ｃは、遮光性の導電性材料から構成されている。そのため、例えば、画素間の隙間に入射した光は、埋め込み導体層１６ａ～１６ｃ，１７ａ～１７ｃで吸収または反射される。これによって、第５および第６の実施形態に係る固体撮像装置と同様に、隣接画素への光漏洩を効果的に防止することができる。 
（第８の実施形態） 
　図１１に、本発明の第８の実施形態に係る固体撮像装置を示す。なお、第４の実施形態と同一部分には同一符号を付す。図１１は、第４の実施形態に係る固体撮像装置の画素構造の第２の半導体層Ｐ層２ａ、ゲート導体層４ａｂ、第３の半導体層Ｎ層５ａｂ、第４の半導体層Ｐ＋層６ａｂ、第５の半導体層Ｐ＋層７ａを含む領域を拡大したものである。第４の実施形態との違いは、ゲート導体層４ａｂを覆うように設けられた絶縁膜１８ａｂ上に、第５の半導体層Ｐ＋層７ａに繋がった第１の導体層１３ａｂが、ゲート導体層４ａｂと重なる部分を有するように形成されている点である。 
　このような構成によって、ゲート導体層４ａｂと第１の導体層１３ａｂとの間に隙間がないため、この隙間からの光の漏洩が起こらない。そのため、隣接画素への光漏洩をより効果的に防止することができる。これにより、本実施形態に係る固体撮像装置では、解像度の低下および混色を効果的に抑制することができる。 
（第９の実施形態） 
　図１２に、本発明の第９の実施形態に係る固体撮像装置を示す。なお、第５の実施形態と同一部分には同一符号を付す。図１２は、第５の実施形態に係る固体撮像装置の画素構造の第２の半導体層Ｐ層２ａ，２ｂ、ゲート導体層４ａｂ，４ｂａ、第３の半導体層Ｎ層５ａｂ，５ｂａ、第４の半導体層Ｐ＋層６ａｂ，６ｂａ、第５の半導体層Ｐ＋層７ａ，７ｂを含む領域を拡大したものである。第５の実施形態との違いは、ゲート導体層４ａｂ，４ｂａを覆うように設けられた絶縁膜１８ａｂ，１８ｂａ上に、第１の導体層１３ａｂ，１３ｂａが、ゲート導体層４ａｂ，４ｂａとそれぞれ重なる部分を有するように形成されている点である。 
　このような構成によって、第８の実施形態に係る固体撮像装置と同様に、隣接画素への光漏洩をより効果的に防止することができる。これにより、本実施形態に係る固体撮像装置では、解像度の低下および混色をより効果的に抑制することができる。 
　次に、第９の実施形態に係る固体撮像装置の製造方法について、図１３～図２１を参照しながら、説明する。 
　まず、図１３に示すように、シリコン（ＳｉＯ２）基板上に、Ｐ形シリコン層３０１、シリコン窒化膜３０２およびシリコン酸化膜３０３を堆積する。その後、エッチング等により、図１４に示すように、島状半導体層３０４ａ，３０４ｂを形成する。次に、例えば、酸素雰囲気中で基板を加熱して、シリコン表面を酸化することによりシリコン酸化膜３０５を形成する。次にポリシリコンを堆積し、エッチバックすることにより、図１５に示すようにサイドウォール状のポリシリコン膜３０６を形成する。 
　次に、イオン注入法などによりＰ形シリコン層３０１にリン等を注入することで第１の半導体層Ｎ＋層１ａ，１ｂを形成する。その後、ポリシリコン膜３０６およびシリコン酸化膜３０５を剥離する。次に、シリコン酸化膜層３０７を形成し、ゲート酸化によりゲート酸化膜３０８を形成し、図１６に示すように、モノシラン（ＳｉＨ４）の熱分解によるＣＶＤ法でポリシリコン膜３０９を堆積する。次に、ポリシリコン膜３０９上の第１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂを定義する領域上にシリコン酸化膜（ＳｉＯ２膜）３１０を形成する。次に、ＳｉＯ２膜３１０若しくはレジスト膜をマスクにしてゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂ以外のポリシリコン膜３０９をエッチングして除去し、図１７に示すように、ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂを形成する。その後、ＳｉＯ２膜３１０を除去し、ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂのポリシリコンを酸化して、絶縁膜１８ａａ，１８ａｂ，１８ｂａ，１８ｂｂを形成する。 
　次に、リン等をイオン注入法などによりＰ形シリコン層３０１に注入し、第３の半導体層Ｎ層５ａａ，５ａｂ，５ｂａ，５ｂｂを形成する。さらにボロン等をイオン注入法などにより第３の半導体層Ｎ層５ａａ，５ａｂ，５ｂａ，５ｂｂに注入し、図１８に示すように、第４の半導体層Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂを形成する。その後、シリコン窒化膜３０２を剥離する。次に、酸化シリコン又は窒化シリコンを堆積し、平坦化およびエッチバックすることにより、シリコン酸化膜３１１ａを形成する。露出している半導体層を酸化して、シリコン酸化膜３１２を形成し、ボロン等を注入することにより、図１９に示すように、第５の半導体層Ｐ＋層７ａ，７ｂを形成する。その後、シリコン酸化膜３１２を剥離し、図２０に示すように、第１の導体層１３ａｂ，１３ｂａとＭＯＳトランジスタのゲート導体層４ａｂ，４ｂａとが重なる部分の深さまでシリコン酸化膜３１１ａをエッチングして除去し、シリコン酸化膜３１１ｂを形成する。次に、ゲート導体層４ａｂ，４ｂａのポリシリコンを酸化する。その後、基板全面に金属膜を真空蒸着、スパッタリング等により形成し、これをパターニングすることにより、図２１に示すように、第５の半導体層Ｐ＋層に繋がった第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂと、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂ同士を接続する第１の配線導体層１４ａ，１４ｂ，１４ｃと、を形成することができる。 
　このような工程により、第９の実施形態に係る固体撮像装置の画素構造が得られる。また、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂと、第１の配線導体層１４ａ，１４ｂ，１４ｃと、を形成する工程において、金属膜を図１１に示すようにパターニングすることにより、第８の実施形態に係る固体撮像装置の画素構造を得ることができる。
（第１０の実施形態）
　通常の固体撮像装置では、画素と、画素を駆動するための回路と、画素から信号を取り出すための回路とは、同一基板上に形成されている。立体構造の画素を備える第１～９の実施形態に係る固体撮像装置では、これらの回路も立体構造化されていることが好ましい。例えば、これらの回路は、非引用文献２記載のＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ）から構成されてもよい。このような固体撮像装置の一例を、第１０の実施形態として、図２２を参照しながら説明する。図２２は、第１０の実施形態に係る固体撮像装置の断面図である。
　本実施形態に係る固体撮像装置は、基板４００と、基板４００上に形成されている１個または複数の画素１１ｇと、基板４００上に形成され、画素１１ｇを駆動し、該画素１１ｇから信号を取り出すための画素の駆動及び／又は出力回路４０１とから構成される。画素１１ｇは、第１の実施形態の画素１１と同様の画素構造を備える。画素の駆動及び／又は出力回路４０１は、ＮチャネルＭＯＳトランジスタ部４０２ａとＰチャネルＭＯＳトランジスタ部４０２ｂとからなるＣＭＯＳ回路を備える。なお、画素の駆動及び／又は出力回路４０１は、上述の、垂直走査回路、水平走査回路、リセット回路、及び、相関二重サンプリング出力回路などを集合的に呼び表したものである。
　ＮチャネルＭＯＳトランジスタ部４０２ａは、基板４００上に形成された半導体基板層４０３ａと、該半導体基板層４０３ａ上に形成されたＰウエル層４０６ａと、該Ｐウエル層４０６ａ上に形成された１個または複数のＮチャネルＭＯＳトランジスタ４０４ａ，４０４ｂとから構成される。これらＮチャネルＭＯＳトランジスタ４０４ａ，４０４ｂは、半導体柱４０８ａ，４０８ｂと、ゲート絶縁層４０９ａ，４０９ｂと、ゲート導体層４１０ａ，４１０ｂと、ソース／ドレインＮ＋層４０７ａ，４０７ｂと、から構成される。ゲート絶縁層４０９ａ，４０９ｂは、半導体柱４０８ａ，４０８ｂを囲んで形成されている。ゲート導体層４１０ａ，４１０ｂは、半導体柱４０８ａ，４０８ｂを囲むように、ゲート絶縁層４０９ａ，４０９ｂ上に形成されている。ソース／ドレインＮ＋層４０７ａ，４０７ｂは、半導体柱４０８ａ，４０８ｂの上部と下部とに形成されている。ＮチャネルＭＯＳトランジスタ部４０２ａの、基板４００から最上部のソース／ドレインＮ＋層４０７ａ，４０７ｂまでの高さが、画素１１ｇの、基板４００から第５の半導体層Ｐ＋層７までの高さと同じになるように、ＮチャネルＭＯＳトランジスタ部４０２ａは形成されている。Ｐウエル層４０６ａは、電源に接続されており、Ｐウエル電圧を印加される。ソース／ドレインＮ＋層４０７ａ，４０７ｂに挟まれた半導体柱４０８ａ，４０８ｂは、ＮチャネルＭＯＳトランジスタ４０４ａ，４０４ｂのチャネルとして機能する。
　ＰチャネルＭＯＳトランジスタ部４０２ｂは、基板４００上に形成された半導体基板層４０３ｂと、該半導体基板層４０３ｂ上に形成されたＮウエル層４０６ｂと、該Ｎウエル層４０６ｂ上に形成された１個または複数のＰチャネルＭＯＳトランジスタ４０５ａ，４０５ｂとから構成される。これらＰチャネルＭＯＳトランジスタ４０５ａ，４０５ｂは、半導体柱４１２ａ，４１２ｂと、ゲート絶縁層４１３ａ，４１３ｂと、ゲート導体層４１４ａ，４１４ｂと、ソース／ドレインＰ＋層４１１ａ，４１１ｂと、から構成される。ゲート絶縁層４１３ａ，４１３ｂは、半導体柱４１２ａ，４１２ｂを囲んで形成されている。ゲート導体層４１４ａ，４１４ｂは、半導体柱４１２ａ，４１２ｂを囲むように、ゲート絶縁層４１３ａ，４１３ｂ上に形成されている。ソース／ドレインＰ＋層４１１ａ，４１１ｂは、半導体柱４１２ａ，４１２ｂの上部と下部とに形成されている。ＰチャネルＭＯＳトランジスタ部４０２ｂの、基板４００から最上部のソース／ドレインＰ＋層４１１ａ，４１１ｂまでの高さが、画素１１ｇの、基板４００から第５の半導体層Ｐ＋層７までの高さと同じになるように、ＰチャネルＭＯＳトランジスタ部４０２ｂは形成されている。Ｎウエル層４０６ｂは、電源に接続されており、Ｎウエル電圧を印加される。ソース／ドレインＰ＋層４１１ａ，４１１ｂに挟まれた半導体柱４１２ａ，４１２ｂは、ＰチャネルＭＯＳトランジスタ４０５ａ，４０５ｂのチャネルとして機能する。
　ＮチャネルＭＯＳトランジスタ部４０２ａ及びＰチャネルＭＯＳトランジスタ部４０２ｂを構成する各ＭＯＳトランジスタ４０４ａ，４０４ｂ，４０５ａ，４０５ｂは、それぞれ、配線などを介して、互いに又は電源に又は接地に電気的に接続されて、ＣＭＯＳ回路を形成する。さらに、画素の駆動及び／又は出力回路４０１は、画素１１ｇに、配線などを介して電気的に接続されている。
　上記構成によれば、画素１１ｇおよび画素の駆動及び／又は出力回路４０１を構成する各ＭＯＳトランジスタが、同一の基板４００上に立体構造化されているため、プレーナＭＯＳトランジスタを用いて形成する場合に比べて、画素１１ｇと画素の駆動及び／又は出力回路４０１との基板４００上での実装面積を減らすことができる。これにより、画素の高密度化にあわせて、固体撮像装置をコンパクト化することが可能となる。さらに、上記構成によれば、ＮチャネルＭＯＳトランジスタ部４０２ａと、ＰチャネルＭＯＳトランジスタ部４０２ｂと、画素１１ｇとは、同じ高さであるため、それぞれの母体となる半導体柱を、エッチングまたは研磨などの条件を個別に調節することなしに、同一の工程で形成することが可能である。このため、上記構成を備える第１０の実施形態に係る固体撮像装置は、従来の固体撮像装置に比べ、簡略化された製造方法で製造することが可能である。
（第１１の実施形態）
　第１０の実施形態に係る固体撮像装置では、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタは、それぞれがまとまって、Ｐウエル層及びＮウエル層上に形成されているが、代わりに、基板上に個別に形成されてもよい。このような固体撮像装置の一例を、第１１の実施形態として、図２３を参照しながら説明する。図２３は、第１１の実施形態に係る固体撮像装置の断面図である。
　本実施形態に係る固体撮像装置は、基板４００と、基板４００上に形成されている１個または複数の画素１１ｈと、基板４００上に形成され、画素１１ｈを駆動し、該画素１１ｈから信号を取り出すための画素の駆動及び／又は出力回路４０１とから構成されている。画素１１ｈは、第３の実施形態の画素１１ｆと同様の画素構造を備える。即ち、画素１１ｈでは、リセット動作のためのＭＯＳトランジスタのゲート導体層４ｂａ，４ｂｂがフォトダイオード表面Ｐ＋層（第４の半導体層Ｐ＋層）６ｂａ，６ｂｂも被覆するように、延在して形成されている。画素の駆動及び／又は出力回路４０１は、ＮチャネルＭＯＳトランジスタ部４０２ａとＰチャネルＭＯＳトランジスタ部４０２ｂとからなるＣＭＯＳ回路を備える。
　ＮチャネルＭＯＳトランジスタ部４０２ａは、基板４００上に形成された１個または複数のＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂから構成される。これらＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂは、半導体柱４１７ａ，４１７ｂと、ゲート絶縁層４１８ａ，４１８ｂと、ゲート導体層４１９ａ，４１９ｂと、ソース／ドレインＮ＋層４１６ａ，４１６ｂとから構成される。ゲート絶縁層４１８ａ，４１８ｂは、半導体柱４１７ａ，４１７ｂを囲んで形成されている。ゲート導体層４１９ａ，４１９ｂは、半導体柱４１７ａ，４１７ｂを囲むように、かつ、画素１１ｈのゲート導体層４ｂａ，４ｂｂと同じ高さに、ゲート絶縁層４１８ａ，４１８ｂ上に形成されている。ソース／ドレインＮ＋層４１６ａ，４１６ｂは、半導体柱４１７ａ，４１７ｂの上部と下部とに形成されている。ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂの、基板４００から最上部のソース／ドレインＮ＋層４１６ａ，４１６ｂまでの高さが、画素１１ｈの、基板４００から第５の半導体層Ｐ＋層７ｂまでの高さと同じになるように、ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂは形成されている。ソース／ドレインＮ＋層４１６ａ，４１６ｂに挟まれた半導体柱４１７ａ，４１７ｂはＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂのチャネルとして機能する。
　ＰチャネルＭＯＳトランジスタ部４０２ｂは、基板４００上に形成された１個または複数のＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂから構成される。これらＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂは、半導体柱４２２ａ，４２２ｂと、ゲート絶縁層４２３ａ，４２３ｂと、ゲート導体層４２４ａ，４２４ｂと、ソース／ドレインＰ＋層４２１ａ，４２１ｂとから構成される。ゲート絶縁層４２３ａ，４２３ｂは、半導体柱４２２ａ，４２２ｂを囲んで形成されている。ゲート導体層４２４ａ，４２４ｂは、半導体柱４２２ａ，４２２ｂを囲むように、かつ、画素１１ｈのゲート導体層４ｂａ、３ｂｂと同じ高さに、ゲート絶縁層４２３ａ，４２３ｂ上に形成されている。ソース／ドレインＰ＋層４２１ａ，４２１ｂは、半導体柱４２２ａ，４２２ｂの上部と下部とに形成されている。ＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂの、基板４００から最上部のソース／ドレインＰ＋層４２１ａ，４２１ｂまでの高さが、画素１１ｈの、基板４００から第５の半導体層Ｐ＋層７ｂまでの高さと同じになるように、ＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂは形成されている。ソース／ドレインＰ＋層４２１ａ，４２１ｂに挟まれた半導体柱４２２ａ，４２２ｂはＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂのチャネルとして機能する。
　ＮチャネルＭＯＳトランジスタ部４０２ａ及びＰチャネルＭＯＳトランジスタ部４０２ｂを構成する各ＭＯＳトランジスタ４１５ａ，４１５ｂ，４２０ａ，４２０ｂは、それぞれ、配線などを介して、互いに又は電源に又は接地に電気的に接続されて、ＣＭＯＳ回路を形成する。さらに、画素の駆動及び／又は出力回路４０１は、画素１１ｈに、配線などを介して電気的に接続されている。
　上記構成によれば、画素１１ｈおよび画素の駆動及び／又は出力回路４０１を構成する各ＭＯＳトランジスタが、同一の基板４００上に立体構造化されているため、画素の駆動及び／又は出力回路をプレーナＭＯＳトランジスタを用いて形成する場合に比べて、画素１１ｈと画素の駆動及び／又は出力回路４０１との基板４００上での実装面積を減らすことができる。これにより、画素の高密度化にあわせて、固体撮像装置をコンパクト化することが可能となる。さらに、上記構成によれば、ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂと、ＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂと、画素１１ｈとは、同じ高さであるため、それぞれの母体となる半導体柱を、エッチングまたは研磨などの条件を個別に調節することなしに、同一の工程で形成することが可能である。同様に、ゲート導体層４１９ａ，４１９ｂ，４２４ａ，４２４ｂと、画素１１ｈのゲート導体層４ｂａ，４ｂｂとも、同じ高さであるため、エッチングまたは研磨などの条件をそれぞれのゲート導体層毎に個別に調節することなしに、同一の工程で形成することが可能である。このため、上記構成を備える第１１の実施形態に係る固体撮像装置は、第１０の実施形態に係る固体撮像装置に比べ、簡略化された製造方法で製造することが可能である。また、ＭＯＳトランジスタ４１５ａ，４１５ｂ，４２０ａ，４２０ｂの閾値電圧を所定の値にするため、画素１１ｈのゲート導体層４ｂａ，４ｂｂと同じく、前記ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂのゲート導体層４１９ａ，４１９ｂおよびＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂのゲート導体層４２４ａ，４２４ｂの一方を形成しても、前記第１０の実施形態と比べ、簡略化された製造方法で固体撮像装置を製造することが可能である。
（変形例）
　なお、上記第１～第９の実施形態では、第１の半導体層がＮ＋層である場合について説明を行ったが、第１の半導体層をＰ＋層にして、同様に第２の半導体層をＮ層、第３の半導体層をＰ層、フォトダイオード表面の第４半導体層をＮ＋層、第５半導体層をＮ＋層と、半導体層の極性を逆にした固体撮像装置においても同様の作用効果を得ることができる。
　また、上記第１～第６、第８および第９の実施形態では、第１の半導体層Ｎ＋層１に繋がった配線と第５の半導体層Ｐ＋層７に繋がった配線の配置方向が直交している場合について説明を行ったが、第１の半導体層Ｎ＋層１がリセット動作における信号電荷除去用ドレイン専用として用いる場合は、直交している必要はない。 
　上記第２の実施形態においては、信号読み出し期間において、フォトダイオード領域に蓄積信号電荷のないとき、フォトダイオード１１２の空乏層８ｃが第２の半導体層Ｐ層２のうちフォトダイオード１１２が形成される上部領域を占有すると説明したが、フォトダイオード領域に微少な蓄積信号電荷がある場合もフォトダイオード１１２の空乏層８ｃが第２の半導体層Ｐ層２の上部領域を占有していると、微少信号電荷が信号として出力されない。そのため、動作マージンとして許される範囲の中で、フォトダイオード領域に増幅用接合トランジスタのチャネルが形成されるよう設定してもよい。 
　上記第１～第９の実施形態においては、１個の画素、または２個の画素を用いて説明を行ったが、画素が一次元、または２次元状に配置された固体撮像装置に本発明が適用できることは言うまでもない。 
　また第１～第９の実施形態における画素配置は、１次元画素配置では直線状、ジグザグなど、２次元画素配置では直線格子状、ハニカム状などの画素構造であってよいが、これに限定されるものではない。 
　上記第１～第９の実施形態において、少なくともフォトダイオード１１２が形成される領域（第２の半導体層Ｐ層２のうち第３の半導体層Ｎ層５ａ，５ｂが配置されている上部領域および第３の半導体層Ｎ層５ａ，５ｂ）と、第４の半導体層Ｐ＋層と、第５の半導体層Ｐ＋層とが島状形状内に形成されたものであり、この島状半導体は、円柱、６角形、または他の形状であってもよい。 
　上記第５～第７および第９の実施形態においては、第１の導体層１３ａａ，１３ａｂ，１３ｂｂ，第１の配線導体層１４ａ～１４ｃ，第２の配線導体層１５ａ～１５ｃ，および第２の導体層（埋め込み導体層）１６ａ～１６ｃ，１７ａ～１７ｃを材料として区別していたが、同じ材料であっても同様の効果を得ることは言うまでもない。 
　また、上記第１～第９の実施形態においては、光照射により画素内で信号電荷を発生する固体撮像装置を例に説明したが、可視光、紫外線、赤外線、Ｘ線、他の電磁線、放射線、電子線などの電磁エネルギー波の照射により画素に信号電荷が発生するものにも本発明が適用されることは言うまでもない。 
　また、上記第７の実施形態において、画素間の隙間に第２の導体層１６～１６ｃ，１７ａ～１７ｃを埋め込むことによって、画素間の光漏洩を効率的に防止することについて説明したが、第１の実施形態に係る固体撮像装置の各画素のＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂ間に導体層を埋め込むことによっても同様な効果を得ることができる。 
　また、上記第１～第９の実施形態においては、ＭＯＳトランジスタ１１１において、第２の半導体層Ｐ層２をチャネルとしているが、例えば、イオン注入などにより、第２の半導体層Ｐ層２領域に不純物を注入することによって、チャネルを形成してもよい。 
　また、第１の半導体層１は、基板上において、画素間で連続して形成されてもよいし、画素毎に形成されてもよい。画素毎に第１の半導体層１が形成される場合、第１の半導体層１は互いに、他の金属配線によって接続され得る。また、第１の半導体層１と第２の半導体層２とは、全面で接触（接合）する必要はなく、一部で接触していてもよい。さらに、第１の半導体層１の一部を他の半導体層に置換する等してもよい。 
　また、上記第１～第９の実施形態においては、ＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂ等の導体層が単一材料から構成される場合について説明したが、例えば、金属層、多結晶シリコン層などの複数の層から構成されてもよい。　
　なお、上記第１０および第１１の実施形態では、画素の駆動及び／又は出力回路４０１は、垂直走査回路、水平走査回路、リセット回路、及び、相関二重サンプリング出力回路を備えるが、画素を制御するための他の回路を含んでもよい。例えば、画素の駆動及び／又は出力回路４０１は、画素毎に隣接して設けられる前置信号処理（プリプロセス）回路または画素信号を取り出すタイミングを制御するＭＯＳトランジスタを備えてもよい。
　また、上記第１０および第１１の実施形態において、画素の第５の半導体Ｐ＋層７，７ｂと、ＮチャネルＭＯＳトランジスタ部４０２ａおよびＰチャネルＭＯＳトランジスタ部４０２部の半導体柱４０８ａ，４０８ｂ，４１２ａ，４１２ｂ，４１７ａ，４１７ｂ，４２２ａ，４２２ｂの上部に形成されているソース／ドレイン層４０７ａ，４０７ｂ，４１１ａ，４１１ｂ，４１６ａ，４１６ｂ、４２１ａ，４１２ｂとの一部が別々に、イオン注入とエピタキシャル成長とにより形成されてもよい。この場合、画素の第５の半導体Ｐ＋層７，７ｂと、ＮチャネルＭＯＳトランジスタ部４０２ａおよびＰチャネルＭＯＳトランジスタ部４０２部の半導体柱４０８ａ，４０８ｂ，４１２ａ，４１２ｂ，４１７ａ，４１７ｂ，４２２ａ，４２２ｂの上部に形成されているソース／ドレイン層４０７ａ，４０７ｂ，４１１ａ，４１１ｂ，４１６ａ，４１６ｂ，４２１ａ、４１２ｂとの高さ方向の位置に僅かな違いが生ずるものの、本発明の提供する効果および利点は損なわれない。例えば、この変形例に係る固体撮像装置においても、上記第１０および第１１の実施形態に係る固体撮像装置と同様に、ＮチャネルＭＯＳトランジスタ部４０２ａと、ＰチャネルＭＯＳトランジスタ部４０２ｂと、画素１１ｇ，１１ｈとを、それぞれの母体となる半導体柱を、エッチングまたは研磨などの条件を個別に調節することなしに、同一の工程で形成することが可能である。
　以上、実施の形態を複数挙げて本発明について詳細に説明したが、本発明の範囲は上記の実施の形態に限定されるものではないことは言うまでもない。当業者により為される改良、置換、組み合わせ等は、本発明の要旨を超えない限り、本発明の範囲に含まれるものである。
　本出願は、２０１０年３月８日に出願された、日本国特許出願特願２０１０－０５０６７５号、及び、２０１０年１１月１２日に出願された、日本国特許出願特願２０１０－２５３５８９号に基づく。本明細書中に、その明細書、特許請求の範囲、図面全体を参照して取り込むものとする。
１，１ａ，１ｂ　第１の半導体層Ｎ＋層 
２，２ａ，２ｂ，２ｃ　第２の半導体層Ｐ層 
２ｉ　第２の半導体層ｉ層
３ａ，３ｂ，３ａａ，３ａｂ，３ｂａ，３ｂｂ　絶縁膜 
４ａ，４ｂ，４ａａ，４ａｂ，４ｂａ，４ｂｂ　ゲート導体層 
５ａ，５ｂ，５ａａ，５ａｂ，５ｂａ，５ｂｂ　第３の半導体層Ｎ層 
６ａ，６ｂ，６ａａ，６ａｂ，６ｂａ，６ｂｂ　第４の半導体層Ｐ＋層（フォトダイオード表面Ｐ＋層） 
７，７ａ，７ｂ　第５の半導体層Ｐ＋層 
８，８ａ，８ｂ，８ｃ　空乏層 
１０ａ，３９ａ　入射光 
１０ｃ　反射光 
１１，１１ａ～１１ｈ　画素（島状半導体） 
１３ａａ，１３ｂｂ，１３ｂａ，１３ｂｂ　第１の導体層 
１４ａ～１４ｃ　第１の配線導体層 
１５ａ～１５ｃ　第２の配線導体層 
１６ａ～１６ｃ，１７ａ～１７ｃ　埋め込み導体層（第２の導体層） 
１８　チャネルストッパＰ＋層 
１９　フォトダイオード表面Ｐ＋層 
２０　転送ゲート電極下のチャネル 
２１　増幅ＭＯＳトランジスタ 
２２　第１の画素選択ＭＯＳトランジスタ 
２３　リセットＭＯＳトランジスタ 
２４　第２の画素選択ＭＯＳトランジスタ 
２５　信号線 
２６ａ，２６ｂ，２６ｄ　信号電荷 
２６ｃ　電荷 
２７　フォトダイオードＮ層 
２８　フォトダイオードＰ層 
２９　ホール 
３０　画素（島状半導体） 
３１　信号線Ｎ＋層 
３２　Ｐ形半導体層 
３３ａ，３３ｂ　絶縁膜 
３４ａ，３４ｂ　ゲート導体層 
３５ａ，３５ｂ　Ｎ形半導体層 
３６　Ｐ＋層 
３７ａ，３７ｂ　画素選択線 
３８ａ，３８ｂ　絶縁層 
３９ｂ　隣接画素への漏洩光 
１００　固体撮像装置 
１１１　ＭＯＳトランジスタ 
１１２　フォトダイオード 
２０１　垂直走査回路 
２０２　水平走査回路 
２０３　リセット回路 
２０４　相関二重サンプリング出力回路 
３０１　Ｐ形シリコン層 
３０２　シリコン窒化膜 
３０３，３０５，３１０，３１１ａ，３１１ｂ，３１２　シリコン酸化膜 
３０４ａ，３０４ｂ　島状半導体層 
３０６，３０９　ポリシリコン膜 
３０７　シリコン酸化膜層 
３０８　ゲート酸化膜　
４００　基板
４０１　　画素駆動出力回路
４０２ａ　ＮチャネルＭＯＳトランジスタ部
４０２ｂ　ＰチャネルＭＯＳトランジスタ部
４０４ａ，４０４ｂ，４１５ａ，４１５ｂ　ＮチャネルＭＯＳトランジスタ
４０５ａ，４０５ｂ，４２０ａ，４２０ｂ　ＰチャネルＭＯＳトランジスタ
４０８ａ，４０８ｂ，４１２ａ，４１２ｂ，４１７ａ，４１７ｂ，４２２ａ，４２２ｂ　半導体柱
４０９ａ，４０９ｂ，４１３ａ，４１３ｂ，４１８ａ，４１８ｂ，４２３ａ，４２３ｂ　ゲート絶縁膜
４１０ａ，４１０ｂ，４１４ａ，４１４ｂ，４１９ａ，４１９ｂ，４２４ａ，４２４ｂ　ゲート導体層
４０７ａ，４０７ｂ、４１１ａ、４１１ｂ、４１６ａ，４１６ｂ，４２１ａ，４２１ｂ　ソース／ドレイン層
４０６ａ　Ｐウエル層
４０６ｂ　Ｎウエル層

Claims (12)

  1. 　１個または複数の画素を有する固体撮像装置であって、
    　前記画素が、
    　基板上に形成された第１の半導体層と、
    　該第１の半導体層上に形成された第２の半導体層と、
    　前記第２の半導体層の下部の側面に形成された第１の絶縁膜と、
    　前記第１の絶縁膜を介して前記第２の半導体層の下部の側面に形成されたゲート導体層と、
    　前記第２の半導体層の上部の側面に形成された第３の半導体層と、
    　前記第２の半導体層の側面と対向していない前記第３の半導体層の側面に形成された第４の半導体層と、
    　前記第２の半導体層と前記第３の半導体層の上部とに形成され、且つ、前記第４の半導体層と電気的に接続された、第５の半導体層と、
    　からなり、
    　少なくとも、前記第３の半導体層と、前記第２の半導体層のうち該第３の半導体層が形成された上部領域と、前記第４の半導体層と、前記第５の半導体層とが、島状形状内に形成され、
    　前記第２の半導体層と前記第３の半導体層とはダイオードを形成し、
    　前記ダイオードはゲートとして機能し、且つ、前記第１の半導体層と前記第５の半導体層との間の前記第２の半導体層がチャネルとして機能することで接合トランジスタが形成され、
    　前記第１の半導体層と前記第３の半導体層の間にある第２の半導体層はチャネルとして機能し、且つ、前記ゲート導体層はゲートとして機能することでＭＯＳトランジスタが形成され、
    　前記ダイオードに電磁エネルギー波の照射により発生した信号電荷を蓄積し、
    　前記ダイオードに蓄積された信号電荷量に応じて変化する、前記接合トランジスタに流れる電流が信号として検知され、
    　前記ダイオードに蓄積された信号電荷が、前記ＭＯＳトランジスタのチャネルを通じて、前記第１の半導体層に除去され、
    　前記第４の半導体層と前記第５の半導体層との電圧が同一の電圧であることを特徴とする、固体撮像装置。
  2. 　前記第２の半導体層は、前記第１の半導体層と反対導電型又は実質的に真正型であり、
    　前記第３の半導体層は、前記第１の半導体層と同じ導電型であり、
    　前記第４の半導体層は、前記第１の半導体層と反対導電型であり、
    　前記第５の半導体層は、前記第１の半導体層と反対導電型であり、
    　前記第４の半導体層と前記第５の半導体層とが接続されている、
    　ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　遮光性の導電性材料から構成され、前記島状形状内に形成された前記第３の半導体層と前記第２の半導体層の前記上部領域と前記第４の半導体層とを囲むように、前記第４の半導体層の側面領域に第１の絶縁膜を介して形成された第１の導体層をさらに備え、
    　該第１の導体層は、前記第５の半導体層に接続されている、ことを特徴とする請求項１または２に記載の固体撮像装置。
  4. 　前記第１の導体層と前記ゲート導体層との間に隙間を有し、
    　隣接する前記画素の前記第１の導体層同士を、該画素間の隙間であって前記第１の導体層と前記ゲート導体層との隙間の近傍で接続し、かつ遮光性の導電性材料から構成される第１の配線導体層をさらに備える、ことを特徴とする請求項３に記載の固体撮像装置。
  5. 　前記ゲート導体層を覆って形成された第２の絶縁膜をさらに備え、
    　前記第１の導体層が、該第２の絶縁膜を介して、少なくとも前記ゲート導体層の一部とオーバーラップするように形成されている、ことを特徴とする請求項３または４に記載の固体撮像装置。
  6. 　前記第１の導体層と前記ゲート導体層との間に隙間を有し、
    　隣接する前記画素の前記ゲート導体層同士を、該画素間の隙間であって前記第１の導体層と前記ゲート導体層との隙間の近傍で接続し、かつ遮光性の導電性材料から構成される第２の配線導体層をさらに備える、ことを特徴とする請求項３に記載の固体撮像装置。
  7. 　隣接する前記画素の前記第１の導体層間、隣接する前記画素の前記ゲート導体層間、または隣接する前記画素の前記第１の導体層間および該隣接する画素の前記ゲート導体層間に埋め込まれ、かつ遮光性の導電性材料から構成される第２の導体層をさらに備える、ことを特徴とする請求項３に記載の固体撮像装置。
  8. 　前記ゲート導体層が、遮光性の導電性材料から構成され、前記島状形状内に形成された前記第３の半導体層と前記第２の半導体層の上部領域と前記第４の半導体層とを囲むように、前記第１の絶縁膜を介して前記第４の半導体層の側面領域に延在している、ことを特徴とする請求項１または２に記載の固体撮像装置。
  9. 　電磁エネルギー波の照射量に応じて前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷を蓄積させる手段と、
    　前記第５の半導体層と前記第１の半導体層近傍の前記第２の半導体層との間に流れる電流を測定することにより、前記蓄積された信号電荷の量を測定し信号を読み出す信号読み出し手段と、
    　前記ゲート導体層にオン電圧を印加して前記第１の半導体層と前記第３の半導体層との間の前記第２の半導体層を含む領域にチャネルを形成することにより、前記第３の半導体層に蓄積された信号電荷を前記第１の半導体層に流して除去するリセット手段と、
    を備え、
    　前記信号読み出し手段は、前記第１の半導体層の電位、前記第５の半導体層の電位、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されていないときの該第３の半導体層内の最も深い電位、の順番に深くなるように電位関係を設定し、
    　前記リセット手段は、前記第５の半導体層の電位、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されていないときの該第３の半導体層内の最も深い電位、前記ゲート導体層にオン電圧が印加されたときの前記第１の半導体層と前記第３の半導体層との間の前記第２の半導体層を含む領域のチャネル電位、前記第１の半導体層の電位、の順番に深くなるように電位関係を設定する、ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置。
  10. 　前記信号読み出し手段が設定した前記電位関係において、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されていないときは、前記第２の半導体層のうち前記第３の半導体層が形成された前記上部領域に形成された空乏層が、該第２の半導体層の該上部領域を占有せしめ、
    　前記信号読み出し手段が設定した前記電位関係において、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されているときは、該蓄積された信号電荷の量に応じて、前記空乏層の厚さが変化する、ことを特徴とする請求項９に記載の固体撮像装置。
  11. 　前記画素を駆動し前記画素から信号を取り出す画素駆動出力手段を備え、
    　前記画素駆動出力手段は、複数のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒから構成されることを特徴にする請求項１に記載の固体撮像素子。
  12. 　前記画素を駆動し前記画素から信号を取り出す画素駆動出力手段を備え、
    　前記画素駆動出力手段は、複数のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒから構成され、
    　前記Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒは、それぞれ、ゲート導体層を備え、
    　前記複数のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒのゲート導体層と１個または複数の前記画素の前記第１の導体層とは、同じ高さに形成されていることを特徴とする請求項３に記載の固体撮像装置。
PCT/JP2011/055264 2010-03-08 2011-03-07 固体撮像装置 Ceased WO2011111662A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020117020045A KR101211442B1 (ko) 2010-03-08 2011-03-07 고체 촬상 장치
CN2011800012963A CN102334189B (zh) 2010-03-08 2011-03-07 固体摄像器件
JP2011535822A JP4912513B2 (ja) 2010-03-08 2011-03-07 固体撮像装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010-050675 2010-03-08
JP2010050675 2010-03-08
JP2010253589 2010-11-12
JP2010-253589 2010-11-12

Publications (1)

Publication Number Publication Date
WO2011111662A1 true WO2011111662A1 (ja) 2011-09-15

Family

ID=44530556

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/055264 Ceased WO2011111662A1 (ja) 2010-03-08 2011-03-07 固体撮像装置

Country Status (6)

Country Link
US (1) US8575662B2 (ja)
JP (1) JP4912513B2 (ja)
KR (1) KR101211442B1 (ja)
CN (1) CN102334189B (ja)
TW (1) TW201143070A (ja)
WO (1) WO2011111662A1 (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8372713B2 (en) 2008-01-29 2013-02-12 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
WO2013035189A1 (ja) * 2011-09-08 2013-03-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
US8482041B2 (en) 2007-10-29 2013-07-09 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
US8486785B2 (en) 2010-06-09 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Surround gate CMOS semiconductor device
US8497548B2 (en) 2009-04-28 2013-07-30 Unisantis Electronics Singapore Pte Ltd. Semiconductor device including a MOS transistor and production method therefor
WO2013124956A1 (ja) * 2012-02-20 2013-08-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8575662B2 (en) 2010-03-08 2013-11-05 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high pixel density
US8610202B2 (en) 2009-10-01 2013-12-17 Unisantis Electronics Singapore Pte Ltd. Semiconductor device having a surrounding gate
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US9153697B2 (en) 2010-06-15 2015-10-06 Unisantis Electronics Singapore Pte Ltd. Surrounding gate transistor (SGT) structure
JP2016103541A (ja) * 2014-11-27 2016-06-02 キヤノン株式会社 固体撮像装置
WO2025028015A1 (ja) * 2023-07-28 2025-02-06 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び半導体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5553652B2 (ja) 2010-03-18 2014-07-16 ルネサスエレクトロニクス株式会社 半導体基板および半導体装置
US8378400B2 (en) * 2010-10-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device
US8921905B2 (en) 2012-10-16 2014-12-30 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US9041095B2 (en) * 2013-01-24 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
KR20140142887A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 그 제조방법
WO2015033381A1 (ja) * 2013-09-03 2015-03-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5719944B1 (ja) * 2014-01-20 2015-05-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. 半導体装置
US9859421B1 (en) * 2016-09-21 2018-01-02 International Business Machines Corporation Vertical field effect transistor with subway etch replacement metal gate
US10479282B2 (en) 2017-06-21 2019-11-19 Thomas E. Schellens Accessory mount for a vehicle
CN108288626B (zh) 2018-01-30 2019-07-02 德淮半导体有限公司 图像传感器及形成图像传感器的方法
JP2021044519A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置
JP7318518B2 (ja) * 2019-11-26 2023-08-01 信越半導体株式会社 固体撮像素子用のシリコン単結晶基板及びシリコンエピタキシャルウェーハ、並びに固体撮像素子
KR20240066636A (ko) * 2022-11-08 2024-05-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009034731A1 (ja) * 2007-09-12 2009-03-19 Unisantis Electronics (Japan) Ltd. 固体撮像素子
WO2009133957A1 (ja) * 2008-05-02 2009-11-05 日本ユニサンティスエレクトロニクス株式会社 固体撮像素子

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5017977A (en) 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
US5258635A (en) 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
JPH03187272A (ja) 1989-12-15 1991-08-15 Mitsubishi Electric Corp Ｍｏｓ型電界効果トランジスタ及びその製造方法
US5466961A (en) 1991-04-23 1995-11-14 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US5308782A (en) 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
JP2748072B2 (ja) 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3488236B2 (ja) 1992-12-11 2004-01-19 インテル・コーポレーション 複合ゲート電極を有するｍｏｓトランジスタ
JPH06268173A (ja) 1993-03-15 1994-09-22 Toshiba Corp 半導体記憶装置
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3745392B2 (ja) 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
JPH0878533A (ja) 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JP2797984B2 (ja) * 1994-10-27 1998-09-17 日本電気株式会社 固体撮像素子およびその製造方法
JP3318814B2 (ja) * 1995-03-15 2002-08-26 ソニー株式会社 固体撮像装置及びその駆動方法
KR0165398B1 (ko) 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
JPH098290A (ja) 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5767549A (en) 1996-07-03 1998-06-16 International Business Machines Corporation SOI CMOS structure
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP4014708B2 (ja) 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
JP3467416B2 (ja) 1998-04-20 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその製造方法
JP2000039628A (ja) * 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
JP3718058B2 (ja) 1998-06-17 2005-11-16 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4078721B2 (ja) 1998-08-24 2008-04-23 ソニー株式会社 半導体装置とその製造方法
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
JP2000243085A (ja) 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
JP3621844B2 (ja) 1999-02-24 2005-02-16 シャープ株式会社 増幅型固体撮像装置
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
EP1063697B1 (en) 1999-06-18 2003-03-12 Lucent Technologies Inc. A process for fabricating a CMOS integrated circuit having vertical transistors
US6392271B1 (en) 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
CA2279147C (en) * 1999-07-29 2003-02-18 Graminia Developments Ltd. Liquid for producing marker vapour, a method of producing marker vapour and a method of inspection with marker vapour
US6483171B1 (en) 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
DE19945136A1 (de) 1999-09-21 2001-04-12 Infineon Technologies Ag Vertikale Pixelzellen
JP2001237421A (ja) 2000-02-24 2001-08-31 Toshiba Corp 半導体装置、ｓｒａｍおよびその製造方法
US6882012B2 (en) 2000-02-28 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method of manufacturing the same
JP2002231951A (ja) 2001-01-29 2002-08-16 Sony Corp 半導体装置およびその製造方法
US6624459B1 (en) 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
JP3713418B2 (ja) 2000-05-30 2005-11-09 光正 小柳 ３次元画像処理装置の製造方法
JP2001352047A (ja) 2000-06-05 2001-12-21 Oki Micro Design Co Ltd 半導体集積回路
JP4021602B2 (ja) 2000-06-16 2007-12-12 株式会社東芝 半導体記憶装置
JP2002033399A (ja) 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
JP4064607B2 (ja) 2000-09-08 2008-03-19 株式会社東芝 半導体メモリ装置
US6406962B1 (en) 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US6448601B1 (en) 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
JP3899236B2 (ja) 2001-02-16 2007-03-28 シャープ株式会社 イメージセンサの製造方法
JP3908911B2 (ja) 2001-02-16 2007-04-25 シャープ株式会社 イメージセンサの製造方法
FR2823009B1 (fr) 2001-04-02 2004-07-09 St Microelectronics Sa Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor
US6927433B2 (en) 2001-06-28 2005-08-09 Isetec, Inc Active pixel image sensor with two transistor pixel, in-pixel non-uniformity correction, and bootstrapped reset lines
JP2003068883A (ja) 2001-08-24 2003-03-07 Hitachi Ltd 半導体記憶装置
US6461900B1 (en) 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
JP2003142684A (ja) 2001-11-02 2003-05-16 Toshiba Corp 半導体素子及び半導体装置
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6670642B2 (en) 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
US6658259B2 (en) 2002-03-07 2003-12-02 Interwave Communications International, Ltd. Wireless network having a virtual HLR and method of operating the same
JP2004096065A (ja) 2002-07-08 2004-03-25 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP2004079694A (ja) 2002-08-14 2004-03-11 Fujitsu Ltd スタンダードセル
JP4639040B2 (ja) 2002-10-10 2011-02-23 パナソニック株式会社 半導体装置の製造方法
JP2004165462A (ja) * 2002-11-14 2004-06-10 Sony Corp 固体撮像素子及びその製造方法
US7138685B2 (en) 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
KR100467027B1 (ko) 2003-01-07 2005-01-24 삼성전자주식회사 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법
JP2004259733A (ja) 2003-02-24 2004-09-16 Seiko Epson Corp 固体撮像装置
US20060203541A1 (en) 2003-03-18 2006-09-14 Haruki Toda Phase change memory device
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
JP2004319808A (ja) 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
US6943407B2 (en) 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
JP4651920B2 (ja) 2003-07-15 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置
JP4758061B2 (ja) 2003-10-16 2011-08-24 パナソニック株式会社 固体撮像装置およびその製造方法
JP4416474B2 (ja) 2003-10-28 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US6878991B1 (en) 2004-01-30 2005-04-12 Micron Technology, Inc. Vertical device 4F2 EEPROM memory
KR100532564B1 (ko) 2004-05-25 2005-12-01 한국전자통신연구원 다중 게이트 모스 트랜지스터 및 그 제조 방법
JP4218894B2 (ja) 2004-07-08 2009-02-04 シャープ株式会社 固体撮像装置およびその製造方法
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
US7442970B2 (en) 2004-08-30 2008-10-28 Micron Technology, Inc. Active photosensitive structure with buried depletion layer
US7241655B2 (en) 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7271052B1 (en) 2004-09-02 2007-09-18 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
US8110869B2 (en) 2005-02-11 2012-02-07 Alpha & Omega Semiconductor, Ltd Planar SRFET using no additional masks and layout method
JP5017795B2 (ja) 2005-04-13 2012-09-05 日本電気株式会社 電界効果トランジスタの製造方法
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US20060261406A1 (en) 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
KR100673012B1 (ko) 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
FR2891664B1 (fr) 2005-09-30 2007-12-21 Commissariat Energie Atomique Transistor mos vertical et procede de fabrication
KR100800469B1 (ko) 2005-10-05 2008-02-01 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
US7977736B2 (en) 2006-02-23 2011-07-12 Samsung Electronics Co., Ltd. Vertical channel transistors and memory devices including vertical channel transistors
JP2008028240A (ja) 2006-07-24 2008-02-07 Toshiba Corp 固体撮像装置
JP2008053388A (ja) 2006-08-23 2008-03-06 Toshiba Corp 半導体装置及びその製造方法
US8058683B2 (en) 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
JP5114968B2 (ja) 2007-02-20 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008227026A (ja) 2007-03-12 2008-09-25 Toshiba Corp 半導体装置の製造方法
JP5130596B2 (ja) 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
JP2009037115A (ja) 2007-08-03 2009-02-19 Sony Corp 半導体装置およびその製造方法、並びに表示装置
US8330089B2 (en) 2007-09-12 2012-12-11 Unisantis Electronics Singapore Pte Ltd. Solid-state imaging device
US8101500B2 (en) 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
JP2009088134A (ja) 2007-09-28 2009-04-23 Elpida Memory Inc 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP4900195B2 (ja) 2007-10-26 2012-03-21 大日本印刷株式会社 オーサリング装置、方法およびコンピュータプログラム
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
WO2009057194A1 (ja) 2007-10-29 2009-05-07 Unisantis Electronics (Japan) Ltd. 半導体構造及び当該半導体構造の製造方法
JP2009117518A (ja) 2007-11-05 2009-05-28 Toshiba Corp 半導体記憶装置およびその製造方法
US7935598B2 (en) 2007-12-24 2011-05-03 Hynix Semiconductor Inc. Vertical channel transistor and method of fabricating the same
US7956434B2 (en) * 2007-12-27 2011-06-07 Dongbu Hitek Co., Ltd. Image sensor and method for manufacturing the same
JP4316657B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置
JP4316658B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
WO2009095998A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
WO2009095997A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
US8212298B2 (en) 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
US8378425B2 (en) 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
WO2009095999A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
WO2009096001A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
US8154086B2 (en) 2008-01-29 2012-04-10 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate SRAM storage device
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8188537B2 (en) 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
WO2009096002A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
WO2009101704A1 (ja) 2008-02-15 2009-08-20 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
US8097907B2 (en) 2008-05-02 2012-01-17 Unisantis Electronics Singapore Pte Ltd. Solid-state imaging device
KR100971412B1 (ko) 2008-05-21 2010-07-21 주식회사 하이닉스반도체 반도체 장치의 수직 채널 트랜지스터 형성 방법
JP2010034191A (ja) 2008-07-28 2010-02-12 Toshiba Corp 半導体記憶装置とその製造方法
TWI368315B (en) 2008-08-27 2012-07-11 Nanya Technology Corp Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same
JP2010171055A (ja) 2009-01-20 2010-08-05 Elpida Memory Inc 半導体装置およびその製造方法
US8338292B2 (en) 2009-02-18 2012-12-25 International Business Machines Corporation Body contacts for FET in SOI SRAM array
TWI388059B (zh) 2009-05-01 2013-03-01 Niko Semiconductor Co Ltd The structure of gold-oxygen semiconductor and its manufacturing method
US7968876B2 (en) 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
JP4987926B2 (ja) 2009-09-16 2012-08-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP2011071235A (ja) 2009-09-24 2011-04-07 Toshiba Corp 半導体装置及びその製造方法
KR101116354B1 (ko) 2009-09-30 2012-03-09 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US8067800B2 (en) 2009-12-28 2011-11-29 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with resurf step oxide and the method to make the same
WO2011111662A1 (ja) 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
JP5054182B2 (ja) 2010-03-12 2012-10-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8378400B2 (en) 2010-10-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009034731A1 (ja) * 2007-09-12 2009-03-19 Unisantis Electronics (Japan) Ltd. 固体撮像素子
WO2009034623A1 (ja) * 2007-09-12 2009-03-19 Unisantis Electronics (Japan) Ltd. 固体撮像素子
WO2009133957A1 (ja) * 2008-05-02 2009-11-05 日本ユニサンティスエレクトロニクス株式会社 固体撮像素子

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482041B2 (en) 2007-10-29 2013-07-09 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US8372713B2 (en) 2008-01-29 2013-02-12 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8647947B2 (en) 2009-04-28 2014-02-11 Unisantis Electronics Singapore Pte Ltd. Semiconductor device including a MOS transistor and production method therefor
US8497548B2 (en) 2009-04-28 2013-07-30 Unisantis Electronics Singapore Pte Ltd. Semiconductor device including a MOS transistor and production method therefor
US8610202B2 (en) 2009-10-01 2013-12-17 Unisantis Electronics Singapore Pte Ltd. Semiconductor device having a surrounding gate
US8575662B2 (en) 2010-03-08 2013-11-05 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high pixel density
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
US8609494B2 (en) 2010-06-09 2013-12-17 Unisantis Electronics Singapore Pte Ltd. Surround gate CMOS semiconductor device
US8486785B2 (en) 2010-06-09 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Surround gate CMOS semiconductor device
US9153697B2 (en) 2010-06-15 2015-10-06 Unisantis Electronics Singapore Pte Ltd. Surrounding gate transistor (SGT) structure
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
WO2013035189A1 (ja) * 2011-09-08 2013-03-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US9035384B2 (en) 2011-12-19 2015-05-19 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US9245889B2 (en) 2011-12-19 2016-01-26 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US9362353B2 (en) 2011-12-19 2016-06-07 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US9478545B2 (en) 2011-12-19 2016-10-25 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US9748244B2 (en) 2011-12-19 2017-08-29 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US9806163B2 (en) 2011-12-19 2017-10-31 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device having an nMOS SGT and a pMOS SGT
JP5547853B2 (ja) * 2012-02-20 2014-07-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
WO2013124956A1 (ja) * 2012-02-20 2013-08-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
JP2016103541A (ja) * 2014-11-27 2016-06-02 キヤノン株式会社 固体撮像装置
WO2025028015A1 (ja) * 2023-07-28 2025-02-06 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び半導体装置

Also Published As

Publication number Publication date
JPWO2011111662A1 (ja) 2013-06-27
TW201143070A (en) 2011-12-01
JP4912513B2 (ja) 2012-04-11
KR20110124267A (ko) 2011-11-16
US20110215381A1 (en) 2011-09-08
KR101211442B1 (ko) 2012-12-12
US8575662B2 (en) 2013-11-05
CN102334189B (zh) 2013-11-06
CN102334189A (zh) 2012-01-25

Similar Documents

Publication Publication Date Title
JP4912513B2 (ja) 固体撮像装置
JP5552768B2 (ja) 固体撮像装置とその製造方法、及び電子機器
KR101529094B1 (ko) 고체 촬상 소자 및 카메라
KR101163624B1 (ko) 고체 촬상 장치 및 고체 촬상 장치의 구동 방법
JP5537523B2 (ja) 固体撮像装置
KR101220642B1 (ko) 고체 촬상 장치
JP4486985B2 (ja) 固体撮像装置および電子情報機器
CN102194845B (zh) 固体成像器件
CN104054176B (zh) 图像拾取装置
JP2009253149A (ja) 光電変換装置及びそれを用いた撮像システム
KR20100002184A (ko) 고체 촬상 장치 및 전자 기기
US20120248293A1 (en) Solid-state image pickup device
CN101401219B (zh) 在x射线成像仪中将直接转换的x射线的影响最小化
WO2021117523A1 (ja) 固体撮像素子及び電子機器
WO2021187422A1 (ja) 固体撮像素子及び電子機器
JP4613821B2 (ja) 固体撮像素子及びその製造方法
JP5581698B2 (ja) 固体撮像素子
JP2013131516A (ja) 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
JP2006100620A (ja) 固体撮像素子及び半導体装置
JP2005123280A (ja) 固体撮像素子
JP4863517B2 (ja) 光電変換装置及びカメラ
KR100769563B1 (ko) 누설 전류를 감소시킨 이미지 센서
US20060202235A1 (en) Solid-state imaging apparatus in which a plurality of pixels each including a photoelectric converter and a signal scanning circuit are arranged two-dimensionally
JP2013251559A (ja) 光電変換装置及びそれを用いた撮像システム
JP2010287799A (ja) 固体撮像装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180001296.3

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2011535822

Country of ref document: JP

ENP Entry into the national phase

Ref document number: 20117020045

Country of ref document: KR

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11753320

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 07/12/2012)

122 Ep: pct application non-entry in european phase

Ref document number: 11753320

Country of ref document: EP

Kind code of ref document: A1