JP2009037115A - 半導体装置およびその製造方法、並びに表示装置 - Google Patents

Abstract

【課題】３層以上の配線を接続する際に、最も効率的にかつ最小面積で接続を行えるコンタクト構造を実現可能な半導体装置およびその製造方法、並びに表示装置を提供する。
【解決手段】基板２０１上に３層以上のｎ層の導電層２０２〜２０４が積層して形成され、ｎ層の導電層がコンタクトパターンを介して接続され、コンタクトパターンが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層２０２，２０３を接続する（ｎ−１）個の接続領域２１１，２１２を有し、（ｎ−１）個の導電層のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層より上層の導電層は、その終端部がコンタクトパターンＣＰＴＮの縁の一部に臨むように形成され、（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。第ｎ層の導電層は、コンタクトパターンＣＰＴＮであるコンタクト孔を埋めつくよう形成されている。
【選択図】図６

Description

本発明は、３層以上のｎ(ｎは３以上の整数)層の導電層間を接続するためのコンタクトを有する半導体装置およびその製造方法、並びにその半導体装置が適用可能な液晶表示装置や有機ＥＬ(Electro-luminescence)表示装置等の表示装置に関するものである。

近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。

近年、画素のスイッチング素子としてポリシリコンＴＦＴ（Thin Film Transistor:薄膜トランジスタ）用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にデジタルインターフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型表示装置は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配置され、これら駆動系がポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。

また、近年、携帯電話機などに用いられる液晶表示装置や有機ＥＬ表示装置は、３インチＷＶＧＡクラスの、高精細で大画面でありながら、小型軽量であることが要求されてきている。
その中で、アモルファスシリコン(ａ−Ｓｉ)をトランジスタの半導体層として用いるディスプレイでは、周辺にシリコン（Ｓｉ）チップで構成した駆動回路を実装する必要があり、小型化（狭額縁化）には不利になってきている。

それを解決する手段として、低温ポリシリコン膜やマイクロクリスタルシリコン膜や酸化物半導体膜などの、アモルファスシリコン膜より移動度の大きい半導体層を用いて、ガラス基板に画素トランジスタを形成する工程と同時に周辺回路を形成する方法も製品化されている。
特開２０００−２６７５９５号公報

しかしながら、この方法でも回路規模が増加するほど、周辺回路を構成する額縁部分を狭くすることは困難になってきている。
これらの問題を考察してみると、周辺回路にてその集積度を決めるパラメータの一つに、各配線間の接続を行なうコンタクト部分がある。コンタクト部分は、大きな回路規模を構成する際に必要な配線層（導電層）を増やせば増やすほど増えていくことになる。

図１は、一般的な方法に基づくコンタクト形成領域の例を示す平面図である。
図１において、ＥＬ１，ＥＬ２は電極を、ＡＲＣＮＴ１、ＡＲＣＮＴ２はコンタクト領域を示し、Ｃは最小コンタクトホールのサイズを、Ｍはレイヤー間の合わせズレを考慮した必要なマージンを示している。

図１に示す例において、一般的な方法に基づいて２層間を最小コンタクト領域で接続する場合、コンタクトに必要な最小面積として、露光装置の解像度で決まる最小パターンのサイズＣとレイヤー間の合わせマージンＭを考えた設計面積としては（Ｃ＋２×Ｍ）＾２）×２が必要となる。これでは、コンタクト領域ＡＲＣＮＴ１，ＡＲＣＮＴ２間の面積（Ｃ＋２×Ｍ）×（２×Ｍ）が余分であり、未だ小型化（狭額縁化）には不利である。

また、特許文献１には、走査線と信号線を、画素電極を用いて接続する製造方法が示されている。
図２は、走査線と信号線を、画素電極を用いて接続する方法に基づくコンタクト形成領域の例を示す平面図である。
図２においては、第１のコンタクト領域ＡＲＣＮＴ１１と第２のコンタクト領域ＡＲＣＮＴ１２とは重なり合う領域を有する。
しかしながら、この方法でも、（Ｃ＋４×Ｍ）＾２が必要となり大きな面積が必要となる。

本発明は、３層以上の配線を接続する際に、最も効率的にかつ最小面積で接続を行えるコンタクト構造を実現可能な半導体装置およびその製造方法、並びに表示装置を提供することにある。

本発明の第１の観点は、基板上に３層以上のｎ層（ｎは３以上の正の整数）の導電層が積層して形成され、上記ｎ層の導電層がコンタクトパターンを介して接続された半導体装置であって、上記コンタクトパターンが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層を接続する（ｎ−１）個の接続領域を有し、上記（ｎ−１）個の導電層のうち上記基板に対する積層方向において第１層より上層の導電層は、その終端部が上記コンタクトパターンの縁の一部に臨むように形成され、上記（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。

本発明の第２の観点は、基板上に３層以上のｎ層（ｎは３以上の正の整数）の導電層が積層して形成され、上記ｎ層の導電層がコンタクト孔を介して接続された半導体装置であって、上記コンタクト孔が形成される主コンタクト領域には、上記ｎ層の導電層のうち、連続的に積層される２層の導電層を一つのグループとして、当該グループ内の２層のうち基板に対する積層方向において下層側に形成された第１の導電層と、上層側に形成された第２の導電層とを接続するための(ｎ−２)個の副コンタクト領域が形成され、上記コンタクト孔は、上記コンタクト領域における最上層を除く(ｎ−１)層の導電層の形成領域にわたる径を有する第１のコンタクト孔と、上記第１のコンタクト孔と連通して上記第１の導電層に至る（ｎ−２）個の第２のコンタクト孔と、を含み、上記副コンタクト領域において、上記第２の導電層は、上層面側が上記第１のコンタクト孔に臨み、その一終端部が上記第２のコンタクト孔に臨むように形成され、上記ｎ層の最上層となる第ｎ層の導電層が上記第２のコンタクト孔内の上記第１の導電層から上記第２の導電層の終端部および上記第１のコンタクト孔における当該第２の導電層面に接続して上層に至るように形成されている。

好適には、接続される導電層間には層間絶縁膜が形成され、上記層間絶縁膜は、上記第ｎ層の導電層より薄く形成されている。

本発明の第３の観点は、３層以上のｎ層（ｎは３以上の正の整数）の導電層を、コンタクトパターンを介して接続する半導体装置の製造方法であって、基板上に（ｎ−１）個の導電層を、当該導電層間に絶縁膜が介在するように積層する工程と、上記（ｎ−１）個の導電層を含むコンタクトパターンで上記絶縁膜を連続的にエッチング除去する工程と、上記コンタクトパターン内の上記（ｎ−１）個の導電層の少なくとも一部を覆うパターンで第ｎ層を形成する工程とを有する。

本発明の第４の観点は、基板上に第１の導電層を形成する工程と、上記第１の導電層上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜上に第２の導電層を形成する工程と、上記第２の導電層上に第２の絶縁膜を形成する工程と、上記第１の導電層と上記第２の導電層を含むコンタクトパターンで上記第１の絶縁膜と上記第２の絶縁膜を連続的にエッチング除去する工程と、上記コンタクトパターン内の上記第１の導電層および上記第２の導電層の少なくとも一部を覆うパターンで第３の導電層を形成する工程とを有する。

本発明の第５の観点は、画素がマトリクス状に配置された表示部と、上記表示部の周辺により形成された周辺回路と、が半導体装置を採用して一体的に形成され、上記半導体装置は、基板上に３層以上のｎ層（ｎは３以上の正の整数）の導電層が積層して形成され、上記ｎ層の導電層がコンタクトパターンを介して接続された半導体装置であって、上記コンタクトパターンが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層を接続する（ｎ−１）個の接続領域を有し、上記（ｎ−１）個の導電層のうち上記基板に対する積層方向において第１層より上層の導電層は、その終端部が上記コンタクトパターンの縁の一部に臨むように形成され、上記（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。

本発明によれば、主コンタクト領域においては、最上層を除く（ｎ−１）個の導電層のうち基板に対する積層方向において第１層より上層の導電層は、その終端部がコンタクトパターンの縁の一部に臨むように形成されている。そして、（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。
この場合、同一のコンタクトホール内で３層以上のレイヤー間コンタクトを取ることが可能で、最も効率的にかつ最小面積で接続が行われる。

本発明によれば、３層以上の配線を接続する際に、最も効率的にかつ最小面積で接続を行えるコンタクト構造を実現可能となる。
その結果、狭額縁で高精細までに対応できる駆動回路一体型表示装置を実現できる。

以下、本発明の実施の形態について図面に関連付けて詳細に説明する。

図３および図４は、本発明の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図３は本実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図４は本実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。

本実施形態の表示装置においては、後で詳述するように、３層以上の配線(導電層)を接続する際に、最も効率的にかつ最小面積で接続を行える本実施形態に係る半導体装置のコンタクト構造を採用して、表示パネルの小型化（狭額縁化）が図られている。

ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。

この液晶表示装置１０は、図３に示すように、透明絶縁基板、たとえばガラス基板１１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１２、図３において有効表示部１２の上側および下側に配置された一対の水平駆動回路（Ｈドライバ、ＨＤＲＶ）１３Ｕ，１３Ｄ、図３において有効表示部１２の側部に配置された垂直駆動回路（Ｖドライバ、ＶＤＲＶ）１４、データ処理回路（ＤＡＴＡＰＲＣ）１５、ＤＣ−ＤＣコンバータにより形成された電源回路（ＤＣ−ＤＣ）１６、インタフェース回路（Ｉ／Ｆ）１７、タイミングジェネレータ（ＴＧ）１８、および複数の駆動基準電圧を水平駆動回路１３Ｕ，１３Ｄ等に供給する基準電圧駆動回路（ＲＥＦＤＲＶ）１９等が集積されている。
また、ガラス基板１１の水平駆動回路１３Ｄの配置位置の近傍の縁部にはデータ等の入力パッド２０が形成されている。

ガラス基板１１は、能動素子（たとえば、トランジスタ）を含む複数の画素回路がマトリクス状に配置される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。そして、これら第１および第２の基板間に液晶が封入される。
絶縁基板に形成される回路群は、たとえば低温ポリシリコンＴＦＴプロセスにより形成されている。すなわち、この駆動回路一体型表示装置１０は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配置され、これら駆動系がポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。

本実施形態の駆動回路一体型液晶表示装置１０は、２つの水平駆動回路１３Ｕ，１３Ｄを有効表示部１２の両サイド（図３では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
２つの水平駆動回路１３Ｕ、１３Ｄにおいては、３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に共用のデジタルアナログ変換回路で３回アナログデータへの変換処理を行い、３つのアナログデータを水平期間内で時分割的に選択して信号ライン（信号線）に出力することによりＲＧＢセレクタ方式を採用している。

有効表示部１２は、液晶セルを含む複数の画素回路がマトリクス状に配列されている。
そして、有効表示部１２は、水平駆動回路１３Ｕ，１３Ｄ、並びに垂直駆動回路１４により駆動される信号ラインおよび垂直走査ラインがマトリクス状に配線されている。

図５は、有効表示部１２の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
図５において、有効表示部１２には、垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…と、信号ライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素１２３が配置されている。

単位画素１２３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。

薄膜トランジスタＴＦＴは、ゲート電極が垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に接続され、ソース電極が信号ライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ライン１２４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ライン１２４との間に接続されている。
共通ライン１２４には、たとえばガラス基板１１に駆動回路等と一体的に形成されるＶＣＯＭ回路２１により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。

垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…の各一端は、図３に示す垂直駆動回路１４の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路１４は、たとえばシフトレジスタを含んで構成され、垂直クロックパルスＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に与えることによって垂直走査を行う。

また、有効表示部１２において、たとえば、信号ライン…，１２２ｍ−１，１２２ｍ＋１，…の各一端が図３に示す水平駆動回路１３Ｕの対応する列の各出力端に、各他端が図３に示す水平駆動回路１３Ｄの対応する列の各出力端にそれぞれ接続される。

水平駆動回路１３Ｕ、１３Ｄは、Ｒデータ、Ｂデータ、およびＧデータの３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に３回アナログデータへの変換処理を行い、３つのデータを水平期間内で時分割的に選択して対応する信号ラインに出力する。
水平駆動回路１３Ｕ、１３Ｄは、水平クロックパルスＨＣＫ（図示せず）に同期して各転送段から順次シフトパルス（サンプリングパルス）を出力するシフトレジスタ群１３１Ｕ、１３１Ｄと、シフトレジスタ群１３１Ｕ，１３１Ｄから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群と、サンプリングラッチ回路の各ラッチデータを線順次化する線順次化ラッチ回路群１３２Ｕ、１３２Ｄと、線順次化ラッチ回路群１３２Ｕ，１３２Ｄで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル／アナログ変換回路（ＤＡＣ）群１３３Ｕ，１３３Ｄと、を有する。
なお、通常、ＤＡＣ１３３Ｕ，１３３Ｄの出力段には、ＣＭＯＳインバータ等からなるバッファが配置される。

データ処理回路１５は、外部より入力されたパラレルのデジタルＲ，Ｇ，Ｂデータのレベルを０−３Ｖ（２．９Ｖ）系から６Ｖ系にシフトするレベルシフタ１５１、レベルシフトされたＲ，Ｇ，Ｂデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレル変換回路１５２、パラレルデータを６Ｖ系から０−３Ｖ（２．９Ｖ）系にダウンシフトして奇数データ（ｏｄｄ−ｄａｔａ）を水平駆動回路１３Ｕに出力し、偶数データ（ｅｖｅｎ−ｄａｔａ）を水平駆動回路１３Ｄに出力するダウンコンバータ１５３を有する。

電源回路１６は、ＤＣ−ＤＣコンバータを含み、たとえば外部から液晶電圧ＶＤＤ１（たとえば２．９Ｖ）が供給され、この電圧をインタフェース回路１７から供給されるマスタクロックＭＣＫや水平同期信号Ｈｓｙｎｃに同期して、あるいは内蔵されている発振回路により、周波数が低く（遅く）、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期信号Ｈｓｙｎｃに基づいて２倍の６Ｖ系の内部パネル電圧ＶＤＤ２（たとえば５．８Ｖ）に昇圧し、パネル内部の各回路に供給する。
また、電源回路１６は、内部パネル電圧として負電圧であるＶＳＳ２（たとえば−１．９Ｖ）、ＶＳＳ３（たとえば−３．８Ｖ）を生成してパネル内部の所定回路（インタフェース回路等）に供給する。

インタフェース回路１７は、外部から供給されるマスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃのレベルをパネル内部ロジックレベル（たとえばＶＤＤ２レベル）までレベルシフトし、レベルシフト後のマスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃをタイミングジェネレータ１８に供給し、また、水平同期信号Ｈｓｙｎｃを電源回路１６に供給する。
インタフェース回路１７は、電源回路１６がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックＭＣＫの電源回路１６への供給は行わないように構成可能である。あるいはインタフェース回路１７から電源回路１６へマスタクロックＭＣＫの供給ラインをそのままで、電源回路１６側でマスタクロックＭＣＫを昇圧に使用しないように構成することも可能である。

タイミングジェネレータ１８は、インタフェース回路１７により供給されたマスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃに同期して、水平駆動回路１３Ｕ，１３Ｄのクロックとして用いられる水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）、垂直駆動回路１４のクロックとして用いられる垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を生成し、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）を水平駆動回路１３Ｕ，１３Ｄに供給し、垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を垂直駆動回路１４に供給する。

以上、本実施形態に係る液晶表示装置の液晶パネルに形成される各部構成および機能について説明した。
次に、本実施形態に係る表示パネルの小型化（狭額縁化）を実現可能なコンタクト構造、すなわち、３層以上の配線(導電層)を接続する際に、最も効率的にかつ最小面積で接続を行える本実施形態に係る半導体装置のコンタクト構造について説明する。
本実施形態に係る半導体装置のコンタクト構造は、有効表示部１２、有効表示部１２の周辺回路である水平駆動回路１３Ｕ，１３Ｄ、垂直駆動回路１３、データ処理回路（ＤＡＴＡＰＲＣ）１５、電源回路（ＤＣ−ＤＣ）１６、インタフェース回路（Ｉ／Ｆ）１７、タイミングジェネレータ（ＴＧ）１８、および基準電圧駆動回路（ＲＥＦＤＲＶ）１９等に適用される。

図６（Ａ），（Ｂ）は、本実施形態に係るコンタクト構造の基本的な構成を示す図であって、図６（Ａ）は断面図を示し、図６（Ｂ）は平面図を示している。
この例では、図６（Ａ）中に破線で示すコンタクト領域ＡＲＣＮＴ２０１において本実施形態に係るコンタクト構造が採用されている。

本実施形態に係る半導体装置２００は、基本的に、基板２０１上に３層以上のｎ層（ｎは３以上の正の整数）の導電層が積層して形成され、ｎ層(個)の導電層がコンタクトパターンを介して接続されている。
図６の例では、ｎ＝３であり、基板２０１上に３層の導電層２０２，２０３，２０４が積層して形成され、この３層の導電層２０２，２０３，２０４がコンタクトパターンを介して接続されている。なお、導電層２０２と導電層２０３間および基板２０１上には層間絶縁膜２０６が選択的に形成され、導電層２０３上および層間絶縁膜２０６上には層間絶縁膜２０７が選択的に形成されている。

また、コンタクトパターンＣＰＴＮが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層を接続する（ｎ−１）個の接続領域を有している。
図６の例では、コンタクトパターンＣＰＴＮが形成される一つの主コンタクト領域ＭＣＮＴ２０１には、最上層の導電層２０４を除く２（ｎ−１）個の導電層２０２，２０３を接続する２（ｎ−１）個の接続領域２１１，２１２を有している。

さらに、（ｎ−１）個の導電層のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層より上層の導電層は、その終端部がコンタクトパターンＣＰＴＮの縁の一部に臨むように形成されている。
図６の例では、２（ｎ−１）個の導電層２０２，２０３のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層の導電層より上層の導電層２０３は、その終端部２０３Ｔがコンタクトパターン（コンタクト孔）ＣＰＴＮの縁の一部に臨むように、形成されている（コンタクトパターンの縁の一部以上に存在しない領域を有するように形成されている）。この図の場合には、導電層２０３はコンタクト領域内の一部分を占有するのみの（または、コンタクトの縁部分の一部を占有していない）状態である。

そして、（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。第ｎ層の導電層は、コンタクトパターンＣＰＴＮであるコンタクト孔を埋めつくよう形成されている。
図６の例は、導電層２０２，２０３は、第３層である導電層２０４によりコンタクトパターンＣＰＴＮに沿って電気的に接続されている。

このコンタクト構造についてさらに具体的に説明する。
図７(Ａ)，(Ｂ)は、図６の本実施形態に係るコンタクト構造を採用したコンタクト領域を拡大して示す図である。

本実施形態に係る半導体装置２００は、コンタクトパターンとしてコンタクト孔が形成され、このコンタクト孔が形成される主コンタクト領域には、最上層の導電層を除く（ｎ−１）個の導電層のうち、連続的に積層される２層の導電層を一つのグループとして、このグループ内の２層のうち基板２０１に対する積層方向の下層側に形成された第１の導電層と、上層側に形成された第２の導電層とを接続するための(ｎ−２)個の副コンタクト領域ＳＣＮＴが形成されている。
図７の例においては、導電層２０４を除く、連続的に積層される２層の導電層２０２，２０３を一つのグループとして、このグループ内の２層のうち基板に対して下層側に形成された第１の導電層２０２と、上層側に形成された第２の導電層２０３とを接続するための１(ｎ−１)個の副コンタクト領域ＳＣＮＴが形成されている。

コンタクト孔２２０は、コンタクト領域ＡＲＣＮＴ２０１における最上層を除く(ｎ−１)層の導電層の形成領域にわたる径を有する第１のコンタクト孔２２１と、第１のコンタクト孔２２１と連通して第１の導電層２０２の表面に至る（ｎ−２）個の第２のコンタクト孔２２２と、を含む。
図７の例においては、導電層２０４を除く、２層(個)の導電層２０２，２０３の形成領域にわたる径Ｘを有する第１のコンタクト孔２２１と、第１のコンタクト孔２２１と連通して、径Ｙが第１のコンタクト孔２２１の径Ｘ(＞Ｙ)より小さく、第１の導電層２０２の表面に至る１（ｎ−２）個の第２のコンタクト孔２２２と、を含む。

副コンタクト領域ＳＣＮＴにおいて、グループの第２の導電層は、上層面側が第１のコンタクト孔に臨み、その一終端部が第２のコンタクト孔に臨むように形成されている。
図７の例では、副コンタクト領域ＳＣＮＴにおいて、グループの第２の導電層２０３は、上層面２０３Ｓ側が第１のコンタクト孔２２１に臨み、その一終端部２０３Ｔが第２のコンタクト孔２２２に臨むように形成されている。

そして、ｎ層の最上層となる第ｎ層の導電層が第２のコンタクト孔内の第１の導電層から第２の導電層の終端部および第１のコンタクト孔における第２の導電層面に接続して上層に至るように形成されている。
図７の例においては、ｎ層の最上層となる第ｎ層の導電層２０４が第２のコンタクト孔２２２内の第１の導電層２０２から第２の導電層２０３の終端部２０３Ｔおよび第１のコンタクト孔２２１における第２の導電層面２０３Ｓに接続して上層に至るように形成されている。

上述したように、接続される導電層間には層間絶縁膜が形成されるが、各導電層間の層間絶縁膜の膜厚は、最上部の導電層が段差にて断線しないように、その膜厚を調整することが望ましい。特に、（最上部の導電層の膜厚＞各層間絶縁）の膜厚であることが望ましい。すなわち、層間絶縁膜は、第ｎ層の導電層より薄く形成されている。
図６および図７の例では、層間絶縁膜２０７の膜厚は、第３層の導電層２０４の膜厚より薄く形成されている。

図８は、本実施形態に係るコンタクト形成領域の基本的な例を示す平面図である。
図８において、図１および図２と同様に、Ｃは最小コンタクトホールのサイズを、Ｍはレイヤー間の合わせズレを考慮した必要なマージンを示している。

本実施形態においては、コンタクト形成領域として、（Ｃ＋２×Ｍ）×（２×Ｃ＋２×Ｍ）の面積が必要である。
本実施形態によれば、図１の場合と比較すると、差し引き（Ｃ＋２×Ｍ）×（２×Ｍ）分の領域が不要になり、微細化が可能になる。

また、図２の場合と比較すると、差し引き［−Ｃ＾２＋２×Ｃ×Ｍ＋１２×Ｍ＾２］分の領域が不要になる。
通常、液晶表示装置の生産で使用されているｇｈ線露光装置（最小線幅Ｃ：３μｍ、合わせマージンＭ：１．５μｍ）の仕様で検証すると、約３３％の面積減少の効果がある。

図９は、本実施形態に係るコンタクト構造の他の構成例を示す図である。

図６および図７の例では、ｎ＝３、すなわち３層の導電層を接続するためのコンタクト構造を説明したが、図９の例は、ｎ＝４、すなわち４層の導電層を接続するためのコンタクト構造例である。
なお、図９においては、理解を容易にするために、図６および図７と同様の構成部分は同一符号をもって表している。

図９の半導体装置２００Ａは、ｎ＝４であり、基板２０１上に４層の導電層２０２，２０３，２０５，２０４が積層して形成され、この４層の導電層２０２，２０３，２０５，２０４がコンタクトパターンを介して接続されている。なお、導電層２０２と導電層２０３間および基板２０１上には層間絶縁膜２０７が選択的に形成され、導電層２０３と導電層２０５間および層間絶縁膜２０６上には層間絶縁膜２０７が選択的に形成され、導電層２０５および層間絶縁膜２０７上には層間絶縁膜２０８が選択的に形成されている。

図９の例では、コンタクトパターンＣＰＴＮが形成される一つの主コンタクト領域ＭＣＮＴ２０１Ａには、最上層の導電層２０４を除く３（ｎ−１）個の導電層２０２，２０３，２０５を接続する３（ｎ−１）個の接続領域２１１，２１２，２１３を有している。

さらに、図９の例では、３（ｎ−１）個の導電層２０２，２０３，２０５のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層の導電層より上層の導電層２０３，２０５は、その終端部２０３Ｔ，２０５Ｔがコンタクトパターン（コンタクト孔）ＣＰＴＮの縁の一部に臨むように、形成されている（コンタクトパターンの縁の一部以上に存在しない領域を有するように形成されている）。この図の場合には、導電層２０３，２０５はコンタクト領域内の一部分を占有するのみの（または、コンタクトの縁部分の一部を占有していない）状態である。

そして、図９の例は、導電層２０２，２０３，２０５は、第４層である導電層２０４によりコンタクトパターンＣＰＴＮに沿って電気的に接続されている。

このコンタクト構造についてさらに具体的に説明する。
図９の半導体装置２００Ａは、導電層２０４を除く、連続的に積層される２層の導電層２０２と導電層２０３、導電層２０３と導電層２０５をそれぞれ一つのグループとして、一方のグループ内の２層の導電層２０２，２０３のうち基板に対して下層側に形成された第１の導電層２０２と、上層側に形成された第２の導電層２０３とを接続するための第１の副コンタクト領域ＳＣＮＴ１、および他方のグループ内の２層の導電層２０３，２０５のうち基板に対して下層側に形成された第１の導電層２０３と、上層側に形成された第２の導電層２０５を接続するための第２の副コンタクト領域ＳＣＮＴ２が形成されている。
すなわち、図９の例では、２（ｎ−１）個の副コンタクト領域が形成されている。
この複数の副コンタクト領域ＳＣＮＴ１，ＳＣＮＴ２は、主コンタクト領域内で基板２０１に対する積層方向と異なる方向にずらして並列的に形成されている。

コンタクト孔２２０Ａは、導電層２０４を除く、３層(個)の導電層２０２，２０３，２０５の形成領域にわたる径Ｘを有する第１のコンタクト孔２２１Ａと、第１のコンタクト孔２２１Ａと連通して、径Ｙ１，Ｙ２が第１のコンタクト孔２２１Ａの径Ｘ(＞Ｙ１，Ｙ２)より小さく、第１の導電層２０２、２０３の表面に至る２（ｎ−２）個の第２のコンタクト孔２２２−１，２２２−２と、を含む。

また、図９の例では、副コンタクト領域ＳＣＮＴ１、ＳＣＮＴ２において、各グループの第２の導電層２０３，２０５は、上層面２０３Ｓ、２０５Ｓ側が第１のコンタクト孔２２１に臨み、その一終端部２０３Ｔ、２０５Ｔが第２のコンタクト孔２２２−１，２２２−２に臨むように形成されている。

そして、図９の例においては、ｎ層の最上層となる第４層の導電層２０４が第２のコンタクト孔内２２２−１，２２２−２の第１の導電層２０２，２０３から第２の導電層２０３，２０５の終端部２０３Ｔ、２０５Ｔおよび第１のコンタクト孔２２１における第２の導電層面２０３Ｓ、２０５Ｓに接続して上層に至るように形成されている。

図１０は、図９のコンタクト形成領域の基本的な例を示す平面図である。
図１０において、図１、図２および図８と同様に、Ｃは最小コンタクトホールのサイズを、Ｍはレイヤー間の合わせズレを考慮した必要なマージンを示している。

上述したように、この例では４層の導電層間のコンタクトを構成しており、本発明構造を採用していないコンタクト領域の面線（（Ｃ＋２×Ｍ）＾２）×３からコンタクト領域の面積が（Ｃ＋２×Ｍ）×（３×Ｃ＋２×Ｍ）となり、（Ｃ＋２×Ｍ）×２×Ｍ×２分の面積減少となる。

以上説明した導電層２０２〜２０５は、たとえばＴＦＴ等のトランジスタの電極、より具体的には、ゲート電極、ドレイン電極、ソース電極のいずれかの配線層として形成される。

図１１(Ａ)，(Ｂ)は、本実施形態に係るコンタクト構造が適用可能な、たとえば水平駆動回路の出力段等のバッファ回路の等価回路と接続パターン例を示す図であって、図１１（Ａ）が等価回路を示し、図１１（Ｂ）が接続パターン例を示している。

図１１において、ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３が３段直列に接続されてバッファ回路が形成されている。

ＣＭＯＳインバータＩＮＶ１は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１とｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１により構成されている。
ＰＭＯＳトランジスタＰＴ１のソース電極が電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ１のソース電極が基準電位ＶＳＳ（たとえば接地電位）に接続され、ＰＭＯＳトランジスタＰＴ１のドレイン電極とＮＭＯＳトランジスタＮＴ１のドレイン電極が接続され、その接続点によりＣＭＯＳインバータＩＮＶ１の出力ノードＮＤ１が形成されている。また、ＰＭＯＳトランジスタＰＴ１のゲート電極とＮＭＯＳトランジスタＮＴ１のゲート電極が信号入力ラインに共通に接続されている。

ＣＭＯＳインバータＩＮＶ２は、ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２により構成されている。
ＰＭＯＳトランジスタＰＴ２のソース電極が電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ２のソース電極が基準電位ＶＳＳに接続され、ＰＭＯＳトランジスタＰＴ２のドレイン電極とＮＭＯＳトランジスタＮＴ２のドレイン電極が接続され、その接続点によりＣＭＯＳインバータＩＮＶ２の出力ノードＮＤ２が形成されている。また、ＰＭＯＳトランジスタＰＴ２のゲート電極とＮＭＯＳトランジスタＮＴ２のゲート電極がＣＭＯＳインバータＩＮＶ１の出力ノードＮＤ１に共通に接続されている。

ＣＭＯＳインバータＩＮＶ３は、ＰＭＯＳトランジスタＰＴ３とＮＭＯＳトランジスタＮＴ３により構成されている。
ＰＭＯＳトランジスタＰＴ３のソース電極が電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ３のソース電極が基準電位ＶＳＳに接続され、ＰＭＯＳトランジスタＰＴ３のドレイン電極とＮＭＯＳトランジスタＮＴ３のドレイン電極が接続され、その接続点によりＣＭＯＳインバータＩＮＶ３の出力ノードＮＤ３が形成されている。また、ＰＭＯＳトランジスタＰＴ３のゲート電極とＮＭＯＳトランジスタＮＴ３のゲート電極がＣＭＯＳインバータＩＮＶ３の出力ノードＮＤ２に共通に接続されている。

図１１（Ｂ）においては、ＣＭＯＳインバータＩＮＶ１の出力ノード（ドレイン電極）ＮＤ１とＣＭＯＳインバータＩＮＶ２のＰＭＯＳトランジスタＰＴ２のゲート電極とＮＭＯＳトランジスタＮＴ２のゲート電極との接続は、本実施形態に係るコンタクト構造を採用しない通常のコンタクト構成として形成されている。
これに対して、ＣＭＯＳインバータＩＮＶ２の出力ノード（ドレイン電極）ＮＤ２とＣＭＯＳインバータＩＮＶ３のＰＭＯＳトランジスタＰＴ３のゲート電極とＮＭＯＳトランジスタＮＴ３のゲート電極との接続は、本実施形態に係るコンタクト構造を採用して行われている。
図１１（Ｂ）からも明らかなように、本実施形態に係るコンタクト構造を採用しない通常のコンタクト構成では３箇所のコンタクト領域が必要になるが、本実施形態に係るコンタクト構造を採用した場合、１箇所のコンタクト領域で形成可能となっている。

なお、本実施形態に係るコンタクト構造としては、たとえば図１２に示すように、各配線(導電層)の最低限度のコンタクト領域を確保していれば、各電極の引き出し方向のみにコンタクトの縁を横切るレイアウトにしても良い。

次に、本実施形態に係るコンタクト構造を有する半導体装置の製造方法について説明する。

基本的に、３層以上のｎ層（ｎは３以上の正の整数）の導電層を、コンタクトパターンを介して接続する半導体装置の製造方法は、基板上に（ｎ−１）この導電層（図６、図７の例では導電層２０２，２０３、図９の例では導電層２０２，２０３，２０５を、導電層間に絶縁膜が介在するように積層する工程と、この（ｎ−１）個の導電層を含むコンタクトパターンで絶縁膜を連続的にエッチング除去する工程と、コンタクトパターン内の（ｎ−１）個の導電層の少なくとも一部を覆うパターンで第ｎ層を形成する工程と、を含む。

たとえば図６および図７の例の半導体装置の製造方法は、基板２０１上に第１の導電層２０２を形成する工程と、第１の導電層２０２上に第１の絶縁膜２０６を形成する工程と、第１の絶縁膜２０６上に第２の導電層２０３を形成する工程と、第２の導電層２０３上に第２の絶縁膜２０７を形成する工程と、第１の導電層２０２と第２の導電層２０３を含むコンタクトパターンで第１の絶縁膜２０６と第２の絶縁膜２０７を連続的にエッチング除去する工程と、コンタクトパターンＣＰＴＮ内の第１の導電層２０２および第２の導電層２０３の少なくとも一部を覆うパターンで第３の導電層２０４を形成する工程と、を有する。

ここで、図６および図７の例の半導体装置の製造方法をより具体的に説明する。
図１３（Ａ）〜(Ｃ)および図１４（Ａ），（Ｂ）は図６および図７の例の半導体装置の製造方法をより具体的に説明するための図である。

図１３（Ａ）に示すように、ガラス基板２０１上に第１の導電層（たとえばＭｏ、他Ｃｒ、Ｔａ、Ｗ等）２０２を１００ｎｍスパッタ等により形成する。
その後、所定の位置にフォトレジストを形成し（図示せず）、第１の導電層（電極）２０２をエッチング除去し、さらにレジストを剥離処理する。
エッチング除去は、たとえばＳＦ６等のフッ素系ガスを用いたリアクティブ・イオン・エッチング（ＲＩＥ）方法で１ｋＷの電力投入を行う。

次に、図１３（Ｂ）に示すように、第１の絶縁膜（たとえばＳｉＯ２）２０６をＰ(プラズマ)−ＣＶＤ法を用いて１００ｎｍ成膜し、さらに、その後半導体膜（たとえばａ−Ｓｉ膜）をＰ−ＣＶＤ法を用いて５０ｎｍ成膜する。
低温ポリシリコンＬＣＤなどでは、前記ａ−Ｓｉ膜にＸｅＣｌエキシマレーザーを３００ｍＪ／ｃｍ２の強度で照射しｐ−Ｓｉ膜とする。
その後、図示しないがＣＭＯＳ回路を形成するために、前記ｐ−Ｓｉ膜に燐またはボロンを、イオンドーピング法を用いて注入し、その後４５０℃の条件にてアニール処理することにより、低抵抗のｐ−Ｓｉ膜としている。ここでは、第２の導電層（電極）２０３として、前記低抵抗化したｐ−Ｓｉ膜を用いている。

次に、図１３（Ｃ）に示すように、前記低抵抗化したｐ−Ｓｉ膜の所定の位置にフォトレジストを形成し、レジストをマスクとしてエッチング除去（たとえばＳＦ６等のフッ素系ガスを用いたＲＩＥ法で１ｋＷの電力投入を行う）を行い、さらにレジストを剥離除去する。
次に、第２の絶縁膜（たとえばＳｉＮｘ）をＰ−ＣＶＤ法を用いて４００ｎｍ成膜する。

次に、図１４（Ａ）に示すように、本実施形態に係るコンタクト形成領域には、同一コンタクト内の一部に第２の導電層２０３を配置し、第２の導電層２０３が存在しない部分に第１の導電層２０２を配置するよう、コンタクト形成用のレジストを形成する。
次に、第２の絶縁膜２０７と第１の絶縁膜２０６をエッチング除去（たとえばＣ４Ｆ８系のガスを用いたＲＩＥ法で３ｋＷの電力投入を行う）する。ここでは、第１の導電層（電極）２０２および第２の導電層（電極）２０３と選択性のあるガスを用いる。

次に、図１４（Ｂ）に示すように、コンタクト形成用のレジストを剥離除去した後、スパッタ法を用いて第３の導電層（たとえばＡｌ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ等）２０４を３００ｎｍ形成する。
次に、所定の形状にレジストを形成し、エッチング除去（たとえばＢＣｌ３等の塩素系ガスを用いたＲＩＥ法で１ｋＷの電力投入を行う）する。
その後、レジストを剥離除去し、本構成を完成する。

なお、層間絶縁膜のエッチングには異方性のあるエッチング方法、特にドライエッチング法により形成されることが望ましい。等方性のエッチング（たとえばＷＥＴエッチング）では、電極の下部の層間絶縁膜が横方向にも侵食し、段切れ等の不良原因となるためである。
また、各電極は、層間絶縁膜のエッチングガスに対し選択性を有する材料を選ぶことが望ましい。

以上説明したように、本実施形態に係る半導体装置２００は、基本的に、基板２０１上に３層以上のｎ層（ｎは３以上の正の整数）の導電層２０２〜２０４，２０２〜２０５が積層して形成され、ｎ層の導電層がコンタクトパターンを介して接続され、コンタクトパターンが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層２０２，２０３、２０２，２０３，２０５を接続する（ｎ−１）個の接続領域２１１，２１２、２１１〜２１３を有し、（ｎ−１）個の導電層のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層より上層の導電層は、その終端部がコンタクトパターンＣＰＴＮの縁の一部に臨むように形成され、（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。第ｎ層の導電層は、コンタクトパターンＣＰＴＮであるコンタクト孔を埋めつくよう形成されている。

換言すると、本実施形態に係る半導体装置２００は、コンタクトパターンとしてコンタクト孔が形成され、このコンタクト孔が形成される主コンタクト領域には、最上層の導電層を除く（ｎ−１）個の導電層のうち、連続的に積層される２層の導電層を一つのグループとして、このグループ内の２層のうち基板に対して下層側に形成された第１の導電層と、上層側に形成された第２の導電層とを接続するための(ｎ−２)個の副コンタクト領域ＳＣＮＴが形成され、コンタクト孔２２０は、コンタクト領域ＡＲＣＮＴ２０１における最上層を除く(ｎ−１)層の導電層の形成領域にわたる径を有する第１のコンタクト孔２２１と、第１のコンタクト孔２２１と連通して第１の導電層２０２の表面に至る（ｎ−２）個の第２のコンタクト孔２２２と、を含み、副コンタクト領域ＳＣＮＴにおいて、グループの第２の導電層は、上層面側が第１のコンタクト孔に臨み、その一終端部が第２のコンタクト孔に臨むように形成され、ｎ層の最上層となる第ｎ層の導電層が第２のコンタクト孔内の第１の導電層から第２の導電層の終端部および第１のコンタクト孔における第２の導電層面に接続して上層に至るように形成されている。

したがって、本実施形態の半導体装置によれば、３層以上の配線を接続する際に必要な領域を減らすことが可能となり、ディスプレイデバイスなどの、高集積化、狭額縁化に貢献する。
特に、使用する配線が多くなった場合に顕著な効果を発揮する。

なお、上記実施形態では、駆動回路を基板上に有するアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、本発明は、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。

同様の駆動回路を基板上に有する、フォトセンサ、バイオセル、温度センサ、もしくはそれらの組み合わせ入出力回路にも応用可能である。

たとえば、本発明は、図１５に示すように、表示装置３００が、表示セル（図５の単位画素１２３に相当）３１０と受光セル３２０がマトリクス状に配置され、駆動回路および受光セル３２０の信号処理回路がパネル上に一体的に形成される表示装置に適用可能である。

図１５は、本実施形態に係る受光セルの基本構成例を示す回路図であって、隣接する表示セルの表示回路３１０も併せて示している。

本実施形態の受光セル３２０は、受光素子３２１、リセットＴＦＴ３２２、増幅ＴＦＴ３２３、選択（読み出し）ＴＦＴ３２４、受光信号蓄積容量（キャパシタ）３２５、およびノードＮＤ３２１を有している。
受光素子３２１は、ＴＦＴ、ダイオード等により形成される。
また、受光セル３２０の読み出し回路は、リセットＴＦＴ３２２、増幅ＴＦＴ３２３、選択（読み出し）ＴＦＴ３２４、キャパシタ３２５、およびノードＮＤ３２１を有している。

受光素子３２１は電源電位ＶＤＤとノードＮＤ３２１との間に接続されている。リセットＴＦＴ３２２は、たとえばｎチャネルトランジスタにより形成され、そのソースが基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続され、ドレインがノードＮＤ３２１に接続されている。そして、リセットＴＦＴ３２２のゲート電極が対応する行に配線された第１の受光セル制御線３３１に接続されている。
増幅ＴＦＴ３２３のゲートがノードＮＤ３２１に接続され、ドレインが電源電位ＶＤＤに接続され、ソースが選択ＴＦＴ３２４のドレインに接続されている。選択ＴＦＴ３２４のゲートが第２の受光信号制御線３３２に接続され、ソースが対応する列に配線された受光信号線３３３に接続されている。
この増幅ＴＦＴ３２３と選択ＴＦＴ３２４により、いわゆるソースフォロワが形成されている。したがって、受光信号線３３３には電流源が接続される。この電流源は、本実施形態においては、たとえば受光信号処理回路に形成される。
また、キャパシタ（受光信号蓄積容量）３２５がノードＮＤ３２１と基準電位ＶＳＳとの間に接続されている。

図示しない受光信号処理回路は、パネルに一体的に形成されており、例えばこの受光信号処理回路に本実施形態に係るコンタクト構造が適用される。

またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末の表示部として用いて好適なものである。

一般的な方法に基づくコンタクト形成領域の例を示す平面図である。 走査線と信号線を、画素電極を用いて接続する方法に基づくコンタクト形成領域の例を示す平面図である。 本発明の第１の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。 本発明の第１の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。 液晶表示装置の有効表示部の構成例を示す回路図である。 本実施形態に係るコンタクト構造の基本的な構成を示す図である。 図６の本実施形態に係るコンタクト構造を採用したコンタクト領域を拡大して示す図である。 本実施形態に係るコンタクト形成領域の基本的な例を示す平面図である。 本実施形態に係るコンタクト構造の他の構成例を示す図である。 図９のコンタクト形成領域の基本的な例を示す平面図である。 本実施形態に係るコンタクト構造が適用可能な、たとえば水平駆動回路の出力段等のバッファ回路の等価回路と接続パターン例を示す図である。 本実施形態に係るコンタクト構造の好適なレイアウト例を示す図である。 図６および図７の例の半導体装置の製造方法をより具体的に説明するための図である。 図６および図７の例の半導体装置の製造方法をより具体的に説明するための図である。 本実施形態に係る受光セルの基本構成例を示す回路図である。

符号の説明

１０・・・液晶表示装置、１１・・・ガラス基板、１２・・・有効表示部、１３Ｕ，１３Ｄ・・・水平駆動回路、１４・・・垂直駆動回路、１５・・・データ処理回路、１６・・・電源回路、１７・・・インタフェース回路、１８・・・タイミングジェネレータ，２００，２２０Ａ・・・半導体装置、２０１・・・基板、２０２〜２０５・・・導電層、２０６〜２０８・・・絶縁膜、２１１〜２１３・・・接続領域、２２０・・・コンタクト孔、２２１・・・第１のコンタクト孔、２２２，２２２−１，２２２−２・・・第２のコンタクト孔、ＭＣＮＴ・・・主コンタクト領域、ＳＣＮＴ，ＳＣＮＴ１，ＳＣＮＴ２・・・副コンタクト領域。

Claims (11)

1. 基板上に３層以上のｎ層（ｎは３以上の正の整数）の導電層が積層して形成され、上記ｎ層の導電層がコンタクトパターンを介して接続された半導体装置であって、
   上記コンタクトパターンが形成される一つの主コンタクト領域には、
   （ｎ−１）個の導電層を接続する（ｎ−１）個の接続領域を有し、
   上記（ｎ−１）個の導電層のうち上記基板に対する積層方向において第１層より上層の導電層は、その終端部が上記コンタクトパターンの縁の一部に臨むように形成され、
   上記（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている
   半導体装置。
2. 接続される導電層間には層間絶縁膜が形成され、
   上記層間絶縁膜は、上記第ｎ層の導電層より薄く形成されている
   請求項１記載の半導体装置。
3. 基板上に３層以上のｎ層（ｎは３以上の正の整数）の導電層が積層して形成され、上記ｎ層の導電層がコンタクト孔を介して接続された半導体装置であって、
   上記コンタクト孔が形成される主コンタクト領域には、
   上記ｎ層の導電層のうち、連続的に積層される２層の導電層を一つのグループとして、当該グループ内の２層のうち基板に対する積層方向方法において下層側に形成された第１の導電層と、上層側に形成された第２の導電層とを接続するための(ｎ−２)個の副コンタクト領域が形成され、
   上記コンタクト孔は、上記コンタクト領域における最上層を除く(ｎ−１)層の導電層の形成領域にわたる径を有する第１のコンタクト孔と、上記第１のコンタクト孔と連通して上記第１の導電層に至る（ｎ−２）個の第２のコンタクト孔と、を含み、
   上記副コンタクト領域において、
   上記第２の導電層は、上層面側が上記第１のコンタクト孔に臨み、その一終端部が上記第２のコンタクト孔に臨むように形成され、
   上記ｎ層の最上層となる第ｎ層の導電層が上記第２のコンタクト孔内の上記第１の導電層から上記第２の導電層の終端部および上記第１のコンタクト孔における当該第２の導電層面に接続して上層に至るように形成されている
   半導体装置。
4. 接続される導電層間には層間絶縁膜が形成され、
   上記層間絶縁膜は、上記第ｎ層の導電層より薄く形成されている
   請求項３記載の半導体装置。
5. 上記副コンタクト領域は、
   上記主コンタクト領域内で上記基板に対する積層方向と異なる方向にずらして並列的に形成されている
   請求項３記載の半導体装置。
6. 上記副コンタクト領域は、
   上記主コンタクト領域内で上記基板に対する積層方向と異なる方向にずらして並列的に形成されている
   請求項４記載の半導体装置。
7. ３層以上のｎ層（ｎは３以上の正の整数）の導電層を、コンタクトパターンを介して接続する半導体装置の製造方法であって、
   基板上に（ｎ−１）個の導電層を、当該導電層間に絶縁膜が介在するように積層する工程と、
   上記（ｎ−１）個の導電層を含むコンタクトパターンで上記絶縁膜を連続的にエッチング除去する工程と、
   上記コンタクトパターン内の上記（ｎ−１）個の導電層の少なくとも一部を覆うパターンで第ｎ層を形成する工程と
   を有する半導体装置の製造方法。
8. 基板上に第１の導電層を形成する工程と、
   上記第１の導電層上に第１の絶縁膜を形成する工程と、
   上記第１の絶縁膜上に第２の導電層を形成する工程と、
   上記第２の導電層上に第２の絶縁膜を形成する工程と、
   上記第１の導電層と上記第２の導電層を含むコンタクトパターンで上記第１の絶縁膜と上記第２の絶縁膜を連続的にエッチング除去する工程と、
   上記コンタクトパターン内の上記第１の導電層および上記第２の導電層の少なくとも一部を覆うパターンで第３の導電層を形成する工程と
   を有する半導体装置の製造方法。
9. 上記エッチング除去する工程は、ドライエッチングにより行われる
   請求項７記載の半導体装置の製造方法。
10. 上記エッチング除去する工程は、ドライエッチングにより行われる
    請求項８記載の半導体装置の製造方法。
11. 画素がマトリクス状に配置された表示部と、
    上記表示部の周辺により形成された周辺回路と、が半導体装置を採用して一体的に形成され、
    上記半導体装置は、基板上に３層以上のｎ層（ｎは３以上の正の整数）の導電層が積層して形成され、上記ｎ層の導電層がコンタクトパターンを介して接続された半導体装置であって、
    上記コンタクトパターンが形成される一つの主コンタクト領域には、
    （ｎ−１）個の導電層を接続する（ｎ−１）個の接続領域を有し、
    上記（ｎ−１）個の導電層のうち上記基板に対する積層方向において第１層より上層の導電層は、その終端部が上記コンタクトパターンの縁の一部に臨むように形成され、
    上記（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている
    表示装置。

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