[go: up one dir, main page]

WO2013124956A1 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
WO2013124956A1
WO2013124956A1 PCT/JP2012/053995 JP2012053995W WO2013124956A1 WO 2013124956 A1 WO2013124956 A1 WO 2013124956A1 JP 2012053995 W JP2012053995 W JP 2012053995W WO 2013124956 A1 WO2013124956 A1 WO 2013124956A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor region
signal
pixel
solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2012/053995
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
原田　望
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to PCT/JP2012/053995 priority Critical patent/WO2013124956A1/ja
Priority to CN2012800096431A priority patent/CN103384916A/zh
Priority to JP2013537989A priority patent/JP5547853B2/ja
Priority to KR1020137021916A priority patent/KR20130121947A/ko
Priority to TW102105499A priority patent/TW201336062A/zh
Publication of WO2013124956A1 publication Critical patent/WO2013124956A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/779—Circuitry for scanning or addressing the pixel array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H10F39/8027—Geometry of the photosensitive area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8033—Photosensitive area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device that achieves high pixel density, low power consumption, and low light leakage.
  • solid-state imaging devices are widely used for video cameras, still cameras, and the like.
  • performance improvements such as higher pixel density, higher resolution, lower color mixing and higher sensitivity in color imaging are always required.
  • technological innovations such as higher pixel density have been performed in order to achieve higher resolution of solid-state imaging devices.
  • FIG. 9A and 9B show a conventional solid-state imaging device.
  • FIG. 9A shows a cross-sectional structure diagram of a conventional solid-state imaging device in which one pixel is formed in one island-like semiconductor (see, for example, Patent Document 1).
  • a signal line N + region 102 (hereinafter referred to as “N + region”) is a semiconductor region containing a lot of donor impurities on a substrate 101. ) Is formed.
  • a P region 103 (hereinafter, a semiconductor region containing an acceptor impurity is referred to as a “P region”) is formed on the signal line N + region 102, and an insulating layer 104 is formed on the outer periphery of the P region 103.
  • a gate conductor layer 105 is formed with this insulating layer 104 interposed.
  • An N region (hereinafter, a semiconductor region containing donor impurities is referred to as an “N region”) 106 is formed on the outer periphery of the P region 103 above the gate conductor layer 105.
  • a P + region (hereinafter, a semiconductor region containing a lot of acceptor impurities is referred to as a “P + region”) 107 is formed on the N region 106 and the P region 103.
  • the P + region 107 is connected to the pixel selection line conductor layer 108.
  • the insulating layers 104 described above are connected to each other so as to surround the outer periphery of the island-shaped semiconductor 100.
  • the gate conductor layers 105 are connected to each other so as to surround the outer periphery of the island-shaped semiconductor 100.
  • a photodiode region is formed from a P region 103 and an N region 106 in the island-shaped semiconductor 100.
  • signal charges here, free electrons
  • This signal charge is accumulated mainly in the N region 106 of the photodiode region.
  • a junction field effect transistor is configured with the N region 106 as a gate, the P + region 107 as a source, and the P region 103 near the signal line N + region 102 as a drain.
  • the drain-source current (output signal) of the junction field effect transistor changes corresponding to the amount of signal charge accumulated in the N region 106, and a signal is output from the signal line N + region 102. As taken out.
  • the N region 106 of the photodiode region is the source
  • the gate conductor layer 105 is the reset gate
  • the signal line N + region 102 is the drain
  • a reset MOS transistor having the region 103 as a channel is formed (hereinafter, this gate conductor layer is referred to as “reset gate conductor layer”).
  • this gate conductor layer is referred to as “reset gate conductor layer”.
  • the signal charges accumulated in the N region 106 are applied with an on-voltage (high level voltage) to the reset gate conductor layer 105 of the reset MOS transistor, whereby the signal line N + region 102 is applied. Removed.
  • the “high level voltage” indicates a higher level positive voltage when the signal charge is a free electron
  • the “low level voltage” used hereinafter in this specification refers to this “high level voltage”.
  • the voltage is lower than “voltage”.
  • “high level voltage” means a lower level negative voltage
  • “low level voltage” means a voltage closer to 0V than the “high level voltage”.
  • FIG. 9B shows a pixel region in which island-shaped semiconductors P11 to P33 (corresponding to the island-shaped semiconductor 100 in FIG. 9A) constituting the pixel are two-dimensionally arranged, and a drive / output circuit around the pixel region.
  • the schematic plan view of the solid-state imaging device of the prior art example which has is shown.
  • a cross-sectional structure taken along line FF ′ in FIG. 9B is shown in FIG. 9A.
  • Island-like semiconductors P11 to P33 constituting pixels are formed on the signal line N + regions 102a, 102b, and 102c (corresponding to the signal line N + region 102 in FIG. 9A).
  • the pixel selection line conductor layers 108a, 108b, and 108c are formed so as to be connected to each other in each row extending in the horizontal direction of the island-shaped semiconductors P11 to P33. Are connected to a pixel selection line vertical scanning circuit 110 provided in the periphery of the pixel selection line.
  • the reset gate conductor layers 105a, 105b, and 105c are connected to each other in each row extending in the horizontal direction of the island-shaped semiconductors P11 to P33 constituting the pixel.
  • the reset line vertical scanning circuit 112 formed and provided around the pixel region is connected.
  • each signal line N + region 102a, 102b, 102c is connected to the switch MOS transistors 115a, 115b, 115c, and the gate of each switch MOS transistor 115a, 115b, 115c is connected to the signal line horizontal scanning circuit 116. ing.
  • the drains of the switch MOS transistors 115a, 115b, and 115c are connected to the output circuit 117.
  • the switch circuits 118a, 118b, and 118c are connected to the upper portions of the signal line N + regions 102a, 102b, and 102c.
  • a high level voltage Vr for reset-on is applied during the removal operation.
  • the signal charge accumulation operation is performed by applying a ground voltage to the signal line N + regions 102a, 102b, and 102c, a low level voltage for reset-off to the reset gate conductor layers 105a, 105b, and 105c, and a pixel selection line conductor layer 108a, 108b, and 108c. It is executed in a state where a ground voltage is applied.
  • the reset gate conductor layers 105a, 105b, and 105c have a low level voltage for reset-off, and the pixel selection line conductor layers 108a, 108b, and 108c of the pixel that reads the signal charges have a high level voltage and a signal charge.
  • ON voltage high level voltage
  • the voltage / output circuit 117 is executed when the output circuit 117 takes in the source / drain current of the junction field effect transistor of the pixel to be read out while the input terminal of the output circuit 117 is at a low level voltage.
  • the signal charge removal operation is performed in the island-shaped semiconductors P11 to P33 in a state where all the pixel selection line conductor layers 108a, 108b, and 108c are grounded and all the switch MOS transistors 115a, 115b, and 115c are off.
  • a high level voltage for reset-on is applied to the reset gate conductor layers 105a, 105b, and 105c connected to the pixel from which the accumulated signal charge is removed, and the output terminals of the switch circuits 118a, 118b, and 118c are at the high level for reset-on. It is executed by reaching the voltage Vr.
  • the height of the island-shaped semiconductor 100 is mainly determined by the height Ld of the N layer 106 of the photodiode.
  • light enters from the upper surface of the P + layer 107 on the island-shaped semiconductor 100.
  • the signal charge generation rate due to the incident light has a characteristic that decreases from an upper surface of the P + layer 121 with an exponential curve with respect to the Si depth.
  • the depth of the photoelectric conversion region needs to be 2.5 to 3 ⁇ m in order to efficiently extract signal charges that contribute to sensitivity (see, for example, Non-Patent Document 1). .
  • the height Ld of the N layer 106 of the photoelectric conversion photodiode is required to be at least 2.5 to 3 ⁇ m.
  • a reset gate conductor layer 105 is formed under the N layer 106. Since the reset gate conductor layer 105 can operate normally even when the solid-state imaging device is 0.1 ⁇ m, for example, the reset gate conductor layer 105 is formed in a region near the bottom of the island-shaped semiconductor 100.
  • the reset gate conductor layers 105a, 105b, and 105c are formed independently for each row, the bottoms of the island-shaped semiconductors P11 to P33 having a height of 2.5 to 3 ⁇ m are secured. It is necessary to form the reset gate conductor layers 105a, 105b, and 105c. The formation of the reset gate conductor layers 105a, 105b, and 105c requires fine processing as the degree of pixel integration increases, which makes it difficult to manufacture the solid-state imaging device.
  • FIGS. 10A and 10B are a pixel schematic diagram and an operating potential change diagram of a CMOS (Complementary Metal Oxide semiconductor) solid-state imaging device, respectively.
  • FIG. 10A shows FIG. 1 is a pixel schematic diagram as shown in FIG. In a region A surrounded by a dotted line in FIG. 10A, one pixel is configured.
  • an N region 121 for forming a photodiode in the P region 120 and a P + region 122 are formed on the N region 121.
  • a gate insulating layer 124 is formed on the P region 120, and a transfer electrode ⁇ T is formed on the gate insulating layer 124 so as to be adjacent to the N region 121.
  • N + region 123 is formed on the surface of the P region 120 in a state adjacent to the transfer electrode ⁇ T.
  • the P + region 122 is fixed at the ground potential.
  • the photodiode is formed by a P region 120 and an N region 121.
  • the transfer MOS transistor M1 having the N region 121 as the source, the N + region 123 as the drain, and the transfer electrode ⁇ T as the gate is formed.
  • the source of the reset MOS transistor M2 and the gate of the amplification MOS transistor M3 are connected to the N + region 123, and the drain of the reset MOS transistor M1 and the source of the amplification MOS transistor M3 are connected to the power supply voltage line VDD.
  • the source of the column selection MOS transistor M4 is connected to the drain of the amplification MOS transistor M3, and the drain is connected to the signal line 125.
  • a signal current flows from the power supply voltage line VDD to the signal line 125, and this signal current is read out as a pixel signal. Then, when an ON voltage (high level voltage) is applied to the gate electrode ⁇ R of the reset MOS transistor M2, the signal charge existing in the N + region 123 is removed to the power supply voltage line VDD.
  • FIG. 10B shows a potential distribution change diagram of the photodiode N region 121, the transfer MOS transistor M1, and the reset MOS transistor M2 (see, for example, FIG. 2 of Non-Patent Document 3).
  • FIG. 10B shows a cross-sectional view of the photodiode formed by the P region 120 and the N region 121, the transfer MOS transistor M1 region, and the reset MOS transistor M2 region.
  • An N + region 123 forming a floating diode FD adjacent to the gate electrode Tx of the transfer MOS transistor M1 (corresponding to the transfer electrode ⁇ T in FIG.
  • FIG. 10B (b) shows a potential distribution along the line GG ′ in FIG. 10B during the signal charge accumulation operation.
  • the solid line indicates the bottom of the potential of each region, and the shaded area indicates the charge (in this case, free electrons).
  • An off voltage (low level voltage) is applied to the transfer electrode Tx and the reset electrode RST, and the accumulated signal charge 128 is transferred from the photodiode N region 121 to the N + region 123 and the drain N + region 126 of the reset MOS transistor. It is not transferred.
  • FIG. 10C shows a potential distribution when the signal charge 128 accumulated in the N region 121 of the photodiode is transferred to the N + region 123.
  • This transfer is performed by applying an ON voltage (high level voltage) to the transfer electrode Tx.
  • the accumulated signal charge 128 is transferred from the N region 121 to the N + region 123 through the surface layer of the P region 123 below the transfer electrode Tx.
  • the signal charge 130a in the N region 121 decreases and the signal charge 130c in the N + region 123 increases.
  • the signal charges 130a and 130b are exhausted, the signal charge transfer operation is finished.
  • signal charge 128 is transferred to the N + region 123, the potential of the gate electrode changes the amplification MOS transistor M3 connected to N + region 123, in accordance with the amount of potential change, the signal during the signal charge readout operation
  • the signal current flowing through the line 125 changes and is read out as a signal output.
  • an on-voltage (high level voltage) is applied to the gate electrode RST of the reset MOS transistor M2, and the signal charge 130c of the floating diode N + region 123 is applied. It is removed in the N + region 126 which is the drain of the reset MOS transistor M2. During this signal charge removal operation, the potential of the N + region 123 is reset to the same potential as the potential 131 of the surface layer of the P region 120 below the reset electrode RST.
  • the transfer MOS transistor M1 and the reset MOS transistor M2 are required in the pixel.
  • the presence of the transfer MOS transistor M1 and the reset MOS transistor M2 causes a reduction in pixel integration.
  • 11A shows a cross-sectional structure of one pixel in a CCD solid-state imaging device (see, for example, FIG. 1 of Non-Patent Document 4).
  • a P region well 141 is formed on the N region substrate 140, and an N region 142 is formed on the P region well 141.
  • the P region well 141 and the N region 142 form a photodiode portion.
  • a CCD portion is formed adjacent to the photodiode portion.
  • a P region 144 and an N region 145 which are channels of the CCD unit are formed on the surface of the P region well 141 of the CCD unit.
  • a transfer channel 146 is formed on the surface layer of the P region well 141 between the channel of the CCD unit and the photodiode N region 142 to transfer the signal charge accumulated in the photodiode unit to the N region 145 of the CCD unit channel.
  • An insulating film 147 is formed on the P + region 143, the transfer channel 146, and the N region 145 of the CCD portion channel.
  • a CCD transfer electrode 148 is formed in the insulating film 147 of the CCD portion, and a light shielding metal layer 149 is formed on the CCD transfer electrode 148 so as to cover the CCD portion.
  • a transparent resin microlens 150 is formed above the photodiode portion and the CCD portion.
  • One pixel includes a photodiode portion and a CCD portion shown in FIG. 11A. The pixels are two-dimensionally arranged over the entire pixel area of the CCD solid-state imaging device. An N region substrate 140 and a P region well 141 are continuously formed over the entire pixel region.
  • the above-described operation of transferring the signal charge accumulated in the photodiode portion to the CCD is performed by applying a predetermined voltage to the CCD transfer electrode 148.
  • the signal charge removal operation is performed by removing the signal charge accumulated in the N region 142 by applying a high level voltage to the N region substrate 140 after the signal charge accumulation operation.
  • the timing of the shutter operation can be changed by performing the signal charge accumulation operation and the signal charge removal operation in synchronism with the pixels in the entire pixel region and changing the signal charge accumulation time. This shutter operation is called an electronic shutter.
  • FIG. 11B shows a potential distribution during signal charge removal along the line HH ′ of FIG. 11A (see FIG. 14 of Non-Patent Document 4).
  • the potential distribution 151 a is obtained by applying the low level voltage VRL to the N region substrate 140.
  • the signal charge 152a generated by the light irradiated from the microlens 150 side (in this figure, the signal charge is represented by “e ⁇ ” described in Non-Patent Document 3, and the hatched line in FIG. 10B.
  • Signal charges 128, 130 a, 130 b, and 130 c) are stored in potential wells in the N region 142 and the P region well 141.
  • the potential distribution 152b is obtained by applying the high level voltage VRH to the N region substrate 140, and the potential becomes deeper from the P + region 143 of the ground potential toward the N region substrate 140. As a result, the accumulated signal charge 152 b is removed to the N region substrate 140.
  • the signal charge generated in the potential well becomes effective as a signal, and the signal charge generated in the P region well 141 and the N region substrate 140 below the potential well is applied to the N region substrate 140. Since it is removed, it becomes invalid as a signal.
  • the depth Lph of the potential well is 2.5 to 3 ⁇ m as described in Non-Patent Document 1 because of the required spectral sensitivity characteristics.
  • the applied voltage VRH to the N region substrate 140 is set to 18 to 30V.
  • the height of the island-shaped semiconductor 100 is mainly determined by the height Ld of the N layer 106 of the photodiode.
  • the signal charge generation rate due to light irradiation has a characteristic that decreases along the exponential function curve from the upper surface of the P + layer 121 with respect to the Si depth, and thus contributes to sensitivity in a solid-state imaging device that senses visible light.
  • the depth of the photoelectric conversion region needs to be 2.5 to 3 ⁇ m (see, for example, Non-Patent Document 1).
  • the height Ld of the N layer 106 of the photoelectric conversion photodiode is required to be at least 2.5 to 3 ⁇ m.
  • a reset gate conductor layer 105 is formed under the N layer 106. Since the reset gate conductor layer 105 operates normally even at 0.1 ⁇ m, for example, the reset gate conductor layer 105 is formed almost at the bottom of the island-shaped semiconductor 100. As shown in FIG. 9B, since the reset gate conductor layers 105a, 105b, and 105c are independent for each row, the reset gate is formed at the bottom of the island-shaped semiconductors P11 to P33 having a height of 2.5 to 3 ⁇ m. It is necessary to form the conductor layers 105a, 105b, and 105c. The presence of the reset gate conductor layers 105a, 105b, and 105c makes it difficult to manufacture the solid-state imaging device as the degree of pixel integration increases.
  • a reset MOS transistor M2 is required in the pixel.
  • the presence of the reset MOS transistor M2 reduces the pixel integration degree.
  • the depth Lph of the potential well for accumulating signal charges as shown in FIG. 11B is 2.5 as disclosed in Non-Patent Document 1, because of the required spectral sensitivity characteristics. ⁇ 3 ⁇ m.
  • the potential distribution during the signal charge removal operation requires that a potential barrier be generated in the transfer of the signal charge 151 from the P + region 143 to the N region substrate 140.
  • the applied voltage VRH to the N region substrate 140 needs to be as high as 18 to 30V. This increases the power consumption of the CCD solid-state imaging device.
  • the solid-state imaging device of the present invention is In the solid-state imaging device in which a plurality of pixels are two-dimensionally arranged in the pixel region, A first semiconductor region formed on the substrate; A second semiconductor region formed on the first semiconductor region; A third semiconductor region formed on an upper side surface of the second semiconductor region; A fourth semiconductor region formed on a side surface of the third semiconductor region not facing the side surface of the second semiconductor region, and having a conductivity opposite to the third semiconductor region; A fifth semiconductor region having a conductivity opposite to that of the third semiconductor region on the second semiconductor region;
  • the second semiconductor region is composed of a semiconductor or an intrinsic semiconductor opposite to the third semiconductor region, At least the upper part of the second semiconductor region, the third semiconductor region, the fourth semiconductor region, and the fifth semiconductor region are formed in an island-shaped semiconductor, A photodiode is formed by the second semiconductor region and the third semiconductor region, A signal charge accumulation operation for accumulating signal charges generated by electromagnetic energy waves incident on the photodiode region in the third semiconductor region is performed, A junction field effect transistor is formed
  • a pixel signal read operation is performed to read a current flowing between the source and drain of the junction field effect transistor as a signal output
  • the fourth semiconductor region and the fifth semiconductor region are set to a low level voltage
  • the first semiconductor region is set to a high level voltage higher than the low level voltage, whereby the first semiconductor region and the first semiconductor region
  • the potential barrier is eliminated in the second semiconductor region existing between the three semiconductor regions, and the signal charge accumulated in the third semiconductor region is passed through the second semiconductor region without the potential barrier.
  • a signal charge removing operation for removing from a third semiconductor region to the first semiconductor region is performed. It is characterized by that.
  • the fourth semiconductor region is connected to the fifth semiconductor region; It is preferable.
  • the third semiconductor region and the fourth semiconductor region are separated from the fifth semiconductor region, and a first conductor layer is formed on the outer periphery of the fourth semiconductor region via an insulating layer.
  • the fourth semiconductor region has a low level voltage lower than the high level voltage, and the A high level voltage is applied to one semiconductor region, and a predetermined voltage for storing the signal charge is applied to the first conductor layer; It is preferable.
  • the first semiconductor region is A sixth semiconductor region serving as a source or drain of the junction field effect transistor, and a seventh semiconductor region for removing signal charges accumulated in the third semiconductor region,
  • the second semiconductor region extends between the sixth semiconductor region and the seventh semiconductor region. It is preferable.
  • a voltage applied to the seventh semiconductor region during a period when the signal charge accumulation operation and the pixel signal readout operation are performed is applied to the seventh semiconductor region during a period when the signal charge removal operation is performed.
  • the pixels are two-dimensionally arranged, and signal currents of pixels arranged in at least one row of the pixels of the two-dimensional arrangement are arranged along a column of pixels arranged in a vertical direction, and the first semiconductor region Are simultaneously read into a row pixel signal capturing circuit provided outside the pixel region via a signal line that connects to each other, and a signal output of pixels arranged in the at least one row is provided in the row pixel signal capturing circuit.
  • the low-level voltage is applied to the pixel selection line connected to the fifth semiconductor region of the pixels arranged in the at least one row during a period in which the operation of reading out from the output circuit is performed and the signal charge removal operation is performed.
  • a high level voltage is applied to the signal line connected to the columns of the pixels, It is preferable.
  • An insulating layer is formed so as to surround the second semiconductor region, the third semiconductor region, and the fourth semiconductor region, and a light shielding conductor layer is formed so as to surround the insulating layer. It is preferable.
  • the light shielding conductor layer is formed on the island-shaped semiconductor side surface of the pixel in the pixel region and continuously formed over the entire pixel region. It is preferable.
  • the light shielding conductor layer is formed on the pixels in the pixel region and continuously formed over the pixel region, and a ground voltage or the low level voltage is applied to the light shielding conductor layer. Configured to, It is preferable.
  • the light shielding conductor layer is connected to the pixels in the pixel region and formed over the entire pixel region, and the light shielding conductor layer has the signal charge removal operation in a period in which the signal charge removal operation is performed. Excluding a period during which the high-level voltage is applied and the signal charge removal operation is performed so as to overlap a part of the period during which the high-level voltage is applied to the signal line or the entire period. In the period, a ground voltage or a low level voltage is applied to the signal line. It is preferable.
  • the light shielding conductor layer is formed so as to surround an insulating layer on the outer periphery of the second semiconductor region, the third semiconductor region, and the fourth semiconductor region, and is separated into at least two independent portions. ing, It is preferable.
  • the light shielding conductor layer is connected to the fifth semiconductor layer; It is preferable.
  • the reset conductor layer is unnecessary, the pixel integration degree is improved, and the manufacture of the solid-state imaging device is facilitated.
  • the reset MOS transistor required in the CMOS solid-state imaging device is not necessary, the pixel integration degree is improved, and the applied voltage in the signal charge removing operation is reduced.
  • FIG. 1 is a pixel cross-sectional structure diagram of a solid-state imaging device according to a first embodiment of the present invention.
  • 2 shows potential distributions during a signal charge accumulation operation and a signal charge removal operation along the line A-A ′ of FIG. 1A of the solid-state imaging device according to the first embodiment.
  • It is a schematic plan view of the solid-state imaging device which concerns on the 2nd Embodiment of this invention.
  • It is a schematic circuit top view of the solid-state imaging device concerning a 2nd embodiment.
  • FIG. 10 is a voltage waveform diagram showing a relationship between a drive voltage waveform applied to pixel selection lines ⁇ p1 to ⁇ p3 and signal lines ⁇ s1 to ⁇ s3 and a voltage waveform at a signal output terminal Vout in the solid-state imaging device according to the second embodiment. It is a pixel cross-section figure of the solid-state imaging device concerning the 3rd Embodiment of this invention. It is a schematic plan view of the solid-state imaging device which concerns on 3rd Embodiment. It is a schematic plan view of the solid-state imaging device which concerns on the 4th Embodiment of this invention.
  • FIG. 10B is a potential distribution change diagram during signal charge signal charge removal operation in a region along the C-C ′ line of the pixel cross-sectional structure diagram of FIG. 3A in the solid-state imaging device according to the fourth embodiment of the present invention. It is a pixel cross-section figure of the solid-state imaging device concerning the 5th Embodiment of this invention.
  • FIG. 1A and 1B show a solid-state imaging device according to the first embodiment.
  • FIG. 1A shows a cross-sectional structure diagram of one pixel of the solid-state imaging device.
  • a signal line N + region 2 is formed on the substrate 1, and an island-shaped semiconductor SP is formed on the signal line N + region 2.
  • a P region 3 is formed on the signal line N + region 2 of the island-shaped semiconductor SP, and an N region 4 is formed on the outer periphery of the P region 3.
  • a P + region 5 is formed on the side surface of the island-shaped semiconductor SP surrounding the N region 4.
  • a P + region 7 connected to the P + region 5 is formed on the upper surface of the island-shaped semiconductor SP.
  • a pixel selection line conductor layer 7 is connected to the P + region 6.
  • An insulating layer 8 is formed so as to surround the signal line N + region 2 and the outer periphery of the island-shaped semiconductor SP.
  • the reset conductor layer 105 required in the conventional solid-state imaging device shown in FIG. 9A does not exist.
  • the P + region 5 formed on the outer periphery of the N region 4 is connected to the P + region 6 of the island-shaped semiconductor SP.
  • a photodiode region is formed from the P region 3 and the N region 4, and when incident light is irradiated from the P + region 6 side of the island-shaped semiconductor SP, signal charges are generated in the photodiode region. (Here, free electrons) are generated. This signal charge is accumulated mainly in the N region 4 of the photodiode region.
  • a junction field effect transistor is formed with the N region 4 as a gate, the P + region 6 as a source, and the P region 3 near the signal line N + region 2 as a drain.
  • FIG. 1B shows the potential distribution during the signal charge accumulation operation and the signal charge removal operation along the line AA ′ in FIG. 1A.
  • FIG. 1B (a) shows an enlarged cross-sectional view along the line AA ′ in FIG. 1A.
  • the N region 4 of the photodiode and the P + region 5 connected to the P + region 6 are formed on one side of the P region 3, and the signal line N + region 2 is formed on the other side.
  • An insulating layer 8 is formed on the P + region 5, the signal line N + region 2, and the P region 3 existing therebetween.
  • FIG. 1B shows a potential distribution 9a during the signal charge accumulation operation.
  • This potential distribution 9a is represented by the potential at the bottom of the conduction band in which free electrons as signal charges exist or move.
  • a potential distribution 9a having a potential well is generated in the N region 4 of the photodiode.
  • the signal charge 10 a generated by light irradiation is accumulated in the potential well and does not move to the signal line N + region 2.
  • FIG. 1B (c) shows a potential distribution 9b during the signal charge removal operation.
  • the P + region 5 is at the ground potential, and the high level voltage Vrh is applied to the signal line N + region 2.
  • a potential distribution 9b in which the potential increases from the N region 4 toward the signal line N + region 2 is formed.
  • the signal charge 10b in the N region 4 is removed to the signal line N + region 2.
  • the potential distribution 9b of the P region 3 between the N region 4 and the signal line N + region 2 is configured so that no potential barrier is generated against the movement of the signal charge (free electrons).
  • FIG. 1B (c) shows a potential distribution 9b during the signal charge removal operation.
  • the photoelectric conversion region composed of the N region 142 and the P region well 141 and the signal charge removal region composed of the P region well 141 and the N region substrate 140 overlap.
  • the photoelectric conversion region is formed from the N region 4 of the photodiode, and the signal charge removal region is P between the N region 4 and the signal line N + region 2. Since the region 3 is formed, the regions where the photoelectric conversion region and the signal charge removal region are formed do not overlap each other. For this reason, the signal charge removal region is composed of the potential distribution 9a (potential well) shown in FIG. 1B (b) during the signal charge accumulation operation by the P region 3 between the N region 4 and the signal line N + region 2. Is formed.
  • the length of the P region 3 between the N region 4 and the signal line N + region 2 can be made as short as possible. Therefore, the applied voltage Vrh to the N + region 2 can be made smaller than that of the CCD solid-state imaging device shown in FIG. 11A, that is, it can be lowered to 3 to 5 V, for example.
  • an increase in power consumption by the solid-state imaging device of the present embodiment is suppressed, and a signal charge removal operation can be performed.
  • the signal charge accumulation operation, the signal charge read operation, and the signal charge removal operation are performed.
  • the P + layer 6 connected to the signal line N + layer 2 and the pixel selection line conductor layer 7 is used.
  • the reset line vertical scanning circuit 112 provided around the pixel region in FIG. 9B becomes unnecessary.
  • the area of the semiconductor substrate forming the solid-state imaging device can be reduced, and the price of the solid-state imaging device can be reduced.
  • the pixel according to the present embodiment does not require a reset MOS transistor that lowers the pixel integration degree like the conventional CMOS solid-state imaging device shown in FIG. 10A.
  • (Second Embodiment) 2A to 2C show a driving method of the solid-state imaging device according to the second embodiment.
  • FIG. 2A shows a schematic plan view of the solid-state imaging device of the present embodiment.
  • the cross-sectional structure along the line BB ′ in the figure corresponds to FIG. 1A.
  • the pixel selection line conductor layers 7a, 7b and 7c (corresponding to 7 in FIG. 1A) are connected to each other in the horizontal direction of the island-shaped semiconductors P11 to P33, and are connected to the pixel selection line vertical scanning circuit 13 around the pixel region. It is connected.
  • Lower portions of the signal line N + layers 2a, 2b, and 2c are connected to the row pixel signal capturing / output circuit 14.
  • the row pixel signal capturing / output circuit 14 simultaneously captures signals in one vertical column of the island-shaped semiconductors P11 to P33.
  • the row pixel signal capturing / output circuit 14 is driven by the horizontal scanning circuit 15 connected thereto, and the output signal of one pixel column of the island-shaped semiconductors P11 to P33 is sequentially supplied to the signal output terminal 17 in the horizontal effective period. Read from.
  • Switch circuits 16a, 16b, and 16c to which the high level voltage Vrh is applied are formed.
  • FIG. 2B shows a schematic circuit plan view of the solid-state imaging device of the present embodiment.
  • the signal lines ⁇ s1, ⁇ s2, and ⁇ s3 are N + layers D11 to D33 (corresponding to the signal line N + layer 2 in FIG. 1A) of each of the island-shaped semiconductors P11 to P33, the row pixel signal capturing / output circuit 14, and a switch. It is connected to the circuits 16a, 16b, 16c.
  • the pixel selection lines ⁇ p1, ⁇ p2, and ⁇ p3 are P + layers S11 to S33 (P in FIG. 1A) of the island-shaped semiconductors P11 to P33.
  • the signal output from the row pixel signal capturing / output circuit 14 is read out from the signal output terminal Vout (corresponding to 17 in FIG. 2A).
  • the island-shaped semiconductors P11 to P33 are driven by drive voltages applied to the pixel selection lines ⁇ p1, ⁇ p2, ⁇ p3 and the signal lines ⁇ s1, ⁇ s2, ⁇ s3.
  • FIG. 2C shows the relationship between the waveform of the drive voltage applied to the pixel selection lines ⁇ p1, ⁇ p2, and ⁇ p3 and the signal lines ⁇ s1, ⁇ s2, and ⁇ s3 and the waveform of the voltage at the signal output terminal Vout.
  • a second horizontal scanning period Th2 is set subsequent to the first horizontal scanning period Th1.
  • the first horizontal scanning period Th1 includes a first invalid blanking period Thb1 and a first valid period The1.
  • pixel signals from the island-shaped semiconductors P11, P12, and P13 connected to the pixel selection line ⁇ p1 are captured by the row pixel signal capturing / output circuit 14.
  • the first invalid blanking period Thb1 is a first pixel signal reading period Tr11 for reading out pixel signals of the pixels P11, P12, P13 (in this period, the accumulated signal charges of the island-shaped semiconductors P11, P12, P13 are island-shaped semiconductors).
  • Tr11, P12, and P13 a signal charge removal period Tre1 that removes the accumulated signal charges of the island-shaped semiconductors P11, P12, and P13 to the signal lines ⁇ s1, ⁇ s2, and ⁇ s3, and the island-shaped semiconductors P11 and P12. , P13, and a second pixel signal readout period Tr12 for reading out the pixel signal after the signal charge removal.
  • a difference signal between the pixel signal of the first pixel signal readout period Tr11 and the pixel signal of the second pixel signal readout period Tr12 is generated by, for example, a correlated double sampling CDS (Correlated double sampling) circuit.
  • CDS Correlated double sampling
  • the high level voltage Vrh is applied to the pixel selection lines ⁇ p2 and ⁇ p3 in the period tph including before and after the period tsh in which the high level voltage Vrh is applied to the signal line ⁇ s1 in the first signal charge removal period Tre1.
  • the same high level voltage Vrh is applied to the signal lines ⁇ s2 and ⁇ s3 in the same period tsh as the signal line ⁇ s1.
  • the pixel selection lines ⁇ p2, ⁇ p3 are at the high level voltage Vrh
  • the signal lines ⁇ s1, ⁇ s2, ⁇ s3 are at the ground potential.
  • the accumulated signal charges of the island-shaped semiconductors P21, P22, P23, P31, P32, and P33 other than the island-shaped semiconductors P11, P12, and P13 are stored in the island-shaped semiconductors P21, P22, P23, P31, P32, and P33.
  • the junction field effect transistor current flows through the signal lines ⁇ s1, ⁇ s2, and ⁇ s3 to the switch circuits 16a, 16b, and 16c that are at the ground potential.
  • the solid-state imaging device according to the third embodiment will be described below with reference to FIGS. 3A and 3B.
  • the solid-state imaging device of the present embodiment reduces leakage of light incident on the island-shaped semiconductors SP, P11, P12, and P13 constituting the pixel to adjacent pixels. There is a feature that can be.
  • FIG. 3A is a pixel cross-sectional structure diagram of the solid-state imaging device of the present embodiment.
  • a signal line N + region 2 is formed at the bottom of the island-shaped semiconductor SP formed on the substrate 1.
  • a P region 3 is formed on the signal line N + region 2, and an N region 4 is formed on the outer periphery of the P region 3.
  • a P + region 5 is formed on the side surface of the island-shaped semiconductor SP so as to surround the N region 4.
  • a P + region 6 is formed on the upper surface of the island-shaped semiconductor SP so as to be connected to the P + region 5.
  • a pixel selection line conductor layer 7 is connected to the P + region 6.
  • An insulating layer 8 is formed so as to surround the signal line N + region 2 and the outer periphery of the island-shaped semiconductor SP.
  • a light shielding conductor layer 18 is formed on the outer periphery of the insulating layer 8 so as to surround the P region 3, the N region 4, and the P + region 5.
  • the light shielding conductor layer 18 surrounds the island-shaped semiconductors P11, P12, P13, P21, P22, P23, P31, P32, and P33 throughout the pixel region, and is formed so as to be connected to each other.
  • FIG. 3B shows a schematic plan view of the solid-state imaging device of the present embodiment.
  • a light shielding conductor layer 18a (corresponding to the light shielding conductor layer 18 in FIG. 3A) that surrounds the island-shaped semiconductors P11 to P33 in the entire pixel region and is connected to the entire pixel region is formed.
  • the light shielding conductor layer 18 does not exist. In this case, it is necessary to prevent light incident from the P + region 6 side of the island-shaped semiconductor SP from leaking to the adjacent island-shaped semiconductor.
  • a light-shielding layer having a gap on the P + region 6 is provided on the island-shaped semiconductor SP, and a microlens formed thereon. It is necessary to optically design the above shape so that incident light does not leak to the adjacent island-shaped semiconductor.
  • such countermeasures by designing and forming the light shielding layer and the microlens cause a reduction in the light collection rate on the island-shaped semiconductor SP.
  • the solid-state imaging device according to the third embodiment can significantly reduce the light leakage to the adjacent island-shaped semiconductor as compared with the solid-state imaging device according to the first embodiment shown in FIG. 1A.
  • the light shielding conductor layer 18a may be formed so as to be connected to each other over the entire pixel region. Fine processing in the pixel region, which is necessary when forming the gate conductor layers 105, 105a, 105b, and 105c in the solid-state imaging device of the example, becomes unnecessary.
  • the solid-state imaging device according to the present embodiment has a feature that the solid-state imaging device can be driven with lower power consumption than the solid-state imaging device according to the third embodiment.
  • FIG. 4A shows a schematic plan view of the solid-state imaging device of the present embodiment.
  • the potential of the light shielding conductor layer 18a is the ground potential.
  • a pulse voltage is applied to the light shielding conductor layer 18a.
  • a pulse voltage source ⁇ n is connected.
  • FIG. 4B shows the relationship between the voltage waveform of the pulse voltage source ⁇ n, the drive voltage waveform applied to the pixel selection lines ⁇ p1, ⁇ p2, and ⁇ p3, the signal lines ⁇ s1, ⁇ s2, and ⁇ s3, and the voltage waveform at the signal output terminal Vout.
  • a high level voltage Vb and a higher level voltage Vrh1 application period is tsh
  • Vrh1 application period is tsh
  • the high level voltage Vrh1 is applied to the pixel selection lines ⁇ p2 and ⁇ p3, and the same high level voltage Vrh1 is applied to the signal lines ⁇ s2 and ⁇ s3 in the same period tsh as the signal line ⁇ s1.
  • the pulse voltage source ⁇ n voltage is at the high level voltage Va during the period tph applied to the pixel selection lines ⁇ p2 and ⁇ p3 in the first invalid blanking period Thb1. In the second invalid blanking period Thb2, the same operation is repeated.
  • FIGS. 4A to 4D show changes in the potential distribution during the signal charge signal charge removal operation in the region along the line CC ′ of the pixel cross-sectional structure shown in FIG. 3A.
  • FIG. 4C is an enlarged view of a region along the line CC ′ in FIG. 3A.
  • a photodiode N region 4 and a P + region 5 connected to the P + region 6 exist on one side of the P region 3, and a signal line N + region 2 exists on the other side.
  • An insulating layer 8 is formed on the surfaces of the P + region 5, the P region 3, and the signal line N + region 2. Further, a light shielding conductor layer 18 a is formed on the insulating layer 8.
  • FIG. 4C (b) shows the potential distribution 20 during the signal charge accumulation operation.
  • the potentials of the P + region 5, the signal line N + region 2, and the light shielding conductor layer 18a are the ground potential.
  • a large number of free electrons exist in the signal line N + region 2.
  • a potential distribution 20 having a potential well is generated in the N region 4 of the photodiode.
  • the signal charge 21 a generated by light irradiation is accumulated in the potential well and does not move to the signal line N + region 2.
  • FIG. 4C (c) shows potential distributions 22a and 22b in the first invalid blanking period Thb1.
  • a solid line represents the potential distribution 22a in the first signal charge removal period Tre1 in which the pulse voltage source ⁇ n voltage is the high level voltage Va and the signal lines ⁇ s1, ⁇ s2, and ⁇ s3 are the low level voltage Vb.
  • the potential distribution 22b when the voltage of the pulse voltage source ⁇ n, the pixel selection lines ⁇ p1, ⁇ p2, ⁇ p3, and the signal lines ⁇ s1, ⁇ s2, ⁇ s3 are all at the ground potential is indicated by dotted lines (third embodiment). Corresponding to).
  • the potential between the photodiode N region 4 and the signal line N + region 2 is as shown in the potential distribution 22a. This is higher than the potential distribution 22b when the layer 18a is at the ground potential.
  • the solid line shows the potential distribution 23a in the signal charge removal period tsh in which the high level voltage Vrh1 is applied to the signal lines ⁇ s1, ⁇ s2, and ⁇ s3.
  • the potential distribution 23b when the pulse voltage source ⁇ n voltage is set to the ground potential and the high level voltage Vrh is applied to the signal lines ⁇ s1, ⁇ s2, and ⁇ s3 is indicated by a dotted line (corresponding to the third embodiment). .
  • the potential distribution 23b indicated by the dotted line changes to the potential distribution 23a indicated by the solid line, and the accumulated signal charge 21b is removed in the signal line N + region 2.
  • Such a reduction in voltage of 1 V greatly contributes to a reduction in driving power consumption of the solid-state imaging device at a driving voltage of 3 to 5 V in the signal line N + region 2. Then, the driving voltage of the solid-state imaging device is reduced, and the power consumption of the solid-state imaging device of the present embodiment is further promoted.
  • 4B includes the period tsh before and after the period tsh in which the high level voltage Vrh1 is applied to the signal lines ⁇ s1, ⁇ s2, and ⁇ s3, and the same period tph in which the high level voltage Vrh1 is applied to the pixel selection lines ⁇ p2 and ⁇ p3.
  • the potential distribution 23a shown in (d) of FIG. 4C is realized if Va is applied to the light shielding conductor layer 18a and the high level voltage Vrh1 is applied to the signal line N + region 2.
  • the low level voltage Vb is applied to the signal lines ⁇ s1, ⁇ p2, and ⁇ p3.
  • the signal lines ⁇ s1, ⁇ s2, and ⁇ s3 are at the ground potential during the period other than the period tph, but the low level voltage Vb may be applied.
  • the low level voltage Vb In the period in which the low level voltage Vb is applied, a potential distribution in which the signal charge 21a shown in FIG. 4C (b) is accumulated in the potential well is obtained. For this reason, the voltage Vrh1 applied to the signal lines ⁇ s1, ⁇ s2, and ⁇ s3 in the first signal charge removal period Tre1 is reduced.
  • the solid-state imaging device according to the fifth embodiment will be described below with reference to FIGS. 5A and 5B.
  • the solid-state imaging device of the present embodiment is characterized in that a more reliable signal charge removal operation and higher speed driving are realized as compared with the solid-state imaging device of the fourth embodiment.
  • FIG. 5A shows a pixel cross-sectional structure diagram of the solid-state imaging device of the present embodiment.
  • a signal line N + region 2 is formed on the substrate 1, and an island-shaped semiconductor SP is formed on the signal line N + region 2.
  • a P region 3 is formed on the signal line N + region 2 of the island-shaped semiconductor SP, and an N region 4 is formed on the outer periphery of the P region 3.
  • a P + region 5 is formed on the side surface of the island-shaped semiconductor SP so as to surround the N region 4.
  • An insulating layer 8 is formed on the outer periphery of the island-shaped semiconductor SP so as to surround the P + region 5, the P region 3, and the signal line N + region 2.
  • a P + region 6 is formed on the upper surface of the island-shaped semiconductor SP so as to be connected to the P + region 5.
  • a pixel selection line conductor layer 7 is connected to the P + region 6.
  • a first light shielding conductor layer 25a is formed surrounding the insulating layer 8 formed in the P region 3 between the N region 4 and the signal line N + region 2.
  • a second light shielding conductor layer 25b is formed surrounding the insulating layer 8 formed on the outer periphery of the N region 4 and the P + region 5.
  • the second light shielding conductor layer 25 b is separated from the pixel selection line conductor layer 7.
  • Each of the first light shielding conductor layer 25a and the second light shielding conductor layer 25b is connected to each other over the entire pixel region.
  • FIG. 5B shows a schematic plan view of the solid-state imaging device of the present embodiment.
  • a cross-sectional structure taken along line E-E 'in FIG. 5B corresponds to FIG. 5A.
  • the first light shielding conductor layer 25a surrounds the island-shaped semiconductors P11 to P33 in the pixel region, and is formed so as to be connected to each other over the entire pixel region.
  • a pulse voltage source ⁇ n is connected to the first light shielding conductor layer 25a.
  • a second light shielding conductor layer 25b is formed so as to surround the island-shaped semiconductors P11 to P33 in the pixel region and to be connected to each other over the entire pixel region.
  • a ground potential is applied to the second light shielding conductor layer 25a.
  • a voltage having the same waveform as the voltage applied to the pulse power supply ⁇ n shown in FIG. 4B is applied to the first light shielding conductor layer 25a.
  • the first light shielding conductor layer 25a and the second light shielding conductor layer 25b may be formed so as to be connected to the entire pixel region.
  • fine processing in the pixel region necessary for forming the gate conductor layers 105, 105a, 105b, and 105c in the conventional solid-state imaging device shown in FIGS. 9A and 9B is unnecessary. It becomes.
  • the first light shielding conductor layer 25a and the second light shielding conductor layer 25b are separated, and the load capacity of the pulse voltage power supply ⁇ n during the signal charge removal operation is
  • the capacitance is connected to the first light shielding conductor layer 25a.
  • This load capacity is mainly a capacity due to the insulating layer 8 between the first light shielding conductor layer 25 a and the P region 3.
  • the height of the island-shaped semiconductors SP and P11 to P33 constituting the pixel is determined mainly by the height Ld of the N region 4 of the photodiode from the required spectral sensitivity characteristics.
  • a second light shielding conductor layer 25 b is formed so as to surround this N region 4.
  • the load capacity of the pulse voltage power supply ⁇ n during the signal charge removal operation is significantly reduced as compared with the solid-state imaging device of the fourth embodiment shown in FIG. 4A.
  • reliable signal charge removal operation is realized.
  • the present embodiment contributes to speeding up of such a solid-state imaging device.
  • the pixel selection line conductor layer 7 in the first embodiment shown in FIG. 1A is also used as a light shielding conductor layer, so that the light incident on the island-shaped semiconductors P11 to P33 constituting the pixel is transferred to adjacent pixels. There is a feature that can reduce leakage.
  • FIG. 6A shows a pixel cross-sectional structure diagram of the solid-state imaging device of the present embodiment.
  • a signal line N + region 2 is formed at the bottom of the island-shaped semiconductor SP formed on the substrate 1.
  • a P region 3 is formed on the signal line N + region 2, and an N region 4 is formed on the outer periphery of the P region 3.
  • a P + region 5 is formed on the side surface of the island-shaped semiconductor SP so as to surround the N region 4.
  • a P + region 6 is formed on the upper surface of the island-shaped semiconductor SP so as to be connected to the P + region 5.
  • An insulating layer 8 is formed so as to surround the signal line N + region 2 and the outer periphery of the island-shaped semiconductor SP.
  • a light shielding pixel selection line conductor layer 26 is formed on the outer peripheral portion of the insulating layer 8, surrounding the P region 3, the N region 4, and the P + region 5 and connected to the P + region 6.
  • the pixel selection line conductor layer 26 has both a function as a pixel selection line and a function of preventing light leakage to an adjacent island-shaped semiconductor.
  • FIG. 6B shows a schematic plan view of the solid-state imaging device of the present embodiment.
  • a pixel cross-sectional structure taken along line F-F ′ in FIG. 6B corresponds to FIG. 6A.
  • the pixel selection line conductor layers 7a, 7b, 7c in the schematic plan view of the solid-state imaging device of the second embodiment shown in FIG. 2A are replaced with the light shielding pixel selection line conductor layers 26a, 26b, 26c in the schematic plan view of FIG. 6B. has been edited.
  • the other configuration shown in FIG. 6B is the same as FIG. 2A.
  • the pixel selection line conductor layers 26a, 26b, and 26c have both functions. Thereby, manufacture of a solid-state imaging device is facilitated.
  • This embodiment can also be applied to the case where the second light shielding conductor layer 25b and the pixel selection line conductor layer 7 in the fifth embodiment shown in FIG. 5A are integrated.
  • the bottom of the light shielding pixel selection line conductor layer 26 is formed so as to be positioned at the upper end of the signal line N + region 2 of the island-shaped semiconductor SP constituting the pixel. It may be located above or below the upper end of the + region 2.
  • FIG. 7A shows a cross-sectional structure of the first solid-state imaging device of the seventh embodiment.
  • a band-shaped semiconductor 27 including a signal line P + region 28, a P region 3, and a signal charge removal N + region 29 is formed on the substrate 1.
  • An island-shaped semiconductor SP is formed on the band-shaped semiconductor 27.
  • the P region 3 is formed so as to be connected to the island-shaped semiconductor SP on the band-shaped semiconductor 27.
  • An N region 4 is formed on the outer periphery of the P region 3.
  • a P + region 5 is formed on the side surface of the island-shaped semiconductor SP so as to surround the N region 4.
  • a P + region 7 connected to the P + region 5 is formed on the upper surface of the island-shaped semiconductor SP.
  • a pixel selection line conductor layer 7 is connected to the P + region 6.
  • An insulating layer 8 is formed so as to surround the signal line N + region 2 and the outer periphery of the island-shaped semiconductor SP.
  • a photodiode region including a P region 3 and an N region 4 is formed.
  • signal charges here, free electrons
  • This signal charge is accumulated mainly in the N region 4 of the photodiode region.
  • a junction field effect transistor is formed with the N region 4 as a gate, the P + region 6 as a source, and the signal line P + region 28 as a drain.
  • the signal line N + region 2 has a function of extracting a drain-source current (output signal) of the junction field effect transistor and a function of removing signal charges.
  • the signal line N + region 2 instead of the signal line N + region 2, the signal line P + region 28, the P region 3, and the signal charge removal N + region 29 are formed. Then, the drain-source current (output signal) of the junction field effect transistor is taken out by the signal line P + region 28, and the signal charge removal N + region 29 is executed.
  • the drain-source voltage of the junction field effect transistor for starting to flow the drain-source current of the junction field effect transistor is a diode formed by the signal line N + region and the P region 3.
  • the signal line is reduced to near 0 V by using the P + region 28 as a voltage required for forward biasing of the semiconductor layer. be able to.
  • the driving voltage By reducing the driving voltage, the driving power consumption of the solid-state imaging device is reduced.
  • a high applied to the signal charge removed N + region 29 in the signal charge removal period tsh By applying a low level voltage lower than the level voltage Vph, excess signal charges generated by light incident on the island-shaped semiconductor SP with excessive illuminance are removed by the signal charge removal N + region 29. Can do.
  • FIG. 7B shows a cross-sectional structure of the second solid-state imaging device of the present embodiment.
  • the signal line P + region 28 in FIG. 7A is the signal line N + region 30.
  • Other configurations are the same as those in FIG. 7A.
  • the signal line N + region 2 instead of the signal line N + region 2, the signal line N + region 30, the P region 3, and the signal charge removal N + region 29 are formed, and the drain-source current (output signal) of the junction field effect transistor is formed. ) Is taken out by the signal line N + region 30 and the signal charge removing operation is executed by the signal charge removing N + region 29.
  • the solid-state imaging device of this embodiment does not have the advantage that it can be driven with low power consumption unlike the solid-state imaging device shown in FIG. 7A, but the signal line N + region 30 compared to the solid-state imaging device shown in FIG. 1A.
  • the signal charge removal N + region 29 is maintained at a predetermined voltage even during a period in which the signal current is read from the signal current, and excess signal charge generated by excessive light irradiation can be removed from the signal charge removal N + region 29.
  • FIG. 8 shows a cross-sectional structure of the solid-state imaging device of the present embodiment.
  • a signal line N + region 2 is formed.
  • an island-shaped semiconductor SP constituting a pixel is formed.
  • a P region 3 is formed on the signal line N + region 2 of the island-shaped semiconductor SP, and an N region 4 a is formed on the outer periphery of the P region 3.
  • a P + region 5a is formed on the side surface of the island-shaped semiconductor SP so as to surround the N region 4a.
  • An insulating layer 8 is formed so as to surround the signal line N + region 2 and the outer periphery of the island-shaped semiconductor SP.
  • a conductor layer 31 is formed on the outer periphery of the N region 4a and the P + region 5a with the insulating layer 8 interposed therebetween.
  • a P + region 7 is formed on the upper surface of the island-shaped semiconductor SP so as to be separated from the N region 4 a and the P + region 5 a.
  • a pixel selection line conductor layer 7 is connected to the P + region 6.
  • the conductor layer 31 is formed away from the pixel selection line conductor layer 7.
  • the voltage at which holes are accumulated is applied to the conductor layer 31 after the P + region 5 a on the outer peripheral portion of the island-shaped semiconductor SP becomes a low level voltage. Apply. Then, the ground voltage to the P + region 6, the high-level voltage is applied to the signal line N + region 2, to remove the signal charge accumulated in the N region 4a to the signal line N + region 2. As described above, even by applying a voltage to the conductor layer 31, the signal charge accumulated in the N region 4a is removed to the signal line N + region 2 as in the solid-state imaging device shown in FIG. 1A.
  • the conductor layer 31 has a function of a light shielding conductor layer that prevents light incident on the island-shaped semiconductor SP from leaking to the adjacent island-shaped semiconductor.
  • the signal line N + region 2 is provided as shown in FIG. 1A.
  • the N + region is the P + region
  • the P region 3 is the N region
  • the N region 4 is the P region.
  • the signal line N + region 2 is formed on the substrate 1.
  • the substrate 1 may be an insulating layer or a semiconductor layer as long as it is a material layer that can execute the operation of the solid-state imaging device in each of the above embodiments. This aspect can be applied in common to the above embodiments.
  • a transparent conductor material such as indium tin (InSnO) may be used to connect to the P + region 7 from the upper surface of the island-shaped semiconductor SP. This aspect can be applied in common to the above embodiments.
  • the driving method shown in FIG. 2C for explaining the second embodiment can be commonly applied to the embodiments according to the present invention after the second embodiment.
  • the signal line semiconductor regions 28 and 30 and the signal charge removal N + region 29 are separated as in the seventh embodiment shown in FIGS. 7A and 7B, the signal lines ⁇ s1, ⁇ s2, and FIG.
  • the voltage waveform applied to ⁇ s 3 is applied to the signal charge removal N + region 29.
  • a structure in which a metal layer or a silicide layer is provided between the substrate 1 and the signal line N + layer region 2 to reduce the resistance value of the signal line N + region can be employed. This aspect can be similarly applied to the above embodiments.
  • the P region 2 may be composed of an intrinsic semiconductor layer.
  • This genuine semiconductor is a semiconductor substantially composed of one kind of element.
  • An authentic semiconductor is manufactured so that impurities are not mixed therein, but actually includes an extremely small amount of impurities.
  • the P region 2 made of a genuine semiconductor may contain a very small amount of acceptor or donor impurities as long as the function as a solid-state imaging device is not hindered. This aspect can be applied in common to the above embodiments.
  • the solid-state imaging device in which the N + region 2 is a signal line and the pixel selection line is connected to the P + region 6 is shown.
  • the N + region is a pixel selection line and the P + region 6. May be connected to the signal line.
  • the N region 4 and the P + region 6 are in contact with each other.
  • the present invention is not limited to this, and the same effect can be obtained even if the N region 4 and the P + region 6 are separated.
  • a solid-state imaging device having one pixel or a 3 ⁇ 3 pixel configuration is used.
  • the technical idea of the present invention is also applied to a solid-state imaging device in which pixels are arranged one-dimensionally or two-dimensionally. Needless to say, it can be applied.
  • the pixel arrangement is preferably linear, zigzag, etc. if it is a one-dimensional pixel arrangement, and if it is a two-dimensional pixel arrangement, it is a linear grid, honeycomb, etc. However, it is not limited to each.
  • the shape of the island-shaped semiconductors SP and P11 to P33 according to each of the above embodiments can be a cylinder, a hexagon, or other shapes.
  • the operation shown by the voltage waveform shown in FIG. 2C is for the solid-state imaging device having the cross-sectional structure shown in FIG. 1A, but the signal lines N + region 2, P + region 5 and P + region 6 as shown in FIG. Any solid-state imaging device whose potential relationship can be obtained in the signal charge removal period can be applied to each of the above embodiments.
  • the present invention is not limited to this. Even when a low level voltage close to the ground voltage is applied, the same effects as those of the above embodiments can be obtained.
  • a solid-state imaging device that generates a signal charge in a pixel by light irradiation.
  • electromagnetic energy such as visible light, ultraviolet light, infrared light, X-rays, other electromagnetic rays, radiation, and electron beams is used. It goes without saying that the technical idea of the present invention can also be applied to other semiconductor devices in which signal charges are generated in pixels by wave irradiation.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

　複数の画素が画素領域に２次元状に配列されている固体撮像装置である。当該画素が島状半導体に形成されている。この島状半導体の中に、下方より、信号線Ｎ＋領域（２）、Ｐ領域（３）、このＰ領域（３）の上部の側面に、島状半導体の内方からＮ領域（４）、Ｐ＋領域（５）が形成されている。Ｐ領域（３）上に、Ｐ＋領域（６）が形成されている。Ｐ＋領域（５）とＰ＋領域（６）を低レベル電圧、信号線Ｎ＋領域（２）を低レベル電圧よりも大きな高レベル電圧にすることで、Ｎ領域（４）に蓄積された信号電荷が、Ｐ領域（３）を介して、信号線Ｎ＋領域（２）に除去される。

Description

固体撮像装置
　本発明は、固体撮像装置に関し、特に、高画素密度化、低消費電力化、低光漏洩化を図った固体撮像装置に関する。
　現在、固体撮像装置は、ビデオカメラ、スチールカメラなどに広く用いられている。固体撮像装置に対し、高画素密度化、高解像度化、カラー撮像における低混色化、高感度化などの性能向上が常に求められている。これに対し、固体撮像装置の高解像度化を実現するために画素高密度化などによる技術革新が行われてきた。
　図９Ａ、図９Ｂに従来例の固体撮像装置を示す。
　図９Ａに、１個の島状半導体に１個の画素が構成されている従来例の固体撮像装置の断面構造図を示す（例えば、特許文献１を参照）。図９Ａに示すように、この画素を構成する島状半導体１００においては、基板１０１上に、信号線Ｎ＋領域１０２（以下、「Ｎ＋領域」をドナー不純物が多く含まれる半導体領域とする。）が形成されている。この信号線Ｎ＋領域１０２上にＰ領域１０３（以下、アクセプタ不純物が含まれる半導体領域を「Ｐ領域」とする。）が形成され、このＰ領域１０３の外周部に絶縁層１０４が形成され、この絶縁層１０４を介在させてゲート導体層１０５が形成されている。このゲート導体層１０５の上方部におけるＰ領域１０３の外周部に、Ｎ領域（以下、ドナー不純物が含まれた半導体領域を「Ｎ領域」とする。）１０６が形成されている。このＮ領域１０６及びＰ領域１０３上に、Ｐ＋領域（以下、アクセプタ不純物が多く含まれる半導体領域を「Ｐ＋領域」とする。）１０７が形成されている。このＰ＋領域１０７は、画素選択線導体層１０８に接続されている。上述した絶縁層１０４は、島状半導体１００の外周部を囲む状態で互いに繋がっている。この絶縁層１０４と同様に、ゲート導体層１０５も、島状半導体１００の外周部を囲む状態で互いに繋がっている。
　この固体撮像装置では、島状半導体１００内において、Ｐ領域１０３とＮ領域１０６とからフォトダイオード領域が形成されている。ここで、光が、島状半導体１００上のＰ＋領域１０７側から入射すると、当該フォトダイオード領域における光電変換領域にて信号電荷（ここでは、自由電子）が発生する。そして、この信号電荷は、主としてフォトダイオード領域のＮ領域１０６に蓄積される。
　また、島状半導体１００内において、このＮ領域１０６をゲート、Ｐ＋領域１０７をソースとし、信号線Ｎ＋領域１０２近傍のＰ領域１０３をドレインとした接合電界効果トランジスタが構成されている。そして、この固体撮像装置では、接合電界効果トランジスタのドレイン・ソース間電流（出力信号）が、Ｎ領域１０６に蓄積された信号電荷量に対応して変化し、信号線Ｎ＋領域１０２から信号出力として取り出される。
　さらに、島状半導体１００内には、フォトダイオード領域のＮ領域１０６をソース、ゲート導体層１０５をリセットゲート、信号線Ｎ＋領域１０２をドレイン、Ｎ領域１０６と信号線Ｎ＋領域１０２間のＰ領域１０３をチャネルとしたリセットＭＯＳトランジスタが形成されている（以下、このゲート導体層を「リセットゲート導体層」と呼ぶ。）。そして、この固体撮像装置では、このＮ領域１０６に蓄積された信号電荷は、リセットＭＯＳトランジスタのリセットゲート導体層１０５にオン電圧（高レベル電圧）が印加されることによって、信号線Ｎ＋領域１０２に除去される。
　なお、ここで「高レベル電圧」とは、信号電荷が自由電子の場合は、より高いレベルの正電圧を示し、本明細書で以下に使用する「低レベル電圧」とは、この「高レベル電圧」と比較して低い電圧をいうものとする。一方、信号電荷が正孔の場合は、「高レベル電圧」は、より低いレベルの負電圧を意味し、「低レベル電圧」とは、「高レベル電圧」によりも０Ｖに近い電圧をいうものとする。
　この固体撮像装置の撮像動作は、信号線Ｎ＋領域１０２、リセットゲート導体層１０５、Ｐ＋領域１０７にグランド電圧（＝０Ｖ）が印加された状態で、島状半導体１００の上面からの入射光によって光電変換領域（フォトダイオード領域）に発生した信号電荷をＮ領域１０６に蓄積する信号電荷蓄積動作と、信号線Ｎ＋領域１０２及びリセットゲート導体層１０５にグランド電圧が印加されるとともに、Ｐ＋領域１０７にプラス電圧が印加された状態で、蓄積信号電荷量に応じて変化したＮ領域１０６の電位により変調された接合電界効果トランジスタのソース・ドレイン電流を信号電流として読み出す信号電荷読み出し動作と、この信号電荷読み出し動作の後に、Ｐ＋領域１０７にグランド電圧が印加されるとともに、リセットゲート導体層１０５及び信号線Ｎ＋領域１０２にプラス電圧が印加された状態で、Ｎ領域１０６に蓄積されている信号電荷を信号線Ｎ＋領域１０２に除去するリセット動作と、からなる。
　図９Ｂに、画素を構成する島状半導体Ｐ１１～Ｐ３３（図９Ａにおける島状半導体１００に対応する。）が２次元状に配列された画素領域と、この画素領域の周辺に駆動・出力回路を有する従来例の固体撮像装置の模式平面図を示す。ここで、図９Ｂ中のＦ－Ｆ’線に沿った断面構造は図９Ａに示される。信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃ（図９Ａにおける信号線Ｎ＋領域１０２に対応する。）上に画素を構成する島状半導体Ｐ１１～Ｐ３３が形成されている。これら島状半導体Ｐ１１～Ｐ３３の水平方向に延びる行毎に画素選択線導体層１０８ａ，１０８ｂ，１０８ｃ（図９Ａにおける画素選択線導体層１０８に対応する。）が互いに繋がるように形成され、画素領域の周辺に設けられた画素選択線垂直走査回路１１０に接続されている。これと同様に、画素を構成する島状半導体Ｐ１１～Ｐ３３の水平方向に延びる行毎にリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃ（図９Ａにおけるゲート導体層１０５に対応する。）が互いに繋がるように形成され、画素領域の周辺に設けられたリセット線垂直走査回路１１２に接続されている。各信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃの下部は、スイッチＭＯＳトランジスタ１１５ａ，１１５ｂ，１１５ｃに接続されており、各スイッチＭＯＳトランジスタ１１５ａ，１１５ｂ，１１５ｃのゲートは信号線水平走査回路１１６に接続されている。そして、各スイッチＭＯＳトランジスタ１１５ａ，１１５ｂ，１１５ｃのドレインは出力回路１１７に接続されている。そして、スイッチ回路１１８ａ，１１８ｂ，１１８ｃが、各信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃの上部に接続され、信号電荷蓄積動作時にはグランド電圧（＝０Ｖ）、信号電荷読出し動作時にはフローティング電圧、信号電荷除去動作時にはリセットオンのための高レベル電圧Ｖｒが印加されるように構成されている。
　信号電荷蓄積動作は、信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃにグランド電圧、リセットゲート導体層１０５ａ，１０５ｂ，１０５ｃにリセットオフのための低レベル電圧、画素選択線導体層１０８ａ，１０８ｂ，１０８ｃにグランド電圧が印加されている状態で実行される。
　また、信号電荷読出し動作は、リセットゲート導体層１０５ａ，１０５ｂ，１０５ｃにリセットオフのための低レベル電圧、信号電荷を読み出す画素の画素選択線導体層１０８ａ，１０８ｂ，１０８ｃに高レベル電圧、信号電荷を読み出す画素の信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃに繋がるスイッチＭＯＳトランジスタ１１５ａ，１１５ｂ，１１５ｃのゲートにオン電圧（高レベル電圧）がそれぞれ印加され、スイッチ回路１１８ａ，１１８ｂ，１１８ｃ出力端子がフローティング電圧、出力回路１１７の入力端子が低レベル電圧の状態で、読み出す画素の接合電界効果トランジスタのソース・ドレイン電流が出力回路１１７に取り込まれることにより実行される。
　また、信号電荷除去動作は、全画素選択線導体層１０８ａ，１０８ｂ，１０８ｃがグランド電圧、全スイッチＭＯＳトランジスタ１１５ａ，１１５ｂ，１１５ｃがオフになっている状態で、島状半導体Ｐ１１～Ｐ３３の内で、蓄積信号電荷を除去する画素に繋がるリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃにリセットオンのための高レベル電圧が印加され、スイッチ回路１１８ａ，１１８ｂ，１１８ｃの出力端子がリセットオンのための高レベル電圧Ｖｒになることにより実行される。
　図９Ａに示すように、島状半導体１００の高さは、主にフォトダイオードのＮ層１０６の高さＬｄにより決定される。ここで、光は、島状半導体１００上のＰ＋層１０７の上面から入射する。この入射光による信号電荷発生率は、Ｐ＋層１２１の上面からＳｉ深さに対して指数関数曲線で減少する特性を持つ。可視光を感知する固体撮像装置においては、感度に寄与する信号電荷を効率よく取り出すには、光電変換領域の深さは２．５～３μｍが必要である（例えば、非特許文献１を参照）。このため、光電変換フォトダイオードのＮ層１０６の高さＬｄには、少なくとも２．５～３μｍが必要となる。このＮ層１０６の下にリセットゲート導体層１０５が形成される。リセットゲート導体層１０５は、例えば０．１μｍでも固体撮像装置の正常な動作が行えるので、リセットゲート導体層１０５は、島状半導体１００の底部に近い領域に形成されている。
　図９Ｂに示されるように、リセットゲート導体層１０５ａ，１０５ｂ，１０５ｃは行毎に独立して形成されるため、２．５～３μｍと高さが確保された島状半導体Ｐ１１～Ｐ３３の底部にリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃを形成することが必要となる。このリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃの形成は、画素集積度が高まるほど、微細加工が必要となり、本固体撮像装置の製造が困難となる。
　図１０Ａ、図１０Ｂに、それぞれ、ＣＭＯＳ（Complementary Metal Oxide semiconductor）固体撮像装置の画素模式図と動作電位変化図を示す。図１０Ａは非特許文献２のＦｉｇ．１に示されるような画素模式図である。図１０Ａ中の点線で囲まれた領域Ａにおいて、１つの画素が構成されている。ここでは、Ｐ領域１２０内にフォトダイオードを形成するＮ領域１２１と、このＮ領域１２１上にＰ＋領域１２２が形成されている。そして、Ｐ領域１２０上にゲート絶縁層１２４が形成され、このゲート絶縁層１２４上には、Ｎ領域１２１に隣接するようにトランスファ電極ΦＴが形成されている。このトランスファ電極ΦＴに隣接した状態で、Ｐ領域１２０の表面にＮ＋領域１２３が形成されている。Ｐ＋領域１２２はグランド電位に固定されている。フォトダイオードはＰ領域１２０とＮ領域１２１とにより形成されている。このようにして、Ｎ領域１２１をソース、Ｎ＋領域１２３をドレイン、トランスファ電極ΦＴをゲートとしたトランスファＭＯＳトランジスタＭ１が形成されている。そして、Ｎ＋領域１２３に、リセットＭＯＳトランジスタＭ２のソースと増幅ＭＯＳトランジスタＭ３のゲートが接続され、電源電圧線ＶＤＤにリセットＭＯＳトランジスタＭ１のドレインと増幅ＭＯＳトランジスタＭ３のソースが接続されている。また、列選択ＭＯＳトランジスタＭ４のソースが増幅ＭＯＳトランジスタＭ３のドレインに接続され、ドレインが信号線１２５に接続されている。
　この画素において、Ｐ＋領域１２２側から入射した光はフォトダイオード領域で光電変換されて信号電荷（ここでは自由電子）が発生する。この信号電荷はＮ領域１２１に蓄積される。その後、トランスファ電極ΦＴにオン電圧（高レベル電圧）を印加して、Ｎ領域１２１に蓄積されている信号電荷をＮ＋領域１２３に転送する。このような動作によって、増幅ＭＯＳトランジスタＭ３のゲート電極電位が、信号電荷量に応じて変化する。次に、列選択ＭＯＳトランジスタＭ４のゲート電極ΦＳにオン電圧（高レベル電圧）を印加すると、増幅ＭＯＳトランジスタＭ３と列選択ＭＯＳトランジスタＭ４を介して、増幅ＭＯＳトランジスタＭ３のゲート電極電位で変調された信号電流が電源電圧線ＶＤＤから信号線１２５に流れ、この信号電流が画素信号として読み出される。そして、リセットＭＯＳトランジスタＭ２のゲート電極ΦＲにオン電圧（高レベル電圧）を印加すると、Ｎ＋領域１２３に存在する信号電荷が電源電圧線ＶＤＤに除去される。
　図１０Ｂに、フォトダイオードＮ領域１２１、トランスファＭＯＳトランジスタＭ１、リセットＭＯＳトランジスタＭ２の電位分布変化図を示す（例えば、非特許文献３のＦｉｇ．２を参照）。図１０Ｂの（ａ）に、Ｐ領域１２０とＮ領域１２１とにより形成されたフォトダイオードと、トランスファＭＯＳトランジスタＭ１領域と、リセットＭＯＳトランジスタＭ２領域の断面図を示す。トランスファＭＯＳトランジスタＭ１のゲート電極Ｔｘ（図１０Ａにおけるトランスファ電極ΦＴに相当する）に隣接して浮遊ダイオードＦＤを形成するＮ＋領域１２３と、このＮ＋領域１２３に隣接するリセットＭＯＳトランジスタＭ２のリセット電極ＲＳＴ（図１０ＡのリセットＭＯＳトランジスタのゲート電極ΦＲに相当する）があり、このリセット電極に隣接するＰ領域１２０の表面に電源電圧線ＶＤＤに繋がるリセットＭＯＳトランジスタＭ２ドレインのＮ＋領域１２６が形成されている。
　図１０Ｂの（ｂ）に、信号電荷蓄積動作時における、図１０Ｂの（ａ）のＧ－Ｇ’線に沿った電位分布を示す。実線が各領域の電位の底を示し、斜線部が電荷（この場合は自由電子）を示す。Ｎ領域１２１に蓄積信号電荷１２８があり、Ｎ＋領域１２３，１２６に、多数の電荷１２９ａ，１２９ｂ（この場合は自由電子）がある。トランスファ電極Ｔｘ、リセット電極ＲＳＴにはオフ電圧（低レベル電圧）が印加されており、蓄積信号電荷１２８がフォトダイオードＮ領域１２１から、Ｎ＋領域１２３とリセットＭＯＳトランジスタのドレインＮ＋領域１２６とに転送されないようになっている。
　図１０Ｂの（ｃ）に、フォトダイオードのＮ領域１２１に蓄積された信号電荷１２８をＮ＋領域１２３に転送するときの電位分布を示す。この転送はトランスファ電極Ｔｘにオン電圧（高レベル電圧）が印加されることにより行われる。蓄積信号電荷１２８は、Ｎ領域１２１からトランスファ電極Ｔｘの下方のＰ領域１２３の表層を通り、Ｎ＋領域１２３に転送される。この転送時において、図１０Ｂの（ｃ）に示すように、Ｎ領域１２１の信号電荷１３０ａが減少し、Ｎ＋領域１２３の信号電荷１３０ｃが増加する。そして、信号電荷１３０ａ，１３０ｂが尽きた時点で、この信号電荷転送動作が終了する。Ｎ＋領域１２３に信号電荷１２８が転送されることによって、Ｎ＋領域１２３に接続された増幅ＭＯＳトランジスタＭ３のゲート電極の電位が変化し、この電位変化量に応じて、信号電荷読出し動作時に信号線１２５に流れる信号電流が変化し、信号出力として読み出される。
　この信号電荷読出し動作後、図１０Ｂの（ｄ）に示すように、リセットＭＯＳトランジスタＭ２のゲート電極ＲＳＴにオン電圧（高レベル電圧）を印加して、浮遊ダイオードＮ＋領域１２３の信号電荷１３０ｃをリセットＭＯＳトランジスタＭ２のドレインであるＮ＋領域１２６に除去する。この信号電荷除去動作の際に、Ｎ＋領域１２３の電位は、リセットされ、リセット電極ＲＳＴの下方のＰ領域１２０の表層の電位１３１と同じ電位となる。
　上述したように、図１０Ａに示す画素を持つ固体撮像装置においては、画素内にトランスファＭＯＳトランジスタＭ１、リセットＭＯＳトランジスタＭ２が必要となる。このようなトランスファＭＯＳトランジスタＭ１、リセットＭＯＳトランジスタＭ２の存在により、画素集積度の低下を招くことになる。
　以下、図１１Ａ、図１１Ｂを参照して、ＣＣＤ（Charge Coupled Device）固体撮像装置における信号電荷除去動作を説明する。図１１Ａは、ＣＣＤ固体撮像装置における１つの画素の断面構造を示す（例えば非特許文献４のＦｉｇ．１を参照）。Ｎ領域基板１４０上にＰ領域ウエル１４１が形成され、このＰ領域ウエル１４１上にＮ領域１４２が形成されている。Ｐ領域ウエル１４１とＮ領域１４２とによりフォトダイオード部が形成されている。そして、Ｎ領域１４２上にＰ＋領域１４３が形成され、このＰ＋領域１４３はグランド電位（＝０Ｖ）になっている。フォトダイオード部に隣接してＣＣＤ部が形成されている。ＣＣＤ部のＰ領域ウエル１４１の表面に、このＣＣＤ部のチャネルとなるＰ領域１４４とＮ領域１４５とが形成されている。このＣＣＤ部のチャネルとフォトダイオードＮ領域１４２との間のＰ領域ウエル１４１の表層にフォトダイオード部に蓄積された信号電荷をＣＣＤ部チャネルのＮ領域１４５に転送するための転送チャネル１４６が形成されている。Ｐ＋領域１４３、転送チャネル１４６、ＣＣＤ部チャネルのＮ領域１４５上に絶縁膜１４７が形成されている。そして、ＣＣＤ部の絶縁膜１４７内にＣＣＤ転送電極１４８が形成され、その上部にＣＣＤ部を覆うように光遮蔽用金属層１４９が形成されている。そして、フォトダイオード部及びＣＣＤ部の上部に透明樹脂マイクロレンズ１５０が形成されている。１つの画素は、図１１Ａで示すフォトダイオード部とＣＣＤ部により構成されている。ＣＣＤ固体撮像装置の画素領域の全面に亘って、この画素が２次元状に配列されている。そして、Ｎ領域基板１４０とＰ領域ウエル１４１が、画素領域全域に亘って連続して形成されている。
　前述したフォトダイオード部に蓄積された信号電荷をＣＣＤに転送する動作は、ＣＣＤ転送電極１４８に所定の電圧を印加して行なわれる。信号電荷除去動作は、信号電荷蓄積動作後に、Ｎ領域基板１４０に高レベル電圧を印加することにより、Ｎ領域１４２に蓄積されている信号電荷をＮ領域基板１４０に除去することにより行われる。また、この信号電荷蓄積動作と信号電荷除去動作とを画素領域全域の画素において同期して行い、信号電荷蓄積時間を変化することによりシャッタ動作のタイミングを変化させることができる。このシャッタ動作は電子シャッタと呼ばれている。
　図１１Ｂは、図１１ＡのＨ－Ｈ’線に沿った、信号電荷除去時における電位分布を示す（非特許文献４のＦｉｇ．１４を参照）。Ｐ＋領域１４３はグランド電位Ｖｓ（＝０Ｖ）に固定されている。信号電荷蓄積動作時においては、Ｎ領域基板１４０に低レベル電圧ＶＲＬが印加された電位分布１５１ａとなっている。この動作時では、マイクロレンズ１５０側から照射された光により発生した信号電荷１５２ａ（本図では、信号電荷を非特許文献３に記載された「ｅ－」で表記しており、図１０Ｂにおける斜線部で示す信号電荷１２８，１３０ａ，１３０ｂ，１３０ｃと同じである）は、Ｎ領域１４２とＰ領域ウエル１４１にある電位井戸（Potential well）に蓄積される。そして、信号電荷除去動作時には、Ｎ領域基板１４０に高レベル電圧ＶＲＨが印加された電位分布１５２ｂとなり、グランド電位のＰ＋領域１４３からＮ領域基板１４０に向けて電位が深くなる。これによって蓄積信号電荷１５２ｂはＮ領域基板１４０へ除去される。
　上述した信号電荷蓄積動作においては、電位井戸内に発生する信号電荷が信号として有効となり、電位井戸よりも下方にあるＰ領域ウエル１４１、Ｎ領域基板１４０で発生する信号電荷はＮ領域基板１４０に除去されるため、信号として無効になる。この電位井戸の深さＬｐｈは、要求される分光感度特性から、非特許文献１に記載されているように２．５～３μｍとなる。さらに、信号電荷除去動作時の電位分布において、Ｐ＋領域１４３からＮ領域基板１４０まで、信号電荷１５１の転送時に電位障壁（Potential barrier）が発生することは望ましくない。このため、Ｎ領域基板１４０への印加電圧ＶＲＨは１８～３０Ｖとする。これはＮ領域１４２とＰ領域ウエル１４１とからなる光電変換領域と、Ｐ領域ウエル１４１とＮ領域基板１４０とからなる信号電荷除去領域とが重なっていることによる。これは、図９Ａ、図１０Ａに示す固体撮像装置における信号電荷除去時にリセットゲート導体層１０５、リセットＭＯＳトランジスタＭ２のゲート電極ΦＲへの印加電圧が２～３Ｖで動作可能であることに比較して、非常に大きな値である。これにより、ＣＣＤ固体撮像装置の消費電力が増加するようになる。
　Ｘ－Ｙアドレス（点順次）方式、行アドレス（線順次）方式で画素信号を読み出す、図９Ａ、図１０Ａに示す固体撮像装置では、画素信号電荷の読出し動作と、画素信号電荷の除去動作を画素領域全域の画素で同時に実行することができない。このため、上記したＣＣＤ固体撮像装置における信号電荷除去動作（電子シャッタ動作）を実行することができない。上述したように、図１０ＡのＣＭＯＳ固体撮像装置において、この信号電荷除去動作（電子シャッタ動作）を行うためには、特別なトランジスタを付加することが必要になる（例えば、非特許文献５を参照）。このようなトランジスタの付加は、画素集積度を低下させるようになる。
国際公開第２００９／０３４６２３号
G.Agranov,R.Mauritzson;J.Ladd,A.Dokoutchaev,X.fan,X.Li,Z.Yin,R.Johnson,V.lenchenkov,S.Nagaraja,W.Gazeley,J.Bai,H.Lee,瀧澤義順；"ＣＭＯＳイメージセンサの画素サイズ縮小と特性比較"、映像情報メディア学会技術報告、ITE Technical Report Vol.33,No.38,pp.9-12(Sept.2009) H.Takahashi, M.Kinoshita, K.Morita, T.Shirai, T.Sato, T.Kimura, H.Yuzurihara, S.Inoue, S.Matsumoto: "A 3.9-μm Pixel Pitch VGA Format 10-b Digital Output CMOS Image Sensor With 1.5 Transistor/Pixel", IEEE Journal of Solid-State Circuit, Vo.39, No.12, pp.2417-2425 (2004) P.P.K.Lee, R.C.Gee, R.M.Guidash, T-H.Lee, E.R.Fossum : "An Active Pixel Sensor Fabricated Using CMOS/CCD Process Technology" in Program IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors, (1995) I.Murakami, T.Nakano, K.Hatano, Y.Nakashiba, M.Furumiya, T.Nagata, T.Kawasaki, H.Utsumi, S.Uchiya, K.Arai, N.Mutoh, A.Kohno, N.teranishi, Y.Hokari : "Technologies to Improve Photo-Sensitivity and Reduce VOD Shutter Voltage for CCD Image Sensors", IEEE Transactions on Electron Devices, Vol.47, No.8, pp.1566-1572 (2000) K.Yasutomi, T.Tamura, M.Furuta, S.Itoh, S.Kawahito : "A High-Speed CMOS Image Sensor with Global Electronic Shutter Pixel Using Pinned Diodes", IEEJ Trans. SM, Vol.129, No.10, pp.321-327 (2009)
　図９Ａに示す１つの島状半導体に１つの画素が構成されている固体撮像装置においては、島状半導体１００の高さは、主にフォトダイオードのＮ層１０６の高さＬｄで決定される。光照射による信号電荷発生率は、Ｐ＋層１２１の上面からＳｉ深さに対して指数関数曲線に沿って減少する特性を持つため、可視光を感知する固体撮像装置においては、感度に寄与する信号電荷を効率よく取り出すには、光電変換領域の深さは２．５～３μｍが必要である（例えば、非特許文献１を参照）。このため、光電変換フォトダイオードのＮ層１０６の高さＬｄは、少なくとも２．５～３μｍが必要となる。このＮ層１０６の下にリセットゲート導体層１０５が形成される。リセットゲート導体層１０５は、例えば０．１μｍでも正常動作がなされるので、リセットゲート導体層１０５は、島状半導体１００において、ほとんど底部に形成されている。そして、図９Ｂに示されるように、リセットゲート導体層１０５ａ，１０５ｂ，１０５ｃは行毎に独立しているため、２．５～３μｍの高さを有する島状半導体Ｐ１１～Ｐ３３の底部にリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃを形成することが必要になる。このようなリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃの存在によって、画素集積度が高まるほど、本固体撮像装置の製造が困難となる。
　また、図１０Ａに示す画素を有するＣＭＯＳ固体撮像装置においては、画素内にリセットＭＯＳトランジスタＭ２が必要となる。このリセットＭＯＳトランジスタＭ２の存在によって、画素集積度が低下する。
　図１１Ａに示すＣＣＤ固体撮像装置においては、図１１Ｂに示すように信号電荷を蓄積する電位井戸の深さＬｐｈは、要求される分光感度特性から、非特許文献１に開示のように２．５～３μｍとなる。さらに、信号電荷除去動作時の電位分布は、Ｐ＋領域１４３からＮ領域基板１４０まで、信号電荷１５１の転送において電位障壁（Potential barrier）が発生することが必要になる。このため、Ｎ領域基板１４０への印加電圧ＶＲＨは１８～３０Ｖといった高い印加電圧が必要になる。これにより、ＣＣＤ固体撮像装置の消費電力が増加する。
　本発明の固体撮像装置は、
　複数の画素が画素領域に２次元状に配列されている固体撮像装置において、
　基板上に形成された第１の半導体領域と、
　前記第１の半導体領域上に形成された第２の半導体領域と、
　前記第２の半導体領域の上部側面に形成された第３の半導体領域と、
　前記第２の半導体領域の側面に対向しない前記第３の半導体領域の側面に形成され、前記第３の半導体領域と反対導電性の第４の半導体領域と、
　前記第２の半導体領域上に、前記３の半導体領域と反対導電性の第５の半導体領域を、有し、
　前記第２の半導体領域は、前記第３の半導体領域と反対導電性の半導体または真性型半導体からなり、
　少なくとも、前記第２の半導体領域の上部、前記第３の半導体領域、前記第４の半導体領域及び前記第５の半導体領域が島状半導体に形成され、
　前記第２の半導体領域と前記第３の半導体領域とによりフォトダイオードが形成され、
　前記フォトダイオード領域に入射した電磁エネルギー波により発生した信号電荷を、前記第３の半導体領域に蓄積する信号電荷蓄積動作が実行され、
　前記第１の半導体領域及び前記第５の半導体領域の内の一方をドレインとするとともに他方をソースとし、前記信号電荷を蓄積する前記第３の半導体領域をゲートとした接合電界効果トランジスタが形成され、
　前記第３の半導体領域に蓄積された信号電荷量に応じて、前記接合電界効果トランジスタの前記ソース及びドレイン間に流れる電流を信号出力として読み出す画素信号読出し動作が実行され、
　前記第４の半導体領域及び前記第５の半導体領域を低レベル電圧とし、前記第１の半導体領域を前記低レベル電圧よりも高い高レベル電圧とすることで、前記第１の半導体領域及び前記第３の半導体領域の間に存在する前記第２の半導体領域において電位障壁をなくし、当該電位障壁のない第２の半導体領域を介して、前記第３の半導体領域に蓄積された信号電荷を、前記第３の半導体領域から前記第１の半導体領域に除去する信号電荷除去動作が実行される、
　ことを特徴とする。
　前記第４の半導体領域が前記第５の半導体領域に接続されている、
　ことが好ましい。
　前記第３の半導体領域と前記第４の半導体領域とは前記第５の半導体領域から離間しており、前記第４の半導体領域の外周部に、絶縁層を介して第１の導体層が形成され、前記第３の半導体領域に蓄積された信号電荷を前記第１の半導体領域へ除去する期間において、前記第４の半導体領域が前記高レベル電圧よりも低い低レベル電圧となるとともに、前記第１の半導体領域には高レベル電圧が印加され、かつ、前記第１の導体層には、前記信号電荷が蓄積される所定の電圧が印加されるように構成されている、
　ことが好ましい。
　前記第１の半導体領域が、
　前記接合電界効果トランジスタのソースまたはドレインとなる第６の半導体領域と、前記第３の半導体領域に蓄積された信号電荷を除去する第７の半導体領域と、を備え、
　前記第６の半導体領域と前記第７の半導体領域との間には、前記第２の半導体領域が延在している、
　ことが好ましい。
　前記信号電荷蓄積動作と前記画素信号読出し動作とが実行される期間に前記第７の半導体領域に印加される電圧が、前記信号電荷除去動作が実行される期間に前記第７の半導体領域に印加される電圧よりも低く設定されている、
　ことが好ましい。
　前記画素は２次元状に配列され、当該２次元配列の画素の内の少なくとも１つの行に並ぶ画素の信号電流を、垂直方向に並ぶ画素からなる列に沿って配列され前記第１の半導体領域を互いに接続する信号線を介して、前記画素領域の外部に設けた行画素信号取り込み回路に同時に読み込むとともに、前記少なくとも１つの行に並ぶ画素の信号出力を、前記行画素信号取り込み回路に設けた出力回路から読み出す動作が実行され、前記信号電荷除去動作が実行される期間に、前記少なくとも１つの行に並ぶ画素の前記第５の半導体領域に接続された画素選択線に前記低レベル電圧が印加されるとともに、その他の行に並ぶ画素に接続された画素選択線に前記高レベル電圧が印加され、当該高レベル電圧が印加される高レベル電圧印加期間において、前記画素からなる列に接続される前記信号線に高レベル電圧が印加される、
　ことが好ましい。
　前記第２の半導体領域、前記第３の半導体領域及び前記第４の半導体領域を囲むように絶縁層が形成されるとともに、前記絶縁層を囲むように光遮蔽導体層が形成される、
　ことが好ましい。
　前記光遮蔽導体層が、前記画素領域の画素の前記島状半導体側面に形成されるとともに、前記画素領域の全体に亘って連続して形成されている、
　ことが好ましい。
　前記光遮蔽導体層が、前記画素領域の画素に形成されるとともに、前記画素領域に亘って連続して形成され、かつ、前記光遮蔽導体層には、グランド電圧または前記低レベル電圧が印加されるように構成されている、
　ことが好ましい。
　前記光遮蔽導体層が、前記画素領域の画素に接続されるとともに、前記画素領域の全体に亘って形成され、前記光遮蔽導体層には、前記信号電荷除去動作が実行される期間において、前記信号線に前記高レベル電圧が印加されている期間の一部の期間、または、全部の期間に重なるように、前記高レベル電圧が印加され、前記信号電荷除去動作が実行される期間を除いた期間には、前記信号線に、グランド電圧または低レベル電圧が印加されるように構成されている、
　ことが好ましい。
　前記光遮蔽導体層が、前記第２の半導体領域、前記第３の半導体領域及び前記第４の半導体領域の外周の絶縁層を囲むように形成されるとともに、少なくとも２つの独立した部位に分離されている、
　ことが好ましい。
　前記光遮蔽導体層は前記第５の半導体層に接続されている、
　ことが好ましい。
　本発明によれば、固体撮像装置において、リセット導体層が不要となるとともに、画素集積度が向上し、固体撮像装置の製造が容易となる。
　また、ＣＭＯＳ固体撮像装置が画素内に必要とするリセットＭＯＳトランジスタが不要となるとともに、画素集積度が向上し、信号電荷除去動作における印加電圧が低減される。
本発明の第１の実施形態に係る固体撮像装置の画素断面構造図である。 第１の実施形態に係る固体撮像装置の、図１ＡのＡ－Ａ’線に沿った信号電荷蓄積動作時と信号電荷除去動作時における電位分布を示す。 本発明の第２の実施形態に係る固体撮像装置の模式平面図である。 第２の実施形態に係る固体撮像装置の模式回路平面図である。 第２の実施形態に係る固体撮像装置の、画素選択線Φｐ１～Φｐ３と、信号線Φｓ１～Φｓ３に印加される駆動電圧波形と信号出力端子Ｖｏｕｔにおける電圧波形の関係を示す電圧波形図である。 本発明の第３の実施形態に係る固体撮像装置の画素断面構造図である。 第３の実施形態に係る固体撮像装置の模式平面図である。 本発明の第４の実施形態に係る固体撮像装置の模式平面図である。 第４の実施形態に係る固体撮像装置の、パルス電圧源Φｎ電圧波形と、画素選択線Φｐ１～Φｐ３と、信号線Φｓ１～Φｓ３に印加される駆動電圧波形と信号出力端子Ｖｏｕｔにおける電圧波形との関係を示す電圧波形図である。 本発明の第４の実施形態に係る固体撮像装置における、図３Ａの画素断面構造図のＣ－Ｃ’線に沿った領域での信号電荷信号電荷除去動作時における電位分布変化図である。 本発明の第５の実施形態に係る固体撮像装置の画素断面構造図である。 第５の実施形態に係る固体撮像装置の模式平面図である。 本発明の第６の実施形態に係る固体撮像装置の画素断面構造図である。 第６の実施形態に係る固体撮像装置の模式平面図である。 本発明の第７の実施形態に係る固体撮像装置の画素断面構造図である。 第７の実施形態に係る固体撮像装置の画素断面構造図である。 本発明の第８の実施形態に係る固体撮像装置の画素断面構造図である。 従来例の固体撮像装置の画素断面構造図である。 従来例の固体撮像装置の模式平面図である。 従来例のＣＭＯＳ固体撮像装置の画素模式図である。 従来例のＣＭＯＳ固体撮像装置における信号電荷蓄積動作時と信号電荷除去動作時の電位分布変化図である。 従来例の固体撮像装置の画素断面構造図である。 従来例のＣＭＯＳ固体撮像装置における信号電荷蓄積動作時と信号電荷除去動作時の電位分布変化図である。
　以下、本発明の実施形態に係る固体撮像装置について、図面を参照しながら説明する。
（第１の実施形態）
　図１Ａ、図１Ｂに、第１の実施形態の固体撮像装置を示す。図１Ａに、固体撮像装置の１画素の断面構造図を示す。基板１上に、信号線Ｎ＋領域２が形成され、この信号線Ｎ＋領域２上に島状半導体ＳＰが形成されている。島状半導体ＳＰの信号線Ｎ＋領域２上にＰ領域３が形成され、このＰ領域３上部の外周部に、Ｎ領域４が形成されている。そして、このＮ領域４を囲む島状半導体ＳＰの側面にＰ＋領域５が形成されている。このＰ＋領域５に接続されたＰ＋領域７が島状半導体ＳＰの上表面に形成されている。そして、Ｐ＋領域６に画素選択線導体層７が接続されている。そして、絶縁層８が、信号線Ｎ＋領域２、島状半導体ＳＰの外周部を囲むように形成されている。本発明の固体撮像装置においては、図９Ａに示す従来例の固体撮像装置で必要となったリセット導体層１０５が存在しない。また、Ｎ領域４の外周部に形成されたＰ＋領域５が、島状半導体ＳＰのＰ＋領域６に接続されている。
　本固体撮像装置では、Ｐ領域３とＮ領域４とからフォトダイオード領域が形成されており、入射光が、島状半導体ＳＰのＰ＋領域６側から照射されると、フォトダイオード領域で信号電荷（ここでは、自由電子）が発生する。そして、この信号電荷は、主として、上記フォトダイオード領域のＮ領域４に蓄積される。また、島状半導体ＳＰ内において、このＮ領域４をゲート、Ｐ＋領域６をソース、信号線Ｎ＋領域２近傍のＰ領域３をドレインにした接合電界効果トランジスタが形成されている。そして、接合電界効果トランジスタのドレイン・ソース間電流（出力信号）が、Ｎ領域４に蓄積された信号電荷量に対応して変化し、信号線Ｎ＋領域２から信号出力として読み出される。さらに、このＮ領域４に蓄積された信号電荷は、Ｐ＋領域６をグランド電位（＝０Ｖ）にして、信号線Ｎ＋領域２に高レベル電圧が印加されることで信号線Ｎ＋領域１０２に除去される。
　図１Ｂに、図１ＡのＡ－Ａ’線に沿った、信号電荷蓄積動作時と信号電荷除去動作時における電位分布を示す。図１Ｂの（ａ）に、図１ＡのＡ－Ａ’線に沿う拡大断面図を示す。Ｐ領域３の一方側にフォトダイオードのＮ領域４と、Ｐ＋領域６に接続されたＰ＋領域５とが形成され、他方側に信号線Ｎ＋領域２が形成されている。そして、Ｐ＋領域５、信号線Ｎ＋領域２、及び、それらの間に存在するＰ領域３上に絶縁層８が形成されている。
　図１Ｂの（ｂ）に、信号電荷蓄積動作時における電位分布９ａを示す。この電位分布９ａは、信号電荷である自由電子が存在するか、或いは移動する伝導帯の底部の電位で表している。この信号電荷蓄積動作時においては、Ｐ＋領域５及び信号線Ｎ＋領域２の電位はグランド電位（＝０Ｖ）になっている。また、信号線Ｎ＋領域２には、多数の自由電子１１ａが存在している。そして、フォトダイオードのＮ領域４に、電位井戸を有する電位分布９ａが生じている。ここでは、光照射により発生した信号電荷１０ａは、電位井戸に蓄積され、信号線Ｎ＋領域２には移動しない。
　図１Ｂの（ｃ）に、信号電荷除去動作時における電位分布９ｂを示す。この信号電荷除去動作時においては、Ｐ＋領域５はグランド電位になっており、信号線Ｎ＋領域２に高レベル電圧Ｖｒｈが印加されている。ここでは、Ｎ領域４から信号線Ｎ＋領域２に向けて電位が高くなる電位分布９ｂが形成されている。これによって、Ｎ領域４の信号電荷１０ｂは信号線Ｎ＋領域２に除去される。また、Ｎ領域４と信号線Ｎ＋領域２との間のＰ領域３の電位分布９ｂは、信号電荷（自由電子）の移動に対して電位障壁が生じないようにされている。図１１Ａに示す従来例では、Ｎ領域１４２とＰ領域ウエル１４１とからなる光電変換領域と、Ｐ領域ウエル１４１とＮ領域基板１４０とからなる信号電荷除去領域が重なっている。これに対して、本実施形態では、図１Ａに示すように光電変換領域はフォトダイオードのＮ領域４から形成され、信号電荷除去領域はＮ領域４と信号線Ｎ＋領域２との間のＰ領域３から形成されているので、光電変換領域、信号電荷除去領域がそれぞれ形成される領域は互いに重ならない。このため、信号電荷除去領域は、Ｎ領域４と信号線Ｎ＋領域２との間のＰ領域３によって、信号電荷蓄積動作時において、図１Ｂの（ｂ）で示す電位分布９ａ（電位井戸）が形成される。また、図１Ｂの（ｃ）に示すように、Ｎ領域４と信号線Ｎ＋領域２との間のＰ領域３の電位が、信号電荷（自由電子）の移動に対する電位障壁を生じないという条件を満足しさえすれば、このＮ領域４と信号線Ｎ＋領域２との間のＰ領域３の長さを可能な限り短くすることができる。このため、Ｎ＋領域２への印加電圧Ｖｒｈは、図１１Ａに示すＣＣＤ固体撮像装置より小さくすること、即ち、例えば３～５Ｖと低電圧化することが可能となる。これにより、本実施形態の固体撮像装置による消費電力の増大が抑制され、信号電荷除去動作が可能となる。
　さらに、本実施形態の固体撮像装置では、図９Ａ、図９Ｂに示す固体撮像装置のように、島状半導体１００，Ｐ１１～Ｐ３３の底部に、画素集積度が上がるほど微細加工が必要となるリセット導体層１０５，１０５ａ，１０５ｂ，１０５ｃが不要である。これによって、画素集積度が向上するとともに、固体撮像装置の製造が容易化される。そして、図９Ａに示す従来例の固体撮像装置における１つの画素では、信号線Ｎ＋層１０２と、画素選択線導体層１０８に繋がるＰ＋層１０７と、リセットゲート導体層１０５との３端子駆動により、信号電荷蓄積動作、信号電荷読出し動作、信号電荷除去動作を実行したが、本実施形態の固体撮像装置では、信号線Ｎ＋層２と画素選択線導体層７とに繋がるＰ＋層６の２端子駆動で、同じ一連の動作が可能となる。これによって、図９Ｂにおける画素領域の周辺に設けられたリセット線垂直走査回路１１２が不要となる。これにより、固体撮像装置を形成している半導体基板の面積の縮小化、及び、固体撮像装置の低価格化が実現される。さらに、本実施形態での画素では、図１０Ａに示す従来例のＣＭＯＳ固体撮像装置のように画素集積度を低下させるリセットＭＯＳトランジスタが不要となる。
（第２の実施形態）
　図２Ａ～図２Ｃに、第２の実施形態に係る固体撮像装置の駆動方法を示す。
　図２Ａに、本実施形態の固体撮像装置の模式平面図を示す。図中のＢ－Ｂ’線に沿った断面構造は図１Ａに対応している。信号線Ｎ＋層２ａ，２ｂ，２ｃ（図１Ａの信号線Ｎ＋層２に対応している。）上に３×３画素の島状半導体Ｐ１１～Ｐ３３（図１Ａの島状半導体ＳＰに対応している。）が形成されている。島状半導体Ｐ１１～Ｐ３３の水平方向に延びる行毎に画素選択線導体層７ａ，７ｂ，７ｃ（図１Ａの７に対応する）が互いに繋がり、画素領域の周辺の画素選択線垂直走査回路１３に接続されている。信号線Ｎ＋層２ａ，２ｂ，２ｃの下部は、行画素信号取り込み・出力回路１４に接続されている。この行画素信号取り込み・出力回路１４は、島状半導体Ｐ１１～Ｐ３３の１つの垂直方向の列の信号を同時に取り込む。そして、行画素信号取り込み・出力回路１４は、これに接続された水平走査回路１５により駆動され、水平有効期間において島状半導体Ｐ１１～Ｐ３３の１つの画素列の出力信号が順次に信号出力端１７から読み出される。また、各信号線Ｎ＋領域２ａ，２ｂ，２ｃの上部に繋がるように、信号電荷蓄積動作時にはグランド電圧（＝０Ｖ）、信号電荷読出し動作時にはフローティング電圧、信号電荷除去動作時にはリセットオンのための高レベル電圧Ｖｒｈがそれぞれ印加されるスイッチ回路１６ａ，１６ｂ，１６ｃが形成されている。
　図２Ｂに、本実施形態の固体撮像装置の模式回路平面図を示す。信号線Φｓ１，Φｓ２，Φｓ３は、各島状半導体Ｐ１１～Ｐ３３のＮ＋層Ｄ１１～Ｄ３３（図１Ａの信号線Ｎ＋層２に対応する）と、行画素信号取り込み・出力回路１４と、スイッチ回路１６ａ，１６ｂ，１６ｃに接続されている。そして、画素選択線Φｐ１，Φｐ２，Φｐ３（図２Ａの画素選択線導体層７ａ，７ｂ，７ｃに対応する。）は、各島状半導体Ｐ１１～Ｐ３３のＰ＋層Ｓ１１～Ｓ３３（図１ＡのＰ＋層６に対応する。）と、画素選択線垂直走査回路１３に接続されている。そして、行画素信号取り込み・出力回路１４から出力される信号は、信号出力端子Ｖｏｕｔ（図２Ａの１７に対応する。）から読み出される。島状半導体Ｐ１１～Ｐ３３は、画素選択線Φｐ１，Φｐ２，Φｐ３と、信号線Φｓ１，Φｓ２，Φｓ３とに印加される駆動電圧により駆動される。
　図２Ｃに、画素選択線Φｐ１，Φｐ２，Φｐ３と、信号線Φｓ１，Φｓ２，Φｓ３とに印加される駆動電圧の波形と信号出力端子Ｖｏｕｔにおける電圧の波形との関係を示す。第１の水平走査期間Ｔｈ１に続いて第２の水平走査期間Ｔｈ２が設定されている。第１の水平走査期間Ｔｈ１は、第１の無効ブランキング期間Ｔｈｂ１と第１の有効期間Ｔｈｅ１とから構成されている。第１の無効ブランキング期間Ｔｈｂ１において、画素選択線Φｐ１に繋がる島状半導体Ｐ１１，Ｐ１２，Ｐ１３からの画素信号が行画素信号取り込み・出力回路１４に取り込まれる。第１の無効ブランキング期間Ｔｈｂ１は、画素Ｐ１１，Ｐ１２，Ｐ１３の画素信号を読み出す第１の画素信号読出し期間Ｔｒ１１（この期間では島状半導体Ｐ１１，Ｐ１２，Ｐ１３の蓄積信号電荷は、島状半導体Ｐ１１，Ｐ１２，Ｐ１３に蓄積されている。）と、島状半導体Ｐ１１，Ｐ１２，Ｐ１３の蓄積信号電荷を信号線Φｓ１，Φｓ２，Φｓ３に除去する信号電荷除去期間Ｔｒｅ１と、島状半導体Ｐ１１，Ｐ１２，Ｐ１３の信号電荷除去後の画素信号を読み出す第２の画素信号読出し期間Ｔｒ１２とから構成されている。そして、第１の画素信号読出し期間Ｔｒ１１の画素信号と、第２の画素信号読出し期間Ｔｒ１２の画素信号との差信号を、例えば相関２重サンプリングＣＤＳ（Correlated double sampling）回路により生成し、第１の水平有効期間Ｔｈｅ１に、島状半導体Ｐ１１，Ｐ１２，Ｐ１３の画素信号ｓ１，ｓ２，ｓ３を出力端子Ｖｏｕｔから読み出す。以上の動作を、第１の水平走査期間Ｔｈ１に続く第２の水平走査期間Ｔｈ２において行い、島状半導体Ｐ２１，Ｐ２２，Ｐ２３の画素信号を読み出す。この動作を連続して行うことで、３×３画素を構成する島状半導体Ｐ１１～Ｐ３３の画素信号が得られる。
　第１の信号電荷除去期間Ｔｒｅ１において、島状半導体Ｐ１１，Ｐ１２，Ｐ１３の蓄積信号電荷は、画素選択線Φｐ１がグランド電位（＝０Ｖ）、信号線Φｓ１，Φｓ２，Φｓ３にリセット高レベル電圧Ｖｒｈを印加することにより除去される。この場合、島状半導体Ｐ１１，Ｐ１２，Ｐ１３以外の、島状半導体Ｐ２１，Ｐ２２，Ｐ２３、Ｐ３１，Ｐ３２，Ｐ３３の蓄積信号電荷は除去されないことが必要である。こうした状態は、第１の信号電荷除去期間Ｔｒｅ１における信号線Φｓ１に高レベル電圧Ｖｒｈが印加されている期間ｔｓｈの前後を含む期間ｔｐｈに、画素選択線Φｐ２，Φｐ３に高レベル電圧Ｖｒｈを印加するとともに、信号線Φｓ２，Φｓ３に、信号線Φｓ１と同じ期間ｔｓｈに、それと同じ高レベル電圧Ｖｒｈを印加することにより実現される。信号電荷除去期間ｔｓｈの前後期間ｔｓｌ１，ｔｓｌ２では画素選択線Φｐ２，Φｐ３が高レベル電圧Ｖｒｈ、信号線Φｓ１，Φｓ２，Φｓ３がグランド電位になっている。この場合、島状半導体Ｐ１１，Ｐ１２，Ｐ１３以外の島状半導体Ｐ２１，Ｐ２２，Ｐ２３，Ｐ３１，Ｐ３２，Ｐ３３の蓄積信号電荷は、当該島状半導体Ｐ２１，Ｐ２２，Ｐ２３，Ｐ３１，Ｐ３２，Ｐ３３内に保持された状態で、接合電界効果トランジスタ電流が信号線Φｓ１，Φｓ２，Φｓ３を介して、グランド電位になっているスイッチ回路１６ａ，１６ｂ，１６ｃに流れる。そして、期間ｔｐｈでは、画素選択線Φｐ２，Φｐ３と信号線Φｓ２，Φｓ３とに高レベル電圧Ｖｒｈが印加されるために、島状半導体Ｐ２１，Ｐ２２，Ｐ２３，Ｐ３１，Ｐ３２，Ｐ３３の蓄積信号電荷が保持された状態で、接合電界効果トランジスタ電流は流れない。このようにして、第１の信号電荷除去期間Ｔｒｅ１においては、画素選択線Φｐ１に接続された島状半導体Ｐ１１，Ｐ１２，Ｐ１３の蓄積信号電荷のみが除去される。
（第３の実施形態）
　以下、図３Ａ，図３Ｂを参照しながら、第３の実施形態に係る固体撮像装置を説明する。本実施形態の固体撮像装置は、第１の実施形態の固体撮像装置と比較して、画素を構成する島状半導体ＳＰ，Ｐ１１，Ｐ１２，Ｐ１３に入射した光の隣接画素への漏洩を低減することができるという特徴がある。
　図３Ａに、本実施形態の固体撮像装置の画素断面構造図を示す。基板１上に形成された島状半導体ＳＰの底部に、信号線Ｎ＋領域２が形成されている。この信号線Ｎ＋領域２上にＰ領域３が形成され、このＰ領域３上部の外周部に、Ｎ領域４が形成されている。そして、このＮ領域４を囲み、島状半導体ＳＰの側面にＰ＋領域５が形成されている。このＰ＋領域５に接続してＰ＋領域６が島状半導体ＳＰの上面に形成されている。そして、Ｐ＋領域６に画素選択線導体層７が接続されている。そして、絶縁層８が、信号線Ｎ＋領域２、島状半導体ＳＰの外周部を囲むように形成されている。この絶縁層８の外周部であって、Ｐ領域３、Ｎ領域４、Ｐ＋領域５を囲むように光遮蔽導体層１８が形成されている。この光遮蔽導体層１８は画素領域全域で島状半導体Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ３１，Ｐ３２，Ｐ３３を囲むとともに、互いに繋がるように形成されている。
　図３Ｂに、本実施形態の固体撮像装置の模式平面図を示す。画素領域全域の島状半導体Ｐ１１～Ｐ３３を囲むとともに、画素領域の全域に亘って互いに繋がる光遮蔽導体層１８ａ（図３Ａの光遮蔽導体層１８に対応する）を形成する。この光遮蔽導体層１８ａはグランド電位（＝０Ｖ）となっている。この光遮蔽導体層１８ａを除き、本固体撮像装置の模式平面図は、図２Ａに示すものと同じである。
　図１Ａに示す画素断面構造図では、光遮蔽導体層１８が存在しない。この場合、島状半導体ＳＰのＰ＋領域６側より入射する光が、隣接する島状半導体へ漏洩することを防止することが必要になる。図１Ａに示す実施形態において、このような光漏洩の防止を実現するには、島状半導体ＳＰ上部に、Ｐ＋領域６上に空隙を有する光遮蔽層を設け、その上に形成したマイクロレンズの形状を入射光が隣接島状半導体へ漏洩しないように光学設計することが必要になる。しかし、このような光遮蔽層、マイクロレンズの設計・形成による対応では、島状半導体ＳＰへの集光率の低下を招く。これに対して、光遮蔽導電層１８を有する本実施形態においては、島状半導体ＳＰに入射した光が隣接する島状半導体に漏洩することを容易に防止することができる。これにより、第３の実施形態の固体撮像装置は、図１Ａに示す第１の実施形態の固体撮像装置よりも隣接する島状半導体への光漏洩が大幅に低減されるようになる。
　また、図３Ｂに示すように、本実施形態の固体撮像装置では、光遮蔽導体層１８ａが画素領域全域に亘って互いに繋がるように形成されていればよいので、図９Ａ、図１０Ｂに示す従来例の固体撮像装置におけるゲート導体層１０５，１０５ａ，１０５ｂ，１０５ｃを形成するにときに必要となる、画素領域における微細加工が不要となる。
（第４の実施形態）
　以下、図４Ａ、図４Ｂ、図４Ｃを参照しながら、第４の実施形態に係る固体撮像装置を説明する。本実施形態の固体撮像装置は、第３の実施形態の固体撮像装置に対し、さらに固体撮像装置駆動の低消費電力化を実現できるという特徴がある。
　図４Ａに、本実施形態の固体撮像装置の模式平面図を示す。図３Ｂに示す第３の実施形態において、光遮蔽導体層１８ａの電位はグランド電位とされていたが、本実施形態の固体撮像装置では、光遮蔽導体層１８ａにパルス電圧が印加されるようにパルス電圧源Φｎが接続されている。
　図４Ｂに、パルス電圧源Φｎの電圧波形と、画素選択線Φｐ１，Φｐ２，Φｐ３と、信号線Φｓ１，Φｓ２，Φｓ３とに印加される駆動電圧波形と、信号出力端子Ｖｏｕｔにおける電圧波形との関係を示す。第１の信号電荷除去期間Ｔｒｅ１において、信号線Φｓ１，Φｐ２，Φｐ３に高レベル電圧Ｖｂと、この高レベル電圧Ｖｂよりも更に高レベルである高レベル電圧Ｖｒｈ１（印加期間はｔｓｈ）とが印加された期間ｔｐｈに、画素選択線Φｐ２，Φｐ３に高レベル電圧Ｖｒｈ１を印加し、信号線Φｓ２，Φｓ３に、信号線Φｓ１と同じ期間ｔｓｈにそれと同じ高レベル電圧Ｖｒｈ１を印加する。そして、パルス電圧源Φｎ電圧は、第１の無効ブランキング期間Ｔｈｂ１では、画素選択線Φｐ２，Φｐ３に印加されている期間ｔｐｈには高レベル電圧Ｖａとなっている。そして、第２の無効ブランキング期間Ｔｈｂ２においても、これと同様な動作が繰り返される。
　図４Ｃにおける（ａ）～（ｄ）に、図３Ａに示す画素断面構造のＣ－Ｃ’線に沿う領域における、信号電荷信号電荷除去動作時における電位分布変化を示す。図４Ｃの（ａ）は、図３ＡのＣ－Ｃ’線に沿う領域の拡大図である。Ｐ領域３の片側にフォトダイオードのＮ領域４と、Ｐ＋領域６に接続されたＰ＋領域５とが存在し、もう一方の片側に信号線Ｎ＋領域２が存在する。そして、Ｐ＋領域５、Ｐ領域３、信号線Ｎ＋領域２の表面に絶縁層８が形成されている。さらに、この絶縁層８上に光遮蔽導体層１８ａが形成されている。
　図４Ｃの（ｂ）に、信号電荷蓄積動作時における電位分布２０を示す。この動作時においては、Ｐ＋領域５、信号線Ｎ＋領域２、光遮蔽導体層１８ａの電位はグランド電位になっている。ここでは、信号線Ｎ＋領域２には、多数の自由電子が存在する状態になっている。そして、フォトダイオードのＮ領域４に電位井戸を有する電位分布２０が生じている。ここでは、光照射により発生した信号電荷２１ａは、電位井戸に蓄積され、信号線Ｎ＋領域２には移動しない。
　図４Ｃの（ｃ）に第１の無効ブランキング期間Ｔｈｂ１における電位分布２２ａ，２２ｂを示す。パルス電圧源Φｎ電圧が高レベル電圧Ｖａ、信号線Φｓ１，Φｓ２，Φｓ３が低レベル電圧Ｖｂになっている第１の信号電荷除去期間Ｔｒｅ１での電位分布２２ａを実線で示す。そして、パルス電圧源Φｎの電圧、画素選択線Φｐ１，Φｐ２，Φｐ３、信号線Φｓ１，Φｓ２，Φｓ３のいずれもがグランド電位になっているときの電位分布２２ｂを点線で示す（第３の実施形態に対応する。）。本実施形態では、光遮蔽導体層１８ａに高レベル電圧Ｖａが印加されることにより、フォトダイオードＮ領域４と信号線Ｎ＋領域２間の電位が、電位分布２２ａに示すように、光遮蔽導体層１８ａがグランド電位になっている場合の電位分布２２ｂと比較して高くなる。
　次に、図４Ｃの（ｄ）に、信号線Φｓ１，Φｓ２，Φｓ３に高レベル電圧Ｖｒｈ１が印加された信号電荷除去期間ｔｓｈにおける電位分布２３ａを実線で示す。そして、パルス電圧源Φｎ電圧がグランド電位とされ、信号線Φｓ１，Φｓ２，Φｓ３に高レベル電圧Ｖｒｈが印加されているときの電位分布２３ｂを点線で示す（第３の実施形態に対応する。）。このように、点線で示す電位分布２３ｂから実線で示す電位分布２３ａに変化し、蓄積信号電荷２１ｂが信号線Ｎ＋領域２に除去される。この場合、蓄積信号電荷２１ｂが信号線Ｎ＋領域２に移動するときに、Ｎ領域４と信号線Ｎ＋領域２との間のＰ領域３の電位分布において電位障壁が形成されないように、十分な高レベル電圧Ｖｒｈ１を信号線Ｎ＋領域２に印加することが必要である。この高レベル電圧Ｖｒｈ１は、図４Ｃの（ｃ）に示す光遮蔽導体層１８ａに対する高レベル電圧Ｖａの印加によるＰ領域３の電位上昇により、光遮蔽導体層１８ａがグランド電位である場合に必要な信号線Ｎ＋領域２に印加される高レベル電圧Ｖｒｈよりも低電圧となる。この信号線Ｎ＋領域への印加電圧は、最大１Ｖ程度に低電圧化される。このような１Ｖの低電圧化は、信号線Ｎ＋領域２の駆動電圧３～５Ｖにおいて、固体撮像装置の駆動消費電力の低減に大きく寄与するようになる。そして、固体撮像装置の低駆動電圧化が促されると共に、本実施形態の固体撮像装置の低消費電力化がより一層促進されるようになる。
　なお、図４Ｂにおいては、信号線Φｓ１，Φｓ２，Φｓ３に高レベル電圧Ｖｒｈ１が印加されている期間ｔｓｈの前後を含み、画素選択線Φｐ２，Φｐ３に高レベル電圧Ｖｒｈ１が印加されている同じ期間ｔｐｈに、パルス電源Φｎに高レベル電圧Ｖａを印加した場合について説明した。図４Ｃの（ｄ）に示す電位分布２３ａは、光遮蔽導体層１８ａにＶａが印加され、信号線Ｎ＋領域２に高レベル電圧Ｖｒｈ１が印加されていれば実現される。このため、信号線Φｓ１，Φｓ２，Φｓ３に高レベル電圧Ｖｒｈ１が印加される期間とパルス電源Φｎに高レベル電圧Ｖａが印加される期間が、任意の期間において重なっていれば、本実施形態による効果が得られる。
　図４Ｂにおいて、第１の信号電荷除去期間Ｔｒｅ１における期間ｔｓｈの前後の期間では、信号線Φｓ１，Φｐ２，Φｐ３に低レベル電圧Ｖｂが印加されていたが、この代わりにグランド電圧（＝０Ｖ）が印加されていてもよい。この場合、信号線Ｎ＋領域２からＮ領域４に自由電子が移動しない程度の電圧を光遮蔽導体層１８ａに印加する。
　また、図４Ｂにおいては、信号線Φｓ１，Φｓ２，Φｓ３には、期間ｔｐｈ以外の期間は、グランド電位になっていたが、低レベル電圧Ｖｂが印加されていてもよい。この低レベル電圧Ｖｂが印加されている期間において、図４Ｃの（ｂ）に示す信号電荷２１ａが電位井戸に蓄積される電位分布が得られる。このため、第１の信号電荷除去期間Ｔｒｅ１における、信号線Φｓ１，Φｓ２，Φｓ３への印加電圧Ｖｒｈ１が低減されることになる。
（第５の実施形態）
　以下、図５Ａ、図５Ｂを参照しながら、第５の実施形態に係る固体撮像装置を説明する。本実施形態の固体撮像装置は、第４の実施形態の固体撮像装置と比較して、より確実な信号電荷除去動作と高速駆動化とが実現されるという特徴がある。
　図５Ａに、本実施形態の固体撮像装置の画素断面構造図を示す。基板１上に、信号線Ｎ＋領域２が形成され、この信号線Ｎ＋領域２上に島状半導体ＳＰが形成されている。島状半導体ＳＰの信号線Ｎ＋領域２上にＰ領域３が形成され、このＰ領域３上部の外周部に、Ｎ領域４が形成されている。そして、このＮ領域４を囲み、島状半導体ＳＰの側面にＰ＋領域５が形成されている。島状半導体ＳＰの外周部に、Ｐ＋領域５、Ｐ領域３、信号線Ｎ＋領域２を囲み、絶縁層８が形成されている。このＰ＋領域５に接続してＰ＋領域６が島状半導体ＳＰの上面に形成されている。そして、Ｐ＋領域６に画素選択線導体層７が接続されている。Ｎ領域４と信号線Ｎ＋領域２との間のＰ領域３に形成された絶縁層８を囲み、第１層目光遮蔽導体層２５ａが形成されている。そして、Ｎ領域４、Ｐ＋領域５の外周部に形成された絶縁層８を囲み、第２層目光遮蔽導体層２５ｂが形成されている。第２層目光遮蔽導体層２５ｂは画素選択線導体層７と分離されている。第１層目光遮蔽導体層２５ａと第２層目光遮蔽導体層２５ｂのそれぞれは、画素領域の全域に亘って互いに繋がっている。
　図５Ｂに、本実施形態の固体撮像装置の模式平面図を示す。図５Ｂ中のＥ－Ｅ’線に沿う断面構造が図５Ａに対応する。第１層目の光遮蔽導体層２５ａが画素領域の島状半導体Ｐ１１～Ｐ３３を囲むとともに、画素領域の全域に亘って互いに繋るように形成されている。この第１層目の光遮蔽導体層２５ａには、第４の実施形態と同様に、パルス電圧源Φｎが接続されている。そして、第２層目の光遮蔽導体層２５ｂが画素領域の島状半導体Ｐ１１～Ｐ３３を囲むとともに、画素領域の全域に亘って互いに繋るように形成されている。ここで、この第２層目の光遮蔽導体層２５ａには、グランド電位が印加されている。第１層目の光遮蔽導体層２５ａには、図４Ｂで示すパルス電源Φｎに印加された電圧と同じ波形の電圧が印加される。そして、上述したように、本実施形態の固体撮像装置では、第１層目の光遮蔽導体層２５ａ、第２層目の光遮光導体層２５ｂと共に画素領域全域に繋って形成されていればよいので、第３、第４の実施形態と同様に、図９Ａ、図９Ｂに示す従来固体撮像装置におけるゲート導体層１０５，１０５ａ，１０５ｂ，１０５ｃの形成に必要となる画素領域における微細加工が不要となる。
　本実施形態の固体撮像装置では、第１層目の光遮蔽導体層２５ａ、第２層目の光遮光導体層２５ｂが分離されており、信号電荷除去動作時におけるパルス電圧電源Φｎの負荷容量は、第１層目の光遮蔽導体層２５ａに接続された容量となる。この負荷容量は、主として、第１層目の光遮蔽導体層２５ａとＰ領域３との間の絶縁層８による容量である。画素を構成する島状半導体ＳＰ，Ｐ１１～Ｐ３３の高さは、主として要求分光感度特性からのフォトダイオードのＮ領域４の高さＬｄで決定される。このＮ領域４を囲むように第２の光遮蔽導体層２５ｂが形成されている。このため、信号電荷除去動作時にパルス電圧電源Φｎの負荷容量は、図４Ａに示す第４の実施形態の固体撮像装置と比較して、大幅に低減する。これは、信号電荷除去動作時における、パルス電圧電源Φｎのグランド電位と高レベル電圧Ｖａとの間の立ち上がり・立下り時間を低減させることになるる。これにより、確実な信号電荷除去動作が実現される。また、固体撮像装置の高速撮像動作においては、各動作時間の短縮が求められるので、本実施形態は、このような固体撮像装置の高速化にも寄与する。
（第６の実施形態）
　以下、図６Ａ、図６Ｂを参照しながら、第６の実施形態に係る固体撮像装置を説明する。本実施形態では、図１Ａに示す第１の実施形態における画素選択線導体層７を光遮蔽導体層と兼用させることにより、画素を構成する島状半導体Ｐ１１～Ｐ３３に入射した光の隣接画素への漏洩を低減できるという特徴がある。
　図６Ａに、本実施形態の固体撮像装置の画素断面構造図を示す。基板１上に形成された島状半導体ＳＰの底部に、信号線Ｎ＋領域２が形成されている。この信号線Ｎ＋領域２上にＰ領域３が形成され、このＰ領域３の上部の外周部に、Ｎ領域４が形成されている。そして、このＮ領域４を囲み、島状半導体ＳＰの側面にＰ＋領域５が形成されている。このＰ＋領域５に接続してＰ＋領域６が島状半導体ＳＰの上面に形成されている。そして、絶縁層８が、信号線Ｎ＋領域２、島状半導体ＳＰの外周部を囲むように形成されている。この絶縁層８の外周部であって、Ｐ領域３、Ｎ領域４、Ｐ＋領域５を囲み、Ｐ＋領域６に接続された光遮蔽画素選択線導体層２６が形成されている。このように、本実施形態において、画素選択線導体層２６は、画素選択線としての機能と、隣接する島状半導体への光漏洩を防止する機能とを兼ね備えている。
　図６Ｂに、本実施形態の固体撮像装置の模式平面図を示す。図６ＢにおけるＦ－Ｆ’線に沿う画素断面構造が図６Ａに対応する。図２Ａに示す第２の実施形態の固体撮像装置の模式平面図における画素選択線導体層７ａ，７ｂ，７ｃが、図６Ｂの模式平面図では光遮蔽画素選択線導体層２６ａ，２６ｂ，２６ｃに変更されている。これ以外の図６Ｂで示す構成は図２Ａと同じである。このように、本実施形態では、図３Ａ、図３Ｂに示すような画素選択線導体層７，７ａ，７ｂ，７ｃと光遮蔽導体層１８，１８ａとを別々に形成する必要がなく、光遮蔽画素選択線導体層２６ａ，２６ｂ，２６ｃが両者の機能を兼ね備えるようになる。これにより、固体撮像装置の製造が容易化される。
　なお、本実施形態は、図５Ａに示す第５の実施形態における第２の光遮蔽導体層２５ｂと画素選択線導体層７とを一体化する場合にも適用できる。また、図６Ａでは、光遮蔽画素選択線導体層２６の底部が、画素を構成する島状半導体ＳＰの信号線Ｎ＋領域２の上端に位置するように形成されているが、この信号線Ｎ＋領域２の上端の上部又は下部に位置していてもよい。
（第７の実施形態）
　以下、図７Ａ、図７Ｂを参照しながら、第７の実施形態に係る固体撮像装置を説明する。
　図７Ａに、第７の実施形態の第１の固体撮像装置の断面構造を示す。基板１上に、信号線Ｐ＋領域２８とＰ領域３と信号電荷除去Ｎ＋領域２９とからなる帯状半導体２７が形成されている。この帯状半導体２７上に島状半導体ＳＰが形成されている。Ｐ領域３は、帯状半導体２７上の島状半導体ＳＰに繋がるように形成されている。このＰ領域３上部の外周部に、Ｎ領域４が形成されている。そして、このＮ領域４を囲み、島状半導体ＳＰの側面にＰ＋領域５が形成されている。このＰ＋領域５に接続されてＰ＋領域７が島状半導体ＳＰの上面に形成されている。そして、Ｐ＋領域６に画素選択線導体層７が接続されている。そして、絶縁層８が、信号線Ｎ＋領域２、島状半導体ＳＰの外周部を囲むように形成されている。
　本実施形態の固体撮像装置では、Ｐ領域３とＮ領域４とからなるフォトダイオード領域が形成されている。ここで、光が、島状半導体ＳＰのＰ＋領域６側から入照射すると、当該フォトダイオード領域における光電変換領域にて信号電荷（ここでは、自由電子）が発生する。そして、この信号電荷は、主として、フォトダイオード領域のＮ領域４に蓄積される。また、島状半導体ＳＰ内において、このＮ領域４をゲート、Ｐ＋領域６をソースとし、信号線Ｐ＋領域２８をドレインにした接合電界効果トランジスタが形成されている。そして、接合電界効果トランジスタのドレイン・ソース間電流（出力信号）が、Ｎ領域４に蓄積された信号電荷量に応じて変化し、信号線Ｐ＋領域２８から信号出力として読み出される。さらに、このＮ領域４に蓄積された信号電荷は、Ｐ＋領域６をグランド電位（＝０Ｖ）にして、信号電荷除去Ｎ＋領域２９に正のオン電圧が印加されることによって、信号電荷除去Ｎ＋領域２９に除去される。
　図１Ａにおいては、信号線Ｎ＋領域２が、接合電界効果トランジスタのドレイン・ソース間電流（出力信号）を取り出す機能と、信号電荷を除去する機能を備えていた。これに対して、本実施形態では、信号線Ｎ＋領域２の領域の代わりに、信号線Ｐ＋領域２８、Ｐ領域３、信号電荷除去Ｎ＋領域２９が形成されている。そして、接合電界効果トランジスタのドレイン・ソース間電流（出力信号）の取り出しを信号線Ｐ＋領域２８が実行し、信号電荷除去を信号電荷除去Ｎ＋領域２９が実行する。これにより、図１Ａに示す固体撮像装置では、接合電界効果トランジスタのドレイン・ソース間電流を流し始めるための接合電界効果トランジスタのドレイン・ソース間電圧が、信号線Ｎ＋領域とＰ領域３によるダイオードを順方向バイアスさせるに必要な電圧（シリコン半導体の場合は約０．７Ｖ）以上であるのに対して、本実施形態では、信号線をＰ＋領域２８とすることによって、０Ｖ近くまで低減することができる。この駆動電圧の低減により、固体撮像素子の駆動消費電力が低減する。また、信号電荷除去を信号線Ｐ＋領域２８と独立した信号電荷除去Ｎ＋領域２９で行えるため、信号電荷蓄積期間において、この信号電荷除去Ｎ＋領域２９に信号電荷除去期間ｔｓｈで印加する高レベル電圧Ｖｐｈよりも低いレベルの低レベル電圧を印加することで、島状半導体ＳＰに過大な照度で入射した光によって発生した過剰の信号電荷を、この信号電荷除去Ｎ＋領域２９によって除去することができる。
　図７Ｂに、本実施形態の第２の固体撮像装置の断面構造を示す。この第２の固体撮像装置では、図７Ａにおける信号線Ｐ＋領域２８が信号線Ｎ＋領域３０とされている。それ以外の構成は、図７Ａと同じである。本実施形態では、信号線Ｎ＋領域２の代わりに、信号線Ｎ＋領域３０、Ｐ領域３、信号電荷除去Ｎ＋領域２９を形成し、接合電界効果トランジスタのドレイン・ソース間電流（出力信号）の取り出し動作を信号線Ｎ＋領域３０が実行し、信号電荷除去動作を信号電荷除去Ｎ＋領域２９が実行する。図１Ａに示す固体撮像装置では、接合電界効果トランジスタのドレイン・ソース間電流（出力信号）を取り出す機能と、信号電荷を除去する機能を兼ね備えていたのに対して、本実施形態では、図７Ａと同様に出力信号を取り出す機能と信号電荷を除去する機能とを分離している。本実施形態の固体撮像装置は、図７Ａに示す固体撮像装置のように、低消費電力で駆動できるという利点はないが、図１Ａに示す固体撮像装置と比較して、信号線Ｎ＋領域３０から信号電流を読み出している期間においても、信号電荷除去Ｎ＋領域２９が所定の電圧に保持され、過大な光照射により発生した過剰の信号電荷を、この信号電荷除去Ｎ＋領域２９から除去できるという利点がある。
（第８の実施形態）
　以下、図８を参照しながら、第８の実施形態に係る固体撮像装置を説明する。
　図８に、本実施形態の固体撮像装置の断面構造を示す。図８に示すように、信号線Ｎ＋領域２が形成されている。この信号線Ｎ＋領域２上に画素を構成する島状半導体ＳＰが形成されている。島状半導体ＳＰの信号線Ｎ＋領域２上にＰ領域３が形成され、このＰ領域３上部の外周部に、Ｎ領域４ａが形成されている。そして、このＮ領域４ａを囲み、島状半導体ＳＰの側面にＰ＋領域５ａが形成されている。そして、絶縁層８が、信号線Ｎ＋領域２、島状半導体ＳＰの外周部を囲むように形成されている。Ｎ領域４ａ、Ｐ＋領域５ａの外周部に絶縁層８を介して導体層３１が形成されている。Ｎ領域４ａ、Ｐ＋領域５ａと離間してＰ＋領域７が島状半導体ＳＰの上面に形成されている。Ｐ＋領域６に画素選択線導体層７が接続されている。そして、導体層３１は画素選択線導体層７と離間して形成されている。
　本実施形態の固体撮像装置においては、図８を参照して、島状半導体ＳＰの外周部のＰ＋領域５ａが低レベル電圧になった後、正孔が蓄積される電圧を導体層３１に印加する。そして、Ｐ＋領域６にグランド電圧、信号線Ｎ＋領域２に高レベル電圧をそれぞれ印加し、Ｎ領域４ａに蓄積された信号電荷を信号線Ｎ＋領域２に除去する。このように、導体層３１にの電圧を印加することでも、図１Ａに示す固体撮像装置と同様に、Ｎ領域４ａに蓄積された信号電荷が信号線Ｎ＋領域２に除去される。この導体層３１は、島状半導体ＳＰに入射する光が、隣接する島状半導体に漏洩することを防止する光遮蔽導体層の機能を備えている。
　なお、第１の実施形態では、図１Ａに示すように信号線Ｎ＋領域２を設けたが、図１ＡにおいてＮ＋領域をＰ＋領域、Ｐ領域３をＮ領域、Ｎ領域４をＰ領域、Ｐ領域５，６をＮ＋領域とすることで、全ての半導体領域の半導体を反対導電型とした固体撮像装置であっても、本実施形態と同様な効果が得られる。このことは、上記各実施形態において共通に適用できる。
　図１Ａに示すように、第１の実施形態では、基板１上に信号線Ｎ＋領域２を形成した。しかしこれに限られず、この基板１は、絶縁層または半導体層であって、上記各実施形態における固体撮像装置の動作が実行されうる材料層であればよい。この態様は、上記各実施形態において共通に適用できる。
　図１Ａを用いた第１の実施形態の説明においては、画素選択線導体層７が島状半導体ＳＰの側面からＰ＋領域７に接続した場合について説明したが、この画素選択導体層が例えば酸化インジウム・スズ（ＩｎＳｎＯ）などの透明導体材料を用いて、島状半導体ＳＰの上面よりＰ＋領域７と接続してもよい。この態様は、上記各実施形態において共通に適用できる。
　第２の実施形態を説明する図２Ｃに示した駆動方法は、第２の実施形態以後の本発明に係わる実施形態においても共通に適用することができることは言うまでもない。なお、図７Ａ、図７Ｂに示す第７の実施形態でのように信号線半導体領域２８、３０と信号電荷除去Ｎ＋領域２９が分かれている場合には、図２Ｃにおける信号線Φｓ１，Φｓ２，Φｓ３に印加される電圧波形は信号電荷除去Ｎ＋領域２９に印加される。
　第１の実施形態では、図１Ｂに示すように、信号電荷蓄積動作が実行される期間、信号線Ｎ＋領域２はグランド電圧（＝０Ｖ）を印加したが、これに代えて低レベル電圧を印加してもよい。この状態でも、Ｎ領域４に蓄積された信号電荷１０ａは信号線Ｎ＋領域２に除去されない。また、図２Ｃにおける第１の信号電荷除去期間Ｔｒｅ１において、信号線Φｓ１，Φｓ２，Φｓ３にグランド電圧が印加されている期間において、低レベル電圧が印加されていてもよい。この態様は、上記各実施形態において共通に適用できる。
　また、ここでは、基板１と信号線Ｎ＋層領域２との間に金属層、またはシリサイド層を設けて信号線Ｎ＋領域の抵抗値を下げる構造を採用することもできる。この態様は、上記各実施形態においても同様に適用できる。
　図１Ａに示す第１の実施形態において、Ｐ領域２は真性型の半導体層から構成されていてもよい。この真正型半導体とは、実質的に一種の元素からなる半導体である。真正型半導体は、不純物が混入しないように製造されるが、実際には不可避的に極微量の不純物を含むものである。この真正型半導体からなるＰ領域２は、固体撮像装置としての機能を阻害しない程度であれば、微量のアクセプタ又はドナー不純物を含んでいても構わない。この態様は、上記各実施形態において共通に適用できる。
　第１の実施形態における図１Ａでは、Ｎ＋領域２を信号線、Ｐ＋領域６に画素選択線が接続された固体撮像装置を示したが、Ｎ＋領域が画素選択線、Ｐ＋領域６が信号線に接続されてもよい。この態様は、上記各実施形態において共通に適用できる。
　第１の実施形態における図１Ａでは、Ｎ領域４とＰ＋領域６とが接していた。しかしこれに限られず、Ｎ領域４とＰ＋領域６とが離れていても、同様な効果が得られる。
　上記各実施形態では、１個の画素、または３×３画素構成の固体撮像装置を用いたが、画素が一次元、または２次元状に配置された固体撮像装置にも本発明の技術思想が適用できることは言うまでもない。
　本発明の技術思想を適用した固体撮像装置において、画素の配置は、１次元画素配置であれば、例えば、直線状、ジグザグなどが好ましく、２次元画素配置であれば直線格子状、ハニカム状などが好ましいが、それぞれに限定されない。
　また、上記各実施形態に係る島状半導体ＳＰ，Ｐ１１～Ｐ３３の形状は、円柱、６角形、または、その他の形状とすることができる。
　図２Ｃに示す電圧波形で示す動作は、図１Ａに示す断面構造の固体撮像装置のものとしたが、図２に示すような信号線Ｎ＋領域２、Ｐ＋領域５及びＰ＋領域６の電位関係が信号電荷除去期間において得られる固体撮像装置であれば、上記各実施形態に適用することができる。
　図３Ｂでは、光遮蔽導体層１８ａにはグランド電圧（＝０Ｖ）を印加した。しかしこれに限られず、グランド電圧に近い低レベル電圧が印加されていても、上記各実施形態と同様な効果が得られる。
　また、上記した各実施形態では、光照射により画素内で信号電荷を発生する固体撮像装置としたが、可視光、紫外線、赤外線、Ｘ線、他の電磁線、放射線、電子線などの電磁エネルギー波の照射により画素に信号電荷が発生するその他の半導体装置にも本発明の技術思想が適用できることは言うまでもない。
　以上、実施の形態を複数挙げて本発明について詳細に説明したが、本発明の範囲は上記各実施形態に限定されるものではない。当業者によりなされる改良、置換、組み合わせ等は、本発明の技術思想を超えない限り、本発明の範囲に含まれる。
ＳＰ，Ｐ１１～Ｐ３３，１００　（画素を構成する）島状半導体
１　基板
２，２ａ，２ｂ，２ｃ，Ｄ１１～Ｄ３３　信号線Ｎ＋領域
３　Ｐ領域
４，４ａ　Ｎ領域
５，５ａ，６，Ｓ１１～Ｓ３３　Ｐ＋領域
７，７ａ，７ｂ，７ｃ　画素選択線導体層
８　絶縁層
１０，１２，２１ａ，２１ｂ　信号電荷
１３　画素選択線垂直走査回路
１４　行画素信号取り込み・出力回路
１５　水平走査回路
１６ａ，１６ｂ，１６ｃ　スイッチ回路
Φｐ１，Φｐ２，Φｐ３　画素選択線
Φｓ１，Φｓ２，Φｓ３　信号線
Ｖｏｕｔ　信号出力端子
Ｔｈ１　第１の水平走査期間
Ｔｈ２　第２の水平走査期間
Ｔｈｂ１　第１の無効ブランキング期間
Ｔｈｅ１　第１の有効期間　　
Ｔｒ１１　第１の画素信号読出し期間
Ｔｒ１２　第２の画素信号読出し期間
Ｔｒｅ１　第１の信号電荷除去期間
１８，１８ａ，２６　光遮蔽導体層
Φｎ　パルス電圧源
２０，２２ａ，２２ｂ，２３ａ，２３ｂ　電位分布
２５ａ　第１層目光遮蔽導体層
２５ｂ　第２層目光遮蔽導体層
２６，２６ａ，２６ｂ，２６ｃ　光遮蔽画素選択線導体層
２８　信号線Ｐ＋領域
３０　信号線Ｎ＋領域
２９　信号電荷除去Ｎ＋領域

Claims (12)

  1. 　複数の画素が画素領域に２次元状に配列されている固体撮像装置において、
    　基板上に形成された第１の半導体領域と、
    　前記第１の半導体領域上に形成された第２の半導体領域と、
    　前記第２の半導体領域の上部側面に形成された第３の半導体領域と、
    　前記第２の半導体領域の側面に対向しない前記第３の半導体領域の側面に形成され、前記第３の半導体領域と反対導電性の第４の半導体領域と、
    　前記第２の半導体領域上に、前記３の半導体領域と反対導電性の第５の半導体領域を、有し、
    　前記第２の半導体領域は、前記第３の半導体領域と反対導電性の半導体または真性型半導体からなり、
    　少なくとも、前記第２の半導体領域の上部、前記第３の半導体領域、前記第４の半導体領域及び前記第５の半導体領域が島状半導体に形成され、
    　前記第２の半導体領域と前記第３の半導体領域とによりフォトダイオードが形成され、
    　前記フォトダイオード領域に入射した電磁エネルギー波により発生した信号電荷を、前記第３の半導体領域に蓄積する信号電荷蓄積動作が実行され、
    　前記第１の半導体領域及び前記第５の半導体領域の内の一方をドレインとするとともに他方をソースとし、前記信号電荷を蓄積する前記第３の半導体領域をゲートとした接合電界効果トランジスタが形成され、
    　前記第３の半導体領域に蓄積された信号電荷量に応じて、前記接合電界効果トランジスタの前記ソース及びドレイン間に流れる電流を信号出力として読み出す画素信号読出し動作が実行され、
    　前記第４の半導体領域及び前記第５の半導体領域を低レベル電圧とし、前記第１の半導体領域を前記低レベル電圧よりも高い高レベル電圧とすることで、前記第１の半導体領域及び前記第３の半導体領域の間に存在する前記第２の半導体領域において電位障壁をなくし、当該電位障壁のない第２の半導体領域を介して、前記第３の半導体領域に蓄積された信号電荷を、前記第３の半導体領域から前記第１の半導体領域に除去する信号電荷除去動作が実行される、
    　ことを特徴とする固体撮像装置。
  2. 　前記第４の半導体領域が前記第５の半導体領域に接続されている、
    　ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　前記第３の半導体領域と前記第４の半導体領域とは前記第５の半導体領域から離間しており、前記第４の半導体領域の外周部に、絶縁層を介して第１の導体層が形成され、前記第３の半導体領域に蓄積された信号電荷を前記第１の半導体領域へ除去する期間において、前記第４の半導体領域が前記高レベル電圧よりも低い低レベル電圧となるとともに、前記第１の半導体領域には高レベル電圧が印加され、かつ、前記第１の導体層には、前記信号電荷が蓄積される所定の電圧が印加されるように構成されている、
    　ことを特徴とする請求項１に記載の固体撮像装置。
  4. 　前記第１の半導体領域が、
    　前記接合電界効果トランジスタのソースまたはドレインとなる第６の半導体領域と、前記第３の半導体領域に蓄積された信号電荷を除去する第７の半導体領域と、を備え、
    　前記第６の半導体領域と前記第７の半導体領域との間には、前記第２の半導体領域が延在している、
    　ことを特徴とする請求項１に記載の固体撮像装置。
  5. 　前記信号電荷蓄積動作と前記画素信号読出し動作とが実行される期間に前記第７の半導体領域に印加される電圧が、前記信号電荷除去動作が実行される期間に前記第７の半導体領域に印加される電圧よりも低く設定されている、
    　ことを特徴とする請求項４に記載の固体撮像装置。
  6. 　前記画素は２次元状に配列され、当該２次元配列の画素の内の少なくとも１つの行に並ぶ画素の信号電流を、垂直方向に並ぶ画素からなる列に沿って配列され前記第１の半導体領域を互いに接続する信号線を介して、前記画素領域の外部に設けた行画素信号取り込み回路に同時に読み込むとともに、前記少なくとも１つの行に並ぶ画素の信号出力を、前記行画素信号取り込み回路に設けた出力回路から読み出す動作が実行され、前記信号電荷除去動作が実行される期間に、前記少なくとも１つの行に並ぶ画素の前記第５の半導体領域に接続された画素選択線に前記低レベル電圧が印加されるとともに、その他の行に並ぶ画素に接続された画素選択線に前記高レベル電圧が印加され、当該高レベル電圧が印加される高レベル電圧印加期間において、前記画素からなる列に接続される前記信号線に高レベル電圧が印加される、
    　ことを特徴とする請求項１に記載の固体撮像装置。
  7. 　前記第２の半導体領域、前記第３の半導体領域及び前記第４の半導体領域を囲むように絶縁層が形成されるとともに、前記絶縁層を囲むように光遮蔽導体層が形成される、
    　ことを特徴とする請求項１に記載の固体撮像装置。
  8. 　前記光遮蔽導体層が、前記画素領域の画素の前記島状半導体側面に形成されるとともに、前記画素領域の全体に亘って連続して形成されている、
    　ことを特徴とする請求項７に記載の固体撮像装置。
  9. 　前記光遮蔽導体層が、前記画素領域の画素に形成されるとともに、前記画素領域に亘って連続して形成され、かつ、前記光遮蔽導体層には、グランド電圧または前記低レベル電圧が印加されるように構成されている、
    　ことを特徴とする請求項７に記載の固体撮像装置。
  10. 　前記光遮蔽導体層が、前記画素領域の画素に接続されるとともに、前記画素領域の全体に亘って形成され、前記光遮蔽導体層には、前記信号電荷除去動作が実行される期間において、前記信号線に前記高レベル電圧が印加されている期間の一部の期間、または、全部の期間に重なるように、前記高レベル電圧が印加され、前記信号電荷除去動作が実行される期間を除いた期間には、前記信号線に、グランド電圧または低レベル電圧が印加されるように構成されている、
    　ことを特徴とする請求項７に記載の固体撮像装置。
  11. 　前記光遮蔽導体層が、前記第２の半導体領域、前記第３の半導体領域及び前記第４の半導体領域の外周の絶縁層を囲むように形成されるとともに、少なくとも２つの独立した部位に分離されている、
    　ことを特徴とする請求項７に記載の固体撮像装置。
  12. 　前記光遮蔽導体層は前記第５の半導体層に接続されている、
    　ことを特徴とする請求項７に記載の固体撮像装置。
PCT/JP2012/053995 2012-02-20 2012-02-20 固体撮像装置 Ceased WO2013124956A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
PCT/JP2012/053995 WO2013124956A1 (ja) 2012-02-20 2012-02-20 固体撮像装置
CN2012800096431A CN103384916A (zh) 2012-02-20 2012-02-20 固体摄像器件
JP2013537989A JP5547853B2 (ja) 2012-02-20 2012-02-20 固体撮像装置
KR1020137021916A KR20130121947A (ko) 2012-02-20 2012-02-20 고체 촬상 장치
TW102105499A TW201336062A (zh) 2012-02-20 2013-02-18 固體攝像裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/053995 WO2013124956A1 (ja) 2012-02-20 2012-02-20 固体撮像装置

Publications (1)

Publication Number Publication Date
WO2013124956A1 true WO2013124956A1 (ja) 2013-08-29

Family

ID=49005179

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/053995 Ceased WO2013124956A1 (ja) 2012-02-20 2012-02-20 固体撮像装置

Country Status (5)

Country Link
JP (1) JP5547853B2 (ja)
KR (1) KR20130121947A (ja)
CN (1) CN103384916A (ja)
TW (1) TW201336062A (ja)
WO (1) WO2013124956A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018167567A1 (en) * 2017-03-17 2018-09-20 ActLight SA Photo detector systems and methods of operating same
US10269855B2 (en) 2013-03-15 2019-04-23 ActLight SA Photo detector systems and methods of operating same
US10964837B2 (en) 2013-03-15 2021-03-30 ActLight SA Photo detector systems and methods of operating same
US11251217B2 (en) 2019-04-17 2022-02-15 ActLight SA Photodetector sensor arrays
US11587960B2 (en) 2013-03-15 2023-02-21 ActLight SA Photodetector
US11837669B2 (en) 2013-03-15 2023-12-05 ActLight SA Photo detector systems and methods of operating same
US12474453B2 (en) 2022-01-20 2025-11-18 ActLight SA Control techniques for photodetector systems

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102190108B1 (ko) 2014-12-31 2020-12-11 에스에프씨주식회사 고효율과 장수명을 갖는 유기 발광 소자
KR101974860B1 (ko) 2015-02-04 2019-09-05 에스에프씨주식회사 저전압구동이 가능하며 장수명을 갖는 유기 발광 소자
KR101969415B1 (ko) 2015-02-23 2019-08-13 에스에프씨주식회사 저전압구동이 가능하며 고효율을 갖는 유기 발광 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011111662A1 (ja) * 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
JP2011211161A (ja) * 2010-03-12 2011-10-20 Unisantis Electronics Japan Ltd 固体撮像装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011021161A (ja) * 2009-07-21 2011-02-03 National Printing Bureau 蛍光体
US8487357B2 (en) * 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5085688B2 (ja) * 2010-06-10 2012-11-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011111662A1 (ja) * 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
JP2011211161A (ja) * 2010-03-12 2011-10-20 Unisantis Electronics Japan Ltd 固体撮像装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269855B2 (en) 2013-03-15 2019-04-23 ActLight SA Photo detector systems and methods of operating same
US10964837B2 (en) 2013-03-15 2021-03-30 ActLight SA Photo detector systems and methods of operating same
US11587960B2 (en) 2013-03-15 2023-02-21 ActLight SA Photodetector
US11837669B2 (en) 2013-03-15 2023-12-05 ActLight SA Photo detector systems and methods of operating same
WO2018167567A1 (en) * 2017-03-17 2018-09-20 ActLight SA Photo detector systems and methods of operating same
EP4283684A3 (en) * 2017-03-17 2024-02-14 Actlight S.A. Photo detector systems and methods of operating same
US11251217B2 (en) 2019-04-17 2022-02-15 ActLight SA Photodetector sensor arrays
US12474453B2 (en) 2022-01-20 2025-11-18 ActLight SA Control techniques for photodetector systems

Also Published As

Publication number Publication date
KR20130121947A (ko) 2013-11-06
CN103384916A (zh) 2013-11-06
TW201336062A (zh) 2013-09-01
JPWO2013124956A1 (ja) 2015-05-21
JP5547853B2 (ja) 2014-07-16

Similar Documents

Publication Publication Date Title
JP5547853B2 (ja) 固体撮像装置
US20240056695A1 (en) Solid-state imaging device, method of driving the same, and electronic apparatus
CN101465364B (zh) 固态成像装置和相机
CN102804754B (zh) 固体摄像装置和相机
CN102208423B (zh) 固体摄像装置、制造固体摄像装置的方法和电子设备
JP5651976B2 (ja) 固体撮像素子およびその製造方法、並びに電子機器
KR102355558B1 (ko) 이미지 센서
CN106463457B (zh) 图像传感器和电子设备
US8710559B2 (en) Solid-state imaging apparatus, method of manufacturing solid-state imaging apparatus, and electronic apparatus
WO2018159345A1 (ja) 撮像素子
JP2015012126A (ja) 固体撮像素子および駆動方法、並びに電子機器
JP2011216970A (ja) 固体撮像装置、固体撮像装置の駆動方法、および、電子機器
JP2015188049A (ja) 固体撮像装置及び撮像システム
CN104349077A (zh) 固态成像装置、其驱动方法和电子设备
US20130063631A1 (en) Solid-state imaging apparatus and camera
WO2016104177A1 (ja) 固体撮像素子およびその製造方法、並びに電子機器
US8748938B2 (en) Solid-state imaging device
WO2017047774A1 (ja) 半導体素子及び固体撮像装置
JP7402635B2 (ja) 固体撮像素子および撮像装置、ならびに白キズ抑制方法
KR20250127819A (ko) 디지털 픽셀 및 이를 포함하는 이미지 센서
Kang et al. Pixel design and photodiode process technology for image sensor applications
JP2009064890A (ja) Ｃｃｄ型固体撮像素子

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2013537989

Country of ref document: JP

Kind code of ref document: A

Ref document number: 20137021916

Country of ref document: KR

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12868985

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12868985

Country of ref document: EP

Kind code of ref document: A1