TWI894845B

TWI894845B - 半導體裝置及其形成方法

Info

Publication number: TWI894845B
Application number: TW113108145A
Authority: TW
Inventors: 鄒振東; 李家豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2024-03-06
Filing date: 2024-03-06
Publication date: 2025-08-21
Also published as: TW202537436A

Abstract

半導體裝置包括具有第一導電類型的基底、形成於基底上且具有第一導電類型的一磊晶層、具有第二導電類型的複數個摻雜部、溝槽結構、具有第二導電類型的井區以及形成於磊晶層上且對應井區的一閘極結構。磊晶層包括形成於基底上的第一磊晶部以及形成於第一磊晶部上的第二磊晶部。摻雜部設置於第一磊晶部中，溝槽結構設置於第二磊晶部中，溝槽結構自第二磊晶部的頂表面向下延伸，並且接觸此些摻雜部其中之一。井區自第二磊晶部的頂表面向下延伸至第二磊晶部中。井區的第一側壁接觸溝槽結構，井區的底表面與第二側壁係接觸第二磊晶部。

Description

半導體裝置及其形成方法

本發明是關於半導體裝置及其形成方法，特別是關於可降低導通電阻和提升裝置可靠度的半導體裝置及其形成方法。

半導體產業持續地改善不同的電子組件之整合密度，藉由持續降低最小元件尺寸，讓更多組件能夠在給定的面積中整合。例如，垂直擴散金屬氧化物半導體(vertical-diffused metal oxide semiconductor；VDMOS)便是利用垂直結構的設計，降低單元節距(cell pitch)以提升功能密度，其利用晶片之背面做為汲極，而於晶片之正面製作多個電晶體的源極以及閘極，因此驅動電流由平面方向的流動發展為垂直方向的流動，也可以使半導體裝置達到耐高壓操作，而被廣泛地應用在電力開關元件中。

隨著對半導體裝置的電性表現的要求不斷提升，所整合的元件型態和功能亦隨之增加，以符合應用要求。然而，隨著對半導體裝置的功能密度要求不斷提升，半導體裝置所整合的組件及其形成方法的複雜度亦跟著增加，並且有一些性能權衡折衷 (trade off)的電子特性需要考量。例如，上述垂直式半導體裝置通過設置在磊晶層中的導電溝槽做為場板。然而，導電溝槽的臨界尺寸例如溝槽開口寬度、溝槽深度和溝槽絕緣層厚度需隨著元件操作電壓的提高而增加，以適合更高壓的元件操作，進而增加了半導體單元之間的節距(cell pitch)，減少半導體裝置的設置密度。因此，雖然現有的半導體裝置和形成方法通常是適當的而且足以滿足它們的預期目的，但是它們在所有方面並不是完全令人滿意的。

本揭露的一些實施例提供一種半導體裝置，包括具有第一導電類型的一基底以及形成於前述基底上且具有第一導電類型的一磊晶層。其中磊晶層包括形成於前述基底上的第一磊晶部以及形成於第一磊晶部上的第二磊晶部。半導體裝置還包括設置於第一磊晶部中且具有第二導電類型的複數個摻雜部，以及設置於第二磊晶部中的溝槽結構，其中溝槽結構自第二磊晶部的頂表面向下延伸。溝槽結構包括導電部以及覆蓋導電部的側壁和底部的絕緣層，且絕緣層接觸此些摻雜部其中之一。半導體裝置還包括具有第二導電類型的井區，其自第二磊晶部的頂表面向下延伸至第二磊晶部中。其中井區的第一側壁接觸溝槽結構，井區的底表面與該第一側壁相對的第二側壁係接觸第二磊晶部。半導體裝置還包括形成於第二磊晶部的頂表面上且對應井區的一閘極結構。

本揭露的一些實施例提供一種半導體裝置的形成方法，包括提供具有第一導電類型的基底；在基底上形成具有第一導電類型的第一磊晶部；在第一磊晶部中形成多個摻雜部，且此些摻雜部具有第二導電類型，並自該第一磊晶部的頂表面向下延伸至第一磊晶部中；在第一磊晶部上形成具有第一導電類型的第二磊晶部，其中第一磊晶部和第二磊晶部形成一磊晶層；形成一溝槽結構自第二磊晶部的頂表面向下延伸，且溝槽結構與此些摻雜部其中相對應的一者接觸，其中溝槽結構包括導電部以及覆蓋導電部的側壁和底部的絕緣層，絕緣層直接接觸相對應的摻雜部；形成具有第二導電類型的一井區自第二磊晶部的頂表面向下延伸至第二磊晶部中，其中井區的第一側壁接觸溝槽結構，井區的底表面與第一側壁相對的第二側壁接觸第二磊晶部；以及形成一閘極結構於第二磊晶部的頂表面上，閘極結構並對應下方的井區。

10,20:半導體裝置

100,200:基底

102,202:磊晶層

1021:第一磊晶部

1022:第二磊晶部

102t:溝槽

104,304,404A,404B,404C,504:摻雜部

104h:孔洞

105,205:溝槽結構

1051,2051:絕緣層

1052,2052:導電部

100a,1021a,1022a,104a,106a:頂表面

106b,1052b:底表面

106,206:井區

106s1:第一側壁

106s2:第二側壁

R_D:飄移區

108,208:第一重摻雜部

110,210:閘極結構

111:閘極介電層

112:閘極電極

114:層間介電層

115,215:第二重摻雜部

116,216:接觸插塞

1161:接觸阻障層

1162:接觸導電層

T1:第一厚度

T2:第二厚度

dp1:第一深度

dp2:第二深度

D1:第一方向

D2:第二方向

D3:第三方向

第1A~1G圖是根據本揭露的一些實施例的一種半導體裝置在各個中間製造階段的剖面示意圖。

第2圖為一傳統半導體裝置的剖面示意圖。

第3圖為根據本揭露的一些實施例，一種半導體裝置的摻雜部與溝槽結構的俯視示意圖。

第4A~4C圖為根據本揭露的一些實施例，半導體裝置的摻雜部與溝槽結構的俯視示意圖。

第5圖為根據本揭露的一些實施例，一種半導體裝置的摻雜部與溝槽結構的俯視示意圖。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

再者，在以下敘述中可使用空間上相關措辭，例如「位於……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向，還包含半導體裝置在使用或操作中的不同方位。半導體裝置可以朝其他方向定位，且在此使用的空間相關描述可依此相應地解讀。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

本揭露內容的實施例係提供了半導體裝置及其形成方法，可以通過低壓操作的元件設計而製得適合高壓操作的半導體裝置。並且實施例的半導體裝置可以有效降低導通電阻以及提升裝置可靠度。實施例的內容可應用於金屬氧化物半導體(metal-oxide-semiconductor；MOS)裝置，例如金屬氧化物半導體場效電晶體(MOS field effect transistor；MOSFET)。在以下的一些實施例中，是以包含平面式閘極和導電溝槽結構的金屬氧化物半導體場效電晶體做為半導體裝置的示例說明。

參照第1A圖，根據一些實施例，提供具有第一導電類型的一基底100。在一些實施例中，基底100可為一塊狀半導體基板，像是一半導體晶圓。例如，基底100為一矽晶圓。在一些實施例中，基底100可由矽或其他半導體材料製成，或者，基底100可包含其他元素半導體材料，例如鍺(Ge)。在一些實施例中，基底100可包括化合物半導體，例如碳化矽、氮化鎵。在一些實施例中，基底100可包括合金半導體，例如矽鍺、碳化矽鍺或其他合適的基底。在一些實施例中，基底100可由多層材料組成，例如矽/矽鍺、矽/碳化矽。

在此一示例中，基底100例如是摻雜有第一導電類型的摻雜物的矽晶圓。在一種具有垂直型導電溝槽的金屬氧化物半導體場效電晶體(vertical conductive trench MOSFET)的應用中，具有第一導電類型的基底100可做為半導體裝置的汲極區域(drain region)。再者，在此示例中，第一導電類型為n型，但本揭露並不限定於此。在一些其他的示例中，第一導電類型也可以是p型。

在一些實施例中，進行一磊晶成長(epitaxial growth)製程，以在基底100上形成一磊晶層102。磊晶過程中例如是朝著第一方向D1(例如Z方向)成長，而形成磊晶層102。根據本揭露之實施例，是以兩階段的方式成長磊晶層102，並且在形成下方的第一磊晶部(first epitaxial portion)1021後，先在第一磊晶部1021中形成相距設置的多個摻雜部104，再於第一磊晶部1021的上方形成第二磊晶部(second epitaxial portion)1022。根據本揭露的實施例，此些摻雜部104係與磊晶層102具有不同的導電類型。

參照第1A圖，在基底100的頂表面100a上進行磊晶成長製程，以形成具有第一導電類型的第一磊晶部1021。並且在第一磊晶部1021中形成具有第二導電類型的複數個摻雜部104。此些摻雜部104自第一磊晶部1021的頂表面1021a向下延伸至第一磊晶部1021中。在一些實施例中，此些摻雜部104在第二方向D2(例如X方向)上相距設置。再者，在一些實施例中，此些摻雜部104在第一磊晶部1021中係具有大致相同的深度。

再者，基底100和第一磊晶部1021具有相同的導電類型(例如第一導電類型)。在此示例中，基底100和第一磊晶部1021為n型，而摻雜部104與第一磊晶部1021具有相反的導電類型，例如為p型。在一些實施例中，第一磊晶部1021的摻雜濃度小於基底100的摻雜濃度。基底100的摻雜濃度例如(但不限於)在大約1E18atoms/cm³至大約1E21atoms/cm³的範圍。第一磊晶部1021的摻雜濃度例如(但不限於)在大約1E14atoms/cm³至大約1E16atoms/cm³的範圍內。

在一些實施例中，摻雜部104包含具有第二導電類型(例如為p型)的摻雜物，且摻雜部104的摻雜濃度小於基底100的摻雜濃度。在一些實施例中，摻雜部104的摻雜濃度係與第一磊晶部1021的摻雜濃度大致相等。摻雜部104的摻雜濃度例如是(但不限於)在大約1E14atoms/cm³至大約1E16atoms/cm³的範圍內。

再者，在一些實施例中，摻雜部104和第一磊晶部1021包含相同的半導體材料。例如，摻雜部104和第一磊晶部1021皆以一含矽材料製成。在一些實施例中，摻雜部104為具有第二導電類型(例如為p型)的磊晶矽。

上述實施例的摻雜部104可以應用不同的製作方式而形成。例如，可通過佈植製程(implantation process)形成相應的摻雜塊體，或是通過在第一磊晶部1021中蝕刻孔洞104h和在孔洞104h中填入具有第二導電類型的材料，而製得上述摻雜部104。以下簡述其中兩種可應用的摻雜部104的形成方法，但本揭露對此並不特別限制。

在一些實施例中，可以通過沉積製程、微影圖案化製程、蝕刻製程以及佈植製程，而形成上述的摻雜部104。在一實施例中，可先在第一磊晶部1021的頂表面1021a上方沉積一硬質遮罩材料層(hardmask material layer)(未示出)(例如氧化物硬質遮罩材料層)，然後在此硬質遮罩材料層上形成一圖案化光阻(未示出)。根據此圖案化光阻對硬質遮罩材料層進行蝕刻以形成一圖案化硬質遮罩(例如氧化物硬質遮罩)，且圖案化硬質遮罩的多個開口對應於欲形成的摻雜部104的位置。之後，去除圖案化光阻，留下圖案化硬質遮罩。並根據圖案化硬質遮罩的圖案(例如前述開口)對第一磊晶部1021進行一離子佈植製程，以在第一磊晶部1021中形成多個摻雜區域。此些摻雜區域係自第一磊晶部1021的頂表面1021a向下延伸至第一磊晶部1021中，且包含第二導電類型的摻雜物。之後，去除圖案化硬質遮罩。之後，選擇性的進行熱驅入(thermal drive-in)製程，例如高溫退火製程，使此些摻雜區域向外擴散定型，而形成摻雜部104。

在一些其他的實施例中，可通過合適的微影圖案化製程以定義出摻雜部104的位置，並通過合適的沉積製程和平坦化製程以形成摻雜部104。例如，在第一磊晶部1021上方形成一遮罩(未示出)，且此遮罩具有多個開口以暴露出第一磊晶部1021的頂表面1021a。在一些實施例中，此遮罩是由光阻材料形成的一圖案化光阻。在一些其他的實施例中，此遮罩的材料可以是由氧化物層和氮化物層所組成的一硬質遮罩(hard mask；HM)。之後，可經由遮罩的開口去除部分的第一磊晶部1021，例如進行一或多個蝕刻製程，以在第一磊晶部1021中形成多個孔洞104h，此些孔洞104h的位置對應如第1A圖所示的摻雜部104的位置。而此些孔洞104h在第一磊晶部1021中的深度(例如沿第一方向D1)等於後續形成的摻雜部104在第一磊晶部1021中的深度。上述蝕刻製程例如是一乾式蝕刻製程、一濕式蝕刻製程、一電漿蝕刻製程、一反應性離子蝕刻製程、其他合適的製程、或前述製程之組合。在形成孔洞後，可通過灰化製程(ashing process)、濕式蝕刻製程(例如酸蝕)或是其他可接受的製程，以將上述遮罩去除。之後，在此些孔洞104h中填充具有第二導電類型(例如p型)的材料而形成摻雜部104。

在一些示例中，可通過一沉積製程，於第一磊晶部1021上方沉積一p型材料，且此p型材料填滿孔洞104h。再以一平坦化製程去除位於第一磊晶部1021的頂表面1021a上方的p型材料的過量部分，以暴露出第一磊晶部1021的頂表面1021a。孔洞104h中的p型材料係形成摻雜部104。上述沉積製程例如是物理氣相沉積(physical vapor deposition；PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程、或前述製程之組合。上述平坦化製程例如是一化學機械研磨(CMP)製程、一機械拋光製程、一蝕刻製程、其它合適的製程、或前述製程之組合。

再者，根據一些實施例，在形成上述摻雜部104後，摻雜部104的頂表面104a係與第一磊晶部1021的頂表面1021a大致上共平面，如第1A圖所示。

之後，參照第1B圖，根據一些實施例，在第一磊晶部1021的頂表面1021a上繼續朝著第一方向D1(例如Z方向)磊晶成長，而形成第二磊晶部1022。第二磊晶部1022並覆蓋摻雜部104。第二磊晶部1022同樣具有第一導電類型，例如n型。此示例中，第一磊晶部1021和第二磊晶部1022共同構成一磊晶層102。在形成第二磊晶部1022後，摻雜部104埋置在磊晶層102中。如第1B圖所示，摻雜部104埋置在磊晶層102的下部中。

可以通過金屬有機物化學氣相沉積(metal organic chemical vapor deposition；MOCVD)、分子束磊晶(molecular beam epitaxy；MBE)、氫化物氣相磊晶(hydride vapour phase epitaxy；HVPE)、液相磊晶(liquid phase epitaxy；LPE)、氯化物氣相磊晶(Cl-VPE)、其他合適的製程方法或前述方法的組合，以進行上述的磊晶成長製程，而分別形成第一磊晶部1021和第二磊晶部1022。在一半導體裝置例如垂直型溝槽式閘極金屬氧化物半導體場效電晶體(MOSFET)的應用中，在完成電晶體的製作後，具有第一導電類型(例如n型)的磊晶層102可做為半導體裝置的漂移區(drift region)。

第1B圖中亦示出沉積的第一磊晶部1021和第二磊晶部1022的厚度，以及摻雜部104在第一磊晶部1021中的深度。如圖式中，第一磊晶部1021沿第一方向D1沉積第一厚度T1，第二磊晶部1022沿第一方向D1沉積第二厚度T2，以及摻雜部104在第二磊晶部1022中沿第一方向D1具有深度dp1(文中又可稱為第一深度dp1)。摻雜部104的第一深度dp1係小於第一磊晶部1021的第一厚度T1。而第一磊晶部1021的第一厚度T1可以大於、等於或小於第二磊晶部1022的第二厚度T2，視實際應用之半導體單元的電性要求而定。

之後，根據一些實施例，在第二磊晶部1022中形成溝槽結構(trench structure)105，如第1C、1D圖所示。

參照第1C圖，去除部分的第二磊晶部1022，以形成複數個溝槽(trench)102t。此些溝槽102t例如是在第二方向D2上彼此相隔開一距離，並且可沿著第三方向D3延伸。再者，在一些實施例中，此些溝槽102t分別與下方的摻雜部104相對應，且可暴露出摻雜部104的至少部分的頂表面104a。再者，在一些實施例中，此些溝槽102t在第二磊晶部1022中的深度(例如沿第一方向D1)係等於後續形成的溝槽結構105在第二磊晶部1022中的深度(例如沿第一方向D1)。

根據一些實施例，可以通過沉積製程、微影圖案化製程以及蝕刻製程，而形成上述的溝槽102t。例如，在第二磊晶部1022上方形成一硬質遮罩材料層(未示出)，並且在此硬質遮罩材料層上形成一圖案化光阻層(未示出)。此硬質遮罩材料層可以是單層或多層材料層。此圖案化光阻層具有相應於溝槽102t位置的開口圖案。然後，通過此圖案化光阻層對硬質遮罩材料層和第二磊晶部1022依序進行蝕刻製程，以去除部分的第二磊晶部1022，而形成上述的溝槽102t。上述蝕刻製程例如是一乾式蝕刻製程、一濕式蝕刻製程、一電漿蝕刻製程、一反應性離子蝕刻製程、其他合適的製程、或前述製程之組合。形成溝槽102t後，去除圖案化光阻層。並且對結構進行一清洗製程(clean process)，以清除殘餘物。另外，可去除或留下上述之硬質遮罩材料層。為簡化圖式，圖中係一併去除硬質遮罩材料層。

之後，參照第1D圖，根據一些實施例，在溝槽102t 中形成多個溝槽結構105。各個溝槽結構105係接觸下方的一個摻雜部104。各個溝槽結構105例如包括一絕緣層(insulating layer)1051和一導電部1052。絕緣層1051包覆導電部1052的側壁和底部。

再者，如第1D圖所示，第二磊晶部1022中的各溝槽結構105可在第二方向D2上彼此相隔開一距離，並且沿著第三方向D3延伸。各個溝槽結構105的絕緣層1051直接接觸(例如物理性接觸摻雜部104)。因此，根據實施例，溝槽結構105的導電部1052與相應接觸的摻雜部104係通過溝槽結構105的絕緣層1051而電性隔絕。

在一些實施例中，絕緣層1051可為氧化矽、或其它合適的半導體氧化物材料、或前述材料的組合。在一些示例中，可透過一氧化製程，以在溝槽102t的側壁和底表面上以及在第二磊晶部1022的頂表面1022a上順應性的(conformably)形成一絕緣材料。此絕緣材料又可稱為遮蔽絕緣材料(shield insulating material)。上述氧化製程例如是熱氧化法(thermal oxidation)、自由基氧化法(radical oxidation)、或是其他合適的製程。再者，在一些實施例中，可以選擇性的對此絕緣材料進行一熱製程，以增加此絕緣材料的緻密度。在一些實施例中，前述的熱製程可以是快速熱退火(rapid thermal annealing；RTA)製程。

在一些其他實施例中，可通過一沉積製程在溝槽102t的側壁和底表面上以及在第二磊晶部1022的頂表面1022a上沉積一絕緣材料。前述沉積製程例如是一順應性沉積製程(conformal deposition process)，且可以是一物理氣相沉積 (PVD)製程、一化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、其他合適的沉積製程、或前述製程之組合。

之後，依據一些實施例，可通過一沉積製程，於絕緣材料的上方沉積一導電材料(未示出)，且導電材料填滿溝槽102t中絕緣材料以外的空間。並且可以選擇性的對導電材料進行一熱製程，例如一退火製程。在一些實施例中，導電材料可以是單層或多層結構，導電材料例如包含多晶矽、其他合適的材料、或前述材料之組合。在一些示例中，導電材料的沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程、或是前述製程之組合。

接著，去除部分的絕緣材料和部分的導電材料，以形成如第1D圖所示的溝槽結構105。在一些示例中，上述去除部分的絕緣材料和部分的導電材料的步驟可以(但不限於)包含：以一平坦化製程去除位於第二磊晶部1022的頂表面1022a上方的導電材料的過量部分和絕緣材料的過量部分，以暴露出第二磊晶部1022的頂表面1022a。上述平坦化製程例如是一化學機械研磨(CMP)製程、一機械拋光製程、一蝕刻製程、其它合適的製程、或前述製程之組合。

在上述去除步驟後，絕緣材料的留下部分成為絕緣層1051，導電材料的留下部分則成為導電部1052，導電部1052與第二磊晶部1022之間係以絕緣層1051分隔開。在一些示例中，平坦化製程後，導電部1052位於絕緣層1051上，且導電部1052的頂表面及絕緣層1051的頂表面係與第二磊晶部1022的頂表面1022a大致上共平面。

再者，在一些實施例中，在第二磊晶部1022中所形成的溝槽結構105係沿第一方向D1具有深度dp2(文中又可稱為第二深度dp2，以與摻雜部104的第一深度dp1區隔)。溝槽結構105的第二深度dp2係配合下方的摻雜部104的第一深度dp1而做相應的調整和決定，以達到應用之半導體單元的電性要求。

再者，根據一些實施例，溝槽結構105的底部的臨界寬度(最大寬度)，係小於下方與溝槽結構105接觸的摻雜部104的頂表面104a的臨界寬度(最大寬度)。如第1D圖所示，溝槽結構105的底表面在第二方向D2上的寬度可以小於摻雜部104的頂表面104a在第二方向D2上的寬度，但本揭露並不以此為限制。

在一些實施例中，在高壓操作半導體裝置時，流動至下方的第一磊晶部1021的載子可以因實施例提出的不同導電類型的摻雜部104與第一磊晶部1021之間的超級接面(super junctions)而空乏。因此，可以在上方的第二磊晶部1022設置適合較低電壓操作的元件設計，包括較小的單元節距(cell pitch)和較窄尺寸的溝槽結構105。因此，根據一些實施例，上方的溝槽結構105與下方的摻雜部104接觸和共同作用後，可以實現適合高壓操作的半導體裝置之設計。

之後，參照第1E圖，根據一些實施例，形成井區106於第二磊晶部1022中，且此井區106具有與第二磊晶部1022不同的導電類型，例如第二導電類型，在此示例中，井區106為p型，又可稱p型基體區域(p-body region)。再者，溝槽結構105在第二磊晶部1022中的深度(例如沿第一方向D1的深度dp2)是大於井區106在第二磊晶部1022中的深度(例如沿第一方向D1)。更具體地，溝槽結構105的底表面是比井區106的底表面更接近基底100。在一些實施例中，井區106的摻雜濃度在大約1E16atoms/cm³至大約1E18atoms/cm³的範圍之間。根據一些實施例，井區106表面可做為一半導體裝置的通道區。

在一些實施例中，溝槽結構105的導電部1052的底表面1052b係低於井區106的底表面106b，且導電部1052的底表面1052b高於第一磊晶部的頂表面1021a。

注意的是，雖然在此一示例中，是以各個半導體單元(例如電晶體)的部件對稱配置(symmetric configuration)為例做說明，例如在一溝槽結構105的相對兩側係分別對稱地形成相關部件(包括井區106、第一重摻雜部108、閘極結構100、接觸插塞116等部件)，但本揭露並不以此為限制。根據一些其他的實施例，如上述實施例提出的設計，包括在下方的第一磊晶部1021中設置摻雜部104以形成超級接面以及在上方的第二磊晶部1022中的溝槽結構105的組合，亦可應用於具有不對稱配置部件的各個半導體單元中。以下係敘述形成在溝槽結構105的一側的相關部件，以簡化說明。

根據一些實施例中，所形成的井區106的一側係與溝槽結構105接觸，井區106的另一側和底部則被磊晶層102的第二磊晶部1022覆蓋。例如，井區106的第一側壁106s1接觸溝槽結構105的一側。換言之，在形成井區106後，溝槽結構105的一側係沿著井區106的第一側壁106s1而於第二磊晶部1022中延伸，如第1E圖所示。

根據一些實施例，可通過沉積製程、微影圖案化製程、蝕刻製程以及佈植(implantation)製程，自第二磊晶部1022的頂表面1022a摻雜，以在第二磊晶部1022中形成如第1E圖所示的井區106。注意的是，雖然第1E圖的剖面視角無法示出，但各個井區106是在第一方向D1、第二方向D2和第三方向D3上延伸的一摻雜區域。

再者，根據一些實施例，在井區106以外和下方的磊晶部分則為一飄移區(drift region)R_D，此飄移區R_D具有第一導電類型(例如n型)，且與井區106的第二側壁106s2和底表面106b接觸，如第1E圖所示。在此示例中，井區106與飄移區R_D直接接觸溝槽結構105。井區106與飄移區R_D係通過溝槽結構105的絕緣層1051而與導電部1052分隔開來。在一些實施例的製程中，自第二磊晶部1022的上方俯視，定義井區106的遮罩(在第二方向D2和第三方向D3上延伸，未示出)與定義溝槽結構105的遮罩(在第二方向D2和第三方向D3上延伸，未示出)係在第二方向D2上部分重疊，使後續製得的井區106接觸溝槽結構105的一側。

接著，根據一些實施例，例如自井區106的頂表面106a(即，第二磊晶部1022的頂表面1022a)在井區106中摻雜，以在井區106中形成第一重摻雜部(first heavily doped portions)108。在一些實施例中，此些第一重摻雜部108的一側係與鄰近的溝槽結構105接觸。例如，第一重摻雜部108直接接觸溝槽結構105的絕緣層1051。

在一些實施例中，第一重摻雜部108具有與磊晶層102相同的導電類型，例如第一導電類型。在此示例中，第一重摻雜部108為n型。在一些實施例中，第一重摻雜部108的摻雜濃度是大於第二磊晶部1022的摻雜濃度。在一些實施例中，此些第一重摻雜部108的摻雜濃度在大約1E18atoms/cm³至大約1E21atoms/cm³的範圍之間。

根據一些實施例，可通過沉積製程、微影圖案化製程、蝕刻製程以及佈植(implantation)製程，自第二磊晶部1022的頂表面1022a摻雜，以在井區106中形成第一重摻雜部108。在一非限制性的示例中，可在第二磊晶部1022的頂表面1022a上方沉積一氧化物硬質遮罩材料層(未示出)，然後在此氧化物硬質遮罩材料層上形成對應第一重摻雜部108位置的一圖案化光阻(未示出)、根據此圖案化光阻對氧化物硬質遮罩材料層進行蝕刻以形成一氧化物硬質遮罩。之後去除圖案化光阻，並根據形成的氧化物硬質遮罩對第二磊晶部1022進行摻雜，以在井區106中形成第一重摻雜部108。之後去除氧化物硬質遮罩。

之後，參照第1F圖，根據一些實施例，於第二磊晶部1022的頂表面1022a上形成平面式的閘極結構110。各個閘極結構110係對應於下方的井區106。具體而言，一些實施例的各個閘極結構110係跨設在對應的井區106、井區106中的第一重摻雜部108以及部分的飄移區R_D之上。

在一些實施例中，各個閘極結構110包括一閘極介電層111和位於閘極介電層111上方的一閘極電極112。閘極介電層111可以是氧化矽或其它合適的介電材料。閘極電極112可以包括多晶矽或其它合適的導電材料。可以通過一沉積製程(例如物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)製程)、或是一熱氧化製程，以在第二磊晶部1022上形成一介電材料層(未示出)。之後，在介電材料層上沉積一導電材料(未示出)，上述沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程或其他合適的製程。接著，可以通過微影製程及蝕刻製程，以圖案化上述介電材料層以及上述導電材料，形成閘極結構110的閘極介電層111和閘極電極112。

根據一些實施例，如第1F圖所示，在形成閘極結構110之後，在磊晶層102上形成一層間介電(interlayered dielectric；ILD)層114。更具體的說，層間介電層114形成於第二磊晶部1022的頂表面1022a上，且層間介電層114覆蓋閘極結構110、第一重摻雜部108和溝槽結構105。

在一些實施例中，層間介電層114可以是氧化矽、或其它合適的低介電常數(low-k)介電材料、或前述材料的組合。在一些實施例中，層間介電層114的材料不同於溝槽結構105的絕緣層1051的材料。在一些其他的實施例中，層間介電層114與溝槽結構105的絕緣層1051包含相同材料。再者，可以通過一沉積製程將層間介電層114沉積在磊晶層102的上方。在一些實施例中，上述沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程、或前述之組合。

之後，參照第1G圖，根據一些實施例，在層間介電層114中形成接觸插塞(contact plug)116，且接觸插塞116電性連接半導體裝置的源極區域。以下係提出形成接觸插塞116的其中一種製程。

在一些實施例中，去除層間介電層114的一部份、第一重摻雜部108的一部份和井區106的一部份，以形成後續形成接觸插塞116的接觸孔(contact hole)(未示出)。所形成的接觸孔是位於閘極結構110和溝槽結構105之間，且接觸孔的底部例如暴露出井區106。

依據一些實施例，可通過一微影圖案化製程及蝕刻製程，以形成接觸孔。例如，在第二磊晶部1022的上方沉積一層間介電層114之後，以一個或多個蝕刻製程去除層間介電層114的一部份、第一重摻雜部108的一部份和井區106的一部份，而形成接觸孔。在一些實施例中，上述微影圖案化製程包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗及乾燥(例如，硬烘烤)、其他合適的製程、或前述製程之組合。在一些實施例中，上述蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程、或前述製程的組合。

根據本揭露的一些實施例的半導體裝置，形成接觸孔後，第一重摻雜部108的留下部分可做為一實施例的半導體裝置的源極區域(source region)。

根據一些實施例，在形成接觸孔之後，可通過接觸孔的底部進行一離子佈植製程，以在井區106中形成第二重摻雜部(second heavily doped portions)115。在一些實施例中，此些第二重摻雜部115具有與井區106相同的導電類型，例如第二導電類型。在此示例中，第二重摻雜部115為p型。

在一些實施例中，第二重摻雜部115的摻雜濃度是大於井區106的摻雜濃度。再者，在一些實施例中，設置於第一磊晶部1021中的摻雜部104的摻雜濃度係小於第二重摻雜部115的摻雜濃度。在一些實施例中，此些第二重摻雜部115的摻雜濃度在大約1E18atoms/cm³至大約1E21atoms/cm³的範圍之間。

再者，在一些實施例中，第二重摻雜部115位於接觸孔的底部周圍，且第二重摻雜部115鄰近溝槽結構105和第一重摻雜部108。例如，第二重摻雜部115位於第一重摻雜部108之下。在此示例中，此些第二重摻雜部115的一側係物理性接觸鄰近的溝槽結構105，例如第二重摻雜部115直接接觸溝槽結構105的絕緣層1051。根據一些實施例的半導體裝置，第二重摻雜部115的形成可以使後續形成的接觸插塞116和井區106之間形成良好的歐姆接觸(ohmic contact)。

之後，在接觸孔中形成接觸插塞116。根據一些實施例，沿著第二方向D2，各個接觸插塞116位於閘極結構110和溝槽結構105之間。根據一些實施例，接觸插塞116與井區106電性連接，以及與第一重摻雜部108電性連接。此示例中，接觸插塞116的底部還接觸第二重摻雜部115，因此接觸插塞116和井區106通過第二重摻雜部115而更良好的電性連接。在第一重摻雜部108做為半導體裝置10的源極區域的實施例中，接觸插塞116又可稱為源極接觸件(source contacts)。

值得注意的是，第1G圖中所示出的接觸插塞116係直接接觸鄰近的溝槽結構105，亦即接觸插塞116與鄰近的溝槽結構105之間(沿著第二方向D2)並不具有飄移區R_D的任何磊晶部分。但是本揭露並不以此為限制。在一些其他的實施例中，接觸插塞116也可以與鄰近的溝槽結構105相隔開一距離(未示出)，亦即接觸插塞116與溝槽結構105之間(沿著第二方向D2)可具有一部分的第一重摻雜部108。

在一些實施例中，接觸插塞116包括接觸阻障層(contact barrier layer)1161和接觸導電層(contact conductive layer)1162。接觸阻障層1161形成於接觸孔的側壁和底部而為一阻障襯層(barrier liner)，接觸導電層1162則填滿接觸孔中接觸阻障層1161以外的剩餘空間。在此示例中，如第1G圖所示，接觸插塞116的頂表面(包括接觸阻障層1161的頂表面和接觸導電層1162的頂表面)係與層間介電層114的頂表面大致上共平面。

在一些示例中，可通過沉積製程以於層間介電層114上形成一阻障材料(未示出)，且阻障材料等向性的沉積於接觸孔中。再於阻障材料層的上方沉積一導電材料(未示出)，且導電材料填滿接觸孔中剩餘的空間。接著，例如以蝕刻方式或其他合適方式去除層間介電層114上方的導電材料和阻障材料的過量部分，以在接觸孔中形成接觸阻障層1161和接觸導電層1162。

在一些實施例中，接觸阻障層1161的材料可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鈷鎢磷化物(CoWP)、釕(Ru)、三氧化二鋁(Al₂O₃)、氧化鎂(MgO)、氮化鋁(AlN)、五氧化二鉭(Ta₂O₅)、二氧化矽(SiO₂)、二氧化鉿(HfO₂)、二氧化鋯(ZrO₂)、氟化鎂(MgF₂)、氟化鈣(CaF₂)、其他合適的阻障材料、或是前述材料之組合。在一些實施例中，可藉由化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、其他合適的製程、或前述製程之組合而形成接觸阻障層1161。

在一些實施例中，接觸導電層1162可以是一層或多層結構，其導電材料可以包括鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)、矽化鎳(nickel silicide；NiSi)、矽化鈷(cobalt silicide；CoSi)、碳化鉭(tantulum carbide；TaC)、矽氮化鉭(tantulum silicide nitride；TaSiN)、碳氮化鉭(tantalum carbide nitride；TaCN)、鋁化鈦(titanium aluminide；TiAl)，鋁氮化鈦(titanium aluminide nitride；TiAlN)、其他合適的金屬、或前述材料之組合。再者，在一些實施例中，可藉由化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、其他合適的製程、或前述製程之組合而形成此導電材料。

在形成接觸插塞116之後，進行其他部件的後續製程。根據一些實施例，係於層間介電層114和接觸插塞116的上方形成一金屬層(未示出)。金屬層覆蓋接觸插塞116，並與接觸插塞116物理性和電性接觸，因此金屬層通過接觸插塞116而與第一重摻雜部108、第二重摻雜部115和井區106電性連接。

在一些實施例中，上述金屬層可包含銅、銀、金、鋁、鎢、其他合適的金屬材料、或前述材料之組合。在一些實施例中，金屬層的材料相同於接觸插塞116的材料。在一些其他實施例中，金屬層的材料不同於接觸插塞116的材料。依據一些實施例，可透過沉積製程在接觸插塞116上形成金屬層。在一些實施例中，上述沉積製程可為物理氣相沉積製程、化學氣相沉積製程、其他合適的製程或前述之組合。根據一些實施例，此金屬層可做為一半導體裝置10的頂部金屬，以與做為源極區域的第一重摻雜部108電性連接，因此又可稱為源極金屬層(source metal layer)。在形成上述金屬層之後，完成一半導體裝置10的製程。

根據實施例提出的摻雜部104，在第一磊晶部1021中係達到一定的深度。例如，在一些實施例中，摻雜部104在第一磊晶部1021中的第一深度dp1相對於第一磊晶部1021的第一厚度T1的比率是在大約0.4至大約0.9的範圍之間。在一些實施例中，第一深度dp1相對於第一厚度T1的比率是在大約0.5至大約0.8的範圍之間，或在其他合適的範圍之間。

再者，根據實施例提出的摻雜部104的深度，其與上方的溝槽結構105的深度亦達到一比率。例如，在一些實施例中，摻雜部104在第一磊晶部1021中的第一深度dp1相對於溝槽結構105在第二磊晶部1022中的第二深度dp2的比率是在大約0.4至2.0的範圍之間，或在大約0.5至1.5的範圍之間，或在大約0.7至1.3的範圍之間，或在大約0.8至1.2的範圍之間，或在其他合適的範圍之間。

再者，實施例的摻雜部104的第一深度dp1可以大於、等於或小於溝槽結構105的第二深度dp2，視實際應用之半導體單元的電性要求而定。若第一深度dp1大於第二深度dp2，則下方的第一磊晶部1021與摻雜部104之間的空乏區深度增加，雖然較不易形成摻雜部104，但可能減少上方的第二磊晶部1022中的溝槽結構105的相關尺寸(例如溝槽結構105的寬度和深度以及絕緣層1051的厚度)和縮小相鄰半導體單元之間的間距(cell pitch)。若第二深度dp2大於第一深度dp1，則第一磊晶部1021與摻雜部104之間的空乏區深度減少，但有利於摻雜部104的形成。

根據上述一些實施例提出的半導體裝置具有許多優點。特別是通過實施例，可以使用適合較低電壓操作的元件設計，包括較小的單元節距(cell pitch)和較窄尺寸的溝槽結構105，與溝槽結構105下方的摻雜部104相配合，而實現適合高壓操作的半導體裝置。並且實施例提出的半導體裝置可以有效降低導通電阻。再者，根據一些實施例，位於溝槽結構105下方的摻雜部104更接近基底100(汲極區)，施加高電壓於基底100時，摻雜部104可降低溝槽結構105中絕緣層1051的底部的電場強度，進而避免在絕緣層1051的底部和基底100之間形成漏電路徑，因此提高半導體裝置的可靠度(reliability)。

另外，根據本揭露一些實施例的半導體裝置，溝槽結構105的導電部1052可以電性連接至閘極結構110。例如，可以通過半導體裝置中的其他內連線(未示出)使得導電部1052與閘極電極112耦接。或者，也可以通過設置引腳於導電部1052，在封裝階段再以銲線接合(wire bonding)的方式與閘極結構110完成電性連接。根據一些實施例，若溝槽結構105後續與閘極電性連接，則溝槽結構105的導電部1052除了可以降低導通電阻，其具有第一導電類型的導電部1052也可以進一步加強降低表面電場(reduced surface filed；RESURF)的效果。

再者，根據本揭露一些實施例的半導體裝置，溝槽結構105的導電部1052也可以電性連接至源極端(source terminal)。例如，可以經由半導體裝置中的其他內連線(未示出)使得導電部1052與第一重摻雜部108(源極區域)和接觸插塞116(源極接觸件)電性連接。或者，也可以通過設置引腳於導電部1052，在封裝階段再以銲線接合的方式而與第一重摻雜部108(源極區域)和接觸插塞116(源極接觸件)完成電性連接。

而實施例的溝槽結構105不論是電性連接至閘極結構110或是電性連接至源極端，都可以降低實施例的半導體裝置的導通電阻。

再者，可以依照應用元件的條件需求，通過適當的電路連接而使實施例所提出的半導體裝置適合應用於低頻率或是高頻率操作要求之電路系統。例如，在一些實施例中，溝槽結構105的導電部1052電性連接到閘極結構110，雖然產生較高的閘極-汲極電容(Cgd)，但是導通電阻比較低，因此一般適合低頻率操作要求之電路系統的應用。在一些實施例中，溝槽結構105的導電部1052電性連接到源極端，雖然導通電阻較高，但是閘極-汲極電容(Cgd)較低，元件的開關速度更快，因此一般適合高頻率操作要求之電路系統的應用。

再者，實施例提出的半導體裝置可以依據應用條件需求而彈性的配置與設計。例如，一種半導體結構可能包含了複數個如實施例所示的半導體單元(cell units)設置於基底100上，其中這些單元的溝槽結構105的導電部1052可以全部與源極端電性連接或是全部與閘極結構110電性連接，也可以一部分的溝槽結構105的導電部1052與源極端電性連接，其餘部分的溝槽結構105的導電部1052與閘極結構110電性連接。因此，實施例提出的半導體裝置可彈性的應用。

本揭露亦對傳統的半導體裝置和一些實施例的半導體裝置提出電性模擬。根據模擬結果可以證明實施例確實有效改善半導體裝置的多項電子特性表現。電性模擬說明如下。

第2圖為一傳統半導體裝置的剖面示意圖。第2圖中與第1G圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此不多贅述。

如第2圖所示的半導體裝置20，在基底200上成長的磊晶層202中形成多個溝槽結構205，其中溝槽結構205包括絕緣層2051和導電部2052。在模擬測試中，溝槽結構205在磊晶層202中的深度等於實施例(第1G圖)之溝槽結構105的深度和摻雜部104的深度的總和。第2圖所示的半導體裝置20還包括具有第二導電類型(例如p型)的井區206、具有第一導電類型(例如n型)的第一重摻雜部208、具有第二導電類型(例如p型)的第二重摻雜部215、閘極結構210和接觸插塞216等部件。第2圖的部件的配置、材料和製法的細節，可參照上述第1A~1G圖內容的相關說明，在此不再重述。

在此模擬實驗中，以如第1G圖所示之實施例的半導體裝置和如第2圖所示之傳統半導體裝置做為比較例，進行多項相關電性模擬測試。

表1列出使實施例的半導體裝置(第1G圖)和傳統半導體裝置(第2圖)達到相同的崩潰電壓時，例如大約80V，半導體裝置的相關尺寸和電性模擬結果。

根據模擬結果，達到相同的崩潰電壓時(例如約 80V)，傳統半導體裝置(第2圖)的磊晶層的台面(mesa)的臨界尺寸(例如沿第二方向D2)略高於實施例半導體裝置的磊晶層台面的臨界尺寸。然而，實施例半導體裝置的溝槽開口臨界尺寸(trench critical dimension；0.6微米)僅為傳統半導體裝置的溝槽開口臨界尺寸的1/2，且溝槽內的絕緣層(例如遮蔽氧化層)厚度也為傳統半導體裝置的溝槽絕緣層厚度的約53%。根據表1，實施例半導體裝置的單元節距(cell pitch；2.68微米)比起傳統半導體裝置的單元節距(4.06微米)下降了約34%。換言之，在相同單位面積下可以設置更多實施例的半導體單元。

若以上述如表1所示的實施例的溝槽開口臨界尺寸(0.6微米)和溝槽絕緣層厚度(1900埃)等數據來製成如第2圖所示的溝槽結構205，以做為半導體裝置中的場板，而沒有設置實施例的摻雜部104，則半導體裝置的崩潰電壓下降而無法達到80V，例如可能僅有52V。因此，根據本揭露實施例的溝槽結構搭配摻雜部的設計，可以通過具有較低崩潰電壓的元件的溝槽配置去實現具有較高崩潰電壓的元件設計。

再者，根據表1的電性表現模擬結果，實施例的半導體裝置中，其溝槽結構不論是電性連接至閘極結構或是電性連接至源極端，都可以降低實施例的半導體裝置的導通電阻。以溝槽結構電性連接至閘極結構為例，實施例的半導體裝置的特性導通電阻(14.83mΩ-mm²)比起傳統半導體裝置的特性導通電阻(24.68mΩ-mm²)大幅改善了約40%。以溝槽結構電性連接至源極端為例，實施例的半導體裝置的特性導通電阻(16.09mΩ-mm²)比起傳統半導體裝置的特性導通電阻(29.02mΩ-mm²)大幅改善了約44.5%。

再者，不論是實施例的半導體裝置或是傳統半導體裝置，溝槽結構電性連接至閘極結構由於可以提供場效效應，因此其導通電阻都比電性連接至源極端的導通電阻要來得低。而根據表1，實施例的半導體裝置的溝槽結構電性連接至源極端的特性導通電阻(16.09mΩ-mm²)亦比傳統半導體裝置的溝槽結構電性連接至閘極結構的特性導通電阻(24.68mΩ-mm²)要更低。因此，實施例的半導體裝置確實有效改善導通電阻。

另外，品質因素(figure of merit；FOM)可用於評估裝置性能，其中FOM為特性電荷(Qg,sp，電容充放電時單位面積所需的電荷)與特性導通電阻(Ron,sp)的乘積。根據表1的電性表現模擬結果，溝槽結構不論是電性連接至閘極結構或是電性連接至源極端，實施例的半導體裝置的FOM都比傳統半導體裝置的FOM要低。以溝槽結構電性連接至閘極結構為例，實施例的半導體裝置的FOM(278.02mΩ-nC)比起傳統半導體裝置的FOM(421.93mΩ-nC)大幅改善了約34.1%。以溝槽結構電性連接至源極端為例，實施例的半導體裝置的FOM(83.65mΩ-nC)比起傳統半導體裝置的FOM(93.33mΩ-nC)改善了約10.4%。

再者，半導體裝置的特性電荷的大小會影響裝置的開關速度。特性電荷的數值越大，表示電容充放電時單位面積所需的電荷越多，開關速度越慢，適合應用於低頻操作的半導體裝置。特性電荷的數值越小，表示電容充放電時單位面積所需的電荷越少，開關速度越快，適合應用於高頻操作的半導體裝置。根據表1，相較於傳統半導體裝置，實施例的半導體裝置的特性電荷數值僅有些微上升，因此，實施例的半導體裝置仍然具有良好的開關速度。並且，相較於傳統半導體裝置，實施例的半導體裝置在不犧牲特性電荷的情況下，可達到大幅改善特性導通電阻的效果。

另外，在對電流為垂直方向流動的半導體裝置(以基底為汲極端)進行高壓操作時，若溝槽絕緣層底部的電場強度過大，則容易破壞溝槽絕緣層，而使溝槽內的導電部與基底之間產生漏電甚至造成短路，進而影響半導體裝置的可靠度(reliability)。根據表1的電性表現模擬結果，在相同崩潰電壓(約80V)下，實施例的半導體裝置的溝槽絕緣層底部的電場強度(2.18MV/cm)係小於傳統半導體裝置的溝槽絕緣層底部的電場強度(2.88MV/cm)，改善了約24.3%。實施例的半導體裝置中，溝槽絕緣層底部的電場強度降低可以避免溝槽絕緣層損傷，解決傳統半導體裝置中可能產生的漏電或短路的問題，因此有益於提高半導體裝置的可靠度。

<一些其他實施例>

另外，雖然根據上述示例的半導體裝置，如第1G圖所示，摻雜部104在第一磊晶部1021中的延伸方向(例如第三方向D3)係與上方的溝槽結構105在第二磊晶部1022中的延伸方向(例如第三方向D3)相同。此些摻雜部104可以是具有第二導電類型的柱體(pillars)，例如是P型柱體，其中此些P型柱體在第一磊晶部1021中彼此相距設置，且沿著相同方向延伸。然而，本揭露的摻雜部104與溝槽結構105並不侷限於上述配置。實施例的摻雜部104與溝槽結構105的延伸方向可以相同或不同(例如相互垂直)，摻雜部104的形狀也沒有特別限制。

以下係提出其中一些實施例(但並非所有的實施例)可應用的摻雜部104與溝槽結構105之配置。

第3圖為根據本揭露的一些實施例，一種半導體裝置的摻雜部與溝槽結構的俯視示意圖。一些實施例的摻雜部304與溝槽結構305的延伸方向係不相同。如第3圖所示，溝槽結構305在第二磊晶部1022中沿第三方向D3延伸，實施例的摻雜部304在第一磊晶部1021中沿第二方向D2延伸，其中第二方向D2垂直於第三方向D3。

另外，在一些其他實施例中，摻雜部104的延伸方向與溝槽結構105的延伸方向可能具有一夾角(未示出)，且此夾角在大於0度至小於90度的範圍之間。

再者，本揭露的摻雜部104的形狀，除了上述實施例的第二導電型柱體(例如P型柱體)，也可以是其他形狀。例如，摻雜部104可以是具有第二導電類型的島塊(island blocks)，若俯視磊晶層102，此些島塊的頂表面可呈例如長方形、正方形、圓形、橢圓形、六邊形、其他多邊形、環形、或是其他合適的形狀。本揭露對此並沒有特別限制。

第4A~4C圖為根據本揭露的一些實施例，半導體裝置的摻雜部與溝槽結構的俯視示意圖。如第4A~4C圖所示，摻雜部404A、404B、404C為具有第二導電類型的島塊。此些島塊在第一磊晶部1021中彼此相距設置，且各溝槽結構305的底部可能接觸一個或多個島塊。再者，對應相鄰的溝槽結構305的島塊可配置成多列，或是彼此錯開設置。

如第4A圖所示，在一些實施例中，摻雜部404A為具有長方形頂表面的島塊在第一磊晶部1021中相距設置，其中溝槽結構305的底部係接觸兩個或兩個以上的摻雜部404A。

如第4B圖所示，在一些實施例中，摻雜部404B為具有圓形頂表面的島塊在第一磊晶部1021中相距設置，其中溝槽結構305的底部係接觸兩個或兩個以上的摻雜部404B。

如第4C圖所示，在一些實施例中，摻雜部404C為具有六邊形頂表面的島塊在第一磊晶部1021中相距設置，其中溝槽結構305的底部係接觸兩個或兩個以上的摻雜部404C。

第5圖為根據本揭露的一些實施例，一種半導體裝置的摻雜部與溝槽結構的俯視示意圖。如第5圖所示，在一些實施例中，摻雜部504為具有第二導電類型的空心管柱。此些空心管柱在第一磊晶部1021中係具有環狀頂表面。其中溝槽結構305的底部係接觸部分的摻雜部504。再者，此些摻雜部504例如是以同心圓方式設置(concentric arrangement)。

上述摻雜部304、404A、404B、404C、504與溝槽結構305的配置、材料和製法的細節，可參照上述第1A~1D圖中關於摻雜部104與溝槽結構105的內容說明，在此不再重述。

綜合上述，實施例提出的半導體裝置具有許多優點。例如，可以使用適合較低電壓操作的元件設計(包括較小的單元節距和較窄尺寸的溝槽結構)與下方的摻雜部相配合，而實現適合高壓操作的半導體裝置。因此，在相同單位面積下可以形成更多實施例的半導體單元。再者，如上述實施例提出的半導體裝置可以有效降低導通電阻，增進半導體裝置的電性表現。再者，實施例提出的摻雜部可以降低溝槽絕緣層底部的電場強度，進而避免在絕緣層底部和施加高壓的基底之間形成漏電路徑甚至造成短路，因此實施例提出的半導體裝置可具有更好的可靠度。再者，實施例所提出的半導體裝置的形成方法，可以通過簡單的工序，例如僅需增加一張光罩以在磊晶層的下部中形成實施例的摻雜部，即可製得實施例的半導體裝置，其製程簡易，且與現有製程相容。

10:半導體裝置

100:基底

102:磊晶層

1021:第一磊晶部

1022:第二磊晶部

104:摻雜部

105:溝槽結構

1051:絕緣層

1052:導電部

1021a:頂表面