TWI831561B

TWI831561B - 半導體裝置及其製造方法

Info

Publication number: TWI831561B
Application number: TW112100352A
Authority: TW
Inventors: 李文山; 李宗曄; 陳富信
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2023-01-05
Filing date: 2023-01-05
Publication date: 2024-02-01
Also published as: TW202429686A

Abstract

一種半導體裝置，包含第一導電類型的基底，第二導電類型的井區設置於基底內，第一導電類型的源極區設置於井區內，第二導電類型的基體區設置於基底和井區內，且鄰接源極區，凹陷設置於基底內且鄰接基體區，閘極電極設置於井區上，第一金屬層設置於源極區和基體區上，且填充於凹陷內，汲極電極設置於基底的背面，其中填充於凹陷內的第一金屬層與基底形成接面位障蕭特基二極體。

Description

半導體裝置及其製造方法

本揭露係關於半導體的技術領域，特別是整合接面位障蕭特基二極體和金屬氧化物半導體場效電晶體的半導體裝置及其製造方法。

近年來，碳化矽(SiC)材料由於具有優良的物理和電學特性，例如寬能隙、高導熱係數、高擊穿電場等，而逐漸取代矽發展出碳化矽元件。相較於採用矽的半導體元件，碳化矽元件具有許多優異特性，例如開關速度快、低漏電流、低導通電阻、低功率損耗等，因此碳化矽元件已經廣泛地應用在高功率的電力電子系統中作為功率開關、轉換器等功率元件。

常見的碳化矽元件例如為垂直雙擴散金屬氧化物半導體(vertical double diffused metal-oxide-semiconductor transistors(VDMOS)場效電晶體，在電子電路的應用中，碳化矽VDMOS場效電晶體通常需要與一個反向並聯的二極體共同使用，以提高工作速度，並降低開關損耗，其中一種為直接使用碳化矽元件本身形成的寄生PIN型二極體(移相開關二極體)，然而此寄生PIN二極體在操作的過程中會因為電子電洞的復合而逐漸劣化，不但會破壞碳化矽的晶格結構，降低碳化矽元件的可靠度，或進而造成元件失效。另一種為將碳化矽元件與外部的蕭特基二極體反向並聯共同封裝使用，但是此方式會增加半導體元件的面積或體積，其不利於尺寸微縮化的需求，且增加成本。

有鑑於此，本揭露提出一種半導體裝置及其製造方法，此半導體裝置將接面位障蕭特基二極體(Junction Barrier Schottky diode,JBS diode)整合在金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)的結構中，因此不會增加半導體裝置的面積，同時本揭露之JBS二極體的設置其目的之一還可以減少傳統上MOSFET因加入JBS二極體而造成的源極接觸面積損失，相較於傳統的JBS-MOSFET整合元件，本揭露之半導體裝置可以進一步改善源極接觸電阻。

根據本揭露的一實施例，提供一種半導體裝置，包括基底、井區、源極區、基體區、凹陷、閘極電極、第一金屬層以及汲極電極。基底具有第一導電類型，井區具有第二導電類型，設置於基底內，源極區具有第一導電類型，設置於井區內，基體區具有第二導電類型，設置於基底和井區內，且鄰接源極區，凹陷設置於基底內，且鄰接基體區，閘極電極設置於井區上，第一金屬層設置於源極區和基體區上，且填充於凹陷內，汲極電極設置於基底的背面，其中填充於凹陷內的第一金屬層與基底形成接面位障蕭特基二極體。

根據本揭露的一實施例，提供一種半導體裝置的製造方法，包括以下步驟：提供具有第一導電類型的基底；形成具有第二導電類型的井區於基底內；形成具有第一導電類型的源極區於井區內；形成具有第二導電類型的基體區於基底和井區內，且基體區鄰接源極區；形成閘極電極於井區上；形成凹陷於基底內，且鄰接基體區；形成第一金屬層於源極區和基體區上，且填充凹陷；以及形成汲極電極於基底的背面，其中填充於凹陷內的第一金屬層與基底形成接面位障蕭基二極體。

為了讓本揭露之特徵明顯易懂，下文特舉出實施例，並配合所附圖式，作詳細說明如下。

100:半導體裝置

101:基底

102:重摻雜區

103:輕摻雜磊晶層

105:井區

107:源極區

109:基體區

111:閘極介電層

113:閘極電極

114:氧化層

115:介電層

116:開口

117:金屬矽化物層

119:第二金屬層

119A:第一部份

119B:第二部份

119C:第三部份

119D:第四部份

120:凹陷

121:第一金屬層

123:汲極電極

130:圖案化光阻

132:開口

W1、W2:寬度

D1:深度

T1:厚度

S101、S103、S105、S107、S109、S111、S113、S115、S117、S119、S121、S123:步驟

為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。

第1圖是根據本揭露一實施例所繪示的半導體裝置的剖面示意圖。

第2圖是根據本揭露另一實施例所繪示的半導體裝置的剖面示意圖。

第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖和第10圖是根據本揭露一實施例所繪示半導體裝置的製造方法之一些階段的剖面示意圖。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「上」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖式中所顯示的方位外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能方位。隨著半導體裝置的方位的不同(旋轉90度或其它方位)，用以描述其方位的空間相關敘述亦應透過類似的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

本揭露中所提及的「耦接」、「耦合」、「電連接」一詞包含任何直接及間接的電氣連接手段。舉例而言，若文中描述第一部件耦接於第二部件，則代表第一部件可直接電氣連接於第二部件，或透過其他裝置或連接手段間接地電氣連接至該第二部件。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

本揭露係關於將接面位障蕭特基二極體(JBS diode)整合在平面碳化矽金屬氧化物半導體場效電晶體(planar SiC MOSFET)的結構中，因此不會增加半導體裝置的面積，且本揭露之半導體裝置的目的之一可藉由JBS二極體來改善習知的PNP雙載子二極體造成的SiC晶格破壞問題，同時此JBS二極體的設置還可以減少傳統上MOSFET因加入JBS二極體而造成的源極接觸面積損失，因此，相較於傳統的JBS-MOSFET整合元件，本揭露之半導體裝置可以進一步改善源極接觸電阻，以改善短路能量(short-circuit energy,Esc)和非箝制雪崩能量(Un-clamped avalanche energy,Eas)的耐受程度，提高半導體裝置的耐用度。

第1圖是根據本揭露一實施例所繪示的半導體裝置100的剖面示意圖，半導體裝置100包含具有第一導電類型(例如n型)的基底101，基底101的組成可為碳化矽(SiC)，且基底101可包含重摻雜區102和輕摻雜磊晶層103位於重摻雜區102上，重摻雜區102例如為n型重摻雜基板(N⁺ Sub)，輕摻雜磊晶層103例如為n型輕摻雜磊晶層(N^- Epi)。具有第二導電類型(例如p型)的井區105設置於基底101的輕摻雜磊晶層103內，具有第一導電類型(例如n型)的源極區107設置於井區105內，源極區107例如為n型重摻雜區。此外，具有第二導電類型(例如p型)的基體區(body region)109設置於基底101的輕摻雜磊晶層103和井區105內，且鄰接源極區107，基體區109的摻雜濃度高於井區105的摻雜濃度，且基體區109的底面低於源極區107的底面，基體區109例如為深p型重摻雜區(deep P⁺ region)。於一實施例中，如第1圖所示，基體區109的底面可以與井區105的底面齊平。於其他實施例中，基體區109的底面可以高於或低於井區105的底面。另外，閘極電極113設置於井區105和部份的源極區107上，閘極介電層111設置於閘極電極113和井區105之間、以及閘極電極113和源極區107之間，介電層115覆蓋於閘極電極113的頂面和側壁上。在此實施例中，基底101的重摻雜區102可為汲極區，汲極電極123設置於基底101的背面，且鄰接重摻雜區102，以構成垂直雙擴散金屬氧化物半導體場效電晶體(VDMOSFET)結構。

根據本揭露的一些實施例，半導體裝置100包含凹陷120形成於基底101的輕摻雜磊晶層103內，且凹陷120鄰接基體區109。如第1圖所示，凹陷120位於兩個基體區109之間，且從基底101的正面向下延伸(例如沿著Z軸方向)至輕摻雜磊晶層103中，於一些實施例中，凹陷120的深度D1可為基體區109的厚度T1的25%至75%，在此範圍的深度D1可以提供足夠的源極接觸面積。此外，如第1圖所示，於一實施例中，凹陷120還可側向延伸(例如沿著X軸方向)至兩個基體區109中。於一些實施例中，凹陷120在基體區109中的寬度W1為基體區109的寬度W2的0%以上至75%，例如寬度W1可為寬度W2的25%至75%，在此範圍的寬度W1可以進一步提供更多的源極接觸面積。半導體裝置100還包含第一金屬層121設置於源極區107和基體區109上，且填充於凹陷120內。根據本揭露的一些實施例，填充於凹陷120內的第一金屬層121與基底101形成接面位障蕭特基(JBS)二極體，此JBS二極體位於VDMOSFET的區域中，因此不會佔據額外的布局面積，有利於半導體裝置100的尺寸微縮化。此外，第一金屬層121還覆蓋於介電層115上方，介電層115位於閘極電極113和第一金屬層121之間。

另外，半導體裝置100還包含金屬矽化物層(silicide layer)117設置於源極區107和基體區109上，以及第二金屬層119順向性地設置於介電層115、金屬矽化物層117及凹陷120的側壁和底面上。第二金屬層119包含位於凹陷120內的第一部份119A和第二部份119B，其中，第一部份119A鄰接基體區109，第二部份119B鄰接基底101的輕摻雜磊晶層103。此外，第二金屬層119還包含位於凹陷120外的第三部份119C和第四部份119D，其中，第三部份119C順向性地設置於介電層115上，第四部份119D順向性地設置於金屬矽化物層117上。根據本揭露的一些實施例，金屬矽化物層117由與半導體材料會形成歐姆接觸的金屬材料製成，因此金屬矽化物層117與源極區107和基體區109形成歐姆接觸。第二金屬層119由與半導體材料會形成蕭特基接觸的金屬材料製成，由於基體區109為重摻雜區，因此第二金屬層119的第一部份119A與基體區109會形成歐姆接觸，而第二金屬層的第二部份119B則與基底101的輕摻雜磊晶層103形成蕭特基接觸。

第2圖是根據本揭露另一實施例所繪示的半導體裝置100的剖面示意圖，在此實施例中，半導體裝置100的凹陷120的側壁鄰接基體區109的側壁，且凹陷120未側向延伸至基體區109中，如第2圖所示，於一實施例中，凹陷120的側壁至少與基體區109的側壁接觸，凹陷120未延伸於基體區109中(亦即凹陷120在基體區109中的寬度為基體區109的寬度的0%)。另外，在此實施例中，第二金屬層119的第一部份119A僅位於凹陷120的側壁上。此外，如第2圖所示，於一實施例中，半導體裝置100的基體區109的底面可低於井區105的底面。

根據本揭露的一些實施例，藉由在基底101內形成凹陷120，可以在不增加半導體裝置100的整體投影面積的情況下，增加第二金屬層119和基體區109間的接觸面積，例如至少增加基體區109暴露出於凹陷120側壁的面積，或是進一步增加基體區109暴露出於凹陷120底面的面積。藉由增加第二金屬層119和基體區109間的接觸面積，可降低第二金屬層119和基體區109間的接面電阻及壓降。此外，可同時搭配將基體區109的底面低於源極區107的底面，以降低基體區109和鄰接的井區105之間的壓降。再者，藉由增加第二金屬層119和基體區109間的接觸面積，或進一步將基體區109的底面低於源極區107的底面，可避免源極區107、井區105和輕摻雜磊晶層103所構成的寄生雙載子電晶體(parasitic BJT)被導通，以防止輕摻雜磊晶層103的SiC晶格被破壞，進而提高半導體裝置100的可靠度。

第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖和第10圖是根據本揭露一實施例所繪示半導體裝置100的製造方法之一些階段的剖面示意圖。參閱第3圖，首先，提供第一導電類型的基底101，基底101的組成可為4H型單晶碳化矽(4H-SiC)，且基底101可包含重摻雜區102，例如n型重摻雜SiC基板，以及輕摻雜磊晶層103，例如n型輕摻雜SiC磊晶層，磊晶成長於重摻雜區102上。於一些實施例中，重摻雜區102的摻雜濃度例如為1x10¹⁹至1x 10²⁰原子數/立方公分(atoms/cm³)，輕摻雜磊晶層103的摻雜濃度例如為1x10¹⁵至1x 10¹⁶原子數/立方公分(atoms/cm³)。然後，於步驟S101，在輕摻雜磊晶層103上形成圖案化光阻(未繪出)，使用圖案化光阻作為遮罩，利用離子佈植製程形成第二導電類型的井區105，例如p型井區，於輕摻雜磊晶層103中。於一些實施例中，井區105的摻雜濃度例如為1x10¹⁷至1x 10¹⁸原子數/立方公分(atoms/cm³)。

接著，參閱第4圖，於步驟S103，在輕摻雜磊晶層103上形成另一圖案化光阻(未繪出)，使用此圖案化光阻作為遮罩，利用離子佈植製程形成第一導電類型的源極區107，例如n型重摻雜區，於井區105中。於一些實施例中，源極區107的摻雜濃度例如為1x10¹⁹至1x 10²⁰原子數/立方公分(atoms/cm³)。然後，於步驟S105，在輕摻雜磊晶層103上再形成另一圖案化光阻(未繪出)，使用此另一圖案化光阻作為遮罩，利用離子佈植製程形成第二導電類型的基體區109，例如深p型重摻雜區，於基底101的輕摻雜磊晶層103和井區105內。之後，可進行高溫熱退火製程，以活化基體區109、源極區107和井區105的摻質。基體區109鄰接源極區107，且基體區109的摻雜濃度高於井區105的摻雜濃度。於一些實施例中，基體區109的摻雜濃度例如為5x10¹⁸至1x 10²⁰原子數/立方公分(atoms/cm³)。於一些實施例中，基體區109的底面低於源極區107的底面，且基體區109的底面可以與井區105的底面齊平，或者基體區109的底面可以低於或高於井區105的底面。

接著，參閱第5圖，於步驟S107，形成閘極介電層111於基底101的正面上，覆蓋井區105、源極區107、基體區109和輕摻雜磊晶層103的表面。然後，利用沉積和圖案化製程，形成閘極電極113於閘極介電層111上，且閘極電極113位於井區105和部份的源極區107的正上方。於一些實施例中，閘極介電層111的組成例如為氧化矽，閘極介電層111的厚度可約為400埃(Å)至500Å。閘極電極113的組成例如為多晶矽，閘極電極113的厚度可約為2000Å至3000Å。然後，於步驟S109，使用熱氧化製程，通入氧氣與閘極電極113的多晶矽反應，以形成氧化層114，例如氧化矽層，於閘極電極113的頂面和側壁上，氧化層114有助於閘極電極113與後續形成的介電層的鍵合。

之後，參閱第6圖，於步驟S111，利用沉積製程例如化學氣相沉積製程，形成介電層115於基底101之上，覆蓋閘極電極113、閘極介電層111、源極區107、基體區109和位於基底101正面的輕摻雜磊晶層103。介電層115的組成例如為氧化矽或其他低介電常數的介電材料，且氧化層114有助於閘極電極113與介電層115間的鍵合。然後，於步驟S113，在介電層115上形成圖案化光阻(未繪出)作為蝕刻遮罩，利用蝕刻製程移除部份的介電層115和其下方的閘極介電層111，以形成開口116暴露出部份的源極區107、基體區109和位於基體區109之間的輕摻雜磊晶層103。

接著，參閱第7圖，於步驟S115，首先，順向性地(conformally)沉積金屬材料層於介電層115的表面上和開口116暴露出的區域之表面上，金屬材料層的組成為可以與半導體材料(例如SiC)形成歐姆接觸的金屬材料，例如鎳(Ni)。然後，利用快速熱處理矽化(rapid thermal processing(RTP)silicidation)製程，讓金屬材料層與SiC反應以形成金屬矽化物，例如矽化鎳(NiSi)，並移除位於介電層115上未反應的金屬材料，以形成金屬矽化物層117於源極區107、基體區109和位於基體區109之間的輕摻雜磊晶層103上。然後，於步驟S117，形成圖案化光阻130 於基底101之上，圖案化光阻130覆蓋介電層115、閘極電極113、源極區107和一部份的基體區109，圖案化光阻130的開口132對應於後續即將形成的凹陷之預定區域，且暴露出金屬矽化物層117的一部份。

然後，參閱第8圖，於步驟S119，使用如第7圖所示的圖案化光阻130作為蝕刻遮罩，於一實施例中，利用蝕刻製程移除開口132暴露出的金屬矽化物層117的一部份及位於其下方的基底101的輕摻雜磊晶層103的一部分和基體區109的一部分，以形成凹陷120，並且留下金屬矽化物層117於源極區107和基體區109的表面上。於此實施例中，凹陷120的側壁可側向延伸至基體區109中。於另一實施例中，開口132未暴露出基體區109，利用蝕刻製程移除開口132暴露出的金屬矽化物層117的一部份及位於其下方的基底101的輕摻雜磊晶層103的一部分，以形成凹陷120，於此實施例中，凹陷120的側壁可對齊基體區109鄰接輕摻雜磊晶層103的側壁。於一些實施例中，凹陷120的寬度可由圖案化光阻130的開口132來控制，使得凹陷120可側向延伸至基體區109中，或者凹陷120的側壁可接觸基體區109的側壁。

之後，參閱第9圖，於步驟S121，順向性地沉積第二金屬層119於介電層115和金屬矽化物層117的表面上，以及順向性地沉積於凹陷120的側壁和底面上，第二金屬層119的組成為可以與半導體材料(例如SiC)形成蕭特基接觸的金屬材料，例如鈦(Ti)。

然後，參閱第10圖，於步驟S123，形成第一金屬層121於第二金屬層119上，第一金屬層121覆蓋介電層115、金屬矽化物層117、源極區107和基體區109，且第一金屬層121填充於凹陷120內。第一金屬層121的組成例如為鋁銅合金(AlCu)或其他導電的金屬材料。根據本揭露的一些實施例中，填充於凹陷120內的第一金屬層121與基底101形成接面位障蕭基二極體。之後，參閱第1圖，於基底101的背面形成汲極電極123，以完成半導體裝置100。

本揭露的一些實施例之半導體裝置利用形成於基底中的凹陷，以及凹陷位於兩個基體區之間且鄰接於基體區的方式來形成接面位障蕭基(JBS)二極體，此JBS二極體整合於金屬氧化物半導體場效電晶體(MOSFET)的結構中，因此不會增加半導體裝置的布局面積。此外，位於凹陷內且接觸基體區的第二金屬層與重摻雜的基體區可以形成歐姆接觸，且有效增加第一金屬層與基體區的接觸面積，進而降低源極接觸電阻。因此，半導體裝置的短路能量(Esc)和非箝制雪崩能量(Eas)的耐受程度會因為源極接觸電阻的降低而得到改善，以提高半導體裝置的耐用度，其有利於高功率元件的應用。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。