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TWI748271B - 積體晶片及其形成方法 - Google Patents

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TWI748271B
TWI748271B TW108139191A TW108139191A TWI748271B TW I748271 B TWI748271 B TW I748271B TW 108139191 A TW108139191 A TW 108139191A TW 108139191 A TW108139191 A TW 108139191A TW I748271 B TWI748271 B TW I748271B
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TW
Taiwan
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field plate
layer
etch stop
dielectric layer
gate structure
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TW108139191A
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English (en)
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TW202121632A (zh
Inventor
何嘉政
盧卉庭
王培倫
鐘于彰
周君冠
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
Priority claimed from US16/506,129 external-priority patent/US11164970B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在一些實施例中，本揭露關於一種積體晶片。積體晶片包含安置於基底上方位於源極區與汲極區之間的閘極結構。第一層間介電(ILD)層安置於基底及閘極結構上方，且第二層間介電層安置於第一層間介電層上方。場板蝕刻終止結構在第一層間介電層與第二層間介電層之間。場板從第二層間介電層的最上表面延伸到場板蝕刻終止結構。多個導電接觸件從第二層間介電層的最上表面延伸到源極區和汲極區。

Description

積體晶片及其形成方法
本發明實施例是有關於積體晶片及其形成方法。
現代積體晶片包括在半導體基底(例如矽)上形成的數百萬或數十億半導體元件。積體晶片(integrated chips；IC)可取決於IC的應用程式而使用許多不同類型的電晶體元件。近年來，對於行動和RF(射頻)元件的市場增加已引起高電壓電晶體元件的使用顯著增長。舉例來說，由於高電壓電晶體元件能夠處理高擊穿電壓(例如大於約50伏的擊穿電壓)和高頻率，所以RF傳輸/接收鏈中的功率放大器經常使用高電壓電晶體元件。
在一些實施例中，本揭露關於一種積體晶片。所述積體晶片包含：閘極結構，安置於基底上方，在源極區與汲極區之間；第一層間介電(ILD)層，安置於基底和閘極結構上方；第二ILD層，安置於第一ILD層上方；場板蝕刻終止結構，在第一ILD層與第二ILD層之間；場板，從第二ILD層的最上表面延伸到場板蝕刻終止結構；以及多個導電接觸件，從第二ILD層的最上表面 延伸到源極區和汲極區。
在其他實施例中，本揭露關於一種積體晶片。積體晶片包含：閘極結構，安置於基底上方位於源極區與汲極區之間；介電結構，安置於基底和閘極結構上方；場板蝕刻終止結構，安置在介電結構內；多個導電接觸件，安置在介電結構內；以及場板，安置於場板蝕刻終止結構上，所述場板具有最底表面，所述最底表面沿平行於所述基底的上表面且在所述多個導電接觸件的頂表面與底表面之間與所述多個導電接觸件的側壁相交(intersect)的第一水平面佈置。
在又其他實施例中，本揭露關於一種形成積體晶片的方法。所述方法包含：在基底上方在源極區與汲極區之間形成閘極結構；在基底上方形成接觸蝕刻終止層；在接觸蝕刻終止層上方形成第一ILD層；在形成第一ILD層之後在閘極結構與汲極區之間形成場板蝕刻終止結構；在場板蝕刻終止結構上方形成第二ILD層；以及同時形成延伸穿過第一ILD層和第二ILD層的多個接觸件和穿過第二ILD層延伸到場板蝕刻終止結構的場板。
100、2000、2200、2300、2400、3500、3600、3700:高電壓電晶體元件
102:半導體基底
104、804:源極區
105:箭頭
106:汲極區
108:閘極電極
110:閘極介電層
112:通道區
114、204、702、2104:漂移區
116、210:閘極結構
118、1504、3402:第一ILD層
120、814:接觸件
120a:第一接觸件
120b:第二接觸件
120c:第三接觸件
122、214、408、902:場板
124:介電層
126、416、502、602、3406:第二ILD層
128:第一後段製程(BEOL)金屬線層
200、300、400、500、600、700a、700b、700c、800、1000:LDMOS元件
202、2106:主體區
206:STI區
208:接觸區
212:側壁間隔件
302:隔離區
402:矽化物阻擋層
404、3404、4502:場板蝕刻終止層
406、1502:接觸蝕刻終止層
406u:最上表面
410、1702:第一金屬材料
412、1802:第二金屬材料
414:襯層
418、504、604:第一金屬線層
420:平坦表面
506、606:導電路徑
704:深井
706、710:埋入層
708:塊體區
802、2102:基底
802b:背側
802f:前側表面
806:磊晶層
812:導電材料
816:上覆金屬線層
818:電路徑
900、1200、1300、1400、1500、1600、1700、1800、1900、2100、2500、2600、2700、2800、2900、3000、3100、3200、3800、3900、4000、4100、4200、4300、4400、4500、4600、4700、4800、4900、5000、5100、5200、5300、5400、5500、、5600、5700、5800、5900、6000、6100、6200、6300、6400、6500、6600、6700、6800、6900、7000、7100、7200、7300、7400、7500、7600:橫截面圖
906:俯視圖
1002:自對準漂移區
1002s、3402s、3502s:側壁
1100、3300、7700:方法
1102、1104、1106、1108、1110、1112、1114、1116、1118、1120、3302、3304、3306、3308、3310、3312、3314、3316、3318、7702、7704、7706、7708、7710、7712、7714、7716、7718、7720:動作
1204:高能量摻雜劑
1602:第一蝕刻劑
1604、2702、3003、4604:遮蔽層
1606:接觸開口
1608:場板開口
1704、3102、5602、5806:線
2002、4102:RPO
2004:複合蝕刻終止層
2006、2008、3704:介電材料
2108:側向距離
2110、3004:非零深度
2112、th1:第一厚度
2116、d、d1、dr、dV:距離
2120:俯視圖
2302、2402:第一介電材料
2304、2404:第二介電材料
2306、2406:第三介電材料
2408:第四介電材料
3002、4602:蝕刻劑
3403:界面
3408:第三ILD層
3410:蝕刻終止層
3602:金屬閘極結構
3604:金屬閘極電極
3606:閘極介電質
3702、3902:空腔
5102:犧牲閘極結構
5104:犧牲閘極電極
5702:替換閘極空腔
d L1 :第一側向距離
d L2 :第二側向距離
s:間距
t:厚度
th2:第二厚度
th3:第三厚度
th4:第四厚度
th5:第五厚度
w:寬度
當結合附圖閱讀時，從以下詳細描述最好地理解本揭露的各方面。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出了具有場板的所揭露高電壓電晶體元件的一些實施例的橫截面圖。
圖2到圖4示出了具有場板的所揭露高電壓側向擴散MOSFET(LDMOS)元件的一些額外實施例的橫截面圖。
圖5到圖6示出了通過金屬互連佈線來實現的高電壓LDMOS元件的場板偏壓配置的一些實施例的橫截面圖。
圖7A到圖7C示出了呈不同切換隔離配置的高電壓LDMOS元件的一些實施例的橫截面圖。
圖8示出了具有場板的源極向下高電壓電晶體元件(source downward high voltage transistor device)的橫截面圖。
圖9A到圖9B示出了在金屬線層上具有場板的所揭露高電壓LDMOS的一些實施例。
圖10示出了具有自對準漂移區的高電壓LDMOS元件的一些實施例。
圖11示出了形成一種具有場板的高電壓電晶體元件的方法的一些實施例的流程圖。
圖12到圖19示出了繪示一種形成具有場板的高電壓電晶體元件的方法的一些實施例的橫截面圖。
圖20到圖24示出了具有界定場板的複合蝕刻終止層的所揭露高電壓電晶體元件的一些實施例。
圖25到圖32示出了繪示一種形成具有界定場板的複合蝕刻終止層的高電壓電晶體元件的方法的一些實施例的橫截面圖。
圖33示出了形成一種具有界定場板的複合蝕刻終止層的高電壓電晶體元件的方法的一些實施例的流程圖。
圖34到圖39示出了具有界定場板的場板蝕刻終止結構的所揭露高電壓電晶體元件的一些實施例的橫截面圖，所述場板包括 從導電接觸件的底部表面豎直偏移的底部表面。
圖40到圖50示出了繪示一種形成具有界定場板的場板蝕刻終止結構的高電壓電晶體元件的方法的一些實施例的橫截面圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
圖51到圖65示出了繪示一種形成具有界定場板的場板蝕刻終止結構的高電壓電晶體元件的方法的一些額外實施例的橫截面圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
圖66到圖76示出了繪示一種形成具有界定場板的場板蝕刻終止結構的高電壓電晶體元件的方法的一些額外實施例的橫截面圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
圖77示出了形成一種具有界定場板的場板蝕刻終止結構的高電壓電晶體元件的方法的一些實施例的流程圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
以下揭露提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述構件和佈置的特定實例以簡化本揭露內容。當然，這些構件和佈置只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵和第二特徵直接接觸地形成或安置的實施例，並且還可包含額外特徵可在第一特徵與第二特徵之間形成或安置，使得第一特徵和第二特徵可不直接接觸的實施例。另外，本發明可以在各種實例中重複參考標號及/或字母。此重複是出於簡單和清晰的目的，且本身並不指示所論述的各種實施例和/或配 置之間的關係。
此外，為易於描述，本文中可使用例如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」等空間相對術語來描述如圖中所示出的一個構件或特徵相對於另一構件或特徵的關係。除圖中所描繪的取向之外，空間上相對的術語意圖涵蓋在使用或操作中的元件的不同取向。設備可以其他方式定向(旋轉90度或處於其他取向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
高電壓電晶體元件通常構造成具有場板。場板是放置在通道區上方以通過操縱由閘極電極生成的電場(例如減小峰值電場)提高高電壓電晶體元件的性能的導電構件。通過操縱由閘極電極生成的電場，高電壓電晶體元件可達到更高的擊穿電壓。舉例來說，側向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor；LDMOS)電晶體元件通常包括場板，所述場板從通道區延伸到安置在通道區與汲極區之間的鄰近漂移區。
場板可以多個不同方式形成。舉例來說，可通過導電閘極材料(例如多晶矽)從閘極電極朝漂移區延伸以形成場板。然而，在這類配置中，場板與閘極偏壓同步，這給閘極-汲極電容(Cgd)帶來負擔並惡化元件開關損耗。替代地，導電閘極材料可圖案化以形成隔開的場板。這類配置降低閘極-汲極電容(Cgd)，但場板的放置往往受限於設計規則。在又一替代方案中，非閘極材料可用於場板形成。然而，這類解決方案使用額外加工步驟，增加所得積體晶片的製造成本。
因此，本揭露關於具有由非閘極材料製成的場板的高電 壓電晶體元件，高電壓電晶體元件與後段製程(back-end-of-the-line；BEOL)金屬層的形成同時形成以實現低成本製造方法。在一些實施例中，高電壓電晶體元件具有閘極電極，閘極電極安置在基底上方，位於定位在基底內的源極區與汲極區之間。介電層從閘極電極上方側向延伸到佈置在閘極電極與汲極區之間的漂移區。場板位於上覆基底的第一層間介電(inter-level dielectric；ILD)層內。場板從閘極電極上方側向延伸到漂移區上方且從介電層豎直延伸到第一ILD層的頂部表面。具有與場板相同的材料的多個金屬接觸件從第一ILD層的底部表面豎直延伸到第一ILD層的頂部表面。
圖1示出了具有場板122的高電壓電晶體元件100的一些實施例的橫截面圖。
高電壓電晶體元件100包括安置於半導體基底102內的源極區104和汲極區106。半導體基底102具有第一摻雜類型，而源極區104和汲極區106具有第二摻雜類型，摻雜濃度比半導體基底102的更高。在一些實施例中，第一摻雜類型可以是p型摻雜且第二摻雜類型可以是n型摻雜。
閘極結構116安置在半導體基底102上方，處於側向佈置在源極區104與汲極區106之間的位置。閘極結構116包括通過閘極介電層110與半導體基底102分離的閘極電極108。當接收偏壓電壓時，閘極電極108配置成生成電場，電場控制通道區112內的電荷載流子的移動，所述通道區側向安置在源極區104與汲極區106之間。舉例來說，在操作期間，閘極-源極電壓(gate-source voltage；VGS)可選擇性地施加於與源極區104相關 的閘極電極108，在通道區112中形成導電通道。雖然施加VGS以形成導電通道，但汲極-源極電壓(drain to source voltage；VDS)被施加以在源極區104與汲極區106之間移動電荷載流子(例如，由箭頭105所示)。
通道區112從源極區104側向延伸到鄰近漂移區114(即，汲極延伸區)。漂移區114包括具有相對較低摻雜濃度的第二摻雜類型，這在高操作電壓下提供較高電阻。閘極結構116安置於通道區112上方。在一些實施例中，閘極結構116可從通道區112上方延伸到上覆漂移區114的一部分的位置。
第一層間介電(ILD)層118安置在半導體基底102上方。一或多個導電金屬結構安置在第一ILD層118內。在一些實施例中，一或多個導電金屬結構包括多個接觸件120，多個接觸件配置成提供源極區104、汲極區106或閘極電極108與安置在上覆第一ILD層118的第二ILD層126內的第一後段製程(BEOL)金屬線層128之間的豎直連接。
一或多個導電金屬結構還可包括安置在第一ILD層118內處於上覆閘極電極108和漂移區114的部分的位置的場板122。場板122包括與多個接觸件120相同的導電材料。場板122可安置於介電層124上方，所述介電層配置成將場板122、漂移區114以及閘極電極108隔開。在一些實施例中，介電層124在一或多個方向上側向延伸超過場板122。
在操作期間，場板122配置成作用於由閘極電極108生成的電場。場板122可配置成改變由閘極電極108生成的電場在漂移區114中的分佈，這增強漂移區114的內部電場且提高漂移 區114的偏移摻雜濃度，由此增強高電壓電晶體元件100的擊穿電壓能力。
圖2示出包括具有場板214的高電壓側向擴散MOSFET(LDMOS)元件200的所揭露高電壓電晶體元件的一些額外實施例的橫截面圖。
LDMOS元件200包括安置在半導體基底102內的源極區104和汲極區106。半導體基底102具有第一摻雜，而源極區104和汲極區106包括具有不同於第一摻雜類型的第二摻雜類型的高度摻雜區。在一些實施例中，第一摻雜類型可以是n型摻雜且第二摻雜類型可以是p型摻雜。在一些實施例中，源極區104和汲極區106可具有介於大約1019cm-3與大約1020cm-3的範圍內的摻雜濃度。
具有第一摻雜類型(例如，p+摻雜)的接觸區208(例如，「p型接觸」(p-tap)或「n型接觸」(n-tap))側向鄰接源極區104。接觸區208為半導體基底102提供歐姆連接。在一些實施例中，接觸區208可具有介於大約1018cm-3與大約1020cm-3的範圍內的p型摻雜濃度。接觸區208和源極區104安置在主體區202內。主體區202具有摻雜濃度比半導體基底102的摻雜濃度高的第一摻雜類型。舉例來說，半導體基底102可具有介於大約1014cm-3與大約1016cm-3的範圍內的摻雜濃度，而主體區202可具有介於大約1016cm-3與大約1018cm-3的範圍內的摻雜濃度。
汲極區106安置在漂移區204內，所述漂移區佈置在半導體基底102內，處於側向鄰接主體區202的位置。漂移區204包括具有相對較低摻雜濃度的第二摻雜類型，這在LDMOS元件 200在高操作電壓下操作時提供較高電阻。在一些實施例中，漂移區204可具有介於大約1015cm-3與大約1017cm-3的範圍內的摻雜濃度。
閘極結構210安置在半導體基底102上方，處於側向佈置在源極區104與汲極區106之間的位置。在一些實施例中，閘極結構210可從主體區202上方延伸到上覆漂移區204的一部分的位置。閘極結構210包括通過閘極介電層110與半導體基底102分離的閘極電極108。在一些實施例中，閘極介電層110可包括二氧化矽(SiO2)或高k閘極介電材料，且閘極電極108可包括多晶矽或金屬閘極材料(例如鋁)。在一些實施例中，閘極結構210還可包括安置在閘極電極108的相對側上的側壁間隔件212。在各種實施例中，側壁間隔件212可包括氮化物類側壁間隔件(例如包括SiN)或氧化物類側壁間隔件(例如SiO2、SiOC等)。
一或多個介電層124安置於閘極電極108和漂移區204上方。在一些實施例中，一或多個介電層124從閘極電極108的一部分上方持續延伸到漂移區204的一部分上方。在一些實施例中，一或多個介電層124可保形地(conformally)安置到漂移區204、閘極電極108以及側壁間隔件212上。
場板214安置於一或多個介電層124上方且由第一ILD層118側向包圍。場板214從閘極電極108上方延伸到漂移區204上方。場板214的大小可根據LDMOS元件200的大小和特性而不同。在一些實施例中，場板214可具有介於大約50奈米與大約1微米之間的大小。在其他實施例中，場板214可更大或更小。在一些實施例中，第一ILD層118可包括具有相對較低介電常數(例 如，小於或等於大約3.9)的介電材料，這提供多個接觸件120及/或場板122之間的電隔離。在一些實施例中，第一ILD層118可包括超低k介電材料或低k介電材料(例如SiCO)。
場板214從介電層124豎直延伸到第一ILD層118的頂部表面。在一些實施例中，場板214可豎直延伸到大於或等於接觸件120和第一ILD層118的頂部表面的高度的高度。場板122具有鄰接一或多個介電層124的非平坦(non-flat)表面。非平坦表面使得場板122在閘極電極108上方的區中具有第一厚度t 1 且在上覆漂移區204的區中具有大於第一厚度t 1 的第二厚度t 2 。
多個接觸件120也由第一ILD層118包圍。多個接觸件120可包括耦合到接觸區208的第一接觸件120a，耦合到汲極區106的第二接觸件120b，以及耦合到閘極電極108的第三接觸件120c。在一些實施例中，第一接觸件120a可包括鄰接接觸件(未圖示)，所述第一接觸件接觸接觸區208和源極區104兩個。在一些實施例中，多個接觸件120和場板122可包括相同金屬材料。舉例來說，多個接觸件120和場板122可包括鎢(tungsten；W)、氮化鉭(tantalum-nitride；TaN)、鈦(titanium；Ti)、氮化鈦(titanium-nitride；TiN)、鋁銅(aluminum copper；AlCu)、銅(copper；Cu)和/或其他類似導電材料中的一或多個。
圖3示出了具有場板214的所揭露高電壓LDMOS元件300的一些額外實施例的橫截面圖。
LDMOS元件300包括安置在漂移區204內處於側向佈置於閘極結構210與汲極區106之間的位置的隔離區302。隔離區302改進閘極結構210與汲極區106之間的隔離，以便預防在 LDMOS元件300以大操作電壓操作時的閘極結構210與漂移區204之間的介電擊穿。舉例來說，隔離區302可引入到LDMOS元件的漂移區204中以增大LDMOS元件300的擊穿電壓而不顯著改變LDMOS元件的製造製程，所述LDMOS元件被設計成在擊穿電壓下操作。在一些實施例中，隔離區302可包括淺溝槽隔離(shallow trench isolation；STI)。在其他實施例中，隔離區302可包括場氧化物。
圖4示出了具有場板408的所揭露高電壓LDMOS元件400的一些額外實施例的橫截面圖。
LDMOS元件400包括佈置於場板122與閘極結構210及/或漂移區204之間的多個介電層(402-404)。多個介電層(402-404)配置成使場板408與閘極結構210及/或漂移區204電隔離。在實施例中，多個介電層(402-404)可包括兩個或更多個不同介電材料。在一些實施例中，多個介電層(402-404)可包括在典型CMOS製造製程期間使用的一或多個介電層。以便限制用於使場板408與閘極結構210及/或漂移區204電隔離的額外製造步驟。
舉例來說，多個介電層(402-404)可包括矽化物阻擋層402。在一些實施例中，矽化物阻擋層402可包括配置成預防矽化物形成的光阻保護性氧化物(resist-protection oxide；RPO)層。矽化物阻擋層402可佈置在閘極電極108和漂移區204的部分上方。在一些實施例中，矽化物阻擋層402可從閘極電極108上方持續延伸到漂移區204上方。
在一些實施例中，多個介電層(402-404)還可包括場 板蝕刻終止層(etch stop layer；ESL)404。場板ESL 404可安置於矽化物阻擋層402上方且配置成控制對場板408的開口的蝕刻。場板ESL 404可考慮接觸件120與場板408之間的蝕刻深度的差，及/或考慮蝕刻速率的差(例如，歸因於蝕刻負載效應)。在一些實施例中，舉例來說，場板ESL 404可包括氮化矽(SiN)層。
在一些替代實施例(未圖示)中，多個介電層(402-404)可另外或替代地包括閘極介電層。在此類實施例中，閘極介電層可佈置成側向鄰近閘極結構210，處於上覆漂移區204的位置。在一些實施例中，介電層氧化物可包括二氧化矽(例如，SiO2)或高k閘極介電材料。在又其他實施例中，多個介電層(402-404)可另外或替代地包括ILD層(例如，第一ILD層118)。
接觸蝕刻終止層(CESL)406安置於半導體基底102和場板ESL 404上方。在一些實施例中，CESL 406在半導體基底102上方在多個接觸件120與場板408之間的位置處延伸，使得CESL 406鄰接多個接觸件120的側壁和場板408。CESL 406上覆閘極結構210。在一些實施例中，CESL 406還可上覆多個介電層(402-404)。在其他實施例中，多個介電層(402-404)中的一或多個(例如，場板ESL 404)可上覆CESL 406。在一些實施例中，CESL 406可包括氮化物層。舉例來說，CESL 406可包括氮化矽(SiN)。
場板408安置在第一ILD層118內且使CESL 406和多個介電層(402-404)中的一或多個鄰接。在一些實施例中，場板408延伸穿過CESL 406以鄰接多個介電層(402-404)中的一或多個。在這類實施例中，多個介電層(402-404)中的一或多個使場 板408與閘極結構210和漂移區204隔開。
在一些實施例中，場板408可包括第一金屬材料410和第二金屬材料412。第一金屬材料410可包括沿場板408的外邊緣安置的膠體層，而第二金屬材料412在場板408的內部區中嵌入於第一金屬材料410內(即，第二金屬材料412通過第一金屬材料410與CESL 406分離)。在一些實施例中，襯層414可安置於第一ILD層118與第一金屬材料410之間。
在一些實施例中，沿場板408的外邊緣安置的第一金屬材料410具有沿實質上平坦(planar)表面420(即，通過平坦化製程形成的平坦表面)佈置的頂部表面。平坦表面420可與多個接觸件120的頂部表面對準。在一些實施例中，第一金屬材料410包括與多個接觸件120相同的材料，且第二金屬材料412包括與上覆多個接觸件120的第一金屬線層418相同的材料。舉例來說，在一些實施例中，第一金屬材料410可包括鎢(W)、鈦(Ti)、氮化鉭(TaN)或氮化鈦(TiN)。在一些實施例中，第二金屬材料412可包括銅(Cu)或鋁銅(AlCu)。
應瞭解，歸因於其與後段製程(BEOL)金屬化層整合，所揭露的場板允許將出於不同設計考慮而易於獲得的各種場板偏壓配置。舉例來說，場板偏壓可通過改變金屬佈線層而非通過改變所揭露高電壓元件的設計而改變。此外，應瞭解，通過BEOL金屬互連佈線偏壓高電壓電晶體元件，允許使用單個製造製程流程將各種場板偏壓配置整合於相同晶片上。
圖5到圖6示出用於通過BEOL金屬互連佈線實現的高電壓電晶體元件的場板偏壓配置的一些實施例的橫截面圖。儘管 圖5到圖6示出借助於第一金屬線層(例如，504或604)的場板214與接觸區208或閘極電極108之間的連接，但BEOL金屬互連佈線不限於此。實際上，應瞭解，場板214可通過BEOL金屬互連層(例如，第一金屬線層、第一金屬通孔層、第二金屬電線層等)的任何組合連接到源極區、閘極電極、汲極區或塊狀接觸。
圖5示出高電壓LDMOS元件500的橫截面圖，其中場板214沿導電路徑506電耦合到接觸區208。場板214連接到第一金屬線層504，安置在第二ILD層502內。第一金屬線層504耦合到鄰接接觸區208的第一接觸件120a。通過將場板214電耦合到接觸區208，場板214通過源極電壓偏壓。通過源極電壓偏壓場板214向高電壓LDMOS元件500提供低導通狀態電阻Rds(on)和低動態功率耗散(例如，低Rds(on)*Qgd vs.BV)。低動態功率耗散在高頻切換應用期間提供良好效能。
圖6示出高電壓LDMOS元件600的橫截面圖，其中場板214沿導電路徑606電耦合到閘極電極108。場板214連接到第一金屬線層604，安置在第二ILD層602內。第一金屬線層604連接到鄰接閘極電極108的第二接觸件120b。通過將場板214電耦合到閘極電極108，場板214通過閘極電壓偏壓。通過閘極電壓偏壓場板214向高電壓LDMOS元件600提供低Rds(on)vs.擊穿電壓。
多種場板偏壓配置允許所揭露場板形成可用於不同應用的通用高電壓電晶體元件。舉例來說，具有閘極偏壓場板的高電壓電晶體元件的導通狀態電阻Rds(on)低於具有源極偏壓場板的高電壓電晶體元件的Rds(on)。然而，具有源極偏壓場板的高電 壓電晶體元件的Rds(on))*Qgd低於具有閘極節點偏壓場板的高電壓電晶體元件的Rds(on))*Qgd。因此，具有閘極偏壓場板的高電壓電晶體元件(例如，高電壓LDMOS元件500)可在低頻切換應用(例如，低於10兆赫茲)中使用，而具有源極偏壓場板的高電壓電晶體元件(例如，高電壓LDMOS元件600)可在高頻切換應用(例如，高於10兆赫茲)中使用。
圖7A到圖7C示出了呈不同切換隔離配置的高電壓LDMOS元件700a-700c的一些實施例的橫截面圖。
如圖7A中所示，高電壓LDMOS元件700a被配置成低側開關(例如，在反相器中連接到地的開關)。在這類配置中，高電壓LDMOS元件700a具有在切換週期期間浮置以使得源極區104上的電壓可改變的源極區104。
如圖7B中所示，高電壓LDMOS元件700b被配置成高側開關(例如，在反相器中連接到VDD的開關)。在這類配置中，高電壓LDMOS元件700b具有連接到源極電壓的源極區104。高電壓LDMOS元件700b具有漂移區702，所述漂移區在主體區202下方延伸以通過防止電荷載流子從接觸區208行進到半導體基底102(例如，借助於穿通(punch through))來防止源極電壓升高到高於基底電壓。
如圖7C中所示，高電壓LDMOS元件700c與基底完全隔離以允許獨立偏壓。高電壓電晶體元件700c包括深井704和配置成提供豎直隔離的反向摻雜的下伏埋入層706。在一些實施例中，深井704可具有第一摻雜類型(例如，與主體區202相同的摻雜類型)，且埋入層706可具有第二摻雜類型。
高電壓LDMOS元件700c更包括使汲極區與塊體區708側向隔開的一或多個額外STI區206以及具有第二摻雜類型的埋入層710。塊體區708上覆深井704，且埋入層710上覆具有第二第一摻雜類型且鄰接埋入層706的井區712。接觸件120配置成將偏置電壓提供到塊體區708和埋入層710，以便在深井704和埋入層706與井區712之間形成結隔離(junction isolation)。結隔離允許完全隔離的高電壓LDMOS元件700c在一系列偏壓電壓內操作。
圖8示出了具有場板214的源極向下高電壓電晶體元件800的橫截面圖。
高電壓電晶體元件800包括具有高摻雜濃度的第一摻雜類型(例如，p+摻雜類型)的基底802。源極區804沿基底802的背側802b安置。在不同實施例中，源極區804可包括高度摻雜區或金屬層。具有第一導電類型的磊晶層806安置於基底802的前側表面802f上方。磊晶層806的摻雜劑濃度小於基底802的摻雜劑濃度。源極接觸區810、汲極區106、主體區808以及漂移區204安置在磊晶層806的頂部表面內。
導電材料812從磊晶層806的頂部表面延伸到基底802。導電材料812可包括高度摻雜深井區。導電材料812允許由基底802的背側進行源極連接，由此減少金屬佈線複雜度且實現各種封裝相容性。在一些實施例中，場板214可借助於延伸穿過鄰接導電材料812的接觸件814的電路徑818和耦合到場板214的上覆金屬線層816通過源極電壓偏壓。
圖9A到圖9B示出了在金屬線層中具有場板902的所揭露高電壓LDMOS元件的一些實施例。儘管圖9A到圖9B將場板 示出為在第一金屬線層上，但應瞭解，所揭露場板不限於第一金屬線層，而實際上可實施於BEOL金屬化堆疊的替代層上。
如圖9A的橫截面圖900中所示，場板902安置在第一金屬線層中，在上覆第一ILD層118的第二ILD層904內。在一些實施例中，場板902具有實質上平坦的頂表面及底表面，以便為場板902提供平坦輪廓。場板902借助於第一ILD層118與閘極結構210和漂移區204豎直分離。場板902上覆閘極電極108和漂移區204的部分且與源極區104和汲極區106側向分離。舉例來說，場板902可通過距離d與汲極區106側向分離。在一些實施例中，場板902可從閘極電極108上方側向延伸到漂移區204上方。
如圖9B的俯視圖906中所示，場板902包括上覆閘極電極108和漂移區204的部分的金屬結構。金屬結構並未借助於接觸件120連接到下伏構件或連接到第一金屬線層上的另一金屬結構。實際上，金屬結構將連接到上覆通孔(未圖示)，所述上覆通孔配置成將場板連接到使場板902被偏壓的上覆金屬線層。
圖10示出了具有自對準漂移區1002的所揭露高電壓LDMOS元件1000的一些實施例。
自對準漂移區1002具有與閘極電極108的側壁和閘極介電層110實質上對準的側壁1002s。在一些替代實施例中，自對準漂移區1002可形成為具有與側壁間隔件212的邊緣實質上對準的側壁1002s。通過使自對準漂移區1002與閘極電極108的側壁和閘極介電層110對準，自對準漂移區1002通過間距s與主體區202側向分離，由此最小化閘極-汲極重疊且實現低閘極-汲極電荷 (Qgd)和良好高頻效能。上覆自對準漂移區1002的場板214可進一步減少閘極-汲極電荷(Qgd)。
圖11示出了形成一種具有場板的高電壓電晶體元件的方法1100的一些實施例的流程圖。方法可使用已在標準CMOS製造過程期間使用的過程步驟形成場板，且因此可提供低成本通用場板。
雖然所揭露的方法(例如，方法1100、方法3300以及方法7700)在本文中說明且描述為一系列動作或事件，但應瞭解，不應以限制意義來解釋此類動作或事件的所說明排序。舉例來說，除本文中所說明和/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時出現。另外，可能需要並非所有的所說明動作以實施本文中的描述的一或多個態樣或實施例。此外，本文中所描繪的動作中的一或多個可以一或多個單獨動作和/或階段實行。
在動作1102處，提供基底，基底具有由通道區分隔開的源極區和汲極區。在一些實施例中，基底還可包括位於源極區與汲極區之間，處於與通道區鄰近的位置的漂移區。
在動作1104處，閘極結構形成於基底上方，處於佈置於源極區與汲極區之間的位置。閘極結構可包括閘極介電層和上覆閘極電極。
在動作1106處，漂移區可使用自對準製程形成，在一些實施例中其根據閘極結構選擇性地植入半導體基底以形成漂移區。
在動作1108處，一或多個介電層選擇性地形成在閘極 電極和漂移區的一部分上方。
在動作1110處，接觸蝕刻終止層(CESL)和第一層間介電(ILD)層形成於基底上方。
在動作1112處，選擇性地蝕刻第一ILD層以界定接觸開口和場板開口。
在動作1114處，以第一金屬材料填充接觸開口和場板開口。
在動作1116處，可執行平坦化製程以去除上覆所述第一ILD層的多餘的第一金屬材料。
在動作1118處，沉積對應於第一金屬線層的第二金屬材料。在一些實施例中，第二金屬材料可進一步填充場板開口。在這類實施例中，第二金屬材料嵌入於場板開口內的第一金屬材料內。
在動作1120處，在第一ILD層上方和第一金屬線層結構上方形成第二層間介電(ILD)層。
圖12到圖19示出了繪示一種形成具有場板的MOSFET元件的方法的一些實施例的橫截面圖。儘管相對於方法1100描述圖12到圖19，但應瞭解，圖12到圖19中所揭露的結構不限於此方法，而實際上可單獨作為獨立於方法的結構。
圖12示出對應於動作1102的橫截面圖1200的一些實施例。
如橫截面圖1200中所繪示，提供了半導體基底102。半導體基底102可本質上摻雜有第一摻雜類型。在各種實施例中，半導體基底102可包括任何類型的半導體主體(例如矽、SOI)， 所述任何類型的半導體主體包含但不限於半導體晶粒或晶片或晶片上的一或多個晶粒，以及任何其他類型的半導體和/或形成於其上和/或以其他方式與其相關聯的磊晶層。
可使用各種植入步驟選擇性地植入半導體基底102以形成多個植入區(例如井區、接觸區等)。舉例來說，可選擇性地植入半導體基底102以形成主體區202、漂移區204、源極區104、汲極區106以及接觸區208。可通過選擇性地遮蔽半導體基底102(例如使用光阻罩幕)，且隨後將高能量摻雜劑1204(例如，例如硼的p型摻雜劑物質或例如磷的n型摻雜劑)引入到半導體基底102的暴露區域中以形成多個植入區。舉例來說，如橫截面視圖1200中所繪示，遮蔽層1202選擇性地圖案化以暴露半導體基底102的部分，隨後將高能量摻雜劑1204植入到暴露部分中以形成源極區104和汲極區106。
應瞭解，橫截面圖1200中示出的植入區為可能的植入區的一個實例，且半導體基底102可包括植入區的其他配置，舉例來說，例如圖1到圖10中所示出的配置中的任一個， 圖13示出對應於動作1104的橫截面圖1300的一些實施例。
如橫截面圖1300中所繪示，閘極結構210形成於半導體基底102上方，處於佈置在源極區104與汲極區106之間的位置。閘極結構210可通過在半導體基底102上方形成閘極介電層110，並且通過在閘極介電層110上方形成閘極電極材料108來形成。在一些實施例中，閘極介電層110和閘極電極材料108可通過氣相沉積技術來沉積。隨後可將閘極介電層110和閘極電極材 料108圖案化且蝕刻(例如，根據光阻罩幕)以界定閘極結構210。在一些實施例中，側壁間隔件212可通過以下方式在閘極電極108的相對側上形成：將氮化物類材料或氧化物類材料沉積到半導體基底102上，並選擇性地蝕刻氮化物類材料或氧化物類材料以形成側壁間隔件212。
圖14示出對應於動作1108的橫截面圖1400的一些實施例。
如橫截面圖1400中所示，一或多個介電層124選擇性地形成於閘極電極108和漂移區204上方。在一些實施例中，一或多個介電層124可通過氣相沉積技術沉積，且隨後被圖案化和蝕刻(例如，根據光阻罩幕)。在一些實施例中，一或多個介電層124可被蝕刻以暴露閘極電極108的一部分且與汲極區106側向間隔開。
在一些實施例中，一或多個介電層124可包括矽化物阻擋層，例如光阻保護性氧化物(RPO)層。在其他實施例中，一或多個介電層124可另外及/或替代地包括場板蝕刻終止層(ESL)。在一些實施例中，場板ESL可以是通過氣相沉積技術形成的氮化矽(SiN)層。在又其他實施例中，一或多個介電層124可另外及/或替代地包括閘極介電層或層間介電(ILD)層。
圖15示出對應於動作1110的橫截面圖1500的一些實施例。
如橫截面圖1500中所示，接觸蝕刻終止層(CESL)1502形成於半導體基底102上方。在一些實施例中，CESL 1502可通過氣相沉積製程形成。第一層間介電(ILD)層1504隨後形成於 CESL 1502上方。在一些實施例中，第一ILD層1504可包括超低k介電材料或低k介電材料(例如SiCO)。在一些實施例中，第一ILD層1504還可通過氣相沉積製程形成。在其他實施例中，第一ILD層1504可通過旋轉塗布製程形成。應瞭解，如本文所使用的術語層間介電(ILD)層還可指代金屬間介電(inter-metal dielectric；IMD)層。
圖16示出對應於動作1112的橫截面圖1600的一些實施例。
如橫截面圖1600中所示，第一ILD層1504選擇性地暴露於第一蝕刻劑1602，所述第一蝕刻劑配置成形成接觸開口1606和場板開口1608。在一些實施例中，接觸開口1606可小於場板開口1608。在一些實施例中，第一ILD層1504根據遮蔽層1604(例如，光阻層或硬罩幕層)選擇性地暴露於第一蝕刻劑1602。在一些實施例中，第一蝕刻劑1602在一或多個介電層124內在第一ILD層1504與場板ESL之間可具有較大蝕刻選擇性。在一些實施例中，第一蝕刻劑1602可包括乾蝕刻劑。在一些實施例中，乾蝕刻劑可具有蝕刻化學物質，所述蝕刻化學物質包括氧氣(oxygen；O2)、氮氣(nitrogen；N2)、氫氣(hydrogen；H2)、氬氣(argon；Ar)和/或氟物質(例如CF4、CHF3、C4F8等)中的一個或多個。在其他實施例中，第一蝕刻劑1602可包括濕蝕刻劑，所述濕蝕刻劑包括緩衝氫氟酸(buffered hydroflouric acid；BHF)。
圖17示出對應於動作1114到動作1116的橫截面圖1700的一些實施例。
如橫截面圖1700中所示，接觸開口1606和場板開口 1608以第一金屬材料1702填充。在一些實施例中，第一金屬材料1702可借助於氣相沉積技術(例如，CVD、PVD、PE-CVD等)沉積。在一些實施例中，第一金屬材料1702可通過借助於物理氣相沉積，繼之以鍍敷製程(例如，電鍍或無電鍍製程)沉積晶種層而形成。隨後可執行平坦化製程(例如化學機械平坦化)以去除多餘的第一金屬材料1702並形成沿線1704的平坦表面。
在一些實施例中，第一金屬材料1702可包括鎢(W)、鈦(Ti)、氮化鈦(TiN)或氮化鉭(TaN)。在一些實施例中，擴散阻障層及/或襯層可在沉積第一金屬材料1702之前沉積到接觸開口1606和場板開口1608中。
圖18示出對應於動作1118的橫截面圖1800的一些實施例。
如橫截面圖1800中所示，沉積第二金屬材料1802。第二金屬材料1802形成於場板開口中的剩餘開口內且在第一ILD層118上方。在一些實施例中，第二金屬材料1802可借助於氣相沉積技術(例如，CVD、PVD、PE-CVD等)沉積。在一些實施例中，第二金屬材料1802可通過借助於物理氣相沉積，繼之以鍍敷製程沉積晶種層而形成。在一些實施例中，第二金屬材料1802可包括銅(Cu)或鋁銅(AlCu)合金。
在形成之後，第二金屬材料1802可選擇性地圖案化以界定上覆第一ILD層118的第一金屬線層418的一或多個金屬結構。在一些實施例中，第二金屬材料1802可通過在第二金屬材料1802上方形成經圖案化遮蔽層(例如，光阻層或硬罩幕層)(未示出)和通過隨後在由經圖案化遮蔽層暴露的區域中蝕刻第二金屬 材料1802而選擇性地圖案化。
圖19示出對應於動作1120的橫截面圖1900的一些實施例。
如橫截面圖1900中所示，第二ILD層416形成於第一ILD層118和第一金屬線層418的一或多個金屬結構上方。在不同實施例中，第二ILD層416可通過在第一ILD層118和第一金屬線層418的一或多個金屬結構上方沉積第二ILD材料而形成。在第二ILD層416形成之後，執行平坦化製程(例如，CMP)以去除多餘的第二ILD層416且暴露第一金屬線層418的一或多個金屬結構的頂部表面。在不同實施例中，第二ILD層416可包括通過氣相沉積處理器、旋塗製程形成的超低k介電材料或低k介電材料(例如，SiCO)。
已理解，多個接觸件(例如，接觸件120)和場板(例如，場板122)的高度差可在所揭露電晶體元件的製造期間造成困難。舉例來說，由於場板(例如，場板122)形成於介電層124(例如，光阻保護性氧化物)上方，場板(例如，場板122)具有比多個接觸件(例如，接觸件120)更小的高度。然而，場板(例如，場板122)和多個接觸件(例如，接觸件120)是使用相同蝕刻製程形成。高度差可導致場板開口(例如，圖16的場板開口1608)的過度蝕刻，所述過度蝕刻引起場板(例如，場板開口122)與電晶體元件的導電通道之間的短路；或導致接觸開口(例如，圖16的接觸開口1606)的蝕刻不足，所述蝕刻不足引起多個接觸件(例如，接觸件120)與源極區(例如，源極區104)、汲極區(例如，汲極區106)及/或閘極區(例如，閘極區116)之間的不良連接。
為了防止場板開口的過度蝕刻或接觸開口的蝕刻不足，在一些實施例中，複合蝕刻終止層可用於控制場板開口的蝕刻深度。通過控制場板開口的蝕刻深度，複合蝕刻終止層允許多個接觸件(例如，接觸件120)和場板(例如，場板122)兩個都精確地形成為不同高度。
圖20示出了具有界定場板的複合蝕刻終止層的高電壓電晶體元件2000的一些實施例的橫截面圖。
高電壓電晶體元件2000包括安置於半導體基底102上方的閘極結構116。閘極結構116包括閘極介電層110和上覆閘極電極108。在一些實施例中，閘極結構116可具有介於大約1000埃與大約2000埃的範圍內的第一厚度th 1 。源極區104和汲極區106安置在半導體基底102內，在閘極結構116的相對側上。
光阻保護性氧化物(RPO)2002佈置在閘極結構116上方。RPO 2002從閘極結構116正上方延伸為側向超過閘極結構116的最外部側壁。在一些實施例中，RPO 2002可從閘極結構116的上表面豎直延伸到半導體基底102的上表面，且從閘極結構116正上方側向延伸到閘極結構116與汲極區106之間。在一些實施例中，RPO 2002可包括二氧化矽、氮化矽等等。在一些實施例中，RPO 2002可具有介於大約100埃與大約1000埃的範圍內的第二厚度th 2 。
複合蝕刻終止層2004佈置在RPO 2002上方。在一些實施例中，複合蝕刻終止層2004直接接觸RPO 2002的一或多個上表面。第一層間介電(ILD)層118和場板122佈置在複合蝕刻終止層2004上方。第一ILD層118包圍場板122和多個接觸件120， 所述多個接觸件耦合到源極區104、汲極區106以及閘極結構116。在一些實施例中，場板122和多個接觸件120可包括圍繞包含一或多個金屬的導電芯的擴散阻障(未圖示)。
複合蝕刻終止層2004包括堆疊於RPO 2002上方的多個不同介電材料2006到介電材料2008。在一些實施例中，多個不同介電材料2006到介電材料2008可具有沿垂直於半導體基底102的上表面的線實質上對準的最外部側壁。在一些實施例中，多個不同介電材料2006到介電材料2008可具有與RPO 2002的最外部側壁實質上對準的最外部側壁。在這類實施例中，RPO 2002具有實質上等於複合蝕刻終止層2004的第二寬度的第一寬度。多個不同介電材料2006到介電材料2008具有不同蝕刻性質，不同蝕刻性質提供對蝕刻劑具有不同蝕刻選擇性的多個不同介電材料2006到介電材料2008中的相應介電材料。不同蝕刻選擇性允許複合蝕刻終止層2004緩慢蝕刻場板開口(即，界定場板122的開口)，且因此同時緊密地控制場板的高度並實現多個接觸件120與場板122之間的高度差(例如，使多個接觸件120能夠具有比場板122更大的高度)。
舉例來說，在一些實施例中，場板122的底部沿豎直地高於多個接觸件120中的一或多個(例如，耦合到源極區104和汲極區106的接觸件)的底部表面的界面來接觸複合蝕刻終止層2004。在這類實施例中，在高電壓電晶體元件2000的製造期間，複合蝕刻終止層2004降低用於形成場板開口(即，界定場板122的開口)的蝕刻劑的蝕刻速率。蝕刻速率的降低使得場板122具有高於多個接觸件120中的一或多個的底部表面的底部表面。
在一些實施例中，複合蝕刻終止層2004可包括直接接觸RPO 2002的上表面的第一介電材料2006和直接接觸第一介電材料2006的上表面的第二介電材料2008。在一些實施例中，第一介電材料2006可具有第三厚度th 3 ，且第二介電材料2008可具有第四厚度th 4 。在一些實施例中，RPO 2002和複合蝕刻終止層2004可分別具有在最外部側壁之間的實質上恒定的厚度。如果第三厚度th 3 和第四厚度th 4 過小(例如，小於下文闡述的最小值)，那麼複合蝕刻終止層2004不能夠有效地終止形成場板開口的蝕刻。如果第三厚度th 3 和第四厚度th 4 過大(例如，大於下文闡述的最大值)，那麼場板122對高電壓電晶體元件2000的影響降低，由此負面地影響元件性能。
在一些實施例中，第一介電材料2006可包括或可以是氮化矽(SixNy)，且第二介電材料2008可包括或可以是二氧化矽(SiO2)。在這類實施例中，第一厚度th 1 可介於大約50埃與大約400埃的第一範圍內，且第二厚度th 2 可介於大約150埃與大約700埃的第二範圍內。在其他實施例中，第一介電材料2006可包括或可以是二氧化矽(SiO2)，且第二介電材料2008可包括或可以是氮化矽(SiNx)或氮氧化矽(SiOxNy)。在這類實施例中，第一厚度th 1 可介於大約600埃與大約900埃的第一範圍內。在一些實施例中，第二厚度th 2 可介於大約100埃與大約500埃的第二範圍內。
圖21A到圖21B示出了具有界定場板的複合蝕刻終止層的所揭露高電壓電晶體元件的一些額外實施例。
如圖21A的橫截面圖2100中所示，高電壓電晶體元件包括具有主體區2106的半導體基底102，所述主體區安置在基底 2102上方的漂移區2104內。源極區104佈置在主體區2106內，且汲極區106佈置在漂移區2104內。在一些實施例中，源極區104、汲極區106以及漂移區2104可具有第一摻雜類型(例如，n型)，而主體區2106和基底2102具有與第一摻雜類型相反的第二摻雜類型(例如，p型)。在一些實施例中，源極區104和汲極區106可包括具有比漂移區2104高的摻雜濃度的高度摻雜區(即，n+區)。
閘極結構116佈置在半導體基底102之上，在源極區104與汲極區106之間。RPO 2002佈置在閘極結構116上方且側向延伸超過閘極結構116的最外部側壁。複合蝕刻終止層2004佈置於RPO 2002與場板122之間。在一些實施例中，RPO 2002可封圍場板122(即，延伸超過場板122的最外部側壁)達介於大約0微米與大約2微米的範圍內的一或多個側向距離2108。
在一些實施例中，場板122可延伸到複合蝕刻終止層2004中的非零深度2110。在這類實施例中，場板122接觸複合蝕刻終止層2004的側壁。在不同實施例中，場板122還可接觸複合蝕刻終止層2004的水平延伸表面或RPO 2002的水平延伸表面。在一些實施例中，非零深度2110可介於大約400埃與大約700埃的範圍內。由於場板122延伸到複合蝕刻終止層2004中，複合蝕刻終止層2004具有處於場板122正下方的第一厚度2112和在場板122外部的大於第一厚度2112的第二厚度。在一些實施例中，第一厚度2112介於大約0埃與大約10000埃的範圍內。在一些額外實施例中，第一厚度2112介於大約600埃與大約300埃的範圍內。
如圖21B的俯視圖2120(沿圖21A的橫截面線A-A′)中所示，場板122具有寬度2114，所述寬度在在第一方向上延伸在大約150奈米與大約2000奈米的範圍內的距離。場板122還具有長度2122，所述長度在第二方向(垂直於第一方向)上延伸小於大約1000微米的距離。
再次參考圖21A的橫截面圖2100，在一些實施例中，場板122可以距離2116與閘極結構116側向分離。舉例來說，場板122可以介於大約0奈米與大約500奈米的範圍內的距離2116與閘極結構116側向分離。在其他實施例中(未圖示)，場板122可與閘極結構116側向重疊(即，延伸到所述閘極結構正上方)。舉例來說，場板122可與閘極結構116側向重疊達介於大約0奈米與大約200奈米的範圍內的距離。
在一些實施例中，矽化物層2118佈置在源極區104、汲極區106以及未由RPO 2002覆蓋的閘極結構116的部分上方。在不同實施例中，矽化物層2118可包括具有矽的化合物和例如鎳、鉑、鈦、鎢、鎂等的金屬。在一些實施例中，矽化物層2118具有介於大約150埃與大約400埃的範圍內的厚度。
圖22示出了具有界定場板的複合蝕刻終止層的高電壓電晶體元件2200的一些額外實施例的橫截面圖。
高電壓電晶體元件2200包括佈置在半導體基底102上方的閘極電極108。RPO 2002和複合蝕刻終止層2004在閘極電極108和半導體基底102上方。接觸蝕刻終止層(CESL)406安置於複合蝕刻終止層2004上方。在一些實施例中，複合蝕刻終止層2004的底部表面可直接接觸RPO 2002，且複合蝕刻終止層2004 的頂部表面可直接接觸CESL 406。CESL 406側向延伸超過複合蝕刻終止層2004的最外部側壁且接觸半導體基底102。在一些實施例中，CESL 406可具有介於大約100埃與大約1000埃的範圍內的厚度th 5 。在一些實施例中，CESL 406可包括氮化矽、碳化矽等等。
場板408安置在CESL 406上方的第一ILD層118內。在一些實施例中，場板408可包括第一金屬材料410和第二金屬材料412。複合蝕刻終止層2004側向佈置於場板408與閘極結構116之間且豎直佈置於場板122與半導體基底102之間。RPO 2002和複合蝕刻終止層2004具有接觸406的側壁。複合蝕刻終止層2004另外具有接觸CESL 406的水平延伸表面(例如，上表面)。
在一些實施例中，場板122可延伸到複合蝕刻終止層2004內的多個不同介電材料2006到介電材料2008中的一或多個中。舉例來說，在一些實施例中，複合蝕刻終止層2004可包括第一介電材料2006和接觸第一介電材料2006的上表面的第二介電材料2008。場板122可延伸穿過第二介電材料2008(例如，氧化矽)且具有接觸第一介電材料2006(例如，氮化矽)的底部表面。在這類實施例中，第二介電材料2008可使場板122的最底部點與RPO 2002豎直地隔開。在其他實施例中，場板122可另外延伸穿過第一介電材料2006且具有接觸RPO 2002的底部表面及/或側壁。在一些實施例中，場板122可豎直地延伸穿過第二介電材料2008並且還通過第二介電材料2008與閘極結構116側向分離。
儘管所揭露的複合蝕刻終止層2004在圖20到圖22中示出為具有堆疊於RPO 2002上方的兩個不同介電材料2006到介 電材料2008，但應瞭解，所揭露的複合蝕刻終止層2004不限於這類配置。實際上，在各種實施例中，複合蝕刻終止層2004可包括介電材料的額外層。圖23到圖24示出所揭露的複合蝕刻終止層2004的替代性實施例的一些非限制性實例。
圖23示出了具有界定場板的複合蝕刻終止層的高電壓電晶體元件2300的一些額外實施例的橫截面圖。
高電壓電晶體元件2300包括佈置於RPO 2002上方的複合蝕刻終止層2004。複合蝕刻終止層2004包括第一介電材料2302、接觸第一介電材料2302的上表面的第二介電材料2304，以及接觸第二介電材料2304的上表面的第三介電材料2306。在一些實施例中，第一介電材料2302可包括或可以是二氧化矽(SiO2)，第二介電材料2304可包括或可以是氮化矽(SixNy)或氮氧化矽(SiOxNy)，且第三介電材料2306可包括或可以是二氧化矽(SiO2)。
在一些實施例中，第一介電材料2302可具有第一厚度，第二介電材料2304可具有第二厚度，且第三介電材料2306可具有第三厚度。在一些實施例中，第一厚度可介於大約300埃與大約900埃的第一範圍內，第二厚度可介於大約50埃與大約200埃的第二範圍內，且第三厚度可介於大約200埃與大約600埃的第三範圍內。
圖24示出了具有界定場板的複合蝕刻終止層的高電壓電晶體元件2400的一些額外實施例的橫截面圖。
高電壓電晶體元件2400包括佈置於RPO 2002上方的複合蝕刻終止層2004。複合蝕刻終止層2004包括第一介電材料 2402、接觸第一介電材料2402的上表面的第二介電材料2404、接觸第二介電材料2404的上表面的第三介電材料2406，以及接觸第三介電材料2406的上表面的第四介電材料2408。在一些實施例中，第一介電材料2402可包括或可以是二氧化矽(SiO2)，第二介電材料2404可以是或可包括氮化矽(SixNy)或氮氧化矽(SiOxNy)，第三介電材料2406可包括或可以是二氧化矽(SiO2)，且第四介電材料2408可包括或可以是氮化矽(SixNy)或氮氧化矽(SiOxNy)。
在一些實施例中，第一介電材料2402可具有第一厚度，第二介電材料2404可具有第二厚度，第三介電材料2406可具有第三厚度，且第四介電材料2408可具有第四厚度。在一些實施例中，第一厚度可介於大約300埃與大約900埃的第一範圍內，第二厚度可介於大約50埃與大約200埃的第二範圍內，第三厚度可介於大約200埃與大約600埃的第三範圍內，且第四厚度可介於大約50埃與大約200埃的第四範圍內。
圖25到圖32示出了繪示一種形成具有界定場板的複合蝕刻終止層的高電壓電晶體元件的方法的一些實施例的橫截面圖。雖然參看方法描述圖25到圖32中所繪示的橫截面圖2500到橫截面圖3200，但應瞭解，圖25到圖32中所繪示的結構不限於所述方法而實際上可單獨獨立於所述方法。
如圖25的橫截面圖2500中所示，選擇性地植入半導體基底102以形成多個植入區(例如，井區、接觸區等)。在一些實施例中，可選擇性地植入半導體基底102以形成主體區2106、漂移區2104、源極區104以及汲極區106。在其他實施例中，可選 擇性地植入半導體基底102以形成不同植入區(例如，例如圖1到圖10中所示出的那些植入區中的任一個)。在一些實施例中，可通過選擇性地遮蔽半導體基底102(例如，使用光阻罩幕)且隨後將高能量摻雜劑(例如，例如硼的p型摻雜劑物質或例如磷的n型摻雜劑)引入到半導體基底102的暴露區域中以形成多個植入區。
閘極結構116形成於半導體基底102上方，在源極區104與汲極區106之間。閘極結構116可通過將閘極介電層110沉積於半導體基底102上方且通過將閘極電極材料108沉積於閘極介電層110上方而形成。閘極介電層110和閘極電極材料108隨後可經圖案化(例如，根據光阻罩幕及/或硬罩幕蝕刻)以界定閘極結構116。
如圖26的橫截面圖2600中所示，光阻保護性氧化物(RPO)2002形成於閘極結構116上方。RPO 2002從閘極結構116正上方延伸超過閘極結構116的最外部側壁。RPO 2002配置成阻擋矽化物在底層上的形成。在一些實施例中，RPO 2002可通過氣相沉積技術(例如，CVD)沉積。在一些實施例中，RPO 2002可包括二氧化矽(SiO2)、氮化矽等等。
如圖27的橫截面圖2700中所示，包括多個不同介電材料2006到介電材料2008的複合蝕刻終止層2004選擇性地形成於RPO 2002上方。在一些實施例中，多個不同介電材料2006到介電材料2008可通過氣相沉積技術順序地沉積。在一些實施例中，複合蝕刻終止層2004可包括包含氮化矽(SixNy)層、氮氧化矽(SiOxNy)層及/或二氧化矽(SiO2)層中的兩個或更多個的堆疊層。
在一些實施例中，多個不同介電材料2006到介電材料2008以及RPO 2002可使用相同遮蔽層2702(例如，光阻層)和蝕刻製程而圖案化。使用相同遮蔽層2702來圖案化多個不同介電材料2006到介電材料2008以及RPO 2002減少形成複合蝕刻終止層2004的成本。在這類實施例中，多個不同介電材料2006到介電材料2008以及RPO 2002可具有實質上對準的側壁。
如圖28的橫截面圖2800中所示，接觸蝕刻終止層(CESL)406形成於半導體基底102和複合蝕刻終止層2004上方。在一些實施例中，CESL 406可通過氣相沉積製程形成。CESL可包括氮化物層(例如，Si3N4)、碳化物層(SiC)等等。
如圖29的橫截面圖2900中所示，第一層間介電(ILD)層118形成於CESL 406上方。在一些實施例中，第一ILD層118可包括氧化物(例如，SiO2)、超低k介電材料、低k介電材料(例如SiCO)等等。在一些實施例中，第一ILD層118可通過氣相沉積製程形成。
如圖30的橫截面圖3000中所示，第一ILD層118選擇性地暴露於蝕刻劑3002(例如，根據遮蔽層3003)以在第一ILD層118內形成接觸開口1606和場板開口1608。接觸開口1606和場板開口1608具有非零距離3004的蝕刻深度偏移。在一些實施例中，非零深度3004可介於大約400埃與大約2000埃的範圍內。在一些實施例中，場板開口1608延伸到複合蝕刻終止層2004中，使得複合蝕刻終止層2004的側壁界定場板開口1608。在各種實施例中，複合蝕刻終止層2004或RPO 2002可界定場板開口1608的底部。
在一些實施例中，蝕刻劑3002可使複合蝕刻終止層2004的厚度減少介於大約400埃與大約700埃的範圍內的量。在一些實施例中，處於場板開口1608正下方的複合蝕刻終止層2004的厚度介於大約0埃與大約1,000埃的範圍內。在一些額外實施例中，處於場板開口1608正下方的複合蝕刻終止層2004的厚度介於大約300埃與大約900埃的範圍內。
選擇用於形成接觸開口1606和場板開口1608的蝕刻劑3002以蝕刻穿過CESL 406的材料。然而，由於複合蝕刻終止層2004由多個不同材料形成，複合蝕刻終止層2004能夠較高程度地抵抗蝕刻劑3002的蝕刻。複合蝕刻終止層2004由此允許接觸開口1606延伸到半導體基底102，同時防止場板開口1608延伸到半導體基底102。複合蝕刻終止層2004還允許基底上的不同位置處、相同批次的基底之間及/或不同批次的基板上方的蝕刻深度的高度均勻性。舉例來說，複合蝕刻終止層2004允許不同基底上的場板開口1608的蝕刻深度在大約2%或更小的偏差內。此蝕刻深度均勻性允許相比於不具有複合蝕刻終止層2004的元件的改進的元件均勻性和性能。
如圖31的橫截面圖3100中所示，以一或多個導電材料填充接觸開口1606和場板開口1608。在一些實施例中，一或多個導電材料可借助於氣相沉積技術(例如，CVD、PVD、PE-CVD等)及/或鍍敷製程(例如，電鍍或無電鍍製程)沉積。隨後可執行平坦化製程(例如化學機械平坦化)以去除多餘的一或多個導電材料並形成沿線3102的平坦表面。在一些實施例中，一或多個導電材料可包括鎢(W)、鈦(Ti)、氮化鈦(TiN)或氮化鉭(TaN)。 在一些實施例中，在沉積一或多個導電材料之前，擴散阻障層及/或襯層可沉積到接觸開口1606和場板開口1608中。
如圖32的橫截面圖3200中所示，第二ILD層126形成於第一ILD層118上方，且第一後段製程(BEOL)金屬線層128形成於第二ILD層126內。在各種實施例中，第二ILD層126可通過將第二ILD材料沉積於第一ILD層118上方而形成。隨後蝕刻第二ILD層126以形成在第二ILD層126內延伸的溝槽。以導電材料填充溝槽，且執行平坦化製程(例如，CMP)以從第二ILD層126上方去除多餘的導電材料。
圖33示出了形成一種具有界定場板的複合蝕刻終止層的高電壓電晶體元件的方法3300的一些實施例的流程圖。
在動作3302處，在基底上方形成閘極結構。圖25示出對應於動作3302的一些實施例的橫截面圖2500。
在動作3304處，源極區及汲極區形成於基底內，在閘極結構的相對側上。在一些額外實施例中，一或多個額外摻雜區(例如，主體區、漂移區等)也可形成於基底內。圖25示出對應於動作3304的一些實施例的橫截面圖2500。
在動作3306處，光阻保護性氧化物(RPO)形成於閘極結構上方且側向在閘極結構與汲極區之間。圖26示出對應於動作3306的一些實施例的橫截面圖2600。
在動作3308處，複合蝕刻終止層形成於RPO上方。圖27示出對應於動作3308的一些實施例的橫截面圖2700。
在動作3310處，接觸蝕刻終止層(CESL)形成於複合蝕刻終止層上。圖28示出對應於動作3310的一些實施例的橫截 面圖2800。
在動作3312處，第一層間介電(ILD)層形成於CESL上方。圖29示出對應於動作3312的一些實施例的橫截面圖2900。
在動作3314處，選擇性地蝕刻第一ILD層以界定多個接觸件開口和場板開口。多個接觸件開口和場板開口具有不同深度。圖30示出對應於動作3314的一些實施例的橫截面視圖3000。
在動作3316處，以一或多個導電材料填充多個接觸件開口和場板開口。圖31示出對應於動作3316的一些實施例的橫截面圖3100。
在動作3318處，導電內連線形成於第一ILD層上方的第二ILD層內。圖32示出對應於動作3318的一些實施例的橫截面圖3200。
圖34示出了具有界定場板的場板蝕刻終止結構的高電壓電晶體元件3400的一些實施例的橫截面圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
高電壓電晶體元件3400包括豎直地佈置在半導體基底102上方，處於側向在源極區104與汲極區106之間的位置的閘極結構116。在一些實施例中，半導體基底102還可包括圍繞源極區104的主體區2106及/或在主體區2106與汲極區106之間的漂移區2104。光阻保護性氧化物(RPO)2002在閘極結構116上方。RPO 2002從閘極結構116正上方延伸為側向在閘極結構116與汲極區106之間。接觸蝕刻終止層(CESL)406安置於RPO 2002、閘極結構116以及半導體基底102上方。
介電結構3401佈置於CESL 406上方。介電結構3401 包括安置於CESL 406上方的第一ILD層3402、第一ILD層3402上方的第二ILD層3406，以及在第二ILD層3406上方的第三ILD層3408。在一些實施例中，第一ILD層3402具有以非零距離d 1 上覆於閘極結構116的頂部的最上表面。在一些實施例中，第二ILD層3406通過蝕刻終止層3410與第三ILD層3408分離。在這類實施例中，第二ILD層3406具有直接接觸第一ILD層3402的頂部表面的底部表面和直接接觸蝕刻終止層3410的底部表面的頂部表面。多個接觸件120從第二ILD層3406的頂部表面豎直延伸到第一ILD層3402的下表面(穿過第一ILD層3402與第二ILD層3406的界面3403)。多個接觸件120配置成接觸源極區104、汲極區106以及閘極結構116。
場板蝕刻終止結構3404安置於第一ILD層3402與第二ILD層3406之間。場板蝕刻終止結構3404的最底表面和最頂部表面豎直地在多個接觸件120的底部表面與頂部表面之間。在一些實施例中，場板蝕刻終止結構3404安置於RPO 2002正上方。在一些此類實施例中，場板蝕刻終止結構3404完全地限制於RPO 2002上方，而在其他實施例中，場板蝕刻終止結構3404可從RPO 2002正上方延伸為側向在RPO 2002與汲極區106之間。在一些實施例中，場板蝕刻終止結構3404可具有側向在閘極結構116與汲極區106之間的相對最外部側壁。舉例來說，場板蝕刻終止結構3404可具有以第一側向距離d L1 與閘極結構116分離的第一最外部側壁和以第二側向距離d L2 與汲極區106分離的相對第二最外部側壁。在其他實施例中，場板蝕刻終止結構3404可延伸到閘極結構116及/或汲極區106正上方。
場板122安置於場板蝕刻終止結構3404上。場板122包括與多個接觸件120相同的材料(例如，鎢、鈷等等)。場板122的最底表面豎直地在多個接觸件120的底部表面與頂部表面之間。舉例來說，場板122的最底表面可沿水平面3405佈置，所述水平面平行於基底102的上表面且延伸穿過多個接觸件120的側壁。場板122的最底表面以距離d V 與半導體基底102分離。在一些實施例中，距離d V 具有在大約400埃與大約700埃之間的值。高電壓電晶體元件3400的擊穿電壓與距離d V 成比例。舉例來說，隨著距離d V 減小，高電壓電晶體元件3400的擊穿電壓也減小。
場板蝕刻終止結構3404包括具有相對於第一ILD層3402和第二ILD層3406的高蝕刻選擇性的材料。舉例來說，在各種實施例中，場板蝕刻終止結構3404可包括氮化矽(SiNx)、氮氧化矽(SiOxNy)、非晶矽(a-Si)、氧化鉿(HfOx)、氧化鋯(ZrOx)、金屬氧化物等等。在各種實施例中，場板蝕刻終止結構3404可具有介於大約1奈米與大約100奈米的範圍內的厚度t。在各種實施例中，場板蝕刻終止結構3404可具有介於大約10奈米與大約1,000奈米的範圍內的寬度w。高蝕刻選擇性允許場板122與多個接觸件120同時形成，同時提供場板122的最底表面與多個接觸件120的底部表面之間的豎直偏移。豎直偏移提供對場板122的最底表面與半導體基底102之間的距離d V 的良好控制(即，對高電壓電晶體元件3400的擊穿電壓的良好控制)。
圖35示出了具有界定場板的場板蝕刻終止結構的高電壓電晶體元件3500的一些額外實施例的橫截面圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
高電壓電晶體元件3500包括安置於第一ILD層3402上方的場板蝕刻終止結構3404。在一些實施例中，場板蝕刻終止結構3404可具有相對於垂直於第一ILD層3402的上表面的線以非零角度定向的側壁。舉例來說，在一些實施例中，非零角度可介於0°與大約30°的範圍內。
第二ILD層3406安置於場板蝕刻終止結構3404和第一ILD層3402上方。在一些實施例中，第一ILD層3402包括界定在場板蝕刻終止結構3404之下的突起3502的側壁3502s。在這類實施例中，第二ILD層3406沿側壁3502s側向接觸第一ILD層3402。
圖36示出了具有界定場板的場板蝕刻終止結構的高電壓電晶體元件3600的一些額外實施例的橫截面圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
高電壓電晶體元件3600包括佈置於半導體基底102上方在源極區104與汲極區106之間的金屬閘極結構3602。金屬閘極結構3602包括通過閘極介電質3606與基底分離的金屬閘極電極3604。在一些實施例中，金屬閘極電極3604可包括鋁、釕、鈀、鉿、鋯、鈦等等。在一些實施例中，閘極介電質3606包括高k介電質，例如氧化鉿、鉿矽氧化物、鉿鉭氧化物、氧化鋁、氧化鋯等等。
接觸蝕刻終止層(CESL)406安置於半導體基底102上方。CESL 406具有側向鄰近金屬閘極結構3602的最上表面406u。第一ILD層3402安置於CESL 406上方。在一些實施例中，金屬閘極結構3602、CESL 406以及第一ILD層3402具有實質上平坦 (例如，在化學機械平坦化製程的容限內的平面)的最上表面。第二ILD層3406安置於所述第一ILD層3402上方。第二ILD層3406接觸金屬閘極結構3602、CESL 406以及第一ILD層3402的上表面。
場板蝕刻終止結構3404安置於第一ILD層3402的最上表面上方，處於側向在金屬閘極結構3602與汲極區106之間的位置。場板蝕刻終止結構3404具有沿水平面安置的底部表面，所述水平面沿金屬閘極結構3602、CESL 406以及第一ILD層3402的最上表面延伸。在一些實施例(未圖示)中，第一ILD層3402可凹入場板蝕刻終止結構3404的最外部側壁與CESL 406之間。場板122在場板蝕刻終止結構3404上方。場板122從第二ILD層3406的頂部延伸到場板蝕刻終止結構3404，使得場板122的最底表面在金屬閘極結構3602的頂部上方。
圖37示出了具有界定場板的場板蝕刻終止結構的高電壓電晶體元件3700的一些額外實施例的橫截面圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
高電壓電晶體元件3700包括佈置於半導體基底102上方在源極區104與汲極區106之間的金屬閘極結構3602。CESL 406安置於半導體基底102上方且具有側向鄰近金屬閘極結構3602的最上表面406u。第一ILD層3402安置於CESL 406上方。第二ILD層3406安置於所述第一ILD層3402上方。第二ILD層3406接觸金屬閘極結構3602、CESL 406以及第一ILD層3402的最上表面。
第一ILD層3402具有界定第一ILD層3402內的空腔3702的側壁3402s，所述空腔在金屬閘極結構3602與汲極區106 之間。在一些實施例中，側壁3402s從第一ILD層3402的最上表面延伸到CESL 406，使得空腔3702的底部由CESL 406界定。
在一些實施例中，介電材料3704安置在空腔3702內，且場板蝕刻終止結構3404安置在介電材料3704上方的空腔3702內。在一些實施例中，介電材料3704可包括氧化物(例如，氧化矽)、氮化物等等。在一些其他實施例中，其中場板蝕刻終止結構3404為介電質，介電材料3704可省略(例如，使得場板蝕刻終止結構3404接觸CESL 406)。第二ILD層3406安置於第一ILD層3402上方，且場板122在場板蝕刻終止結構3404上方。場板122由第二ILD層3406側向包圍。場板122從第二ILD層3406的頂部延伸到場板蝕刻終止結構3404。
在一些實施例中，場板蝕刻終止結構3404從所述介電材料3704的頂部延伸到第一ILD層3402的頂部。在這類實施例中，場板122的底部通過由介電材料3704、場板蝕刻終止結構3404以及CESL 406界定的距離d V 與半導體基底102分離。在一些實施例中，距離d V 實質上等於第一ILD層3402的厚度。
在圖38的橫截面圖3800中示出的其他實施例中，場板蝕刻終止結構3404具有通過非零距離d r 凹入第一ILD層3402的最上表面下方的最上表面。將場板蝕刻終止結構3404凹入第一ILD層3402的最上表面下方允許場板122的最底表面與半導體基底102之間的距離d V 減小為低於第一ILD層3402的厚度。
圖39示出了具有界定場板的場板蝕刻終止結構的高電壓電晶體元件3900的一些額外實施例的橫截面圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
高電壓電晶體元件3900包括側向安置在金屬閘極結構3602與CESL 406之間且豎直地在半導體基底102與CESL 406之間的RPO 2002。第一ILD層3402安置於CESL 406上方，且第二ILD層3406安置於第一ILD層3402上方。第二ILD層3406接觸金屬閘極結構3602、CESL 406以及第一ILD層3402的最上表面。
第一ILD層3402和第二ILD層3406的側壁界定空腔3902，所述空腔從第二ILD層3406的頂部豎直延伸到CESL 406且側向在金屬閘極結構3602與汲極區106之間。介電材料3704安置在空腔3902內，且場板蝕刻終止結構3404安置在介電材料3704上方的空腔3902內。在一些實施例中，場板蝕刻終止結構3404從所述介電材料3704的頂部延伸到第二ILD層3406的頂部。在其他實施例(未圖示)中，場板蝕刻終止結構3404可具有凹入第二ILD層3406的頂部下方的最上表面。
第三ILD層3408安置於所述第二ILD層3406上方。場板122穿過第三ILD層3408延伸到場板蝕刻終止結構3404。場板122的最底表面以非零距離d v 與半導體基底102豎直地分離。將第一ILD層3402和第二ILD層3406兩個用於界定空腔3902允許更大範圍的非零距離d v 。
圖40到圖50示出了繪示一種形成具有界定場板的場板蝕刻終止結構的高電壓電晶體元件的方法的一些實施例的橫截面圖4000到橫截面圖5000，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。雖然參看方法描述圖40到圖50中所繪示的橫截面圖4000到橫截面圖5000，但應瞭解，圖40到圖50中所繪示的結構不限於所述方法而實際上可單獨獨立於所述方法。
如圖40的橫截面圖4000中所示，選擇性地植入半導體基底102以形成多個植入區(例如，井區、接觸區等)。在一些實施例中，可選擇性地植入半導體基底102以形成主體區2106、漂移區2104、源極區104以及汲極區106。在其他實施例中，可選擇性地植入半導體基底102以形成不同植入區(例如，例如圖1到圖10中所示出的那些植入區中的任一個)。在一些實施例中，可通過選擇性地遮蔽半導體基底102(例如，使用光阻罩幕)且隨後將高能量摻雜劑(例如，例如硼的p型摻雜劑物質或例如磷的n型摻雜劑)引入到半導體基底102的暴露區域中以形成多個植入區。
具有閘極介電層110和閘極電極材料108的閘極結構116形成於半導體基底102上方，在源極區104與汲極區106之間。閘極結構116可通過將閘極介電層沉積於半導體基底102上方且通過將閘極電極材料沉積於閘極介電層上方而形成。閘極介電層和閘極電極材隨後可經圖案化(例如，根據光阻罩幕及/或硬罩幕蝕刻)以界定閘極結構116。
如圖41的橫截面圖4100中所示，光阻保護性氧化物(RPO)層4102形成於閘極結構116上方。RPO 4102配置成阻擋矽化物在底層上的形成。在一些實施例中，RPO層4102可通過氣相沉積技術(例如，CVD)沉積。在一些實施例中，RPO層4102可包括二氧化矽(SiO2)、氮化矽等等。
如圖42的橫截面圖4200中所示，選擇性地圖案化RPO層(圖41的RPO層4102)以界定RPO 2002。在一些實施例中，選擇性地圖案化RPO層使得RPO 2002從閘極結構116正上方的 第一最外部側壁延伸到側向在閘極結構116與汲極區106之間的第二最外部側壁。在一些實施例中，可通過在RPO層上方形成遮蔽層2702且隨後將RPO層暴露於未由遮蔽層2702覆蓋的區域中的蝕刻劑來選擇性地圖案化RPO層。
如圖43的橫截面圖4300中所示，接觸蝕刻終止層(CESL)406形成於半導體基底102和RPO 2002上方。在一些實施例中，CESL 406可通過氣相沉積製程形成。CESL 406可包括氮化物層(例如，Si3N4)、碳化物層(SiC)等等。
如圖44的橫截面圖4400中所示，第一層間介電(ILD)層3402形成於CESL 406上方。在一些實施例中，第一ILD層3402可包括氧化物(例如，SiO2)、超低k介電材料、低k介電材料(例如SiCO)等等。在一些實施例中，第一ILD層3402可通過氣相沉積製程形成。
如圖45的橫截面圖4500中所示，場板蝕刻終止層4502形成於第一ILD層3402上方。在各種實施例中，場板蝕刻終止結構4502可包括氮化矽(SiNx)、氮氧化矽(SiOxNy)、非晶矽(a-Si)、氧化鉿(HfOx)、氧化鋯(ZrOx)、金屬氧化物等等。在各種實施例中，場板蝕刻終止層4502可形成為具有介於大約1奈米與大約150奈米的範圍內的厚度。
如圖46的橫截面圖4600中所示，場板蝕刻終止層(圖45的場板蝕刻終止層4502)經圖案化以將場板蝕刻終止結構3404界定在第一ILD層3402上方。在一些實施例中，可通過在場板蝕刻終止層上方形成遮蔽層4604且隨後在未由遮蔽層4604覆蓋的區域中將場板蝕刻終止層暴露於蝕刻劑4602來選擇性地圖案化場 板蝕刻終止層。在一些實施例中，蝕刻劑4602可包括用於離子轟擊蝕刻的離子。在其他實施例中，蝕刻劑4602可包括等離子蝕刻劑(例如，具有氟化學物質、氯化學物質等等)。
如圖47的橫截面圖4700中所示，第二ILD層3406形成於第一ILD層3402和場板蝕刻終止結構3404上方。在一些實施例中，第二ILD層3406可包括氧化物(例如，SiO2)、超低k介電材料、低k介電材料(例如SiCO)等等。在一些實施例中，第二ILD層3406可通過氣相沉積製程形成。在一些實施例中，第二ILD層3406與第一ILD層3402直接接觸形成。
如圖48的橫截面圖4800中所示，執行蝕刻製程以同時界定多個接觸件開口1606和場板開口1608。多個接觸件開口1606由第一ILD層3402和第二ILD層3406的側壁界定。所得場板開口1608由第二ILD層3406和場板蝕刻終止結構3404的上表面界定。蝕刻製程使用在場板蝕刻終止結構3404與第一ILD層3402及第二ILD層3406之間具高度選擇性的蝕刻劑(例如，所述蝕刻劑比場板蝕刻終止結構3404更快地蝕刻第一ILD層3402及第二ILD層3406)，使得接觸開口1606和場板開口1608具有非零距離的蝕刻深度偏移。
由於沉積製程的厚度通常比蝕刻製程的深度更易於控制，所以場板開口1608的底部與半導體基底102之間的距離可良好地受控制(由於其由用於形成CESL 406、第一ILD層3402以及場板蝕刻終止結構3404的沉積製程的厚度界定)，從而獲得具有充分界定的電學性質(例如，充分界定的擊穿電壓)的場板。在一些實施例中，場板開口1608的底部與半導體基底102之間的 距離可介於大約400埃與大約700埃的範圍內。
如圖49的橫截面圖4900中所示，以一或多個導電材料填充接觸開口1606和場板開口1608以界定多個接觸件120和場板122。在一些實施例中，一或多個導電材料可借助於沉積技術(例如，CVD、PVD、PE-CVD、濺鍍等)及/或鍍敷製程(例如，電鍍或無電鍍製程)沉積。隨後可執行平坦化製程(例如化學機械平坦化)以去除多餘的一或多個導電材料並形成沿線3102的平坦表面。在一些實施例中，一或多個導電材料可包括鎢(W)、鈷(Co)、鈦(Ti)、氮化鈦(TiN)或氮化鉭(TaN)等等。在一些實施例中，在沉積一或多個導電材料之前，擴散阻障層及/或襯層可沉積到接觸開口1606和場板開口1608中。
如圖50的橫截面圖5000中所示，第三ILD層3408形成於第二ILD層3406上方，且第一後段製程(BEOL)金屬線層128形成於第三ILD層3408內。在各種實施例中，第三ILD層3408可通過將第三ILD材料沉積於第二ILD層3406上方而形成。隨後蝕刻第三ILD層3408以形成在第三LD層3408內延伸的溝槽。以導電材料填充溝槽，且執行平坦化製程(例如，CMP)以從第二ILD層3406上方去除多餘的導電材料。
圖51到圖65示出了繪示一種形成具有界定場板的場板蝕刻終止結構的高電壓電晶體元件的方法的一些額外實施例的橫截面圖5100到橫截面圖6500，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。雖然參看方法描述圖51到圖65中所繪示的橫截面圖5100到橫截面圖6500，但應瞭解，圖51到圖65中所繪示的結構不限於所述方法而實際上可單獨獨立於所述方 法。
如圖51的橫截面圖5100中所示，選擇性地植入半導體基底102以形成多個植入區(例如，井區、接觸區等)。在一些實施例中，可選擇性地植入半導體基底102以形成主體區2106、漂移區2104、源極區104以及汲極區106。在其他實施例中，可選擇性地植入半導體基底102以形成不同植入區(例如，例如圖1到圖10中所示出的那些植入區中的任一個)。
犧牲閘極結構5102形成於半導體基底102上方，在源極區104與汲極區106之間。犧牲閘極結構5102包括犧牲閘極電極5104。在一些實施例中，犧牲閘極電極5104可包括多晶矽。在一些實施例中，犧牲閘極結構5102還可包括使犧牲閘極電極5104與半導體基底102分離的閘極介電質3606。在一些實施例中，閘極介電質3606可包括高k介電材料。
如圖52的橫截面圖5200中所示，光阻保護性氧化物(RPO)層4102形成於犧牲閘極結構5102上方。在一些實施例中，RPO層4102可通過氣相沉積技術(例如，CVD、PVD等等)沉積。在一些實施例中，RPO層4102可包括二氧化矽(SiO2)、氮化矽等等。
如圖53的橫截面圖5300中所示，選擇性地圖案化RPO層(圖52的RPO層4102)以界定RPO 2002。在一些實施例中，選擇性地圖案化RPO層使得RPO 2002從犧牲閘極結構5102正上方的第一最外部側壁延伸到側向在犧牲閘極結構5102與汲極區106之間的第二最外部側壁。在一些實施例中，可通過在RPO層上方形成遮蔽層2702且隨後將RPO層暴露於未由遮蔽層2702覆 蓋的區域中的蝕刻劑來選擇性地圖案化RPO層。
如圖54的橫截面圖5400中所示，接觸蝕刻終止層(CESL)406形成於半導體基底102和RPO 2002上方。在一些實施例中，CESL 406可通過氣相沉積製程形成。CESL 406可包括氮化物層(例如，Si3N4)、碳化物層(SiC)等等。
如圖55的橫截面圖5500中所示，第一層間介電(ILD)層3402形成於CESL 406上方。
如圖56的橫截面圖5600中所示，沿線5602執行第一平坦化製程。第一平坦化製程去除犧牲閘極結構5102上方的第一ILD層3402、CESL 406以及RPO 2002的部分。通過去除犧牲閘極結構5102上方的第一ILD層3402、CESL 406以及RPO 2002的部分，暴露犧牲閘極電極5104的頂部。
如圖57的橫截面圖5700中所示，去除犧牲閘極結構5102以在CESL 406的側壁之間形成替換閘極空腔5702。在一些實施例中，可使用相對於犧牲閘極結構5102選擇的蝕刻劑來去除犧牲閘極結構5102。
如圖58的橫截面圖5800中所示，金屬閘極電極3604形成於替換閘極空腔5702內以界定金屬閘極結構3602。在一些實施例中，可通過使用沉積製程(例如，CVD、PE-CVD、PVD、ALD、濺鍍等等)將導電材料(例如，鋁、鉭、鎳、鉬等等)沉積在替換閘極空腔5702內而形成金屬閘極電極3604。在一些實施例(未圖示)中，在導電材料的沉積之前，一或多個閘極介電質可形成於替換閘極空腔5702中。在將導電材料沉積於替換閘極空腔5702內之後執行(沿線5806)第二平坦化製程(例如，CMP製程)。 第二平坦化製程從第一ILD層3402上方去除導電材料以界定金屬閘極電極3604。
如圖59的橫截面圖5900中所示，執行蝕刻製程以將空腔3702界定在第一ILD層3402內，在金屬閘極結構3602與汲極區106之間。空腔3702由第一ILD層3402的側壁和CESL 406的上表面界定。在一些實施例中，可界定空腔3702，從而在第一ILD層3402上方形成遮蔽層(未圖示)且隨後將第一ILD層3402暴露於未由遮蔽層覆蓋的區域中的蝕刻劑。
如圖60的橫截面圖6000中所示，介電材料3704形成於空腔3702內。在一些實施例中，介電材料3704可包括氧化物(例如，氧化矽)、氮化物等等。在一些實施例中，介電材料3704可通過沉積製程(例如，CVD、PE-CVD、PVD、ALD等等)，隨後通過化學機械平坦化(CMP)製程及/或蝕刻製程從空腔3702外部去除介電材料而形成。
如圖61的橫截面圖6100中所示，場板蝕刻終止結構3404形成於空腔3702內，在介電材料3704上方。在各種實施例中，場板蝕刻終止結構3404可包括氮化矽(SiNx)、氮氧化矽(SiOxNy)、非晶矽(a-Si)、氧化鉿(HfOx)、氧化鋯(ZrOx)、金屬氧化物等等。在各種實施例中，場板蝕刻終止結構3404可形成為具有介於大約1奈米與大約150奈米的範圍內的厚度。在一些實施例中，場板蝕刻終止結構3404可通過沉積場板蝕刻終止材料(例如，氮化矽、非晶矽、金屬氧化物等等)，隨後通過化學機械平坦化(CMP)製程及/或蝕刻製程從空腔3702外部去除介電材料及/或場板蝕刻終止材料而形成。
如圖62的橫截面圖6200中所示，第二ILD層3406形成於第一ILD層3402和場板蝕刻終止結構3404上方。
如圖63的橫截面圖6300中所示，執行蝕刻製程以同時界定多個接觸件開口1606和場板開口1608。在一些實施例中，蝕刻製程將第二ILD層3406的上表面暴露於未由遮蔽層3003覆蓋的區域中的蝕刻劑3002以界定多個接觸件開口1606和場板開口1608。多個接觸件開口1606由第一ILD層3402和第二ILD層3406的側壁界定。場板開口1608由第二ILD層3406的側壁和場板蝕刻終止結構3404的上表面界定。接觸開口1606和場板開口1608具有非零距離的蝕刻深度偏移。在一些實施例中，非零深度可介於大約400埃與大約700埃的範圍內。
如圖64的橫截面圖6400中所示，以一或多個導電材料填充接觸開口1606和場板開口1608。在一些實施例中，一或多個導電材料可借助於氣相沉積技術(例如，CVD、PVD、PE-CVD、濺鍍等)及/或鍍敷製程(例如，電鍍或無電鍍製程)沉積。隨後可執行平坦化製程(例如化學機械平坦化)以去除多餘的一或多個導電材料並形成沿線3102的平坦表面。
如圖65的橫截面圖6500中所示，第三ILD層3408形成於第二ILD層3406上方，且第一後段製程(BEOL)金屬線層128形成於第三ILD層3408內。
圖66到圖76示出了繪示一種形成具有界定場板的場板蝕刻終止結構的高電壓電晶體元件的方法的一些額外實施例的橫截面圖6600到橫截面圖7600，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。雖然參看方法描述圖66到圖76中所 繪示的橫截面圖6600到橫截面圖7600，但應瞭解，圖66到圖76中所繪示的結構不限於所述方法而實際上可單獨獨立於所述方法。
如圖66的橫截面圖6600中所示，選擇性地植入半導體基底102以形成多個植入區(例如，井區、接觸區等)。在一些實施例中，可選擇性地植入半導體基底102以形成主體區2106、漂移區2104、源極區104以及汲極區106。在其他實施例中，可選擇性地植入半導體基底102以形成不同植入區(例如，例如圖1到圖10中所示出的那些植入區中的任一個)。
犧牲閘極結構5102形成於半導體基底102上方，在源極區104與汲極區106之間。犧牲閘極結構5102包括犧牲閘極電極5104。在一些實施例中，犧牲閘極電極5104可包括多晶矽。在一些實施例中，犧牲閘極結構5102還可包括使犧牲閘極電極5104與半導體基底102分離的閘極介電質3606。在一些實施例中，閘極介電質3606可包括高k介電材料。
如圖67的橫截面圖6700中所示，接觸蝕刻終止層(CESL)406形成於半導體基底102和犧牲閘極結構5102上方。在一些實施例中，CESL 406可通過氣相沉積製程形成。CESL 406可包括氮化物層(例如，Si3N4)、碳化物層(SiC)等等。
如圖68的橫截面圖6800中所示，第一層間介電(ILD)層3402形成於CESL 406上方。
如圖69的橫截面圖6900中所示，沿線5602執行第一平坦化製程。第一平坦化製程從犧牲閘極結構5102上方去除第一ILD層3402和CESL 406的部分。通過從犧牲閘極結構5102上方 去除第一ILD層3402和CESL 406的部分，暴露犧牲閘極電極5104的頂部。
如圖70的橫截面圖7000中所示，去除犧牲閘極結構5102以在CESL 406的側壁之間形成替換閘極空腔5702。在一些實施例中，可通過使用相對於犧牲閘極結構5102選擇的蝕刻劑來去除犧牲閘極結構5102。金屬閘極電極3604隨後形成於替換閘極空腔5702內以界定金屬閘極結構3602。在一些實施例中，金屬閘極電極3604可通過將導電材料沉積於替換閘極空腔5702內而形成。在一些實施例中，在導電材料的沉積之前，一或多個閘極介電質可形成於替換閘極空腔5702中。在將導電材料沉積於替換閘極空腔5702內之後執行(沿線5806)第二平坦化製程(例如，CMP製程)。第二平坦化製程(沿線5806)從第一ILD層3402上方去除導電材料以界定金屬閘極電極3604。
如圖71的橫截面圖7100中所示，執行蝕刻製程以將空腔3702界定在第一ILD層3402內，在金屬閘極結構3602與汲極區106之間。空腔3702由第一ILD層3402的側壁和CESL 406的上表面界定。在一些實施例中，可界定空腔3702，從而在第一ILD層3402上方形成遮蔽層(未圖示)且隨後將第一ILD層3402暴露於未由遮蔽層覆蓋的區域中的蝕刻劑。
如圖72的橫截面圖7200中所示，介電材料3704形成於空腔3702內。在一些實施例中，介電材料3704可包括氧化物(例如，氧化矽)、氮化物等等。場板蝕刻終止結構3404隨後形成於空腔3702內，在所述介電材料3704上方。在各種實施例中，場板蝕刻終止結構4502可包括氮化矽(SiNx)、氮氧化矽 (SiOxNy)、非晶矽(a-Si)、氧化鉿(HfOx)、氧化鋯(ZrOx)、金屬氧化物等等。在一些實施例中，場板蝕刻終止層4502可通過沉積場板蝕刻終止材料(例如，CVD、PE-CVD、PVD、ALD等等)，隨後通過從空腔3702外部去除介電材料及/或場板蝕刻終止材料化學機械平坦化製程及/或蝕刻製程而形成。
如圖73的橫截面圖7300中所示，第二ILD層3406形成於第一ILD層3402和場板蝕刻終止結構3404上方。
如圖74的橫截面圖7400中所示，執行蝕刻製程以同時界定多個接觸件開口1606和場板開口1608。多個接觸件開口1606由第一ILD層3402和第二ILD層3406的側壁界定。場板開口1608由第二ILD層3406和場板蝕刻終止結構3404的上表面界定。接觸開口1606和場板開口1608具有非零距離的蝕刻深度偏移。在一些實施例中，非零深度可介於大約400埃與大約700埃的範圍內。
如圖75的橫截面圖7500中所示，以一或多個導電材料填充接觸開口1606和場板開口1608。在一些實施例中，一或多個導電材料可借助於氣相沉積技術(例如，CVD、PVD、PE-CVD、濺鍍等)及/或鍍敷製程(例如，電鍍或無電鍍製程)沉積。隨後可執行平坦化製程(例如，化學機械平坦化)以從第二ILD層3406上方去除多餘的一或多個導電材料。
如圖76的橫截面圖7600中所示，第三ILD層3408形成於第二ILD層3406上方，且第一後段製程(BEOL)金屬線層128形成於第三ILD層3408內。
圖77示出了形成一種具有界定場板的場板蝕刻終止結 構的高電壓電晶體元件的方法7700的一些實施例的流程圖，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
在動作7702處，在基底上方形成閘極結構。圖40、圖51以及圖66示出對應於動作7702的各種實施例的橫截面圖4000、橫截面圖5100以及橫截面圖6600。
在動作7704處，源極區及汲極區形成於基底內，在閘極結構的相對側上。在一些額外實施例中，一或多個額外摻雜區(例如，主體區、漂移區等)也可形成於基底內。圖40、圖51以及圖66示出對應於動作7704的各種實施例的橫截面圖4000、橫截面圖5100以及橫截面圖6600。
在動作7706處，光阻保護性氧化物(RPO)可形成於閘極結構上方且側向在閘極結構與汲極區之間。圖41到圖42以及圖52到圖53示出對應於動作7706的各種實施例的橫截面圖4100到橫截面圖4200以及橫截面圖5200到橫截面圖5300。
在動作7708處，接觸蝕刻終止層(CESL)形成於閘極結構和基底上方。圖43、圖54以及圖67示出對應於動作7708的各種實施例的橫截面圖4300、橫截面圖5400以及橫截面圖6700。
在動作7710處，第一層間介電(ILD)層形成於CESL上方。圖44、圖54以及圖68示出對應於動作7710的各種實施例的橫截面圖4400、橫截面圖5400以及橫截面圖6800。
在動作7712處，在第一ILD層形成之後形成場板蝕刻終止結構。圖45到圖46、圖59到圖61以及圖71到圖72示出對應於動作7712的各種實施例的橫截面圖4500到橫截面圖4600、 橫截面圖5900到橫截面圖6100以及橫截面圖7100到橫截面圖7200。
在動作7714處，第二ILD層形成於第一ILD層和場板蝕刻終止結構上方。圖47、圖62以及圖73示出對應於動作7714的各種實施例的橫截面圖4700、橫截面圖6200以及橫截面圖7300。
在動作7716處，選擇性地蝕刻第一ILD層和第二ILD層以同時界定延伸穿過第一ILD層和第二ILD的多個接觸件開口和穿過第二ILD層延伸到場板蝕刻終止結構的場板開口。圖48、圖63以及圖74示出對應於動作7716的各種實施例的橫截面圖4800、橫截面圖6300以及橫截面圖7400。
在動作7718處，以一或多個導電材料填充多個接觸件開口和場板開口。圖49、圖64以及圖75示出對應於動作7718的各種實施例的橫截面圖4900、橫截面圖6400以及橫截面圖7500。
在動作7720處，導電內連線形成於第二ILD層上方的第三ILD層內。圖50、圖65以及圖76示出對應於動作7720的各種實施例的橫截面圖5000、橫截面圖6500以及橫截面圖7600。
因此，本揭露關於具有界定場板的場板蝕刻終止結構的高電壓電晶體元件，所述場板包括從導電接觸件的底部表面豎直偏移的底部表面。
在一些實施例中，本揭露關於一種積體晶片。所述積體晶片包含：閘極結構，安置於基底上方，在源極區與汲極區之間；第一層間介電(ILD)層，安置於基底和閘極結構上方；第二ILD 層，安置於第一ILD層上方；場板蝕刻終止結構，在第一ILD層與第二ILD層之間；場板，從第二ILD層的最上表面延伸到場板蝕刻終止結構；以及多個導電接觸件，從第二ILD層的最上表面延伸到源極區和汲極區。在一些實施例中，積體晶片更包含從閘極結構正上方側向延伸到閘極結構與汲極區之間的介電層；以及安置於基底、介電層以及閘極結構上方的接觸蝕刻終止層。在一些實施例中，場板的最底表面沿平行於基底的上表面且延伸穿過多個導電接觸件的側壁的水平面佈置。在一些實施例中，場板蝕刻終止結構具有在第一ILD層的最頂部表面上方的最底表面。在一些實施例中，第一ILD層具有界定側向在閘極結構與汲極區之間的空腔的側壁，場板蝕刻終止結構佈置於空腔內位於第一ILD層的側壁之間。在一些實施例中，積體晶片更包含安置在空腔內位於場板蝕刻終止結構與基底之間的介電材料。在一些實施例中，積體晶片更包含安置於基底和閘極結構上方的接觸蝕刻終止層，所述接觸蝕刻終止層的上表面界定空腔的底部。在一些實施例中，場板蝕刻終止結構包含非晶矽。在一些實施例中，場板蝕刻終止結構包含氮化矽、氮氧化矽或金屬氧化物。在一些實施例中，場板蝕刻終止結構包含具有側向在閘極結構與汲極區之間的相對最外部側壁。在一些實施例中，積體晶片更包含安置於第二ILD層上方的蝕刻終止層，第二ILD層的最底表面接觸第一ILD層，且第二ILD層的最上表面接觸蝕刻終止層。
在其他實施例中，本揭露關於一種積體晶片。積體晶片包含：閘極結構，安置於基底上方位於源極區與汲極區之間；介電結構，安置於基底和閘極結構上方；場板蝕刻終止結構，安置 在介電結構內；多個導電接觸件，安置在介電結構內；以及場板，安置於場板蝕刻終止結構上，所述場板具有最底表面，所述最底表面沿平行於所述基底的上表面且在所述多個導電接觸件的頂表面與底表面之間與所述多個導電接觸件的側壁相交(intersect)的第一水平面佈置。在一些實施例中，場板蝕刻終止結構具有最底表面，所述最底表面沿平行於第一水平面且在多個導電接觸件的頂表面與底表面之間與多個導電接觸件的側壁相交的第二水平面佈置。在一些實施例中，所述介電結構包含多個堆疊ILD層；且場板和多個導電接觸件由多個堆疊ILD層中的第一ILD層側向包圍且豎直地延伸到第一ILD層的頂部。在一些實施例中，所述介電結構包含第一ILD層和在第一ILD層上方的第二ILD層；導電接觸件從第一ILD層的底部延伸到第二ILD層的頂部；且場板蝕刻終止結構在第一ILD層的一部分上方和第二ILD層的下表面下方。在一些實施例中，所述介電結構包含第一ILD層和在第一ILD層上方的第二ILD層；且場板蝕刻終止結構接觸第一ILD層的最上表面。
在又其他實施例中，本揭露關於一種形成積體晶片的方法。所述方法包含：在基底上方在源極區與汲極區之間形成閘極結構；在基底上方形成接觸蝕刻終止層；在接觸蝕刻終止層上方形成第一ILD層；在形成第一ILD層之後在閘極結構與汲極區之間形成場板蝕刻終止結構；在場板蝕刻終止結構上方形成第二ILD層；以及同時形成延伸穿過第一ILD層和第二ILD層的多個接觸件和穿過第二ILD層延伸到場板蝕刻終止結構的場板。在一些實施例中，方法更包含在第一ILD層上方形成場板蝕刻終止層；以 及圖案化場板蝕刻終止層以將場板蝕刻終止結構界定為具有在閘極結構與汲極區之間的最外部側壁。在一些實施例中，方法更包含選擇性地圖案化第一ILD層以界定閘極結構與汲極區之間的空腔；以及在空腔內形成場板蝕刻終止結構。在一些實施例中，方法更包含在空腔內形成介電材料；以及在介電材料上方形成場板蝕刻終止結構。
前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本揭露內容的各方面。所屬領域的技術人員應瞭解，其可以易於使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的和/或獲得相同優點的其他製程和結構的基礎。所屬領域的技術人員還應認識到，此類等效構造並不脫離本揭露的精神及範圍，且其可在不脫離本揭露的精神和範圍的情況下在本文中進行各種改變、替代及更改。
400:LDMOS元件
102:半導體基底
104:源極區
106:汲極區
108:閘極電極
110:閘極介電層
118:第一ILD層
120:接觸件
210:閘極結構
212:側壁間隔件
402:矽化物阻擋層
404:場板蝕刻終止層
406:接觸蝕刻終止層
410:第一金屬材料
412:第二金屬材料
414:襯層
416:第二ILD層
418:第一金屬線層
420:平坦表面

Claims (10)

  1. 一種積體晶片，包括：閘極結構，安置於基底上方，位於源極區與汲極區之間；第一層間介電層，安置於所述基底上方且側向地環繞所述閘極結構；第二層間介電層，安置於所述第一層間介電層以及所述閘極結構上方，其中所述閘極結構位於所述基底與所述第二層間介電層之間；場板蝕刻終止結構，具有側向地位於所述閘極結構與所述汲極區之間的相對最外部側壁；場板，從所述第二層間介電層的最上表面延伸到所述場板蝕刻終止結構；以及多個導電接觸件，從所述第二層間介電層的所述最上表面延伸到所述源極區以及所述汲極區。
  2. 如申請專利範圍第1項所述的積體晶片，更包括：介電層，沿所述閘極結構的側壁連續地延伸到所述閘極結構與所述汲極區之間；以及接觸蝕刻終止層，安置於所述基底以及所述介電層上方，其中所述場板蝕刻終止結構接觸所述蝕刻終止層的上表面。
  3. 如申請專利範圍第1項所述的積體晶片，其中所述場板的最底表面沿平行於所述基底的上表面且延伸穿過所述多個導電接觸件的側壁的水平面佈置。
  4. 如申請專利範圍第1項所述的積體晶片，其中所述場板蝕刻終止結構具有在所述第一層間介電層的最頂部表面上方的最 底表面。
  5. 如申請專利範圍第1項所述的積體晶片，其中所述第一層間介電層具有界定側向在所述閘極結構與所述汲極區之間的空腔的側壁，所述場板蝕刻終止結構佈置在所述空腔內位於所述第一層間介電層的所述側壁之間。
  6. 如申請專利範圍第1項所述的積體晶片，更包括：蝕刻終止層，安置於所述第二層間介電層上方，其中所述第二層間介電層的最底表面接觸所述第一層間介電層，且所述第二層間介電層的所述最上表面接觸所述蝕刻終止層。
  7. 一種積體晶片，包括：閘極結構，安置於基底上方，位於源極區與汲極區之間；蝕刻終止層，安置於所述基底上方且安置於所述閘極結構與所述汲極區之間；介電結構，安置於所述蝕刻終止層以及所述閘極結構上方，其中所述介電結構包含第一層間介電層和在所述第一層間介電層上方的第二層間介電層；場板蝕刻終止結構，安置在所述介電結構內，其中所述場板蝕刻終止結構在所述第一層間介電層的一部分上方和所述第二層間介電層的下表面下方，且其中所述蝕刻終止層連續地延伸為超過所述場板蝕刻終止結構的相對最外部側壁；多個導電接觸件，安置在所述介電結構內，其中所述多個導電接觸件從所述第一層間介電層的底部延伸到所述第二層間介電層的頂部；以及場板，安置於所述場板蝕刻終止結構上，其中所述場板具有 最底表面，所述最底表面沿平行於所述基底的上表面且在所述多個導電接觸件的頂表面與底表面之間與所述多個導電接觸件的側壁相交的第一水平面佈置。
  8. 如申請專利範圍第7項所述的積體晶片，其中所述場板蝕刻終止結構具有最底表面，所述最底表面沿平行於所述第一水平面且在所述閘極結構的頂表面與底表面之間與所述閘極結構的側壁相交的第二水平面佈置。
  9. 如申請專利範圍第7項所述的積體晶片，其中所述場板以及所述多個導電接觸件由所述第一層間介電層側向包圍且豎直地延伸到所述第一層間介電層的頂部。
  10. 一種形成積體晶片的方法，包括：在基底上方在源極區與汲極區之間形成閘極結構；在所述基底上方形成接觸蝕刻終止層；在所述接觸蝕刻終止層上方形成第一層間介電層；在形成所述第一層間介電層之後在所述閘極結構與所述汲極區之間形成場板蝕刻終止結構，其中所述場板蝕刻終止結構具有側向地位於所述閘極結構與所述汲極區之間的相對最外部側壁；在所述場板蝕刻終止結構上方形成第二層間介電層，其中所述閘極結構位於所述基底與所述第二層間介電層之間；以及同時形成延伸穿過所述第一層間介電層和所述第二層間介電層的多個接觸件以及穿過所述第二層間介電層延伸到所述場板蝕刻終止結構的場板。
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