CN111129123B - 接触场板蚀刻的组合蚀刻停止层、集成芯片及其形成方法 - Google Patents

Abstract

本发明涉及集成芯片。在一些实施例中，集成芯片具有在衬底上方设置在源极区域和漏极区域之间的栅极结构和从栅极结构上方横向地延伸至栅极结构和漏极区域之间的介电层。具有多种不同介电材料的组合蚀刻停止层堆叠在介电层上方。接触蚀刻停止层直接接触组合蚀刻停止层的上表面和侧壁。通过第一层间介电(ILD)层横向围绕场板，并且场板从第一ILD层的顶部、延伸穿过接触蚀刻停止层并且进入组合蚀刻停止层中。本发明的实施例还提供了接触场板蚀刻的组合蚀刻停止层和集成芯片的形成方法。

Description

接触场板蚀刻的组合蚀刻停止层、集成芯片及其形成方法

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地，涉及接触场板蚀刻的组合蚀刻停止层、集成芯片、及其形成方法。

背景技术

现代集成芯片包括在半导体衬底(例如，硅)上形成的数百万或数十亿半导体器件。集成芯片(IC)可以根据IC的应用使用许多不同类型的晶体管器件。近年来，蜂窝和RF(射频)器件的市场不断增长导致高压晶体管器件的使用显著增加。例如，由于高压晶体管处理高击穿电压(例如，大于约50V)和高频的能力，高压晶体管器件通常用于RF发送/接收链中的功率放大器。

发明内容

根据本发明的一方面，提供了一种集成芯片，包括：栅极结构，在衬底上方设置在源极区域和漏极区域之间；介电层，从所述栅极结构上方横向地延伸至所述栅极结构和所述漏极区域之间；组合蚀刻停止层，包括堆叠在所述介电层上方的多种不同的介电材料；接触蚀刻停止层，与所述组合蚀刻停止层的上表面和侧壁直接接触；以及场板，由第一层间介电(ILD)层横向地围绕并且从所述第一层间介电层的顶部、垂直地延伸穿过所述接触蚀刻停止层、并且进入所述组合蚀刻停止层中。

根据本发明的另一方面，提供了一种集成芯片，包括：栅极结构，设置在衬底上方；抗蚀保护氧化物，从所述栅极结构上方横向地延伸越过所述栅极结构的最外侧壁；组合蚀刻停止层，包括位于所述抗蚀保护氧化物上方的第一介电材料和接触所述第一介电材料的上表面的第二介电材料；多个导电接触件，通过所述衬底上方的第一层间介电(ILD)层横向围绕；以及场板，从所述第一层间介电层的顶部延伸至所述组合蚀刻停止层，并且包括与所述多个导电接触件相同的材料，其中，所述组合蚀刻停止层横向地接触所述场板的侧壁并且将所述场板与所述抗蚀保护氧化物垂直地分离。

根据本发明的又一方面，提供了一种形成集成芯片的方法，包括：在衬底内的源极区域和漏极区域之间的所述衬底上方形成栅极结构；在所述栅极结构上方以及所述栅极结构和所述漏极区域之间形成介电层；在所述介电层上方形成组合蚀刻停止层，其中，所述组合蚀刻停止层包括多种堆叠的介电材料；在所述组合蚀刻停止层上方形成第一层间介电(ILD)层；选择性地蚀刻所述第一层间介电层，以同时限定延伸到所述衬底的接触件开口和延伸到所述组合蚀刻停止层的场板开口；以及通过一种或多种导电材料填充所述接触件开口和所述场板开口。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本发明的各方面。应注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种部件的尺寸。

图1示出了具有场板的所公开的高压晶体管器件的一些实施例的截面图。

图2至图4示出了具有场板的所公开的高压横向扩散MOSFET(LDMOS)器件的一些附加实施例的截面图。

图5至图6示出了通过金属互连布线实现的高压LDMOS器件的场板偏置配置的一些实施例的截面图。

图7A至图7C示出了处于不同开关隔离配置中的高压LDMOS器件的一些实施例的截面图。

图8示出了具有场板的源极向下(即，源极位于下方)的高压晶体管器件的截面图。

图9A至图9B示出了在金属线层上具有场板的所公开的高压LDMOS的一些实施例。

图10示出了具有自对准漂移区域的高压LDMOS器件的一些实施例。

图11示出了形成具有场板的高压晶体管器件的方法的一些实施例的流程图。

图12至图19示出了形成具有场板的高压晶体管器件的方法的一些实施例的截面图。

图20至图24示出了具有限定场板的组合蚀刻停止层的所公开的高压晶体管器件的一些实施例。

图25至图32示出了形成具有限定场板的组合蚀刻停止层的高压晶体管器件的方法的一些实施例的截面图。

图33示出了形成具有限定场板的组合蚀刻停止层的高压晶体管器件的方法的一些实施例的流程图。

具体实施方式

以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或示例。以下描述组件和布置的具体示例以简化本发明。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中在第二部件上方或上形成第一部件可以包括以直接接触形成第一部件和第二部件的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件，使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各种示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，这里可以使用空间相对术语，例如“在…下方””，“在…之下”，“下部”，“在…之上”“上部”等，以便于描述以描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除了图中所示的取向之外，空间相对术语旨在涵盖使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符。

高压晶体管器件通常构造成具有场板。场板是导电元件，其中，该场板放置在沟道区上以通过控制由栅电极产生的电场(例如，减小峰值电场)而增强高压晶体管器件的性能。通过控制由栅电极产生的电场，高压晶体管器件可以实现更高的击穿电压。例如，LDMOS(横向扩散金属氧化物半导体)晶体管器件通常包括场板，其中，该场板从沟道区域延伸到设置在沟道区域和漏极区域之间的相邻漂移区域。

可以以多种不同方式形成场板。例如，可以通过从栅电极朝向漂移区域延伸的导电栅极材料(例如，多晶硅)来形成场板。然而，在这种配置中，场板与栅极偏置(bias，又称偏移)保持一致，这增加了栅极至漏极电容(Cgd)并且使器件的开关损耗恶化。可选地，可以图案化导电栅极材料以形成单独的场板。这种配置减小了栅极至漏极电容(Cgd)，但是场板的放置通常受到设计规则的限制。在又一可选实施例中，非栅极材料可用于场板形成。然而，这种解决方案使用额外的处理步骤，这增加了所得集成芯片的制造成本。

因此，本发明涉及具有由非栅极材料制成的场板的高压晶体管器件，其中，与形成后段制程(BEOL)金属层同时地形成该场板以使得能够实现低成本制造方法。在一些实施例中，高压晶体管器件具有设置在衬底内的源极区域和漏极区域之间的衬底上的栅电极。介电层从栅电极上方横向延伸到布置在栅电极和漏极区域之间的漂移区域。场板位于覆盖衬底的第一层间介电(ILD)层内。场板从栅电极上方横向延伸到漂移区域上方，并从介电层垂直延伸到第一ILD层的顶面。具有与场板相同材料的多个金属接触件从第一ILD层的底面垂直延伸到第一ILD层的顶面。

图1示出了具有场板122的所公开的高压晶体管器件100的一些实施例的截面图。

高压晶体管器件100包括设置在半导体衬底中的源极区域104和漏极区域106。半导体衬底102具有第一掺杂类型，而源极区域104和漏极区域106具有第二掺杂类型，具有比半导体衬底102更高的掺杂浓度。在一些实施例中，第一掺杂类型为n型掺杂并且第二掺杂为p型掺杂。

栅极结构116在横向地布置在源极区域104和漏极区域106之间的位置处设置在半导体衬底102上方。栅极结构116包括通过栅极介电层110与半导体衬底102分离的栅电极108。在接收到偏置电压时，栅电极108被配置为生成电场，以控制横向地设置在源极区域104和漏极区域106之间的沟道区域112内的电荷载流子的移动。例如，在操作期间，栅源电压(V_GS)可以选择性地施加给相对于源极区域104的栅电极108，从而在沟道区域112中形成导电沟道。在施加V_GS以形成导电沟道时，施加漏源电压(V_DS)以在源极区域104和漏极区域106之间移动电荷载流子(例如通过箭头105所示)。

沟道区域112横向地从源极区域104延伸至相邻的漂移区域114(例如，漏极延伸区域)。漂移区域114包括具有相对低的掺杂浓度的第二掺杂类型，从而在高工作电压下提供更高的电阻。栅极结构116设置在沟道区域112上方。在一些实施例中，栅极结构116可以从沟道区域112上方延伸至漂移区域114的部分上方的位置。

第一层间介电(ILD)层118设置在半导体衬底102上方。一个或多个导电金属结构设置在ILD层118内。在一些实施例中，一个或多个导电金属结构包括多个接触件120，该接触件配置为提供源极区域104、漏极区域106或栅电极108与第一后段制程(BEOL)金属线层128之间的垂直连接，其中，第一后段制程(BEOL)金属线层128设置在第一ILD层118上方的第二ILD层126内。

一个或多个导电金属结构可以进一步包括在栅电极108和漂移区域114的部分上方的位置处设置在第一ILD层118内的场板122。场板122包括与多个接触件120相同的导电材料。场板122可以设置在介电层124上方，其中，介电层124配置为将场板122与漂移区域114和栅电极108分离。在一些实施例中，介电层124在一个或多个方向上横向地延伸越过场板122。

在操作期间，场板122被配置为作用于由栅电极108所生成的电场。场板122可以配置为改变由栅电极108所生成的电场在漂移区域114中的分布，从而增强漂移区域114的内部电场并且增加漂移区域114的漂移掺杂浓度，从而增强高压晶体管器件100的击穿电压能力。

图2示出了所公开的高压晶体管器件的一些附加的实施例的截面图，其中，高压晶体管器件包括具有场板214的高压横向扩散的MOSFET(LDMOS)器件200。

LDMOS器件200包括设置在半导体衬底102中的源极区域104和漏极区域106。半导体衬底102具有第一掺杂类型，而源极区域104和漏极区域106包括不同于第一掺杂类型的第二掺杂类型的高掺杂区域。在一些实施例中，第一掺杂类型是p型，并且第二掺杂类型是n型。在一些实施例中，源极区域104和漏极区域106的掺杂浓度可以在大约10¹⁹cm^-3和大约10²⁰cm^-3之间的范围内。

具有第一掺杂类型(例如P+掺杂)的接触区域208(例如，p型分接头或n型分接头)横向地邻接源极区域104。接触区域208提供了与半导体衬底102的欧姆连接。在一些实施例中，接触区域208的掺杂浓度可以在大约10¹⁸cm^-3和大约10²⁰cm^-3之间的范围内。接触区域208和源极区域104设置在主体区域202内。主体区域202具有第一掺杂类型，并且掺杂浓度高于半导体衬底102的掺杂浓度。例如，半导体衬底102的掺杂浓度可以在大约10¹⁴cm^-3和大约10¹⁶cm^-3之间范围内，而主体区域202的掺杂浓度可以在大约10¹⁶cm^-3和大约10¹⁸cm^-3之间范围内。

漏极区域106设置在漂移区域204内，其中，漂移区域在横向邻接主体区域202的位置处配置在半导体衬底102内。漂移区域204包括具有相对较低的掺杂浓度的第二掺杂类型，其中，当LDMOS器件200在高压下工作时，漂移区域204提供更高的电阻。在一些实施例中，漂移区域204的掺杂浓度可以在大约10¹⁵cm^-3和大约10¹⁷cm^-3之间范围内。

栅极结构210在横向布置在源极区域104和漏极区域106之间的位置处设置在半导体衬底102上方。在一些实施例中，栅极结构210可以从主体区域202上方横向延伸到漂移区域204的部分上方的位置。栅极结构210包括栅电极108，栅电极108通过栅极介电层110与半导体衬底102分离。在一些实施例中，栅极介电层110可以包括二氧化硅(SiO₂)或高k栅极介电材料，并且栅电极108可以包括多晶硅或金属栅极材料(例如，铝)。在一些实施例中，栅极结构210还可以包括设置在栅电极108的相对侧上的侧壁间隔件212。在一些实施例中，侧壁间隔件212可包括基于氮化物的侧壁间隔件(例如，包含SiN)或基于氧化物的侧壁间隔件(例如，SiO₂、SiOC等)。

一个或多个介电层124设置在栅电极108和漂移区域204上方。在一些实施例中，一个或多个介电层124从栅电极108的一部分上方连续延伸到漂移区域204的一部分上方。在一些实施例中，一个或多个介电层124可以共形地设置在漂移区域204、栅电极108和侧壁间隔件212上。

场板214设置在一个或多个介电层124上方，并且由第一ILD层118横向围绕。场板214从栅电极108上方延伸到漂移区域204上方。场板214的尺寸可以根据LDMOS器件200的尺寸和特性而变化。在一些实施例中，场板214可具有介于约50纳米与约1微米之间的尺寸。在其他实施例中，场板214可以更大或更小。在一些实施例中，第一ILD层118可以包括具有相对低的介电常数(例如，小于或等于大约3.9)的介电材料，其提供多个接触件120和/或场板122之间的电隔离。在一些实施例中，第一ILD层118可包括超低k介电材料或低k介电材料(例如，SiCO)。

场板214从介电层124垂直延伸到第一ILD层118的顶面。在一些实施例中，场板214可以垂直延伸到高度大于或等于接触件120和第一ILD层118的顶面的高度。场板122具有邻接一个或多个介电层124的非平坦表面。非平坦表面使得场板122在栅电极108上方的区域中具有第一厚度t₁，并且在覆盖漂移区域204的区域中具有大于第一厚度t₁的第二厚度t₂。

多个接触件120也被第一ILD层118围绕。多个接触件120可包括耦合到接触区域208的第一接触件120a，耦合到漏极区域106的第二接触件120b，以及耦合到栅电极108的第三接触件120c。在一些实施例中，第一接触件120a可以包括与接触区域208和源极区域104接触的对接接触件(未示出)。在一些实施例中，多个接触件120和场板122可包括相同的金属材料。例如，多个接触件120和场板122可以包括钨(W)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、铝铜(AlCu)、铜(Cu)中的一种或多种和/或其他类似的导电材料。

图3示出了具有场板214的所公开的高压LDMOS器件300的一些附加实施例的截面图。

LDMOS器件300包括隔离区域302，隔离区域302在横向布置在栅极结构214和漏极区域106之间的位置处设置在漂移区域204内。隔离区域302改善栅极结构210和漏极区域106之间的隔离，以便在LDMOS器件300在大工作电压下工作时防止栅极结构210和漂移区域204之间的介电击穿。例如，隔离区域302可以被引入到LDMOS器件的漂移区域204中，该LDMOS器件被设计为在第一击穿电压下工作，以增加LDMOS器件300的击穿电压，而不会显著改变LDMOS器件的制造工艺。在一些实施例中，隔离区域302可以包括浅沟槽隔离件(STI)。在其他实施例中，隔离区域302可以包括场氧化物。

图4示出了具有场板408的所公开的高压LDMOS器件400的一些附加实施例的截面图。

LDMOS器件400包括布置在场板408与栅极结构210和/或漂移区域204之间的多个介电层402至404。多个介电层402至404被配置为将场板408与栅极结构210和/或漂移区域204电隔离。在实施例中，多个介电层402至404可包括两种或更多种不同的介电材料。在一些实施例中，多个介电层402至404可以包括在典型的CMOS制造工艺期间使用的一个或多个介电层，以便限制用于将场板408与栅极结构210和/或漂移区域204电隔离的附加制造步骤。

例如，多个介电层402至404可以包括硅化物阻挡层402。在一些实施例中，硅化物阻挡层402可以包括配置为防止硅化物形成的抗蚀保护氧化物(RPO)层。硅化物阻挡层402可以布置在栅电极108和漂移区域204的部分上方。在一些实施例中，硅化物阻挡层402可以从栅电极108上方连续延伸到漂移区域204上方。

在一些实施例中，多个介电层402至404还可包括场板蚀刻停止层(ESL)404。场板ESL 404可以设置在硅化物阻挡层402上方，并且被配置为控制场板408的开口的蚀刻。场板ESL 404可以解释接触件120和场板408之间的蚀刻深度的差异和/或蚀刻速率的差异(例如，由于蚀刻加载效应)。在一些实施例中，场板ESL 404可包括例如氮化硅(SiN)层。

在一些可选实施例(未示出)中，多个介电层402至404可以附加地或可选地包括栅极介电层。在这样的实施例中，栅极介电层可以在覆盖漂移区域204的位置处布置为横向地邻近栅极结构210。在一些实施例中，氧化物的介电层可包括二氧化硅(例如，SiO₂)或高k栅极介电材料。在其他实施例中，多个介电层402至404可以附加地或可选地包括ILD层(例如，第一ILD层118)。

接触蚀刻停止层(CESL)406设置在半导体衬底102和场板ESL 404上方。在一些实施例中，CESL 406在多个接触件120和场板408之间的位置处在半导体衬底102上方延伸，使得CESL 406邻接多个接触件120和场板408的侧壁。CESL 406覆盖栅极结构210。在一些实施例中，CESL 406还可以覆盖多个介电层402至404。在其他实施例中，多个介电层402至404中的一个或多个(例如，场板ESL 404)可以覆盖CESL 406。在一些实施例中，CESL 406可包括氮化物层。例如，CESL 406可以包括氮化硅(SiN)。

场板408设置在第一ILD层118内，邻接CESL 406并邻接多个介电层402至404中的一个或多个。在一些实施例中，场板408延伸穿过CESL406以邻接多个介电层402至404中的一个或多个。在这样的实施例中，多个介电层402至404中的一个或多个将场板408与栅极结构210和漂移区域204分开。

在一些实施例中，场板408可以包括第一金属材料410和第二金属材料412。第一金属材料410可以包括沿着场板408的外边缘设置的胶层，而第二金属材料412在场板408的内部区域中嵌入第一金属材料410内(即，第二金属材料412通过第一金属材料410与CESL 406分离)。在一些实施例中，衬里层414可以设置在第一ILD层118和第一金属材料410之间。

在一些实施例中，沿场板408的外边缘设置的第一金属材料410具有沿着基本平坦的表面420(即，通过平坦化工艺形成的平坦表面)布置的顶面。平坦表面420可以与多个接触件120的顶面对准。在一些实施例中，第一金属材料410包括与多个接触件120相同的材料，第二金属材料412包括与覆盖多个接触件120的第一金属线层418相同的材料。例如，在一些实施例中，第一金属材料410可包括钨(W)、钛(Ti)、氮化钽(TaN)或氮化钛(TiN)。在一些实施例中，第二金属材料412可包括铜(Cu)或铝铜(AlCu)。

应当理解，由于其与BEOL(后段制程)金属化层的集成，所公开的场板允许针对不同的设计考虑容易地实现的各种场板偏置配置。例如，可以通过改变金属布线层而不是通过改变所公开的高压器件的设计来改变场板偏置。此外，应当理解，通过BEOL金属互连布线来偏置高压晶体管器件允许使用单个制造工艺流程将各种场板偏置配置集成在同一芯片上。

图5至图6示出了通过BEOL金属互连布线实现的高压晶体管器件的场板偏置配置的一些实施例的截面图。尽管图5至图6示出了通过第一金属线层(例如，504或604)连接在场板214和接触区208或栅电极108之间，但是BEOL金属互连布线不限于此。更确切地说，应当理解，场板214可以通过BEOL金属互连层的任何组合(例如，第一金属线层、第一金属通孔层、第二金属线层等)连接到源极区域、栅电极，漏极区域或体接触件。

图5示出了高压LDMOS器件500的截面图，其中，场板214沿着传导路径506电耦合到接触区域208。场板214连接到设置在第二ILD层502内的第一金属线层504。第一金属线层504耦合到邻接接触区域208的接触件120a。通过将场板214电耦合到接触区域208，场板214被源极电压(source voltage)偏置。通过源极电压偏置场板214为高压LDMOS器件500提供低导通电阻Rds(on)和低动态功耗(例如，低Rds(on)*Qgd与BV(即，击穿电压))。低动态功耗在高频开关应用期间提供了良好的性能。

图6示出了高压LDMOS器件600的截面图，其中，场板214沿着传导路径606电耦合到栅电极108。场板214连接到设置在第二ILD层602内的第一金属线层604。第一金属线层604连接到邻接栅电极108的接触件120b。通过将场板214电耦合到栅电极108，场板214被栅极电压偏置。通过栅极电压偏置场板214为高压LDMOS器件600提供低Rds(on)与击穿电压。

各种场板偏置配置允许所公开的场板形成可用于不同应用的通用高压晶体管器件。例如，具有栅极偏置场板的高压晶体管器件的导通状态电阻Rds(on)低于具有源极偏置场板的高压晶体管器件的Rds(on)。然而，具有源极偏置场板的高压晶体管器件的Rds(on)*Qgd低于具有栅源偏置场板的高压晶体管器件的Rds(on)*Qgd。因此，具有栅极偏置场板(例如，高压LDMOS器件500)的高压晶体管器件可用于低频开关应用(例如，低于10MHz)，而具有源极偏置场板的高压晶体管器件(例如，高压LDMOS器件600)可以用在高频开关应用中(例如，高于10MHz)。

图7A至图7C示出了处于不同开关隔离配置中的高压LDMOS器件700a至700c的一些实施例的截面图。

如图7A所示，高压LDMOS器件700a被配置为低压侧开关(例如，在变换器(inverter)中连接到地的开关)。在这样的配置中，高压LDMOS器件700a具有浮置的源极区域104，使得源极区域104上的电压可以在变换周期期间改变。

如图7B所示，高压LDMOS器件700b被配置为高压侧开关(例如，在变换器中连接到VDD的开关)。在这样的配置中，高压LDMOS器件700b具有连接到源极电压的源极区域104。高压LDMOS器件700b具有在主体区域202下方延伸的漂移区域702，以通过防止电荷载流子从接触区208传送到半导体衬底102中(例如，通过遂穿)来防止源极电压升高到高于衬底电压。

如图7C所示，高压LDMOS器件700c与衬底完全隔离，以允许独立的偏置。高压晶体管器件700c包括被配置为提供垂直隔离的深阱704和相反掺杂的下面的掩埋层706。在一些实施例中，深阱704可以具有第一掺杂类型(例如，与主体区域202相同的掺杂类型)，并且掩埋层706可以具有第二掺杂类型。

高压LDMOS器件700c还包括一个或多个附加的STI区域206，其将漏极区域与主体区域708和掩埋层710横向分隔开，其中，掩埋层710具有第二掺杂类型。主体区域708覆盖深阱704，并且掩埋层710覆盖具有第二掺杂类型并邻接掩埋层706的阱区域712。接触件120被配置为向主体区域708和掩埋层710提供偏置电压，以便在深阱704与掩埋层706和阱区域712之间形成结隔离。结隔离允许完全隔离的高压LDMOS器件700c在一定范围的偏置电压下工作。

图8示出了具有场板214的源极向下的高压晶体管器件800的截面图。

高压晶体管器件800包括具有高掺杂浓度的第一掺杂类型(例如，p+掺杂类型)的衬底802。源极区域804设置为沿衬底802的背侧802b。在各种实施例中，源极区804可包括高掺杂区域或金属层。具有第一导电类型的外延层806设置在衬底802的前侧表面802f上。外延层806的掺杂剂浓度小于衬底802的掺杂剂浓度。源极接触区域810、漏极区域106、主体区域808和漂移区域204设置在外延层806的顶面内。

导电材料812从外延层806的顶表面延伸到衬底802中。导电材料812可以包括高度掺杂的深阱区域。导电材料812允许从衬底802的背面进行源极连接，从而降低金属布线复杂性并实现各种封装兼容性。在一些实施例中，场板214可以通过电路径818由源极电压偏置，其中，电路径818延伸穿过邻接导电材料812的接触件814和耦合到场板214的上面的金属线层816。

图9A至图9B示出了具有金属线层中的场板902的所公开的高压LDMOS器件的一些实施例。尽管图9A至图9B示出了场板位于第一金属线层上，但是应当理解，所公开的场板不限于第一金属线层，而是可以在BEOL金属化叠层的可选层上实施。

如图9A的截面图900所示，场板902设置在覆盖第一ILD层118的第二ILD层904内的第一金属线层中。在一些实施例中，场板902具有基本平坦的顶面和底面，以便为场板902提供平面拓扑结构。场板902通过第一ILD层118与栅极结构210和漂移区域204垂直分离。场板902覆盖栅电极108和漂移区域204的部分，并且与源极区域104和漏极区域106横向分离。例如，场板902可以距离d与漏极区域106横向分离。在一些实施例中，场板902可以从栅电极108上方横向延伸到漂移区域204上方。

如图9B的顶视图906所示，场板902包括覆盖栅电极108和漂移区域204的部分的金属结构。金属结构没有通过接触件120连接到下面的元件或没有连接到第一金属线层上的另一金属结构。更确切地说，金属结构将连接到上覆通孔(未示出)，该上覆通孔被配置为将场板连接到上覆金属线层，使得场板902能够被偏置。

图10示出了具有自对准漂移区域1002的所公开的高压LDMOS装置1000的一些实施例。

自对准漂移区域1002具有侧壁1002s，该侧壁1002s与栅电极108和栅极介电层110的侧壁基本对齐。在一些可选实施例中，自对准漂移区域1002可以形成为具有与侧壁间隔件212的边缘基本对齐的侧壁1002s。通过将自对准漂移区域1002与栅电极108和栅极介电层110的侧壁对准，自对准漂移区域1002以及间隔s与主体区域202横向隔开，从而最小化栅极与漏极重叠并实现低栅极-漏极电荷(Qgd)和良好的高频性能。覆盖自对准漂移区域1002的场板214可以进一步减小栅极-漏极电荷(Qgd)。

图11示出了形成具有场板的高压晶体管器件的方法1100的一些实施例的流程图。该方法可以使用在标准CMOS制造工艺期间已经使用的工艺步骤来形成场板，因此可以提供低成本的通用场板。

虽然所公开的方法(例如，方法1100和3300)在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以按照不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。另外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例。此外，本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。

在动作1102处，提供衬底，其具有由沟道区域隔开的源极区域和漏极区域。在一些实施例中，衬底还可以包括在与沟道区相邻的位置处介于源极区域和漏极区域之间的漂移区域。

在动作1104处，在布置在源极区域和漏极区域之间的位置处在衬底上形成栅极结构。栅极结构可以包括栅极介电层和上覆栅电极。

在动作1106处，可以使用自对准工艺来形成漂移区域，在一些实施例中，该自对准工艺根据栅极结构选择性地注入半导体衬底以形成漂移区域。

在动作1108处，在栅电极和漂移区域的一部分上选择性地形成一个或多个介电层。

在动作1110处，在衬底上方形成接触蚀刻停止层(CESL)和第一层间介电(ILD)层。

在动作1112处，选择性地蚀刻第一ILD层以限定接触件开口和场板开口。

在动作1114处，接触件开口和场板开口填充有第一金属材料。

在动作1116处，可以执行平坦化工艺以去除覆盖第一ILD层的多余的第一金属材料。

在动作1118处，沉积对应于第一金属线层的第二金属材料。在一些实施例中，第二金属材料可以进一步填充场板开口。在这样的实施例中，第二金属材料嵌入场板开口内的第一金属材料内。

在动作1120处，在第一ILD层上方和第一金属线层结构上方形成第二层间介电(ILD)层。

图12至图19示出了形成具有场板的MOSFET器件的方法的一些实施例的截面图。尽管关于方法1100描述了图12至图19，但是应当理解，图12至图19所示的结构不限于这种方法，而是可以单独作为独立于该方法的结构。

图12示出了对应于动作1102的截面示图1200的一些实施例。

如截面图1200所示，提供半导体衬底102。半导体衬底102可以固有地掺杂有第一掺杂类型。在各种实施例中，半导体衬底102可包括任何类型的半导体主体(例如，硅、SOI)，其包括但不限于半导体管芯或晶圆或晶圆上的一个或多个管芯，以及在其上形成和/或以其他方式与之相关的任何其他类型的半导体和/或外延层。

可以使用各种注入步骤选择性地注入半导体衬底102，以形成多个注入区域(例如，阱区域，接触区域等)。例如，可以选择性地注入半导体衬底102以形成主体区域202、漂移区域204、源极区域104、漏极区域106和接触区域208。可以通过选择性地掩蔽半导体衬底102(例如，使用光刻胶掩模)然后将高能量掺杂剂1204(例如，诸如硼的p型掺杂剂物质或诸如磷的n型掺杂剂)引入半导体衬底102的暴露区域来形成多个注入区域。例如，如截面图1200所示，选择性地图案化掩模层1202以暴露半导体衬底102的部分，随后将高能量掺杂剂1204注入其中以形成源极区域104和漏极区域106。

应当理解，截面图1200中示出的注入区域是可能的注入区域的一个示例，并且半导体衬底102可以包括注入区域的其他配置，例如图1至图10中示出的任何配置。

图13示出了对应于动作1104的截面示图1300的一些实施例。

如截面图1300所示，栅极结构210在布置在源极区域104和漏极区域106之间的位置处形成在半导体衬底102上方。可以通过在半导体衬底102上方形成栅极介电层110，以及通过在栅极介电层110上方形成栅电极材料108来形成栅极结构210。在一些实施例中，可以通过气相沉积技术沉积栅极介电层110和栅电极材料108。随后可以对栅极介电层110和栅电极材料108进行图案化和蚀刻(例如，根据光刻胶掩模)以限定栅极结构210。在一些实施例中，可以通过以下步骤在栅电极108的相对侧上形成侧壁间隔件112：将氮化物基材料或氧化物基材料沉积到半导体衬底102上，并选择性地蚀刻氮化物基材料或氧化物基材料以形成侧壁间隔件112。

图14示出了对应于动作1108的截面示图1400的一些实施例。

如截面图1400所示，在栅电极108和漂移区域204上选择性地形成一个或多个介电层124。在一些实施例中，可以通过气相沉积技术沉积一个或多个介电层124，并且随后对一个或多个介电层进行图案化和蚀刻(例如，根据光刻胶掩模)。在一些实施例中，可以蚀刻一个或多个介电层124以暴露栅电极108的一部分并且与漏极区域106横向间隔开。

在一些实施例中，一个或多个介电层124可以包括硅化物阻挡层，例如抗蚀保护氧化物(RPO)层。在其他实施例中，一个或多个介电层124可以进一步和/或可选地包括场板蚀刻停止层(ESL)。在一些实施例中，场板ESL可以是通过气相沉积技术形成的氮化硅(SiN)层。在其他实施例中，一个或多个介电层124可以进一步和/或可选地包括栅极介电层或层间介电(ILD)层。

图15示出了对应于动作1110的截面示图1500的一些实施例。

如截面图1500所示，在半导体衬底102上形成接触蚀刻停止层(CESL)1502。在一些实施例中，可以通过气相沉积工艺形成CESL 1502。然后在CESL 1502上形成第一层间介电(ILD)层1504。在一些实施例中，第一ILD层1504可以包括超低k介电材料或低k介电材料(例如，SiCO)。在一些实施例中，也可以通过气相沉积工艺形成第一ILD层1504。在其他实施例中，可以通过旋涂工艺形成第一ILD层1504。应当理解，这里使用的术语“层间介电(ILD)层”也可以指金属间介电(IMD)层。

图16示出了对应于动作1112的截面示图1600的一些实施例。

如截面图1600所示，第一ILD层1504选择性地暴露于第一蚀刻剂1602，其中，第一蚀刻剂1602被配置为形成接触件开口1606和场板开口1608。在一些实施例中，接触件开口1606可以小于场板开口1608。在一些实施例中，根据掩模层1604(例如，光刻胶层或硬掩模层)，第一ILD层1504选择性地暴露于第一蚀刻剂1602。在一些实施例中，第一蚀刻剂1602可以在第一ILD层1504与一个或多个介电层124内的场板ESL之间具有大的蚀刻选择性。在一些实施例中，第一蚀刻剂1602可包括干蚀刻剂。在一些实施例中，干蚀刻剂可具有包括氧(O₂)、氮(N₂)、氢(H₂)、氩(Ar)和/或氟物质(例如，CF₄、CHF₃、C₄F₈等)中的一种或多种的蚀刻化学物质。在其他实施例中，第一蚀刻剂1602可以包括含有稀释的氢氟酸(BHF)的湿蚀刻剂。

图17示出了对应于动作1114至1116的截面示图1700的一些实施例。

如截面图1700所示，接触件开口1606和场板开口1608填充有第一金属材料1702。在一些实施例中，可以通过气相沉积技术(例如，CVD、PVD、PE-CVD等)沉积第一金属材料1702。在一些实施例中，可以通过物理气相沉积沉积晶种层，然后进行镀工艺(例如，电镀或非电镀工艺)来形成第一金属材料1702。随后可以执行平坦化工艺(例如，化学机械平坦化)以去除多余的第一金属材料1702并形成沿着线1704的平坦表面。

在一些实施例中，第一金属材料1702可包括钨(W)、钛(Ti)、氮化钛(TiN)或氮化钽(TaN)。在一些实施例中，在沉积第一金属材料1702之前，可以将扩散阻挡层和/或衬里层沉积到接触件开口1606和场板开口1608中。

图18示出了对应于动作1118的截面示图1800的一些实施例。

如截面图1800所示，沉积第二金属材料1802。第二金属材料1802形成在场板开口中的剩余开口内并且形成在第一ILD层118上方。在一些实施例中，可以通过气相沉积技术(例如，CVD、PVD、PE-CVD等)沉积第二金属材料1802。在一些实施例中，可以通过物理气相沉积沉积晶种层，然后进行镀工艺来形成第二金属材料1802。在一些实施例中，第二金属材料1802可包括铜(Cu)或铝铜(AlCu)合金。

在形成之后，可以选择性地图案化第二金属材料1802以限定覆盖第一ILD层118的第一金属线层418的一个或多个金属结构。在一些实施例中，可以通过在第二金属材料1802上形成图案化的掩模层(例如，光致抗蚀剂层或硬掩模层)(未示出)并且随后在由图案化掩模层暴露的区域中蚀刻第二金属材料1802来选择性地图案化第二金属材料1802。

图19示出了对应于动作1120的截面示图1900的一些实施例。

如截面图1900所示，在第一ILD层118和第一金属线层418的一个或多个金属结构上方形成第二ILD层416。在各种实施例中，可以通过在第一ILD层118和第一金属线层418的一个或多个金属结构上沉积第二ILD材料来形成第二ILD层416。在形成第二ILD层416之后，执行平坦化工艺(例如，CMP)以移除多余的第二ILD层416并暴露第一金属线层418的一个或多个金属结构的顶面。在各种实施例中，第二ILD层416可包括由气相沉积工艺或旋涂工艺形成的超低k介电材料或低k介电材料(例如，SiCO)。

应该理解，多个接触件(例如，120)和场板(例如，122)的高度差可能在所公开的晶体管器件的制造期间导致困难。例如，因为场板(例如122)形成在介电层124(例如，抗蚀保护氧化物)上方，所以场板(例如122)具有比多个接触件(例如120)更小的高度。然而，使用相同的蚀刻工艺形成场板(例如122)和多个接触件(例如120)。高度差可以导致场板开口(例如图16中的1608)的过蚀刻或者接触件开口(例如，图16的1606)的蚀刻不足，其中，场板开口的过蚀刻会导致场板(例如122)和晶体管器件的导电沟道之间的短路，而接触件开口的蚀刻不足会导致多个接触件(例如，120)与源极区域(例如，104)、漏极区域(例如，106)和/或栅极结构(例如，210)之间的不良连接。

为了防止场板开口的过蚀刻或者接触件开口的蚀刻不足，在一些实施例中，组合蚀刻停止层可以用于控制场板开口的蚀刻深度。通过控制场板开口的蚀刻深度，组合蚀刻停止层允许多个接触件(例如，120)和场板(例如，122)精确地形成为不同高度。

图20示出了具有限定场板的组合蚀刻停止层的所公开的高压晶体管器件200的一些实施例的截面图。

高压晶体管器件2000包括设置在半导体衬底102上方的栅极结构116。栅极结构116包括栅极介电层110和上面的栅电极108。在一些实施例中，栅极结构116可以具有在约1000埃和约2000埃之间的范围内的第一厚度th₁。源极区域104和漏极区域106在栅极结构116的相对侧上设置在半导体衬底102中。

抗蚀保护氧化物(RPO)2002布置在栅极结构116上方。RPO 2002从栅极结构116的正上方横向延伸越过栅极结构116的最外部侧壁。在一些实施例中，RPO 2002可以从栅极结构的上表面垂直地延伸至半导体衬底102的上表面，并且从栅极结构116的正上方横向地延伸至栅极结构116和漏极区域106之间。在一些实施例中，RPO 2002可以包括二氧化硅、氮化硅等。在一些实施例中，RPO 2002可以具有在约100埃和约1000埃之间的范围内的第二厚度th₂。

组合蚀刻停止层2004布置在RPO 2002上方。在一些实施例中，组合蚀刻停止层2044直接接触RPO 2002的一个或多个上表面。第一层间介电(ILD)层118和场板122布置在组合蚀刻停止层2004上方。第一ILD层118围绕场板122和多个接触件120，其中，多个接触件120耦合至源极区域104、漏极区域106和栅极结构116。在一些实施例中，场板122和多个接触件120可以包括围绕包括一种或多种金属的导电芯的扩散阻挡层(未示出)。

组合蚀刻停止层2004包括堆叠在RPO 2002上方的多种不同的介电层材料2006至2008。在一些实施例中，多种不同的介电材料2006至2008可以具有沿着垂直于半导体衬底102的上表面的线基本上对准的最外部侧壁。在一些实施例中，多种不同的介电材料2006至2008可以具有与RPO2002的最外侧壁基本上对准的最外侧壁。在这样的实施例中，RPO 2002的第一宽度具有基本上等于组合蚀刻停止层2004的第二宽度。多种不同的介电材料2006至2008具有不同的蚀刻性能，从而提供相对于蚀刻剂具有不同蚀刻选择性的多种不同的介电材料2006至2008中的相应一些。不同蚀刻选择性允许组合蚀刻停止层2004缓慢蚀刻场板开口(例如，限定场板122的开口)并且因此，严密控制场板的高度并且使能多个接触件120和场板122之间的高度差异(例如，使得多个接触件120具有比场板122更高的高度)。

例如，在一些实施例中，场板122的底部沿着垂直地位于多个接触件120中的一个或多个(例如，耦合至源极区域104和漏极区域106的接触件)的底面之上的界面接触组合蚀刻停止层2004。在这种实施例中，在制造高压晶体管器件2000期间，组合蚀刻停止层2004降低用于形成场板开口(即，限定场板122的开口)的蚀刻剂的蚀刻速率。降低的蚀刻速率导致场板122的底面高于一个或多个接触件120的底面。

在一些实施例中，组合蚀刻停止层2004可以包括直接接触RPO 2002的上表面的第一介电材料2006和直接接触第一介电材料2006的上表面的第二介电材料2008。在一些实施例中，第一介电材料2006可以具有第三厚度th₃并且第二介电材料2008可以具有第四厚度th₄。在一些实施例中，RPO 2002和组合蚀刻停止层2004可以分别具有介于最外部侧壁之间的基本恒定的厚度。如果第三厚度th₃和第四厚度th₄太小(例如，小于以下所阐述的最小值)，则组合蚀刻停止层2004不能有效地停止形成场板开口的蚀刻。如果第三厚度th₃和第四厚度th₄太大(例如，大于以下所阐述的最大值)，则降低了高压晶体管器件2000上的场板122的效果，从而对器件性能产生负面影响。

在一些实施例中，第一介电材料2006可以包括氮化硅(Si_xN_y)并且第二介电材料2008可以包括二氧化硅(SiO₂)。在这样的实施例中，第一厚度th₁可以在约50埃和约400埃之间的第一范围内，并且第二厚度th₂可以在约150埃和约700埃之间的第二范围内。在其他实施例中，第一介电材料2006可以包括或者是二氧化硅(SiO₂)并且第二介电材料2008可以包括或者是氮化硅(Si_xN_y)或氮氧化硅(SiO_xN_y)。在这样的实施例中，第一厚度th₁可以在约600埃和约900埃之间的第一范围内。在一些实施例中，第二厚度th₂可以在约100埃和约500埃之间的第二范围内。

图21A至图21B示出了具有限定场板的组合蚀刻停止层的所公开的高压晶体管器件的一些附加实施例。

如图21A的截面图2100所示，高压晶体管器件包括半导体衬底102，该半导体衬底具有设置在衬底2102上方的漂移区域2104内的主体区域2106。源极区域104布置在主体区域2106内并且漏极区域106布置在漂移区域2104内。在一些实施例中，源极区域104、漏极区域106和漂移区域2104可以具有第一掺杂类型(例如，n型)，而主体区域2106和衬底2102具有与第一掺杂类型相反的第二掺杂类型(例如，p型)。在一些实施例中，源极区域104和漏极区域106可以包括掺杂浓度高于漂移区域2104的掺杂浓度的高掺杂区域(即，n+区域)。

栅极结构116在半导体衬底102上方布置在源极区域104和漏极区域106之间。RPO2002布置在栅极结构116上方并且横向地延伸越过栅极结构116的最外部侧壁。组合蚀刻停止层2004布置在RPO 2002和场板122之间。在一些实施例中，RPO 2002可以一个或多个横向距离2108围绕(enclose)场板122(即，延伸越过场板122的最外部侧壁)，其中，该一个或多个横向距离在约0微米至约2微米的范围内。

在一些实施例中，场板122可以在组合蚀刻停止层2004中延伸至非零深度2110。在这样的实施例中，场板122接触组合蚀刻停止层2004的侧壁。在各种实施例中，场板122还可以接触组合蚀刻停止层2004的水平延伸表面或者RPO 2002的水平延伸表面。在一些实施例中，非零深度2110可以在约400埃至约700埃之间的范围内。因为场板122延伸到组合蚀刻停止层2004中，所以组合蚀刻停止层2004具有直接位于场板122下方的第一厚度2112和位于场板122之外的第二厚度，其中，第二厚度大于第一厚度2112。在一些实施例中，第一厚度2112在约0埃至约10000埃之间的范围内。在一些附加实施例中，第一厚度2112在约600埃和约3000埃之间的范围内。

如图21B的截面图2120所示(沿着图21A的截面线A-A′)，场板122在第一方向上延伸的宽度2114具有约150纳米和2000纳米之间的范围的距离。场板122还具有在第二方向(垂直于第一方向)上延伸的长度2122小于约1000μm的距离。

再次参照图21A的截面图，在一些实施例中，场板122可以距离2116与栅极结构116横向分离。例如，场板122可以约0nm和约200nm之间的范围内的距离与栅极结构116横向地分离。在其他实施例(未示出)中，场板122可以与栅极结构116横向地重叠(即，延伸至栅极结构116的正上方)。例如，场板122与栅极结构116横向地重叠的距离在约0nm和约200nm之间。

在一些实施例中，硅化物层2118布置在源极区域104、漏极区域106以及栅极结构116的未被RPO 2002覆盖的部分上方。在各种实施例中，硅化物层2118可以包括具有硅和金属的化合物，诸如，镍、铂、钛、钨、镁等。在一些实施例中，硅化物层2118具有在约150埃和约400埃之间的范围内的厚度。

图22示出了具有限定场板的组合蚀刻停止层的所公开的高压晶体管器件2200的一些附加的实施例的截面图。

高压晶体管器件2200包括布置在半导体衬底102上方的栅极结构108。RPO 2002和组合蚀刻停止层2004位于栅电极108和半导体衬底102上方。接触蚀刻停止层(CESL)406设置在组合蚀刻停止层2004上方。在一些实施例中，组合蚀刻停止层2004的底面可以直接接触RPO 2002并且组合蚀刻停止层2004的顶面可以直接接触CESL 406。CESL 406横向地延伸越过组合蚀刻停止层2004的最外部侧壁并且接触半导体衬底102。在一些实施例中，CESL406可以具有在约100埃和约1000埃之间的范围内的厚度th₅。在一些实施例中，CESL 406可以包括氮化硅、碳化硅等。

场板408设置在CESL 406上方的第一ILD层118内。在一些实施例中，场板408可以包括第一金属材料410和第二金属材料412。组合蚀刻停止层2004横向地布置在场板408和栅极结构116之间并且垂直地布置在场板122和半导体衬底102之间。RPO 2002和组合蚀刻停止层2004具有接触CESL 406的侧壁。组合蚀刻停止层2004进一步具有接触CESL 406的水平延伸的表面(例如，上表面)。

在一些实施例中，场板122可以延伸至组合蚀刻停止层2004内的多种不同的介电材料2006至2008中的一种或多种中。例如，在一些实施例中，组合蚀刻停止层2004可以包括第一介电材料2006和接触第一介电材料2006的上表面的第二介电材料2008。场板122可以延伸穿过第二介电材料2008(例如，氧化硅)并且具有接触第一介电材料2006(例如，氮化硅)的底面。在这样的实施例中，第一介电材料2006可以将场板122的最底部点与RPO 2002垂直地分离。在其他实施例中，场板122可以进一步延伸穿过第一介电材料2006并且具有接触RPO 2002的底面和/或侧壁。在一些实施例中，场板122可以垂直地延伸穿过第二介电材料2008并且还通过第二介电材料2008与栅极结构116横向地分离。

尽管所公开的组合蚀刻停止层2004在图20至图22中示出为具有堆叠在RPO 2002上方的两种不同的介电材料2006至2008。但是应该理解，所公开的组合蚀刻停止层2004不限于这种配置。更确切地说，在各种实施例中，组合蚀刻停止层2004可以包括介电材料的附加层。图23至图24示出了所公开的组合蚀刻停止层2004的可选实施例的一些非限制性示例。

图23示出了具有限定场板的组合蚀刻停止层的所公开的高压晶体管器件2300的一些附加实施例的截面图。

高压晶体管器件2300包括布置在RPO 2002上方的组合蚀刻停止层2004。组合蚀刻停止层2004包括第一介电材料2302、接触第一介电材料2302的上表面的第二介电材料2304、以及接触第二介电材料2304的上表面的第三介电材料2306。在一些实施例中，第一介电材料2302可以包括或是二氧化硅(SiO₂)，第二介电材料2304可以包括或者是氮化硅(Si_xN_y)或氮氧化硅(SiO_xN_y)并且第三介电材料2306可以包括或是二氧化硅(SiO₂)。

在一些实施例中，第一介电材料2302可以具有第一厚度，第二介电材料2304可以具有第二厚度，并且第三介电材料2306可以具有第三厚度。在一些实施例中，第一厚度可以在约300埃和约900埃之间的第一范围内，第二厚度可以在约50埃和约200埃之间的第二范围内，以及第三厚度可以在约200埃和约600埃之间的第三范围内。

图24示出了具有限定场板的组合蚀刻停止层的所公开的高压晶体管器件2400的一些附加实施例的截面图。

高压晶体管器件2400包括布置在RPO 2002上方的组合蚀刻停止层2400。组合蚀刻停止层2400包括第一介电材料2402、接触第一介电材料2402的上表面的第二介电材料2404、接触第二介电材料2404的上表面的第三介电材料2406以及接触第三介电材料2406的上表面的第四介电材料2408。在一些实施例中，第一介电材料2402可以包括或是二氧化硅(SiO₂)，第二介电材料2404可以包括或者是氮化硅(Si_xN_y)或氮氧化硅(SiO_xN_y)并且第三介电材料2406可以包括或是二氧化硅(SiO₂)并且第四介电材料2408可以包括或者是氮化硅(Si_xN_y)或氮氧化硅(SiO_xN_y)。

在一些实施例中，第一介电材料2402可以具有第一厚度，第二介电材料2404可以具有第二厚度，第三介电材料2406可以具有第三厚度并且第四介电材料2408可以具有第四厚度。在一些实施例中，第一厚度可以在约300埃和约900埃之间的第一范围内，第二厚度可以在约50埃和约200埃之间的第二范围内，第三厚度可以在约200埃和约600埃之间的第三范围内以及第四厚度在约50埃和约200埃之间的第四范围内。

图25至图32示出了形成具有限定场板的组合蚀刻停止层的高压晶体管器件的方法的一些实施例的截面图。尽管参照方法描述了图25至图32中所示的截面图2500至3200，但是应该理解，图25至图32中所示的结构不限于该方法而是可以独立于该方法而存在。

如图25的截面图所示，选择性地注入半导体衬底102，以形成多个注入区域(例如，阱区域、接触区域等)。在一些实施例中，可以选择性地注入半导体衬底102以形成主体区域2106、漂移区域2104、源极区域104和漏极区域106。在其他实施例中，可以选择性地注入半导体衬底102以形成不同的注入区域(例如，诸如图1至图10中所示的任何一个注入区域)。在一些实施例中，可以通过以下步骤来形成多个注入区域：选择性地掩蔽半导体衬底102(例如，使用光刻胶掩模)并且然后高能量掺杂剂(例如，诸如硼的p型掺杂剂或者诸如磷的n型掺杂剂)引入半导体衬底102的暴露区域。

栅极结构116在源极区域104和漏极区域106之间形成在半导体衬底102上方。可以通过以下步骤来形成栅极结构116：在半导体衬底102上方沉积栅极介电层110并且在栅极介电层110上方沉积栅电极108。随后可以图案化(根据光刻胶掩模和/或硬掩模进行蚀刻)栅极介电层110和栅电极材料108以限定栅极结构116。

如图26的截面图所示，在栅极结构116上方形成抗蚀保护氧化物(RPO)2002。RPO2002从栅极结构116的正上方横向地延伸越过栅极结构116的最外部侧壁。RPO 2002配置为阻挡在下面的层上形成硅化物。在一些实施例中，可以通过汽相沉积技术(例如，CVD)来沉积RPO 2002。在一些实施例中，RPO 2002可以包括二氧化硅(SiO₂)、氮化硅等。

如图27的截面图2700所示，包括多种不同的介电材料2600至2800的组合蚀刻停止层2004选择性地形成在RPO 2002上方。在一些实施例中，通过汽相沉积技术可以顺序地沉积多种不同的介电材料2006至2008。在一些实施例中，组合蚀刻停止层2004可以包括堆叠层，其中，该堆叠层包括氮化硅(Si_xN_y)层、氮氧化硅(SiO_xN_y)层和/或二氧化硅(SiO₂)中层的两个或多个。

在一些实施例中，可以使用相同的掩蔽层2702(例如，光刻胶层)和蚀刻工艺来图案化多种不同的介电材料2006至2008和RPO 2002。使用相同的掩蔽层2702图案化多种不同的介电材料2006至2008和RPO 2002减轻了组合蚀刻停止层2004的成本。在这样的实施例中，多种不同的介电材料2006至2008和RPO 2002可以具有基本上对准的侧壁。

如图28的截面图所示，接触蚀刻停止层(CESL)406形成在半导体衬底102和组合蚀刻停止层2004上方。在一些实例中，可以通过汽相沉积工艺形成CESL 406。CESL可以包括氮化物层(例如，Si₃N₄)、碳化物层(SiC)等。

如图29的截面图2900所示，第一层间介电(ILD)形成在CESL 406上方。在一些实施例中，第一ILD层118可以包括氧化物(例如，SiO₂)、超低k介电材料、低k介电材料(例如，SiCO)等。在一些实施例中，可以通过汽相沉积工艺来形成第一ILD层118。

如图30的截面图所示，第一ILD层118可以选择性地暴露于蚀刻剂3002(例如，根据掩蔽层3003)以在第一ILD层118中形成接触件开口1606和场板开口1608。接触件开口1606和场板开口1608具有非零距离3004的蚀刻深度偏移。在一些实施例中，非零距离3004可以在约400埃和约2000埃之间的范围内。在一些实施例中，场板开口1608延伸到组合蚀刻停止层2004中，使得组合蚀刻停止层2004的侧壁限定场板开口1608。在各种实施例中，组合蚀刻停止层2004或PRO 2002可以限定场板开口1608的底部。

在一些实施例中，蚀刻剂3002可以在约400埃和约700埃之间的范围的量减小组合蚀刻停止层2004的厚度。在一些实施例中，直接位于场板开口1608下方的组合蚀刻停止层2004的厚度在约0埃和1000埃之间的范围内。在一些附加的实施例中，直接位于场板开口1608下方的组合蚀刻停止层2004的厚度在约300埃和衣蛾900埃之间的范围内。

选择用于形成接触件开口1606和场板开口1608的蚀刻剂3002以蚀刻穿过CESL406的材料。然而，因为组合蚀刻停止层2004由多种不同的材料形成，所以组合蚀刻停止层2004能够以更高的程度抵抗蚀刻剂3002的蚀刻。从而组合蚀刻停止层2004允许接触件开口1606延伸至半导体衬底102，而防止场板开口1608延伸至半导体衬底102。组合蚀刻停止层2004还允许在关于相同批次衬底之间和/或关于不同批次衬底的衬底上的不同位置处的蚀刻深度的更高程度的均匀性。例如，组合蚀刻停止层2004允许不同衬底上的场板开口1608的蚀刻深度在约2％或更低的偏差内。与没有组合蚀刻停止层2004的器件相比，该蚀刻深度均匀性允许改善器件的均匀性和性能。

如图31的截面图所示，接触件开口1606和场板开口1608填充有一种或多种导电材料。在一些实施例中，可以通过汽相沉积技术(例如CVD、PVD、PE-CVD等)和/或镀工艺(例如，电镀或非电镀)的方式来沉积一种或多种导电材料。随后可以实施平坦化工艺(例如，化学机械平坦化)以去除多余的一种或多种导电材料并且沿着线3102形成平坦表面。在一些实施例中，一种或多种导电材料可以包括钨(W)、钛(Ti)、氮化钛(TiN)和/或氮化钽((TaN)。在一些实施例中，在沉积一种或多种导电材料之前，可以在接触件开口1606和场板开口1608中沉积不同的阻挡层和/或衬里层。

如图32的截面图所示，第二ILD层126形成在第一ILD层118上方并且第一后段制程(BEOL)金属线层128形成在第二ILD层126内。在这种实施例中，可以通过在第一ILD层118上方沉积第二ILD层材料来形成第二ILD层126。随后蚀刻第二ILD层126以形成延伸到第二ILD层126中的沟槽。沟槽填充有导电材料并且实施平坦化工艺(例如CMP)以从第二ILD层126上方去除多余的导电材料。

图33示出了形成具有限定场板的组合蚀刻停止层的高压晶体管器件的方法3300的一些实施例的流程图。

在动作3302处，在衬底上方形成栅极结构。图25示出了与动作3302的一些实施例相对应的截面图2500。

在动作3304处，在衬底内的栅极结构的相对侧上形成源极区域和漏极区域。在一些附加实施例中，一个或多种附加掺杂区域(例如，主体区域、漂移区域等)还可以形成在衬底内。图25示出了与动作3304的一些实施例相对应的截面图。

在动作3306处，抗蚀保护氧化物(RPO)形成在栅极结构上方并且横向地位于栅极结构和漏极区域之间。图26示出了与动作3306的一些实施例相对应的截面图2600。

在动作3308处，在RPO上方形成组合蚀刻停止层。图27示出了与动作3308的一些实施例相对应的截面图。

在动作3310处，接触蚀刻停止层(CESL)形成在组合蚀刻停止层上。图28示出了与动作3310的一些实施例相对应的截面图2800。

在动作3312处，第一层间介电(ILD)层形成在CESL上方。图29示出了与动作3312的一些实施例相对应的截面图2900。

在动作3314处，第一ILD层选择性地进行蚀刻以限定多个接触件开口和场板开口。多个接触件开口和场板开口具有不同深度。图30示出了与动作3314的一些实施例相对应的截面图3000。

在动作3316处，多个接触件开口和场板开口填充有一种或多种导电材料。图31示出了与动作3316的一些实施例相对应的截面图3100。

在动作3318处，在第一ILD层上的第二ILD层内形成导电互连线。图32示出了与动作3318的一些实施例相对应的截面图3200。

因此，本发明涉及具有场板的高压晶体管器件，其中，在形成导电接触件同时形成该场板。器件具有组合蚀刻停止层，该组合蚀刻停止层用于使能场板和导电接触件的高度差异。

在一些实施例中，本发明涉及集成芯片。集成芯片包括：栅极结构，在衬底上方设置在源极区域和漏极区域之间；介电层，从所述栅极结构上方横向地延伸至所述栅极结构和所述漏极区域之间；组合蚀刻停止层，包括堆叠在所述介电层上方的多种不同的介电材料；接触蚀刻停止层，与所述组合蚀刻停止层的上表面和侧壁直接接触；场板，由第一ILD层横向地围绕并且从所述第一ILD层的顶部、垂直地延伸穿过所述接触蚀刻停止层、并且进入所述组合蚀刻停止层中。在一些实施例中，所述组合蚀刻停止层具有第一介电材料和与所述第一介电材料的上表面接触的第二介电材料。在一些实施例中，所述场板垂直地延伸穿过所述第二介电材料并且通过所述第二介电材料与所述栅极结构横向地分离。在一些实施例中，所述第一介电材料包括氮化硅并且所述第二介电材料包括二氧化硅。在一些实施例中，所述第一介电材料包括二氧化硅并且所述第二介电材料包括氮化硅或氮氧化硅。在一些实施例中，所述场板垂直地延伸穿过所述第二介电材料并且通过所述第一介电材料与所述栅极结构垂直地分离。在一些实施例中，所述组合蚀刻停止层具有直接位于所述场板下方的第一厚度以及位于所述场板之外的第二厚度。在一些实施例中，所述组合蚀刻停止层横向地与所述场板的侧壁接触。在一些实施例中，所述场板的底部通过所述组合蚀刻停止层与所述介电层分离。在一些实施例中，所述介电层包括抗蚀保护氧化物，其中，所述抗蚀保护氧化物具有接触所述栅极结构的下表面和接触所述组合蚀刻停止层的上表面。

在实施例中，所述组合蚀刻停止层包括第一介电材料和与所述第一介电材料的上表面接触的第二介电材料。

在实施例中，所述场板垂直地延伸穿过所述第二介电材料并且通过所述第二介电材料与所述栅极结构横向地分离。

在实施例中，所述第一介电材料包括氮化硅并且所述第二介电材料包括二氧化硅。

在实施例中，所述第一介电材料包括二氧化硅并且所述第二介电材料包括氮化硅或氮氧化硅。

在实施例中，所述场板垂直地延伸穿过所述第二介电材料并且通过所述第一介电材料与所述栅极结构垂直地分离。

在实施例中，所述组合蚀刻停止层具有直接位于所述场板下方的第一厚度以及位于所述场板之外的第二厚度。

在实施例中，所述组合蚀刻停止层横向地与所述场板的侧壁接触。

在实施例中，所述场板的底部通过所述组合蚀刻停止层与所述介电层垂直地分离。

在实施例中，所述介电层包括抗蚀保护氧化物，其中，所述抗蚀保护氧化物具有接触所述栅极结构的下表面和接触所述组合蚀刻停止层的上表面。

在其他实施例中，本发明涉及集成芯片。集成芯片包括：栅极结构，设置在衬底上方；抗蚀保护氧化物，从所述栅极结构上方横向地延伸穿过所述栅极结构的最外侧壁；组合蚀刻停止层，包括位于所述抗蚀保护氧化物上方的第一介电材料和接触所述第一介电材料的上表面的第二介电材料；多个导电接触件，通过所述衬底上方的第一层间介电(ILD)层横向围绕；以及场板，从所述第一ILD层的顶部延伸至所述组合蚀刻停止层，并且包括与所述多个导电接触件相同的材料，其中，所述组合蚀刻停止层横向地接触所述场板的侧壁并且将所述场板的底部与所述抗蚀保护氧化物垂直分离。在一些实施例中，所述场板垂直地延伸穿过所述第二介电材料并且通过所述第二介电材料与所述栅极结构横向地分离。在一些实施例中，所述第一介电材料是氧化物并且所述第二介电材料是氮化物。在一些实施例中，所述组合蚀刻停止层还包括：第三介电材料，与所述第二介电材料的上表面接触，其中，所述第一介电材料和所述第三介电材料具有相同材料。在一些实施例中，集成芯片，进一步包括：接触蚀刻停止层，与所述组合蚀刻停止层的上表面和侧壁直接接触，其中，所述场板延伸穿过所述接触蚀刻停止层。在一些实施例中，所述抗蚀保护氧化物具有第一宽度，所述第一宽度与所述组合蚀刻停止层的第二宽度相等。

在实施例中，所述场板垂直地延伸穿过所述第二介电材料并且通过所述第二介电材料与所述栅极结构横向地分离。

在实施例中，所述第一介电材料是氧化物并且所述第二介电材料是氮化物。

在实施例中，所述组合蚀刻停止层还包括：第三介电材料，与所述第二介电材料的上表面接触，其中，所述第一介电材料和所述第三介电材料是相同材料。

在实施例中，集成芯片进一步包括：接触蚀刻停止层，与所述组合蚀刻停止层的上表面和侧壁直接接触，其中，所述场板延伸穿过所述接触蚀刻停止层。

在实施例中，所述抗蚀保护氧化物具有第一宽度，所述第一宽度与所述组合蚀刻停止层的第二宽度相等。

在又一实施例中，本发明涉及形成集成芯片的方法。该方法包括：在衬底内的源极区域和漏极区域之间的所述衬底上方形成栅极结构；在所述栅极结构上方以及所述栅极结构和所述漏极区域之间形成介电层；在所述介电层上方形成组合蚀刻停止层，其中，所述组合蚀刻停止层包括多种堆叠的介电材料；在所述组合蚀刻停止层上方形成第一层间介电(ILD)层；选择性地蚀刻所述第一ILD层，以同时限定延伸到所述衬底的接触件开口和延伸到所述组合蚀刻停止层的场板开口；以及通过一种或多种导电材料填充所述接触件开口和所述场板开口。在一些实施例中，所述组合蚀刻停止层包括第一介电材料和与所述第一介电材料的上表面接触的第二介电材料。在一些实施例中，所述场板开口垂直地延伸穿过所述第二介电材料并且通过所述第二介电材料与所述栅极结构横向地分离。在一些实施例中，方法进一步包括：在所述组合蚀刻停止层上方形成掩蔽层；以及根据所述掩蔽层蚀刻所述组合蚀刻停止层和所述介电层。

在实施例中，所述组合蚀刻停止层包括第一介电材料和与所述第一介电材料的上表面接触的第二介电材料。

在实施例中，所述场板开口垂直地延伸穿过所述第二介电材料并且通过所述第二介电材料与所述栅极结构横向地分离。

在实施例中，方法进一步包括：在所述组合蚀刻停止层上方形成掩蔽层；以及根据所述掩蔽层蚀刻所述组合蚀刻停止层和所述介电层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成芯片，包括：

栅极结构，在衬底上方设置在源极区域和漏极区域之间；

抗蚀保护氧化物层，从所述栅极结构上方横向地延伸至所述栅极结构和所述漏极区域之间；

组合蚀刻停止层，包括堆叠在所述抗蚀保护氧化物层上方的多种对蚀刻剂具有不同蚀刻选择性的介电材料；

导电接触件，通过所述衬底上方的第一层间介电层横向围绕；以及

接触蚀刻停止层，与所述组合蚀刻停止层的上表面和侧壁直接接触；以及

场板，由所述第一层间介电层横向地围绕并且从所述第一层间介电层的顶部、垂直地延伸穿过所述接触蚀刻停止层、并且进入所述组合蚀刻停止层中，在所述第一层间介电层的顶面下方的所述场板的高度小于所述导电接触件的高度，所述组合蚀刻停止层横向地接触所述场板的侧壁并且将所述场板与所述抗蚀保护氧化物层垂直地分离。

2.根据权利要求1所述的集成芯片，其中，所述组合蚀刻停止层包括第一介电材料和与所述第一介电材料的上表面接触的第二介电材料。

3.根据权利要求2所述的集成芯片，其中，所述场板垂直地延伸穿过所述第二介电材料并且通过所述第二介电材料与所述栅极结构横向地分离。

4.根据权利要求2所述的集成芯片，其中，所述第一介电材料包括氮化硅并且所述第二介电材料包括二氧化硅。

5.根据权利要求2所述的集成芯片，其中，所述第一介电材料包括二氧化硅并且所述第二介电材料包括氮化硅或氮氧化硅。

6.根据权利要求2所述的集成芯片，其中，所述场板垂直地延伸穿过所述第二介电材料并且通过所述第一介电材料与所述栅极结构横向地分离。

7.根据权利要求1所述的集成芯片，其中，所述组合蚀刻停止层具有直接位于所述场板下方的第一厚度以及位于所述场板之外的第二厚度。

8.根据权利要求1所述的集成芯片，其中，所述组合蚀刻停止层横向地与所述场板的侧壁接触。

9.根据权利要求1所述的集成芯片，其中，所述场板的底部通过所述组合蚀刻停止层与所述抗蚀保护氧化物层垂直地分离。

10.根据权利要求1所述的集成芯片，其中，所述抗蚀保护氧化物层具有接触所述栅极结构的下表面和接触所述组合蚀刻停止层的上表面。

11.一种集成芯片，包括：

栅极结构，设置在衬底上方；

抗蚀保护氧化物，从所述栅极结构上方横向地延伸越过所述栅极结构的最外侧壁；

组合蚀刻停止层，包括位于所述抗蚀保护氧化物上方的第一介电材料和接触所述第一介电材料的上表面的第二介电材料，所述第一介电材料和所述第二介电材料对蚀刻剂具有不同蚀刻选择性；

多个导电接触件，通过所述衬底上方的第一层间介电层横向围绕；以及

场板，从所述第一层间介电层的顶部延伸进入所述组合蚀刻停止层中，并且包括与所述多个导电接触件相同的材料，其中，在所述第一层间介电层的顶面下方的所述场板的高度小于至少一个所述导电接触件的高度，所述组合蚀刻停止层横向地接触所述场板的侧壁并且将所述场板与所述抗蚀保护氧化物垂直地分离。

12.根据权利要求11所述的集成芯片，其中，所述场板垂直地延伸穿过所述第二介电材料并且通过所述第二介电材料与所述栅极结构横向地分离。

13.根据权利要求11所述的集成芯片，其中，所述第一介电材料是氧化物并且所述第二介电材料是氮化物。

14.根据权利要求11所述的集成芯片，其中，所述组合蚀刻停止层还包括：

第三介电材料，与所述第二介电材料的上表面接触，其中，所述第一介电材料和所述第三介电材料是相同材料。

15.根据权利要求11所述的集成芯片，进一步包括：

接触蚀刻停止层，与所述组合蚀刻停止层的上表面和侧壁直接接触，其中，所述场板延伸穿过所述接触蚀刻停止层。

16.根据权利要求11所述的集成芯片，其中，所述抗蚀保护氧化物具有第一宽度，所述第一宽度与所述组合蚀刻停止层的第二宽度相等。

17.一种形成集成芯片的方法，包括：

在衬底内的源极区域和漏极区域之间的所述衬底上方形成栅极结构；

在所述栅极结构上方以及所述栅极结构和所述漏极区域之间形成抗蚀保护氧化物层；

在所述抗蚀保护氧化物层上方形成组合蚀刻停止层，其中，所述组合蚀刻停止层包括多种堆叠的介电材料，多种所述介电材料对蚀刻剂具有不同蚀刻选择性；

在所述组合蚀刻停止层上方形成第一层间介电层；

选择性地蚀刻所述第一层间介电层，以同时限定延伸到所述衬底的接触件开口和延伸进入所述组合蚀刻停止层中的场板开口，所述场板开口的高度小于所述接触件开口的高度，并且所述组合蚀刻停止层将所述场板开口与所述抗蚀保护氧化物层垂直地分离；以及

通过一种或多种导电材料填充所述接触件开口和所述场板开口。

18.根据权利要求17所述的方法，其中，所述组合蚀刻停止层包括第一介电材料和与所述第一介电材料的上表面接触的第二介电材料。

19.根据权利要求18所述的方法，其中，所述场板开口垂直地延伸穿过所述第二介电材料并且通过所述第二介电材料与所述栅极结构横向地分离。

20.根据权利要求17所述的方法，进一步包括：

在所述组合蚀刻停止层上方形成掩蔽层；以及

根据所述掩蔽层蚀刻所述组合蚀刻停止层和所述抗蚀保护氧化物层。