TWI901330B

TWI901330B - 半導體結構及其形成方法

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Publication number: TWI901330B
Application number: TW113133200A
Authority: TW
Inventors: 陳姿宣; 張宇瑞; 賴云凱; 宋建憲; 鄒振東; 李家豪; 羅宗仁; 廖志成
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2024-09-03
Filing date: 2024-09-03
Publication date: 2025-10-11

Abstract

一種半導體結構，包括具有第一導電類型的一基底；位於基底上的一磊晶層，且磊晶層具有第一導電類型；一第一摻雜區域，自前述磊晶層的頂表面延伸至磊晶層中，且第一摻雜區域具有第一導電類型；位於第一摻雜區域中的第一元件，其中基底作為第一元件的汲極；一第二摻雜區域，自磊晶層的頂表面延伸至磊晶層中，且第二摻雜區域具有第二導電類型，第二摻雜區域位於第一摻雜區域的一側，其中磊晶層的一部分延伸於第一摻雜區域與第二摻雜區域之間，以分隔第一摻雜區域與第二摻雜區域；以及位於第二摻雜區域中的一第二元件。

Description

半導體結構及其形成方法

本發明是關於半導體結構及其形成方法，特別是關於在相同基板上整合多個不同型態的元件的半導體結構及其形成方法。

半導體產業持續地改善不同的電子組件之整合密度，藉由持續降低最小元件尺寸，讓更多組件能夠在給定的面積中整合。並且也嘗試在相同基底上整合不同型態的元件。然而，隨著對半導體裝置的電性表現的要求不斷提升，半導體裝置的整合及其形成方法的複雜度亦跟著增加。

以側向擴散金屬氧化物半導體(LDMOS)元件為例，它可以滿足高輸出功率、閘極源極擊穿電壓大於60伏特的要求，主要是應用在高端放大器以及無線蜂窩網路用的無線電功率放大器。LDMOS元件的驅動電流為平面方向。而垂直式金屬氧化物半導體(VDMOS)元件具有耐高壓的特點，則是被廣泛地應用在電力開關(power switch)元件，VDMOS元件的驅動電流為垂直方向的流動。目前在基底上整合不同驅動電流方向的LDMOS元件和VDMOS元件，除了形成方法的複雜度增加，各元件在操作上的電性表現容易受到其他不同型態的元件的影響而無法符合應用要求。因此，雖然現有的半導體裝置，就個別而言，通常是適當的而且足以滿足它們的預期目的，但是它們在整合製作方面並不是完全令人滿意的。

本揭露的一些實施例提供一種半導體結構，包括一基底，具有一第一導電類型；一磊晶層，位於前述基底上，且前述磊晶層具有前述第一導電類型；一第一摻雜區域，自前述磊晶層的頂表面延伸至前述磊晶層中，且前述第一摻雜區域具有前述第一導電類型；一第一元件，位於前述第一摻雜區域中，其中前述基底作為前述第一元件的一汲極；一第二摻雜區域，自前述磊晶層的頂表面延伸至前述磊晶層中，且前述第二摻雜區域具有一第二導電類型，前述第二摻雜區域位於前述第一摻雜區域的一側，其中前述磊晶層的一部分延伸於前述第一摻雜區域與前述第二摻雜區域之間，以分隔前述第一摻雜區域與前述第二摻雜區域；以及一第二元件，形成於前述第二摻雜區域中。

本揭露的一些實施例還提供一種半導體結構的形成方法，包括提供具有一第一導電類型的一基底；在前述基底上形成具有前述第一導電類型的一磊晶層；在前述磊晶層中形成一第一摻雜區域，且前述第一摻雜區域自前述磊晶層的頂表面朝前述基底的方向延伸，前述第一摻雜區域具有前述第一導電類型；在前述第一摻雜區域形成一第一元件，其中前述基底作為前述第一元件的一汲極；在前述磊晶層中形成一第二摻雜區域，前述第二摻雜區域自前述磊晶層的頂表面朝前述基底的方向延伸，且前述第二摻雜區域具有一第二導電類型，前述第二摻雜區域位於前述第一摻雜區域的一側，其中前述磊晶層的一部分延伸於前述第一摻雜區域與前述第二摻雜區域之間，以分隔前述第一摻雜區域與前述第二摻雜區域；以及在前述第二摻雜區域中形成一第二元件。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

再者，在以下敘述中可使用空間上相關措辭，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方向定位(旋轉90度或在其他方向)，且在此使用的空間相關描述可依此相應地解讀。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

本揭露的內容係提供了半導體結構及其形成方法，其包含多種不同型態的金屬氧化物半導體(metal-oxide-semiconductor；MOS)元件。並且可以依照應用元件的條件需求，通過隔離用之區域以及/或部件的適當配置，而使各個MOS元件可具有良好的電性表現。再者，實施例所提出的半導體裝置的形成方法，製程簡易，不需要昂貴的製造成本，即可完成在同一基底(例如晶圓)上整合不同型態的MOS元件。

實施例的內容可應用於在一基底上整合多個MOS元件，例如互補金屬氧化物半導體元件(complementary MOS；CMOS)、側向擴散金屬氧化物半導體元件(lateral-diffused；LDMOS)、雙重擴散金氧半場效電晶體(double-diffused MOS；DMOS)、垂直擴散金屬氧化物半導體(vertical-diffused MOS；VDMOS)或其他MOS元件。例如可以在同一基底上整合雙極性電晶體(bipolar transistor)、CMOS、DMOS和VDMOS電晶體。但本揭露並不以此為限。

第1圖是根據本揭露的一些實施例中，一種半導體結構在一中間製造階段的剖面簡示圖。此一示例係提出在一基底100上整合多個元件，例如製作第一元件11、第二元件21和第三元件31，以形成半導體結構1。其中第一元件11為一垂直式金屬氧化物半導體元件，例如VDMOS元件。第二元件21和第三元件31為非垂直式金屬氧化物半導體元件，例如分別為一CMOS元件和一LDMOS元件。

在此一示例中，基底100例如是摻雜有第一導電類型的摻雜物的矽晶圓。並在基底100上方形成磊晶層102、適當的多個井區和多個重摻雜區、閘極結構、絕緣層和接觸件等相關部件，以形成第一元件11、第二元件21和第三元件31。在以垂直式金屬氧化物半導體元件為第一元件11的應用中，具有第一導電類型的基底100可做為第一元件11的汲極區(drain region)。在一示例中，第一導電類型為n型，但本揭露並不限定於此。在一些其他的示例中，第一導電類型也可以是相反導電類型的p型。

再者，在一些實施例中，磊晶層102具有和基底100相同的導電類型。在一示例中，磊晶層102具有第一導電類型，例如(但不限於)n型。並且，根據本揭露的一些實施例，基底100的摻雜濃度係大於磊晶層102的摻雜濃度。

在此示例中，半導體結構1還包括第一摻雜區域110，自磊晶層102的頂表面102a延伸至磊晶層102中，且第一元件11位於第一摻雜區域110中。第一摻雜區域110具有和基底100相同的導電類型。在一示例中，第一摻雜區域110具有第一導電類型，例如(但不限於)n型。並且，根據本揭露的一些實施例，第一摻雜區域110的摻雜濃度係大於磊晶層102的摻雜濃度。

再者，在以非垂直式金屬氧化物半導體元件為第二元件21和第三元件31的應用中，係使第二元件21和第三元件31形成在與基底100的導電類型不同的區域中，以減少第一導電類型的基底100對第二元件21和第三元件31操作的影響。

一實施例中，基底100和磊晶層102具有第一導電類型，例如n型；而第二元件21和第三元件31形成在具有第二導電類型的第二摻雜區域210中，例如一p型區域。第二摻雜區域210自磊晶層102的頂表面102a朝著基底100的方向延伸。再者，第二摻雜區域210和第一摻雜區域110之間相隔開一距離。例如第1圖所示，磊晶層102的一部分延伸於第一摻雜區域110與第二摻雜區域210之間，使第一摻雜區域110與第二摻雜區域210分隔開來，以進一步降低操作第一元件11與操作第二元件21或/及第三元件31的干擾。一實施例中，基底100和磊晶層102為P型，第一摻雜區域110為P型，第二摻雜區域210為N型。

再者，在一些實施例中，相較於第二摻雜區域210，第一摻雜區域110可更深入磊晶層102中而更靠近基底100。在第一元件11為VDMOS元件的示例中，第一摻雜區域110越接近做為汲極的基底100，可增進VDMOS元件的電性表現。

雖然，在一些實施例中，如第1圖所示，是在對應一個第二摻雜區域210處形成第二元件21和第三元件31，但本揭露並不以此為限制。在一些其他實施例中，也可以在兩個不同的區域處分別形成第二元件21和第三元件31；例如，在第二摻雜區域210中形成第二元件21，在第三摻雜區域(未於第1圖中示出)中形成第三元件31，其中第二摻雜區域210和第三摻雜區域具有第二導電類型，例如p型。

再參照第1圖，在一些實施例中，在第一摻雜區域110中可設置一或多個第一元件11。在以VDMOS元件為第一元件11的一示例中，第一元件11包括相鄰設置的重摻雜部122和重摻雜部124，以分別做為第一元件11的源極區(source region)和基極區(bulk region)。其中，重摻雜部122和第一摻雜區域110具有相同的導電類型，重摻雜部124和重摻雜部122具有不同的導電類型。在一示例中，重摻雜部122和第一摻雜區域110具有第一導電類型，例如(但不限於)n型；重摻雜部124具有第二導電類型，例如(但不限於)p型。

在一些實施例中，第一元件11包含平面式閘極結構。如第1圖所示，第一元件11包括閘極結構126位於磊晶層102上，且跨設於重摻雜部122和部分的第一摻雜區域110(為第一元件11的飄移區R_D)之上。閘極結構126例如包括閘極介電層(未示出)和位於閘極介電層上方的閘極電極。

在VDMOS元件為第一元件11的一些實施例中，第一元件11還包括一溝槽結構118。溝槽結構118包含導電材料，並自磊晶層102的頂表面102a朝基底100的方向延伸於第一摻雜區域110中。

另外，在CMOS元件為第二元件21的一些實施例中，第二元件21包括相鄰設置的一NMOS元件21N和一PMOS元件21P。在一示例中，NMOS元件21N例如設置在一P型井區(P well；PW)中，並且包括重摻雜部212、213和214，其中重摻雜部212和重摻雜部214相鄰設置，並分別為NMOS元件21N的源極區和基極區。重摻雜部213則為NMOS元件21N的汲極區。重摻雜部212和重摻雜部213具有相同的導電類型，例如(但不限於)n型。重摻雜部214和重摻雜部212具有不同的導電類型，重摻雜部214例如為(但不限於)p型。

再者，在一些實施例中，NMOS元件21N包含一平面式閘極結構，例如包括閘極結構216位於磊晶層102上，且位於重摻雜部212(源極區)和重摻雜部213(汲極區)之間。閘極結構216例如包括閘極介電層和位於閘極介電層上方的閘極電極。

在一示例中，PMOS元件21P例如設置在一N型井區(N well；NW)中，並且包括重摻雜部222、223和224，其中重摻雜部223和重摻雜部224相鄰設置，並分別為PMOS元件21P的源極區和基極區。重摻雜部222則為PMOS元件21P的汲極區。重摻雜部222和重摻雜部223具有相同的導電類型，例如(但不限於)p型。重摻雜部224和重摻雜部222具有不同的導電類型，重摻雜部224例如為(但不限於)n型。

再者，在一些實施例中，PMOS元件21P包含一平面式閘極結構，例如包括閘極結構226位於磊晶層102上，且位於重摻雜部222(源極區)和重摻雜部223(汲極區)之間。閘極結構226例如包括閘極介電層和位於閘極介電層上方的閘極電極。

另外，在LDMOS元件為第三元件31的一些實施例中，第三元件31亦包括多個重摻雜部和閘極結構。以LDNMOS為一示例，第三元件31設置在一N型井區(NW)中，並且包括重摻雜部312、313和314，其中重摻雜部312和重摻雜部314更相鄰設置於一P型井區(PW)中，並分別做為LDNMOS元件的源極區和基極區。重摻雜部313則為LDNMOS元件的汲極區。重摻雜部312和重摻雜部313具有相同的導電類型，例如(但不限於)n型。重摻雜部314和重摻雜部312具有不同的導電類型，重摻雜部314例如為(但不限於)p型。

再者，在一些實施例中，第三元件31(例如LDNMOS元件)亦包含一平面式閘極結構，例如包括閘極結構316位於磊晶層102上，且位於重摻雜部312(源極區)和重摻雜部313(汲極區)之間。閘極結構316例如包括閘極介電層和位於閘極介電層上方的閘極電極。

根據本揭露一些實施例，在相同基底100上整合第一元件11、第二元件21和第三元件31時，各個元件的類似部件可在相同製程中製得，以節省製作時間和成本。例如，各個元件的具有相同導電類型的重摻雜部可在相同製程中製得。如上述具有第一導電類型(n型)的重摻雜部122、212、213、222、223、312、313可在一相同製程中製得。上述具有第二導電類型(p型)的重摻雜部124、214、224、314可在一相同製程中製得。各個元件的閘極結構(例如閘極結構126、216、226、316)可在相同製程中製得。

雖然如第1圖所示之半導體結構，是以在基底100上整合CMOS元件、LDMOS元件和VDMOS元件為例做說明，但實際應用時並不以此些MOS元件的態樣為限，而是根據應用所需選擇欲整合的元件態樣。再者，以下係配合圖式以示例說明根據本揭露的一些實施例之在一基底上整合包含VDMOS元件和CMOS元件的形成方法。注意的是，以下相關內容之細節僅為例示之用，而非用以限制本揭露。

第2A~2D圖是根據本揭露的一些實施例中，一種半導體結構在多個中間製造階段的剖面示意圖。第2A~2D圖中與第1圖相同或相似的部件係使用相同或相似之參考號碼。

參照第2A圖，根據一些實施例，提供具有第一導電類型的一基底100。在一些實施例中，基底100可為一塊狀半導體基板，像是一半導體晶圓。例如，基底100為一矽晶圓。在一些實施例中，基底100可由矽或其他半導體材料製成，或者，基底100可包含其他元素半導體材料，例如鍺(Ge)。在一些實施例中，基底100可包括化合物半導體，例如碳化矽、氮化鎵。在一些實施例中，基底100可包括合金半導體，例如矽鍺、碳化矽鍺或其他合適的基底。在一些實施例中，基底100可由多層材料組成，例如矽/矽鍺、矽/碳化矽。

在此示例中，基底100例如是摻雜有第一導電類型的摻雜物的矽晶圓。請參照第1圖和第2A圖，在以垂直式金屬氧化物半導體元件為第一元件11的應用中，具有第一導電類型的基底100係做為第一元件11的汲極區。在此示例中，第一導電類型為n型。再者，此示例中，基底100是在第一方向D1(例如X方向)和第二方向D2(例如Y方向)上延伸，並在第三方向D3(例如Z方向)上具有一厚度。

在一些實施例中，進行一磊晶成長(epitaxial growth)製程，以在基底100上形成一磊晶層102。磊晶過程中例如是朝著第三方向D3(例如Z方向)成長，而形成磊晶層102。在一些實施例中，磊晶層102具有和基底100相同的導電類型。在一示例中，磊晶層102具有第一導電類型，例如n型。並且，根據本揭露的一些實施例，基底100的摻雜濃度係大於磊晶層102的摻雜濃度。例如，基底100的摻雜濃度在大約1E18 atoms/cm³至大約1E21atoms/cm³的範圍之間，磊晶層102的摻雜濃度在大約1E14 atoms/cm³至大約1E16 atoms/cm³的範圍之間。

在一些實施例中，磊晶層102的內部還包括有多個適當的摻雜區，例如第2A圖所示的第一摻雜區域110和第二摻雜區域210。其中第一摻雜區域110和第二摻雜區域210在側向(例如第一方向D1)上相隔開一間距。

在一示例中，第一摻雜區域110具有第一導電類型，例如(但不限於)n型，且第一摻雜區域110的摻雜濃度係大於磊晶層102的摻雜濃度。根據本揭露的一些實施例，第一摻雜區域110為一深井區(deep well)，例如n型深井區(DNW)，並自磊晶層102的頂表面102a向基底100方向延伸。在一些實施例中，第一摻雜區域110的摻雜濃度在大約1E16 atoms/cm³至大約1E21 atoms/cm³的範圍之間。根據一些實施例，第一摻雜區域110的表面可做為後續形成的第一元件11的通道區。

在此示例中，第二摻雜區域210還包括一埋置層(buried layer)210B以及在埋置層210B上方的一井區210W。不同於基底100的第一導電類型，埋置層210B和井區210W係具有第二導電類型，例如(但不限於)p型。井區210W自磊晶層102的頂表面102a延伸至埋置層210B。後續係於井區210W中形成第二元件21。亦即，第二元件21的下方還有埋置層210B與基底100進一步相隔開來。再者，埋置層210B和井區210W係具有不同的摻雜濃度。在此示例中，井區210W的摻雜濃度係大於埋置層210B的摻雜濃度。

再者，可通過多階段磊晶生長方式而形成磊晶層102，以在磊晶層102的內部形成第一摻雜區域110和第二摻雜區域210。

參照第2A圖，在一些實施例中，可在基底100的頂表面100a上進行磊晶成長製程，以形成磊晶層102的第一磊晶部份1021。之後，在第一磊晶部份1021中進行佈植，以形成第一深井部分1101和埋置層210B。

例如在一示例中，可在第一磊晶部份1021上方提供對應第一深井部分1101的離子佈植區的一圖案化遮罩(未示出)，並通過此圖案化遮罩對第一深井部分1101的離子佈植區植入第一導電類型(例如n型)的離子，以形成第一深井部分1101。可通過調整佈植能量或其他合適的方式，來控制在磊晶層102的適當深度中形成第一深井部分1101。在一些實施例中，第一深井部分1101具有均勻的離子摻雜濃度。在一些其他的實施例中，第一深井部分1101具有逐漸變化的離子摻雜濃度。

例如在一示例中，可在第一磊晶部份1021上方提供對應埋置層210B的一圖案化遮罩(未示出)，並通過此圖案化遮罩對埋置層210B的離子佈植區植入第二導電類型(例如p型)的離子(例如硼)。之後，進行高溫處理，例如高溫爐管製程，使植入的離子擴散，而形成埋置層210B。可通過調整佈植能量或其他合適的方式，來控制在磊晶層102的適當深度中形成埋置層210B。在一些實施例中，埋置層210B具有均勻的離子摻雜濃度。在一些其他的實施例中，埋置層210B具有逐漸變化的離子摻雜濃度。

再者，在一些實施例中，第一深井部分1101的摻雜濃度在大約1E18 atoms/cm³至大約1E21 atoms/cm³的範圍之間。根據一些實施例，埋置層210B的摻雜濃度在大約1E15 atoms/cm³至大約1E18 atoms/cm³的範圍之間。

之後，參照第2A圖，根據一些實施例，在第一磊晶部分1021的頂表面上繼續朝著第三方向D3(例如Z方向)磊晶成長，而形成第二磊晶部分1022。第二磊晶部分1022同樣具有第一導電類型，例如n型。此示例中，第一磊晶部分1021和第二磊晶部分1022共同構成一磊晶層102。

在一些實施例中，可以通過金屬有機物化學氣相沉積(metal organic chemical vapor deposition；MOCVD)、、分子束磊晶(molecular beam epitaxy；MBE)、氫化物氣相磊晶(hydride vapour phase epitaxy；HVPE)、液相磊晶(liquid phase epitaxy；LPE)、氯化物氣相磊晶(Cl-VPE)、其他合適的製程方法或前述方法的組合，以進行上述的磊晶成長製程，包括形成第一磊晶部分1021和第二磊晶部分1022而形成磊晶層102。在以垂直式金屬氧化物半導體元件為後續形成的第一元件11的應用中，第二磊晶部分1022可做為第一元件11的漂移區(drift region)。

第二磊晶部分1022的摻雜濃度可小於或大致等於第一磊晶部分1021的摻雜濃度。在一些實施例中，第一磊晶部分1021的摻雜濃度在大約1E15 atoms/cm³至大約1E16 atoms/cm³的範圍之間。在一些實施例中，第二磊晶部分1022的摻雜濃度在大約1E14 atoms/cm³至大約1E16 atoms/cm³的範圍之間。

在形成第二磊晶部分1022後，係進行離子佈植製程，以在第二磊晶部分1022中分別形成第二深井部分1102和井區210W。其中，第二深井部分1102係位於第一深井部分1101上，並接續第一深井部分1101。第二深井部分1102具有第一導電類型，例如n型。井區210W係位於埋置層210B上，並接續埋置層210B。井區210W具有第二導電類型，例如p型。第二深井部分1102和井區210W的形成方法可參照上述第一深井部分1101和埋置層210B的相關說明，在此不重述。

如第2A圖所示，第一深井部分1101和第二深井部分1102係構成一深井區，以做為後續形成的第一元件11的第一摻雜區域110。井區210W和埋置層210B則構成後續形成的第一元件11的第二摻雜區域210。根據一些實施例，埋置層210B的水平位置係對應於第一摻雜區域110的底表面110b與井區210W之間。

第二深井部分1102的摻雜濃度可大於或大致等於第一深井部分1101的摻雜濃度。在一些實施例中，第二深井部分1102的摻雜濃度在大約1E15 atoms/cm³至大約1E18 atoms/cm³的範圍之間。

根據本揭露的一些實施例，磊晶層102的摻雜濃度小於基底100的摻雜濃度。例如一示例中，第一磊晶部分1021和第二磊晶部分1022的平均摻雜濃度係小於基底100的摻雜濃度。

再者，根據本揭露的一些實施例，第一摻雜區域110的摻雜濃度大於磊晶層102的摻雜濃度。例如一示例中，第一深井部分1101和第二深井部分1102的平均摻雜濃度係大於第一磊晶部分1021和第二磊晶部分1022的平均摻雜濃度。高摻雜濃度的第一摻雜區域110可降低後續形成的第一元件11(例如VDMOS元件)的導通電阻，進而改善所形成的第一元件11的電性表現。

再者，根據本揭露的一些實施例，第二摻雜區域210的井區210W的摻雜濃度係大於磊晶層102的摻雜濃度，並且小於基底100的摻雜濃度。根據一些實施例，第二摻雜區域210的埋置層210B小於磊晶層102的摻雜濃度，並且小於基底100的摻雜濃度。

再者，根據本揭露的一些實施例，相較於第二摻雜區域210，第一摻雜區域110更接近基底100。如第2A圖所示，第一摻雜區域110的底表面110b到基底100的頂表面100a之間沿第三方向D3係具有第一距離d1，第二摻雜區域210的底表面210b(即埋置層210B的底表面)到基底100的頂表面100a之間沿第三方向D3係具有第二距離d2，第二距離d2大於第一距離d1。

在以VDMOS元件為第一元件11的一些實施例中，第一摻雜區域110的底表面110b越接近具有第一導電類型(例如n型)的摻質以做為汲極的基底100，可更增進VDMOS元件的電性表現。再者，在以例如CMOS或LDMOS元件為第二元件/第三元件的一些實施例中，除了可以通過第二摻雜區域210使得設置在此處的元件與其他元件達到良好的電性隔離，第二摻雜區域210的底表面210b離基底100越遠，還可以減少具有第一導電類型(例如n型)的基底100對第二摻雜區域210處的第二元件/第三元件造成的影響。

根據本揭露的一些實施例，在以VDMOS元件為後續形成的第一元件11的應用中，還可在第一摻雜區域110中形成溝槽結構118。溝槽結構118自磊晶層102的頂表面102a朝基底100的方向延伸於第一摻雜區域110中。溝槽結構118的底部不超出第一摻雜區域110。亦即，各個溝槽結構118的側壁和底部被第一摻雜區域110所包圍和覆蓋。

在第一摻雜區域110的底表面110b接近基底100的一些示例中，第一摻雜區域110的底表面110b到基底100的頂表面100a之間的一垂直距離(例如第一距離d1)可以小於溝槽結構118的底表面118b到第一摻雜區域110的底表面110b的一垂直距離(例如第三距離d3)。

再者，在第二摻雜區域210的底表面210b遠離基底100的一些實施例中，溝槽結構118的最底部可與第二摻雜區域210的底表面210b在大致相同的水平面上。或者，在一些實施例中，溝槽結構118可向下延伸至其最底部低於第二摻雜區域210的底表面210b。亦即，溝槽結構118比第二摻雜區域210更接近基底100。溝槽結構118的深度可調整VDMOS的縱向電流。

根據一些實施例，各個溝槽結構118包括一絕緣層(insulating layer)1181和一導電部1182，其中絕緣層1181包覆導電部1182的側壁和底部。在一些實施例中，自基底100上方俯視，第一摻雜區域110和第二摻雜區域210在第一方向D1(例如X方向)上相隔開來，溝槽結構118在第一摻雜區域110中沿著第二方向D2(例如Y方向)延伸，並且此些溝槽結構118在第一方向D1(例如X方向)上彼此相隔開一距離。第二方向D2不同於第一方向D1，例如第二方向D2與第一方向D1相互垂直。

根據實施例提出的溝槽結構118與後續形成的其他部件的相互配置，可以改善所形成的第一元件的電性表現。例如，若溝槽結構118之導電部1182後續與閘極電性連接，則可以大幅降低導通電阻；或者是溝槽結構118之導電部1182後續與源極電性連接，則可以在有效降低導通電阻的情況下也同時具有良好的動態特性(dynamic characteristic)，例如可以縮短開啟和關閉的切換時間，並且大幅減少切換能量損耗(switching energy loss)。於一實施例中，溝槽結構118中之導電部1182可以為一場板。

根據本揭露的一些實施例，可通過合適的微影圖案化製程以定義出溝槽結構118的位置。在一些示例中，在磊晶層102上方形成一遮罩(未示出)，且此遮罩具有多個開口以暴露出第一摻雜區域110的頂表面102a。在一些實施例中，此遮罩是由光阻材料形成的一圖案化光阻。在一些其他的實施例中，此遮罩的材料可以是由氧化物層和氮化物層所組成的一硬質遮罩(hard mask；HM)。在以圖案化光阻做為遮罩的一些示例中，上述的微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程、或前述製程之組合，以形成此些開口。

之後，可經由遮罩的開口去除部分的第一摻雜區域110，例如進行一或多個蝕刻製程，以在第一摻雜區域110中形成凹槽(未示出)。在一些實施例中，此些凹槽的位置對應如第2A圖所示的溝槽結構118的位置。此些凹槽在第一摻雜區域110中的深度(例如沿第三方向D3)等於後續形成的溝槽結構118在第一摻雜區域110中的深度(例如沿第三方向D3)。

再者，在一些實施例中，上述蝕刻製程包括一乾式蝕刻製程、一濕式蝕刻製程、一電漿蝕刻製程、一反應性離子蝕刻製程、其他合適的製程、或前述製程之組合。另外，可以理解的是，凹槽與在其中形成的溝槽結構118的尺寸、形狀以及位置僅為例示說明之用，並非用以限制本發明的實施例。

根據一些實施例，在形成凹槽之後，可通過灰化製程(ashing process)製程、濕式蝕刻製程(例如酸蝕)、或是其他可接受的製程，以將上述遮罩去除。去除遮罩後，可以選擇性的進行一清潔製程，以清除殘留物。

在一些實施例中，形成凹槽之後，可在磊晶層102的頂表面102a上共形的沉積(conformably deposite)一絕緣材料(未示出)，且此絕緣材料沉積在凹槽的側壁和底表面上如同一襯層(liner layer)。實施例提出的溝槽結構118可以電性耦接至源極或是閘極，因此上述絕緣材料可根據實際應用時溝槽結構118的耦接情形做適當選擇。

在溝槽結構118電性耦接至源極的一些實施例中，上述絕緣材料可為氧化矽、氧化鍺、其它合適的半導體氧化物材料、或前述材料的組合。在一些示例中，可透過一氧化製程(oxidation process)，以在凹槽的側壁和底表面上以及在磊晶層102的頂表面102a上等向性的形成(isotropically formed)絕緣材料。在一些實施例中，氧化製程可以是熱氧化法(thermal oxidation)、自由基氧化法(radical oxidation)、或是其他合適的製程。在一些實施例中，還可以選擇性的對絕緣材料進行一熱製程，以增加絕緣材料的緻密度。在一些實施例中，前述的熱製程可以是快速熱退火(rapid thermal annealing；RTA)製程。

在溝槽結構118電性耦接至閘極的一些實施例中，亦即溝槽結構118做為溝槽式閘極(trench gate)結構，上述絕緣材料可為氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數(high-k)之介電材料、或前述材料的組合。在一些實施例中，可通過一沉積製程，以在凹槽的側壁和底表面上以及在磊晶層102的頂表面102a上形成絕緣材料，前述沉積製程例如是一等向性沉積(isotropical deposition)製程，且可以是一物理氣相沉積(physical vapor deposition；PVD)製程、一化學氣相沉積(CVD)製程、原子層沉積(atomic layer deposition；ALD)製程、其他合適的沉積製程、或前述製程之組合。

之後，依據一些實施例，可通過一沉積製程，於絕緣材料的上方沉積一導電材料(未示出)，且導電材料填滿凹槽中絕緣材料以外的空間。並且可以選擇性的對導電材料進行一熱製程，例如一退火製程。在一些實施例中，導電材料可以是單層或多層結構，且由非晶矽、多晶矽、或前述材料之組合所形成。且上述沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的沉積製程、或是前述製程之組合。在一些示例中，導電材料包含多晶矽。

接著，去除過量的絕緣材料和過量的導電材料，例如去除超過磊晶層102的頂表面102a的絕緣材料的部分和導電材料的部分，以形成如第2A圖所示的溝槽結構118。

在一些示例中，上述去除部分的絕緣材料和部分的導電材料的步驟可以(但不限於)包含：以一平坦化製程去除位於磊晶層102的頂表面102a上方的導電材料的過量部分和絕緣材料的過量部分，以暴露出磊晶層102的頂表面102a。上述平坦化製程例如是一化學機械研磨(CMP)製程、一機械拋光製程、一蝕刻製程、其它合適的製程、或前述製程之組合。

在上述去除步驟後，絕緣材料的留下部分成為絕緣層1181，導電材料的留下部分則成為導電部1182，導電部1182與第一摻雜區域110的材料層之間係以絕緣層1181分隔開。在一些示例中，平坦化製程後，導電部1182位於絕緣層1181上，且導電部1182的頂表面及絕緣層1181的頂表面係與磊晶層102的頂表面102a大致上共平面。

在一些實施例中，導電部1182可以選擇性的包含第一導電類型的摻雜物。在此示例中，第一導電類型是n型。在一些實施例中，導電部1182的摻雜物可為磷或其他合適的摻雜物。根據一些實施例，若溝槽結構118後續與閘極電性連接，則溝槽結構118的導電部1182除了可以降低導通電阻，其具有第一導電類型的導電部1182也可以進一步加強降低表面電場(reduced surface filed；RESURF)的效果。

另外，在一些實施例中，還可在第一摻雜區域110中形成一或多個端部環(termination rings)119，此一或多個端部環119係位於後續形成的第一元件11的外側而包圍第一元件11。在第一元件11進行操作時，端部環119可用以調整邊緣的電場分布。值得注意的是，雖然在第2A圖的剖面圖中，端部環119和溝槽結構118具有類似的長條剖面，但是若自基底100上方俯視(未示出)，端部環119例如是封閉地環繞於後續形成的第一元件11的外圍。

再者，根據一些實施例，可在第二摻雜區域210中形成一溝槽隔離件(trench isolations)211。溝槽隔離件211自磊晶層102的第二摻雜區域210的頂表面朝基底100的方向延伸，例如沿第三方向D3延伸。在一些示例中，溝槽隔離件211的底部不超出第二摻雜區域210的底部。再者，第二摻雜區域210中的溝槽隔離件211的底部可與第一摻雜區域110中的溝槽結構118的底部在大致相同的水平面上，也可以在不同的水平面上，本揭露對此並不多做限制，可依照實際製程而做適當設計與調整。

根據一些實施例，雖然第2A圖的剖面圖示出在第二摻雜區域210中形成的兩個長條剖面的溝槽隔離件211，但若自基底100上方俯視(未示出)，溝槽隔離件211例如是封閉地環繞於後續形成的第二元件21的外圍。

再者，溝槽隔離件211可穿過井區210W而延伸至埋置層210B。根據一些實施例，溝槽隔離件211的部分係延伸至埋置層210B之中。因此，溝槽隔離件211的下部(lower portion)211L係位於埋置層210B中。換言之，溝槽隔離件211的最底面低於井區210W的底表面，如第2A圖所示。

根據一些實施例提出的溝槽隔離件211，其可與埋置層210B構成一隔離結構，使得後續在第二摻雜區域210形成的第二元件21可與第二摻雜區域210外形成的元件(例如第一元件11)達到良好的電性隔離。特別是以VDMOS元件為第一元件11的一些示例中，做為第一元件11的汲極的基底100連接一汲極操作電壓，容易造成基底100上其它整合元件(例如在第二摻雜區域處的第二元件21)的電性不穩定。通過埋置層210B，或是埋置層210B與溝槽隔離件211形成的隔離結構，可以使第二摻雜區域210處的第二元件21與第一摻雜區域110的第一元件11達到良好的電性隔離。

再者，一些實施例中，可通過調整埋置層210B的第二導電類型之摻質的摻雜濃度，進而提高埋置層210B與磊晶層102(例如第一磊晶部分1021)的隔離效果。在一些示例中，埋置層210B和基底100具有相反的導電類型，且埋置層210B的第二導電類型摻質的摻雜濃度係小於井區210W的第二導電類型摻質的摻雜濃度，以及小於基底100的第一導電類型摻質的摻雜濃度。

在一些實施例中，溝槽隔離件211包含絕緣層2111和導電部2112，其中絕緣層2111包覆導電部2112的側壁和底部。在一些實施例中，絕緣層2111包括氧化矽、氧化鍺、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的材料、或前述材料的組合。在一些實施例中，導電部2112包括非晶矽、多晶矽、其它合適的材料、或前述材料之組合。在一些示例中，導電部2112包含多晶矽。

再者，關於溝槽隔離件211的形成，可參照上述溝槽結構118的製作方法或其他合適的方法進行製作，在此不重述。

根據一些實施例，在第一摻雜區域110中的溝槽結構118和在第二摻雜區域210中的溝槽隔離件211可具有相似的構型，並且可在相同製程中製得而成，以簡化工序，進而降低製造成本。例如，溝槽結構118的絕緣層1181和溝槽隔離件211的絕緣層2111包含相同材料，並在相同製程中製作；溝槽結構118的導電部1182和溝槽隔離件211的導電部2112包含相同材料，並在相同製程中製作。在一些示例中，此些溝槽結構118和溝槽隔離件211可具有大致相同的廓形，例如相同的寬度和深度。

在形成溝槽結構118(或是溝槽結構118與溝槽隔離件211)之後，參照第2B圖，在第一摻雜區域110和第二摻雜區域210中形成後續製得元件所需的井區。根據一些實施例，在第一摻雜區域110形成第一元件11，例如形成一VDMOS元件；在第二摻雜區域210形成第二元件21，例如形成一CMOS元件。

如第2B圖所示，在以VDMOS元件為第一元件11的一些實施例中，在第一摻雜區域110中形成基體區(body region)120。基體區120具有與第一摻雜區域110不同的導電類型，例如第二導電類型。在此示例中，基體區120例如為p型，又可稱p型基體區域(p-body region)。再者，在一些實施例中，所形成的基體區120的一側係與溝槽結構118接觸，基體區120的另一側和底部則被第一摻雜區域110的摻雜部分所覆蓋。根據一些實施例，基體區120可做為VDMOS元件的通道區。

在後續製程中，可在基體區120中形成第一元件11的源極區(例如重摻雜部122)和基極區(例如重摻雜部124)。在一些實施例中，基體區120的摻雜濃度小於源極區和基極區的摻雜濃度。在一些實施例中，基體區120的摻雜濃度例如(但不限於)在大約1E16 atoms/cm³至大約1E18 atoms/cm³的範圍之間。

根據一些實施例，可通過沉積製程、微影圖案化製程、蝕刻製程以及佈植(implantation)製程，自磊晶層102的頂表面102a摻雜，以在第一摻雜區域110中形成如第2B圖所示的基體區120。因此，基體區120是自第一摻雜區域110中的摻雜磊晶層102的頂表面102a向下摻雜至一特定深度。

在一示例中，可在第一摻雜區域110的摻雜磊晶層102上方沉積一氧化物硬質遮罩材料層(oxide hardmask material layer)(未示出)。然後，在此氧化物硬質遮罩材料層上形成對應基體區120位置的一圖案化光阻(patterned PR)，根據此圖案化光阻對氧化物硬質遮罩材料層進行蝕刻以形成一氧化物硬質遮罩。之後去除圖案化光阻，並且根據形成的氧化物硬質遮罩對第一摻雜區域110進行摻雜，以在第一摻雜區域110中形成基體區120。之後去除氧化物硬質遮罩。

另外，在以CMOS元件為第二元件21的一些實施例中，後續形成的CMOS元件包括相鄰設置的NMOS元件21N和PMOS元件21P。在第二摻雜區域210的井區210W中形成一P型井區PW和一N型井區NW，其中P型井區PW鄰接N型井區NW。後續形成的NMOS元件21N係對應P型井區PW，PMOS元件21P係對應N型井區NW。在此示例中，P型井區PW和N型井區NW係與溝槽隔離件211在側向上(例如在第一方向D1上)相隔開一適當間距。P型井區PW和N型井區NW的製法細節，可參照上述製作基體區120的相關內容的說明，在此不重述。

再者，在一些實施例中，第二摻雜區域210中的P型井區PW可以和第一摻雜區域110中同樣導電類型的基體區120在同一道製程中形成，以簡化工序。例如，在磊晶層102上方提供一圖案化遮罩(例如氧化物硬質遮罩)，並且根據圖案化遮罩對P型井區PW和基體區120的位置植入第二導電類型之摻質，以形成P型井區PW和基體區120。之後去除圖案化遮罩。

之後，參照第2C圖，形成欲整合的各個元件的重摻雜部。例如，在以VDMOS元件為第一元件11的一些實施例中，在第一摻雜區域110的基體區120中形成相鄰設置的重摻雜部122和重摻雜部124，以分別做為第一元件11的源極(source)區和基極(bulk)區，其中重摻雜部124和重摻雜部122具有不同的導電類型。在此示例中，重摻雜部122和第一摻雜區域110具有相同的第一導電類型，例如n型；重摻雜部124具有第二導電類型，例如p型。

根據一些實施例，例如自磊晶層102的頂表面102a在第一摻雜區域110的基體區120中摻雜，以在基體區120中形成重摻雜部122和重摻雜部124。例如，可通過沉積製程、微影圖案化製程、蝕刻製程以及佈植(implantation)製程，自磊晶層102的頂表面102a進行摻雜，以形成重摻雜部122和重摻雜部124。在一些實施例中，重摻雜部122和重摻雜部124的摻雜濃度分別在大約1E18 atoms/cm³至大約1E21 atoms/cm³的範圍之間。

在一些實施例中，重摻雜部124的形成可使後續在重摻雜部122上方形成的接觸件503(第2D圖)與基體區120有良好的歐姆接觸(ohmic contact)。在此示例中，重摻雜部124的一側係與鄰近的溝槽結構118接觸，例如重摻雜部124直接接觸溝槽結構118的絕緣層1181。

在以CMOS元件(包含NMOS元件21N和PMOS元件21P)為第二元件21的一些實施例中，可在P型井區PW中形成重摻雜部212、213和214，且此些重摻雜部212、213和214可彼此相隔適當距離。其中重摻雜部212和重摻雜部213可分別為後續形成的NMOS元件21N的源極區和汲極區。重摻雜部214則為NMOS元件21N的基極區。再者，此一示例中，重摻雜部212和重摻雜部213具有相同的導電類型，例如是(但不限於)n型。而重摻雜部214和重摻雜部212具有不同的導電類型，重摻雜部214例如是(但不限於)p型。

再者，在以CMOS元件為第二元件21的一些實施例中，可在N型井區NW中形成重摻雜部222、223和224，且此些重摻雜部222、223和224可彼此相隔適當距離。其中重摻雜部222和重摻雜部223可分別為後續形成的PMOS元件21P的汲極區和源極區。重摻雜部224則為PMOS元件21P的基極區。再者，此一示例中，重摻雜部222和重摻雜部223具有相同的導電類型，例如是(但不限於)p型。而重摻雜部224和重摻雜部222具有不同的導電類型，重摻雜部224例如是(但不限於)n型。

再者，在一些實施例中，第二摻雜區域210和第一摻雜區域110中相同導電類型的重摻雜部可以在同一道製程中形成，以簡化工序。例如，同樣具有第一導電類型(例如n型)的重摻雜部122、212、213和224可通過在磊晶層102上方提供的一圖案化遮罩(例如氧化物硬質遮罩)，並且根據圖案化遮罩對此些重摻雜部的位置植入第一導電類型之摻質而形成；之後去除圖案化遮罩。類似的，同樣具有第二導電類型(例如n型)的重摻雜部124、214、222和223可通過另一圖案化遮罩對此些重摻雜部的位置植入第二導電類型之摻質而形成；之後去除圖案化遮罩。

之後，參照第2D圖，在磊晶層102上方形成各元件的閘極結構和接觸件。根據一些實施例，第一元件11和第二元件21包含平面式閘極結構，並具有類似的構型和配置，以利在相同製程中一起製作。

在一些實施例中，係於對應第一摻雜區域110處形成閘極結構126，閘極結構126例如包括閘極介電層(未示出)和位於閘極介電層上方的閘極電極，其中閘極結構126係位於磊晶層102之表面。再者，閘極結構126係鄰近重摻雜部122(為第一元件11的源極區)，例如跨設於重摻雜部122和部分的第一摻雜區域110(為第一元件11的飄移區R_D)之上。在此示例中，一溝槽結構118，可為一源極或場板、一基體區120、一重摻雜部122、一重摻雜部124和一閘極結構126可構成一個VDMOS元件，並以基底100為汲極區。在第一摻雜區域110中可形成數個VDMOS元件。

在一些實施例中，係於對應第二摻雜區域210的P型井區PW上形成閘極結構216，以做為NMOS元件21N的閘極結構。閘極結構216位於磊晶層102上，且位於重摻雜部212(源極區)和重摻雜部213(汲極區)之間。閘極結構216例如包括閘極介電層(未示出)和位於閘極介電層上方的閘極電極。

再者，在一些實施例中，係於對應第二摻雜區域210的N型井區NW上形成閘極結構226，以做為PMOS元件21P的閘極結構。閘極結構226位於磊晶層102上，且位於重摻雜部222(汲極區)和重摻雜部223(源極區)之間。閘極結構226例如包括閘極介電層(未示出)和位於閘極介電層上方的閘極電極。

在一些實施例中，上述的閘極結構126、216和226係位於磊晶層102之表面，可以在同一道製程中形成，以簡化工序。

根據實施例，在形成閘極結構126、216和226之後，係在磊晶層102上方形成一絕緣層500，且此絕緣層500覆蓋閘極結構126、216和226。接著，在絕緣層500形成多個接觸孔(contact hole)(未示出)，且此些接觸孔係暴露出各個元件的閘極結構、源極區、汲極區和基極區的頂表面。在一些實施例中，還於絕緣層500中形成可以暴露出第一摻雜區域110中溝槽結構118的頂表面和第二摻雜區域210中溝槽隔離件211的頂表面的接觸孔。之後，在此些接觸孔中填入導體材料，以形成接觸件。

在一些實施例中，絕緣層500可以是氧化矽、或其它合適的介電材料、或前述材料的組合。在一些實施例中，絕緣層500的材料不同於閘極結構126、216和226的閘極介電層的材料。在一些其他的實施例中，絕緣層500的材料可與閘極結構126、216和226的閘極介電層的材料相同。

依據一些實施例，可以通過一沉積製程、一微影圖案化製程及蝕刻製程，以形成具有多個接觸孔的絕緣層500。在一示例中，首先以一沉積製程在包含多個重摻雜部和閘極結構上沉積一絕緣層500。接著，進行一微影圖案化製程以去除部分的絕緣材料，而形成多個接觸孔。並且，在此些接觸孔中填入導體材料，以形成多個接觸件。

根據一些實施例，如第2D圖所示，所形成的接觸件502直接接觸閘極結構126，接觸件503則直接接觸重摻雜部122(例如第一元件11的源極區)和重摻雜部124。由於具有第二導電類型(例如p型)的重摻雜部124與基體區120直接接觸，能使形成的接觸件503可通過重摻雜部124而與基體區120有良好的歐姆接觸(ohmic contact)。另外，在一些示例中，接觸件508直接接觸溝槽結構118，並且可依應用設計將溝槽結構118電性連接至閘極結構126或做為第一元件之源極區的重摻雜部122。

再者，根據一些實施例，如第2D圖所示，在NMOS元件21N中，所形成的接觸件512直接接觸閘極結構216，接觸件513和514則分別直接接觸重摻雜部212(源極區)和重摻雜部213(汲極區)。接觸件515直接接觸重摻雜部214(基極區)。

如第2D圖所示，在PMOS元件21P中，所形成的接觸件522直接接觸閘極結構226，接觸件523和524則分別直接接觸重摻雜部222(汲極區)和重摻雜部223(源極區)。接觸件525直接接觸重摻雜部224(基極區)。

再者，在一些實施例中，接觸件518和528係直接接觸溝槽隔離件211，以避免電荷聚集在溝槽隔離件211中。在一些其他實施例中，不設置接觸件518和528，溝槽隔離件211視同電位浮置。

上述各接觸件可包含一或多個材料層。在一些示例中，可通過沉積製程以於絕緣層500上形成一阻障材料(未示出)，且阻障材料順應性的沉積(conformably deposited)於接觸孔中；再於阻障材料層的上方沉積一導電材料(未示出)，且導電材料填滿接觸孔中剩餘的空間。接著，去除(例如蝕刻)絕緣層500上方的導電材料和阻障材料的過量部分，以在接觸孔中形成接觸阻障層和接觸導電層，而形成接觸件。

在一些實施例中，前述接觸阻障層的材料可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭 (TaN)、鈷(Co)、其他合適的阻障材料、或是前述材料之組合。在一些實施例中，可藉由化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、其他合適的製程、或前述製程之組合而形成接觸阻障層。

在一些實施例中，前述接觸導電層可以是一層或多層結構，其導電材料可以包括鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、其他合適的金屬、或前述材料之組合。再者，在一些實施例中，可藉由化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、其他合適的製程、或前述製程之組合而形成此導電材料。

第3圖是根據本揭露的一些實施例中，一種半導體結構3在一中間製造階段的剖面示意圖。第3圖與第1、2A~2D圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此示例中不再重述。

相較於第2D圖的半導體結構2，第3圖的半導體結構3除了第一元件11和第二元件21，還進一步整合了第三元件31。第一元件11和第二元件21所包含的部件，請參照上述示例性的實施例說明。類似第2A圖所示之第二摻雜區域210(包含埋置層210B和井區210W)，第三元件31係形成在第三摻雜區域310中。在此一示例中，第三元件31例如是一側向擴散N型金屬氧化物半導體元件(LDNMOS)元件。第三摻雜區域310例如包括埋置層310B、不同導電類型的井區301和井區310W。

在一些實施例中，井區301位於埋置層310B上方，並接續埋置層310B。井區301具有與磊晶層102相同的第一導電類型，例如n型。若第三元件31為一高壓LDNMOS元件(例如在40V或其他高電壓下操作)，井區301亦可稱為一高壓N型井區(HVNW)。在一些實施例中，井區301的摻雜濃度大於磊晶層102的摻雜濃度。在一些實施例中，井區301的摻雜濃度與第一摻雜區域110的摻雜濃度大致上相等。

在一些實施例中，井區310W係圍繞井區301的外側，且井區310W和埋置層310B具有第二導電類型，例如p型。在一些實施例中，井區310W的底部更延伸至埋置層310B中，以使第三元件31可與基底上其他的元件更好的電性隔離。

再者，在此一示例中，類似第二摻雜區域210的溝槽隔離件211，係在第三摻雜區域310處亦形成溝槽隔離件311。溝槽隔離件311可穿過井區310W而延伸至埋置層310B，例如溝槽隔離件311的下部位於埋置層310B中。換言之，溝槽隔離件311的最底面低於井區310W的底表面，如第3圖所示。

根據一些實施例提出的溝槽隔離件311，其可與埋置層310B構成一隔離結構，使得後續在第三摻雜區域310形成的第三元件31可與第二摻雜區域310外形成的元件(例如第一元件11和第二元件21)達到良好的電性隔離。特別是以VDMOS元件為第一元件11的一些示例中，做為第一元件11的汲極的基底100連接一汲極操作電壓，容易造成基底100上其它整合元件(例如第二摻雜區域210的第二元件21和第三摻雜區域310的第三元件31)在電性上不穩定。通過埋置層310B與溝槽隔離件311形成的隔離結構，可以解決上述問題。

在以LDNMOS元件為第三元件31的一些實施例中，如第3圖所示，第三元件31包括重摻雜部312(源極區)、重摻雜部313(汲極區)和重摻雜部314(基極區)。此一示例中，重摻雜部312和重摻雜部313具有相同的第一導電類型，例如n型。而重摻雜部314具有第二導電類型，例如p型。再者，重摻雜部312和重摻雜部314可更形成於具有第二導電類型的一基體區320中。

此一示例中，第三元件31還包括閘極結構316，位於重摻雜部312(源極區)和重摻雜部313(汲極區)之間。閘極結構316例如包括閘極介電層(未示出)和位於閘極介電層上方的閘極電極，其製法和材料的細節可參照上述閘極結構126、216、226等內容之說明。

此一示例中，還包括在絕緣層500中形成多個接觸件，以電性連接第三元件31。例如形成直接接觸閘極結構316的接觸件532、直接接觸重摻雜部313(汲極區)的接觸件533、以及直接接觸重摻雜部312(源極區)和重摻雜部314(基極區)的接觸件534。接觸件532、533和534的製法和材料的細節，可參照上述例如接觸件502、503、512、513、514、515、522、523、524、525的內容說明。

再者，第一摻雜區域110、第二摻雜區域210和第三摻雜區域310中相似的摻雜區域可在相同製程中一起製作，以節省工序。例如，第三摻雜區域310的埋置層310B可和第二摻雜區域210的埋置層210B在相同製程中製作，第三摻雜區域310的井區310W可和第二摻雜區域210的井區210W在相同製程中製作。第一元件11、第二元件21和第三元件31中的類似部件可在相同製程中一起製作，以節省工序。例如，第一元件11、第二元件21和第三元件31包含相同或類似構型的閘極結構，並在相同製程中製作。例如，第一元件11、第二元件21和第三元件31的多個相關接觸件可在相同製程中製作。據此，根據實施例提出之半導體結構，其包括在同一基底上整合不同型態的MOS元件，可以在不增加製造成本的情況下完成。

再者，根據一些實施例，元件整合後所形成的這些接觸件具有大致相同高度的頂表面，例如與絕緣層500的頂表面齊平，使製得的半導體結構具有平坦頂面，有利於在絕緣層上方製作後續部件。

第4圖是根據本揭露的一些實施例中，一種半導體結構4在一中間製造階段的剖面示意圖。第4圖與第1、2A~2D、3圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此示例中不再重述。

相較於第2D圖的半導體結構2，第4圖的半導體結構4除了第一元件11和第二元件21，還進一步整合了另一元件，為利於說明，在此稱第四元件41。第四元件41係形成在第四區域410中。在此一示例中，第四元件41例如是一側向擴散P型金屬氧化物半導體元件(LDPMOS)元件。第四區域410例如包括埋置層410B和位於埋置層410B上方的井區410W。井區410W和埋置層410B具有相同的第二導電類型，例如p型。若第四元件41為一高壓LDPMOS元件(例如在40V或其他高電壓下操作)，井區410W亦可稱為一高壓P型井區(HVPW)。在一些實施例中，井區410W的摻雜濃度大於埋置層410B的摻雜濃度。

在一些實施例中，第四元件41還包括重摻雜部412(源極區)、重摻雜部413(汲極區)、重摻雜部414(基極區)和閘極結構416。此一示例中，重摻雜部412和重摻雜部413具有相同的第二導電類型，例如p型。而重摻雜部414具有第一導電類型，例如n型。再者，重摻雜部412和重摻雜部414可更形成於具有第一導電類型的一井區420中。

此一示例中，還包括在絕緣層500中形成多個接觸件，以電性連接第四元件41。例如形成直接接觸閘極結構416的接觸件542、直接接觸重摻雜部413(汲極區)的接觸件543、以及直接接觸重摻雜部412(源極區)和重摻雜部414(基極區)的接觸件544。

第四元件41的各部件的配置、材料和製法可參照上述第一元件11、第二元件21以及/或第三元件31等相關部件之說明，在此不重述。再者，第一元件11、第二元件21和第四元件41中，相似的摻雜區域可在相同製程中一起製作，且各元件的相同或類似構型的部件(例如相同導電類型的重摻雜部、閘極結構和接觸件等)，可在相同製程中製作，以節省工序。

第5圖是根據本揭露的一些實施例中，一種半導體結構5在一中間製造階段的剖面示意圖。第5圖中與第1、2A~2D、3、4圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此示例中不再重述。第5圖的半導體結構5係整合了第一元件11、第二元件21、第三元件31和第四元件41。此些元件的各個部件的配置、材料和製法，可參照上述實施例中關於該些部件之內容。

綜合上述，根據本揭露一些實施例所提出的半導體結構及其形成方法，可製得包含多種不同型態的MOS元件的半導體結構，其中各個MOS元件可在相應的摻雜區域中進行操作，並具有良好的電性表現。根據一些實施例，整合多個MOS元件的半導體結構係包含垂直式MOS元件和非垂直式MOS元件(例如側向式MOS元件)，其中半導體結構的基底包含高摻雜濃度的摻質，可做為垂直式MOS元件的一汲極區。根據一些實施例，非垂直式MOS元件透過埋置層的設置(例如埋置層210B)，可降低基底對非垂直式MOS元件之電性表現的影響，其中埋置層與基底和基底上的磊晶層的導電類型相反，避免高摻雜濃度的基底在相應於非垂直式MOS元件處產生不期望的垂直電場。在一些示例中，半導體結構的基底係具有第一導電類型(例如n型)，埋置層具有第二導電類型(例如p型)。再者，在一些實施例中，可在磊晶層中且對應垂直式MOS元件的位置形成一高濃度摻雜的區域(如第一摻雜區域110)，且此區域鄰近基底，因而進一步提升垂直式MOS元件的電性表現。再者，根據本揭露一些實施例，通過摻雜區域的設置可自由選擇和組合不同型態的MOS元件(例如非垂直式和垂直式的MOS元件)於一半導體結構中，且此些MOS元件彼此電性隔離，並且可達到良好的電性表現。例如，根據實施例，可以在同一晶圓上整合BCD(包含Bipolar元件、CMOS元件和DMOS元件)以及VDMOS元件，以綜合地解決複雜的、大功率需求的應用設計難題。另外，根據本揭露一些實施例所提出的形成方法，可以通過簡化的且與現有製成相容的工序，即可製得包含不同型態的MOS元件的半導體裝置。因此實施例的製程簡易，不會大幅增加額外的製造成本。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

1,2,3,4,5:半導體結構 100:基底 102:磊晶層 1021:第一磊晶部份 1022:第二磊晶部分 100a,102a:頂表面 11:第一元件 110:第一摻雜區域 1101:第一深井部分 1102:第二深井部分 R_D:飄移區 110b,118b,210b:底表面 118:溝槽結構 1181:絕緣層 1182:導電部 119:端部環 120,320:基體區 122,124,212,213,214,222,223,224,312,313,314,412,413,414:重摻雜部 126,216,226,316:閘極結構 21:第二元件 21N:NMOS元件 21P:PMOS元件 210:第二摻雜區域 210B,310B,410B:埋置層 210W,301,310W,410W:井區 211,311:溝槽隔離件 211L:下部 2111:絕緣層 2112:導電部 31:第三元件 310:第三摻雜區域 500:絕緣層 502,503,508,512,513,514,515,518,522,523,524,525,528, 532,533,534,542,543,544:接觸件 PW:P型井區 NW:N型井區 41:第四元件 d1:第一距離 d2:第二距離 d3:第三距離 D1:第一方向 D2:第二方向 D3:第三方向

第1圖是根據本揭露的一些實施例中，一種半導體結構在一中間製造階段的剖面簡示圖。第2A、2B、2C、2D圖是根據本揭露的一些實施例中，一種半導體結構在多個中間製造階段的剖面示意圖。第3圖是根據本揭露的一些實施例中，一種半導體結構在一中間製造階段的剖面示意圖。第4圖是根據本揭露的一些實施例中，一種半導體結構在一中間製造階段的剖面示意圖。第5圖是根據本揭露的一些實施例中，一種半導體結構在一中間製造階段的剖面示意圖。

1:半導體結構

100:基底

102:磊晶層

102a:頂表面

11:第一元件

110:第一摻雜區域

118:溝槽結構

122,124,212,213,214,222,223,224,312,313,314:重摻雜部

126,216,226,316:閘極結構

21:第二元件

21N:NMOS元件

21P:PMOS元件

210:第二摻雜區域

31:第三元件

D1:第一方向

D2:第二方向

D3:第三方向

Claims

一種半導體結構，包括：一基底，具有一第一導電類型；一磊晶層，位於該基底上，且該磊晶層具有該第一導電類型；一第一摻雜區域，自該磊晶層的頂表面延伸至該磊晶層中，且該第一摻雜區域具有該第一導電類型；一第一元件，位於該第一摻雜區域中，其中該基底作為該第一元件的一汲極；一第二摻雜區域，自該磊晶層的該頂表面延伸至該磊晶層中，且該第二摻雜區域具有一第二導電類型，該第二摻雜區域位於該第一摻雜區域的一側，其中該磊晶層的一部分延伸於該第一摻雜區域與該第二摻雜區域之間，以分隔該第一摻雜區域與該第二摻雜區域；以及一第二元件，形成於該第二摻雜區域中。
如請求項1所述之半導體結構，其中該第一摻雜區域的摻雜濃度係大於該磊晶層的摻雜濃度。
如請求項1所述之半導體結構，其中該基底的摻雜濃度係大於該第一摻雜區域的摻雜濃度。
如請求項1所述之半導體結構，其中該第一摻雜區域的底表面到該基底的頂表面具有第一距離，該第二摻雜區域的底表面到該基底的該頂表面具有第二距離，該第二距離大於該第一距離。
如請求項1所述之半導體結構，更包括：一溝槽結構位於該第一摻雜區域中，該溝槽結構自該磊晶層的該頂表面朝該基底的方向延伸於該第一摻雜區域中。
如請求項5所述之半導體結構，其中該第一摻雜區域的底表面到該基底的頂表面的一垂直距離係小於該溝槽結構的底表面到該第一摻雜區域的該底表面的一垂直距離。
如請求項5所述之半導體結構，其中該第二摻雜區域和該第一摻雜區域在第一方向上相隔開來，該溝槽結構在第二方向上延伸，該第二方向不同於該第一方向。
如請求項1所述之半導體結構，還包括一溝槽隔離件(trench isolations)自該磊晶層的該頂表面朝該基底的方向延伸於該第二摻雜區域中，其中自該基底上方俯視，該溝槽隔離件係環繞該第二元件的外圍。
如請求項1所述之半導體結構，其中該第二摻雜區域包括：一埋置層(buried layer)，具有該第二導電類型；以及一井區，具有該第二導電類型，該井區自該磊晶層的該頂表面延伸至該埋置層，該第二元件形成於該井區中，其中，該埋置層的摻雜濃度不同於該井區的摻雜濃度。
如請求項9所述之半導體結構，其中該井區的摻雜濃度係大於該埋置層的摻雜濃度。
如請求項9所述之半導體結構，其中該埋置層的水平位置在該第一摻雜區域的底表面與該井區之間。
如請求項9所述之半導體結構，更包括：一溝槽結構位於該第一摻雜區域中，該溝槽結構自該磊晶層的該頂表面朝該基底的方向延伸於該第一摻雜區域中，其中，該溝槽結構的底表面比該第二摻雜區域的該井區的底表面更接近該基底的頂表面。
如請求項9所述之半導體結構，更包括：一溝槽隔離件於該第二摻雜區域中，且該溝槽隔離件自該磊晶層的該頂表面朝該基底的方向而延伸至該埋置層。
如請求項13所述之半導體結構，該溝槽隔離件的一下部(lower portion)係位於該埋置層中。
如請求項1所述之半導體結構，其中該第一元件和該第二元件分別包含一平面式閘極結構於該磊晶層的該頂表面上。
如請求項1所述之半導體結構，更包括：一基體區，形成於該第一摻雜區域中，且該基體區自該磊晶層的該頂表面延伸至該磊晶層中，且該基體區具有該第二導電類型；一第一重摻雜部，形成於該基體區中並自該磊晶層的該頂表面向下延伸，該第一重摻雜部具有該第一導電類型，其中該第一重摻雜部為該第一元件的一源極區；以及一第一閘極結構，位於該磊晶層的該頂表面上並對應於該第一摻雜區域，且該第一閘極結構跨設在該基體區和該第一重摻雜部之上。
如請求項16所述之半導體結構，更包括：一第二重摻雜部和一第三重摻雜部，形成於該第二摻雜區域中且自該磊晶層的該頂表面延伸至該磊晶層中，以分別做為該第二元件的一源極區和一汲極區；以及一第二閘極結構，位於該磊晶層的該頂表面上並對應於該第二摻雜區域，其中該第二閘極結構位於該第二重摻雜部和該第三重摻雜部之間。
如請求項1所述之半導體結構，更包括：一第三元件形成於該第二摻雜區域中或形成於具有該第二導電型態的另一區域中，其中該第三元件位於該第二元件的一側。
如請求項1所述之半導體結構，更包括：一第三摻雜區域，自該磊晶層的該頂表面延伸至該磊晶層中，且該第三摻雜區域具有該第二導電類型，該第三摻雜區域位於該第一摻雜區域和該第二摻雜區域之間，其中該第三摻雜區域與該第一摻雜區域和該第二摻雜區域以該磊晶層的部分而分隔開來；以及一第三元件，形成於該第三摻雜區域中。
如請求項1所述之半導體結構，其中該第一元件為一垂直擴散金屬氧化物半導體元件(VDMOS)。
一種半導體結構的形成方法，包括：提供具有一第一導電類型的一基底；在該基底上形成一磊晶層，該磊晶層具有該第一導電類型；在該磊晶層中形成一第一摻雜區域，且該第一摻雜區域自該磊晶層的頂表面朝該基底的方向延伸，該第一摻雜區域具有該第一導電類型；在該第一摻雜區域形成一第一元件，其中該基底作為該第一元件的一汲極；在該磊晶層中形成一第二摻雜區域，該第二摻雜區域自該磊晶層的該頂表面朝該基底的方向延伸，且該第二摻雜區域具有一第二導電類型，該第二摻雜區域位於該第一摻雜區域的一側，其中該磊晶層的一部分延伸於該第一摻雜區域與該第二摻雜區域之間，以分隔該第一摻雜區域與該第二摻雜區域；以及在該第二摻雜區域中形成一第二元件。
如請求項21所述之半導體結構的形成方法，更包括：在該第一摻雜區域中形成一溝槽結構，該溝槽結構自該磊晶層的該頂表面朝該基底的方向延伸於該第一摻雜區域中。
如請求項22所述之半導體結構的形成方法，更包括：在該第二摻雜區域中形成一溝槽隔離件，該溝槽隔離件自該磊晶層的該頂表面朝該基底的方向延伸於該第二摻雜區域中，其中該溝槽隔離件係環繞該第二元件的外圍。
如請求項23所述之半導體結構的形成方法，其中該溝槽結構和該溝槽隔離件在相同製程中製得而成。
如請求項21所述之半導體結構的形成方法，更包括：在該磊晶層的該頂表面上形成一第一閘極結構，且該第一閘極結構對應於該第一摻雜區域；以及在該磊晶層的該頂表面上形成一第二閘極結構，且該第二閘極結構對應於該第二摻雜區域，其中，該第一閘極結構和該第二閘極結構在相同製程中製得而成。
如請求項25所述之半導體結構的形成方法，更包括：形成一基體區於該第一摻雜區域中，該基體區具有該第二導電類型且自該磊晶層的該頂表面延伸至該磊晶層中；一第一重摻雜部，形成於該基體區中並自該磊晶層的該頂表面向下延伸，該第一重摻雜部具有該第一導電類型，並作為該第一元件的一源極區；以及形成一第二重摻雜部和一第三重摻雜部於該第二摻雜區域中且自該磊晶層的該頂表面向下延伸，以分別做為該第二元件的一源極區和一汲極區。
如請求項26所述之半導體結構的形成方法，更包括：在該磊晶層上形成一絕緣層，且該絕緣層覆蓋該第一閘極結構和該第二閘極結構；在該絕緣層中形成一第一閘極接觸件連接該第一閘極結構、一第二閘極接觸件連接該第二閘極結構、一第一源極接觸件連接該第一重摻雜部、一第二源極接觸件連接該第二重摻雜部、以及一汲極接觸件連接該第三重摻雜部，其中，該第一閘極接觸件、該第二閘極接觸件、該第一源極接觸件、該第二源極接觸件和該汲極接觸件在相同製程中製得。