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TWI749515B - 具浮動閘電晶體型態記憶胞的隨機碼產生器 - Google Patents

具浮動閘電晶體型態記憶胞的隨機碼產生器 Download PDF

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TWI749515B
TWI749515B TW109111901A TW109111901A TWI749515B TW I749515 B TWI749515 B TW I749515B TW 109111901 A TW109111901 A TW 109111901A TW 109111901 A TW109111901 A TW 109111901A TW I749515 B TWI749515 B TW I749515B
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TW
Taiwan
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path
floating gate
programming
random code
code generator
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Application number
TW109111901A
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TW202038082A (zh
Inventor
古惟銘
孫文堂
陳英哲
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力旺電子股份有限公司
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Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
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Abstract

一種隨機碼產生器，包括 一記憶胞、二寫入緩衝器與二感測電路。記憶胞包括第一編程路徑、第二編程路徑、第一讀取路徑與第二讀取路徑。第一編程路徑連接於第一源極線與第一位元線之間，第二編程路徑連接於第一源極線與第二位元線之間，第一讀取路徑連接於第二源極線與第三位元線之間，第二讀取路徑連接於第三源極線與第四位元線之間。二寫入緩衝器分別連接至第一位元線與第二位元線。二感測電路分別連接至第三位元線與第四位元線。二感測電路根據讀取路徑上的讀取電流，產生第一輸出信號與第二輸出信號，分別傳遞至對應的寫入緩衝器。

Description

具浮動閘電晶體型態記憶胞的隨機碼產生器
本發明是一種隨機碼產生器，且特別是有關於一種具浮動閘電晶體型態記憶胞的隨機碼產生器。
一般來說，非揮發性記憶體可區分為一次編程記憶體(one-time programmable memory，簡稱OTP記憶體)與多次編程記憶體(multi-time programmable memory，簡稱MTP記憶體)。OTP記憶體由多個OTP記憶胞所組成，MTP記憶體由多個MTP記憶胞所組成。另外，由浮動閘電晶體(floating gate transistor)可以組成OTP記憶體胞或者MTP記憶胞。
美國專利US 8,941,167中介紹了由浮動閘電晶體所組成的OTP記憶胞以及MTP記憶胞。請參照第1A圖與第1B圖，其所繪示為習知由浮動閘電晶體所組成的OTP記憶胞以及偏壓示意圖。
OTP記憶胞100包括一選擇電晶體Ms與一浮動閘電晶體Mf。選擇電晶體Ms的第一端連接至一源極線SL，選擇電晶體Ms的控制端連接至字元線WL，浮動閘電晶體Mf的第一端連接至選擇電晶體Ms的第二端，浮動閘電晶體Mf的第二端連接至位元線BL。其中，OTP記憶胞100的源極線SL與位元線BL之間可作編程路徑(program path)與讀取路徑(read path)。亦即，提供適當的偏壓(bias voltage)至字元線WL、源極線SL與位元線BL後，可對OTP記憶胞100中的浮動閘電晶體Mf進行編程運作(program operation)或者讀取運作(read operation)。
如第1B圖所示，於編程運作(PGM)時，源極線SL接收編程電壓Vpp，字元線WL與位元線BL接收接地電壓(0V)。舉例來說，編程電壓Vpp為8V。
此時，選擇電晶體Ms開啟，源極線SL與位元線BL之間的編程路徑產生編程電流(program current)。再者，於浮動閘電晶體Mf中，電子由浮動閘電晶體Mf的通道區域(channel region)注入浮動閘極，並完成編程運作。
另外，於讀取運作(READ)時，源極線SL接收讀取電壓Vr，字元線WL與位元線BL接收接地電壓(0V)。舉例來說，讀取電壓Vr為3.0V。
此時，選擇電晶體Ms開啟，源極線SL與位元線BL之間的讀取路徑產生讀取電流(read current)。再者，根據浮動閘電晶體Mf中浮動閘極是否儲存電子可以決定讀取電流的大小。舉例來說，當浮動閘極中未儲存電子時，讀取電流非常小接近於零。另外，當浮動閘極中儲存電子時，讀取電流較大。因此，根據位元線BL上讀取電流的大小即可決定OTP記憶胞100的儲存狀態。
舉例來說，提供一感測放大器(sense amplifier，未繪示)連接至位元線 BL，並於感測放大器中設定一參考電流(reference current)。當讀取電流小於參考電流時，感測放大器可決定OTP記憶胞100中的浮動閘電晶體Mf為第一儲存狀態。當讀取電流大於參考電流時，感測放大器可決定OTP記憶胞100中的浮動閘電晶體Mf為第二儲存狀態。
請參照第2A圖與第2B圖，其所繪示為習知由浮動閘電晶體所組成的MTP記憶胞以及偏壓示意圖。
MTP記憶胞200包括一選擇電晶體Ms、一浮動閘電晶體Mf、與一電容器Ce。選擇電晶體Ms的第一端連接至一源極線SL，選擇電晶體Ms的控制端連接至字元線WL，浮動閘電晶體Mf的第一端連接至選擇電晶體Ms的第二端，浮動閘電晶體Mf的第二端連接至位元線BL。再者，電容器Ce連接於浮動閘極與抹除線EL之間。其中，MTP記憶胞200的源極線SL與位元線BL之間可作編程路徑與讀取路徑，浮動閘極與抹除線EL之間作為抹除路徑(erase path)。
如第2B圖所示，於編程運作(PGM)時，源極線SL接收編程電壓Vpp，字元線WL、位元線BL與抹除線EL接收接地電壓(0V)。舉例來說，編程電壓Vpp為8V。
此時，選擇電晶體Ms開啟，源極線SL與位元線BL之間的編程路徑產生編程電流(program current)。再者，於浮動閘電晶體Mf中，電子由浮動閘電晶體Mf的通道區域(channel region)注入浮動閘極，並完成編程運作。
另外，於讀取運作(READ)時，源極線SL接收讀取電壓Vr，字元線WL、位元線BL與抹除線EL接收接地電壓(0V)。舉例來說，讀取電壓Vr為3.0V。
此時，選擇電晶體Ms開啟，源極線SL與位元線BL之間的讀取路徑產生讀取電流(read current)。再者，根據浮動閘極是否儲存電子可以決定讀取電流的大小，並決定MTP記憶胞200的儲存狀態。相同地，提供一感測放大器連接於位元線BL上，並接收讀取電流。而根據讀取電流的大小，感測放大器即可決定MTP記憶胞200中的浮動閘電晶體Mf為第一儲存狀態或者第二儲存狀態。
另外，於抹除運作(ERS)時，源極線SL、字元線WL、位元線BL接收接地電壓(0V)，且抹除線EL接收抹除電壓Vee。舉例來說，抹除電壓Vee為12.0V。
此時，儲存於浮動閘極上的電子會經由抹除路徑退出至抹除線EL。亦即，儲存於浮動閘極上的電子會穿過電容器Ce退出至抹除線，並離開浮動閘電晶體Mf。
物理不可複製技術(physically unclonable function，簡稱PUF技術)是一種創新的方式用來保護半導體晶片內部的資料，防止半導體晶片的內部資料被竊取。根據PUF技術，半導體晶片能夠提供一隨機碼(random code)。此隨機碼可作為半導體晶片(semiconductor chip)上特有的身分碼(ID code)，用來保護內部的資料。
一般來說，PUF技術是利用半導體晶片的製造變異(manufacturing variation)來獲得獨特的隨機碼。此製造變異包括半導體的製程變異(process variation)。亦即，就算有精確的製程步驟可以製作出半導體晶片，但是其隨機碼幾乎不可能被複製(duplicate)。因此，具有PUF技術的半導體晶片通常被運用於高安全防護的應用(applications with high security requirements)。
美國專利號US 9,613,714揭露一種具反熔絲電晶體型態記憶胞(antifuse transistor type memory cell)的隨機碼產生器，並利用此記憶胞的儲存狀態來作為隨機碼(random code)。而利用其它型態記憶胞來作為隨機碼產生器即為本發明所欲達成之目的。
本發明之主要目的在於提出一種隨機碼產生器，包括：一記憶胞，包括一第一編程路徑、一第二編程路徑、一第一讀取路徑與一第二讀取路徑，其中，該第一編程路徑連接於一第一源極線與一第一位元線之間，該第二編程路徑連接於該第一源極線與一第二位元線之間，該第一讀取路徑連接於一第二源極線與一第三位元線之間，該第二讀取路徑連接於一第三源極線與一第四位元線之間；一第一寫入緩衝器，連接至該第一位元線；一第二寫入緩衝器，連接至該第二位元線；一第一感測電路，連接至該第三位元線，其中該第一感測電路根據該第一讀取路徑上的一第一讀取電流，產生一第一輸出信號至該第二寫入緩衝器；以及一第二感測電路，連接至該第四位元線，其中該第二感測電路根據該第二讀取路徑上的一第二讀取電流，產生一第二輸出信號至該第一寫入緩衝器；其中，於一註冊運作時，該第一編程路徑與該第二編程路徑進行一編程運作，該第一讀取路徑與該第二讀取路徑進行一讀取運作，以及當該第一輸出信號與該第二輸出信號的一邏輯準位不同時，該第一編程路徑與該第二編程路徑其中之一停止進行該編程運作。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
本發明利用浮動閘電晶體的特性，設計浮動閘電晶體型態記憶胞，並作為PUF記憶胞運用於隨機碼產生器。請參照第3A圖，其所繪示為本發明隨機碼產生器的第一實施例。隨機碼產生器300包括一PUF記憶胞c1，二寫入緩衝器(write buffer)302、304以及二感測電路(sensing circuit)312、314。其中，感測電路312、314可為感測放大器。
根據本發明的第一實施例，PUF記憶胞c1包括二條編程路徑與二條讀取路徑。其中，源極線SLw與位元線BLw之間形成第一編程路徑，源極線SLw與位元線BLw'之間形成第二編程路徑，源極線SLr與位元線BLr之間形成第一讀取路徑，源極線SLr'與位元線BLr'之間形成第二讀取路徑。再者，每一條路徑中皆包括一個浮動閘電晶體。
如第3A圖所示，第一編程路徑包括選擇電晶體Ms1與浮動閘電晶體Mf1。選擇電晶體Ms1的第一端連接至一源極線SLw，選擇電晶體Ms1的控制端連接至字元線WL，選擇電晶體Ms1的第二端連接至節點a。浮動閘電晶體Mf1的第一端連接至節點a，浮動閘電晶體Mf1的第二端連接至位元線BLw。
第二編程路徑包括選擇電晶體Ms1與浮動閘電晶體Mf2。浮動閘電晶體Mf2的第一端連接至節點a，浮動閘電晶體Mf2的第二端連接至位元線BLw'。
第一讀取路徑包括選擇電晶體Ms2與浮動閘電晶體Mf3。選擇電晶體Ms2的第一端連接至一源極線SLr，選擇電晶體Ms2的控制端連接至字元線WL，浮動閘電晶體Mf3的第一端連接至選擇電晶體Ms2的第二端，浮動閘電晶體Mf3的第二端連接至位元線BLr。另外，第一編程路徑的浮動閘電晶體Mf1與第一讀取路徑的浮動閘電晶體Mf3具有共用的浮動閘極(shared floating gate)。亦即，浮動閘電晶體Mf1的浮動閘極連接至浮動閘電晶體Mf3的浮動閘極。
第二讀取路徑包括選擇電晶體Ms3與浮動閘電晶體Mf4。選擇電晶體Ms3的第一端連接至一源極線SLr'，選擇電晶體Ms3的控制端連接至字元線WL，浮動閘電晶體Mf4的第一端連接至選擇電晶體Ms3的第二端，浮動閘電晶體Mf4的第二端連接至位元線BLr'。另外，第二編程路徑的浮動閘電晶體Mf2與第二讀取路徑的浮動閘電晶體Mf4具有共用的浮動閘極。亦即，浮動閘電晶體Mf2的浮動閘極連接至浮動閘電晶體Mf4的浮動閘極。
再者，隨機碼產生器300中的寫入緩衝器302連接至位元線BLw，寫入緩衝器304連接至位元線BLw'，感測電路312連接至位元線BLr，感測電路314連接至位元線BLr'。
根據本發明的第一實施例，於隨機碼產生器300進行註冊運作(enrolling operation)時，感測電路312可以產生一輸出信號Out至寫入緩衝器304用以中斷寫入緩衝器304運作。相同地，感測電路314可以產生一輸出信號Out'至寫入緩衝器302用以中斷寫入緩衝器302運作。
請參照第3B圖，其所繪示為本發明隨機碼產生器於註冊運作時的流程圖。
首先，開始註冊運作(步驟S320)。於註冊運作時，隨機碼產生器300的第一編程路徑與第二編程路徑進行編程運作，第一讀取路徑與第二讀取路徑進行讀取運作。
接著，當輸出信號Out與輸出信號Out'不相同時(步驟S322) ，隨機碼產生器300僅利用單一編程路徑進行編程運作(步驟S324)。亦即，當輸出信號Out與輸出信號Out'其中之一改變邏輯準位時，隨機碼產生器300利用第一編程路徑與第二編程路徑其中之一來繼續進行編程運作，而另一編程路徑則停止編程運作。之後，隨機碼產生器300即完成註冊運作(步驟S326)。以下詳細說明之。
請參照第4A圖至第4C圖，其所繪示為本發明隨機碼產生器進行註冊運作時的偏壓示意圖。
如第4A圖所示，於註冊運作時，字元線WL接收接地電壓(0V)，源極線SLw接收編程電壓Vpp，源極線SLr與源極線SLr'接收讀取電壓Vr。另外，寫入緩衝器302提供接地電壓(0V)至位元線BLw，寫入緩衝器304提供接地電壓(0V)位元線BLw'，感測電路312提供第一電壓(例如0.4V)至位元線BLr，感測電路314提供第一電壓(例如0.4V)至位元線BLr'。舉例來說，編程電壓Vpp為7.25V，讀取電壓Vr為3.6V，第一電壓為0.4V。當然，第一電壓也可以等於接地電壓(0V)。亦即，編程電壓Vpp大於讀取電壓Vr，讀取電壓Vr大於第一電壓，第一電壓大於等於接地電壓(0V)。
此時，選擇電晶體Ms1~Ms3開啟，PUF記憶胞c1開始進行註冊運作。亦即，第一編程路徑與第二編程路徑開始進行編程運作，而第一讀取路徑與第二讀取路徑開始進行讀取運作。
根據本發明的第一實施例，於PUF記憶胞c1進行註冊運作的初期，由於浮動閘電晶體Mf1、Mf3的共用浮動閘極並未儲存電子，所以第一讀取路徑的第一讀取電流Ir1非常小，接近於零。相同地，由於浮動閘電晶體Mf2、Mf4的共用浮動閘極並未儲存電子，所以第二讀取路徑的第二讀取電流Ir2非常小，接近於零。因此，感測電路312中的參考電流大於第一讀取電流Ir1，使得輸出信號Out產生第一邏輯準位"1"，代表浮動閘電晶體Mf1、Mf3為第一儲存狀態。另外。感測電路314中的參考電流也大於第二讀取電流Ir2，使得輸出信號Out'產生第一邏輯準位"1"，代表浮動閘電晶體Mf2、Mf4為第一儲存狀態。舉例來說，感測電路312與314內的參考電流可設定為2μA。
如第4B圖所示，由於半導體製程的製造變異(manufacturing variation)，使得第一編程路徑的浮動閘電晶體Mf1與第二編程路徑的浮動閘電晶體Mf2會有些微差異。而此差異將造成註冊運作時，大部分的電子會注入二個浮動閘電晶體Mf1、Mf2其中之一。
以第4B圖為例，於註冊運作時，第一編程路徑上的第一編程電流Ip1大於第二編程路徑上的第二編程電流Ip2。換言之，大部分的電子注入浮動閘電晶體Mf1。
由於浮動閘電晶體Mf1、Mf3的共用浮動閘極開始儲存電子，並且隨著儲存電子的數目越多，在第一讀取路徑上浮動閘電晶體Mf3產生的第一讀取電流Ir1也越來越大。另外，由於浮動閘電晶體Mf2、Mf4的共用浮動閘極僅儲存少量的電子，使得第二讀取路徑上浮動閘電晶體Mf4產生之第二讀取電流Ir2上升的速度遠小於第一讀取電流Ir1上升的速度。
由於第一讀取電流Ir1與第二讀取電流Ir2正在上升，但尚未超過感測電路312、314內的參考電流，所以感測電路312的輸出信號Out與感測電路314的輸出信號Out'皆維持在第一邏輯準位"1"。
如第4C圖所示，當浮動閘電晶體Mf1、Mf3的共用浮動閘極注入特定量的電子之後，第一讀取路徑上的第一讀取電流Ir1將大於感測電路312中的參考電流，使得輸出信號Out產生第二邏輯準位"0"，代表浮動閘電晶體Mf1、Mf3改變為第二儲存狀態。
再者，感測電路312產生第二邏輯準位"0"的輸出信號Out至寫入緩衝器304，使得寫入緩衝器304停止運作，並進一步控制位元線 BLw'為浮接狀態(floating)。因此，第二編程路徑停止編程運作，電子不再注入浮動閘電晶體Mf2的浮動閘極，使得浮動閘電晶體Mf2、Mf4維持在第一儲存狀態。同時，由於感測電路314的輸出信號Out'仍維持在第一邏輯準位"1"，將使得第一編程路徑上的浮動閘電晶體Mf1仍持續注入電子。
換言之，當感測電路312的輸出信號Out與感測電路134的輸出信號Out'不同時，PUF記憶胞c1中僅剩下單一編程路徑繼續進行編程運作，而另一編程路徑即停止編程運作。因此，當註冊運作完成後，浮動閘電晶體Mf1、Mf3改變為第二儲存狀態，浮動閘電晶體Mf2、Mf4則維持在第一儲存狀態。
在另外一種情況，隨機碼產生器300進行註冊運作時，可能第二編程路徑的第二編程電流Ip2大於第一編程路徑的第一編程電流Ip1，使得大部分的電子注入浮動閘電晶體Mf2。因此，當註冊運作完成後，浮動閘電晶體Mf2、Mf4改變為第二儲存狀態，浮動閘電晶體Mf1、Mf3則維持在第一儲存狀態。其詳細運作原理類似，此處不再贅述。
由以上的說明可知，由於半導體製程的製造變異，隨機碼產生器300在註冊運作時，並無法預測PUF記憶胞c1中哪個浮動閘電晶體會被注入大量的電子，因此本發明第一實施例的隨機碼產生器300確實可運用PUF技術來產生隨機碼。
於完成註冊運作後，隨機碼產生器300即可再次進行讀取運作並獲得隨機碼。根據本發明的實施例，隨機碼產生器300僅由第一讀取路徑或者第二讀取路徑來進行讀取運作即可使隨機碼產生器產生隨機碼。
以利用第一讀取路徑以及感測電路312來進行讀取運作為例來說明。請參照第5圖，其所繪示為隨機碼產生器產生隨機碼的示意圖。當隨機碼產生器300註冊運作完成後進行讀取運作時。字元線WL接收接地電壓(0V)，源極線SLr接收讀取電壓Vr，感測電路312提供第一電壓(例如0.4V)至位元線BLr。另外，由於第一編程路徑、第二編程路徑與第二讀取路徑不用運作，因此寫入緩衝器302、304及感測電路314維持待機 (standby)，使得位元線BLw、BLw'、BLr'在浮接狀態。
如第5圖所示，當浮動閘電晶體Mf1、Mf3的共用浮動閘極中儲存電子時，第一讀取路徑上產生的第一讀取電流Ir1大於感測電路312中的參考電流，感測電路312即產生第二邏輯準位"0"的輸出信號Out，並作為隨機碼中的一個位元。
反之，如果浮動閘電晶體Mf1、Mf3的共用浮動閘極中未儲存電子時，第一讀取路徑上產生的第一讀取電流Ir1小於感測電路312中的參考電流，感測電路312即產生第一邏輯準位"1"的輸出信號Out，並作為隨機碼中的一個位元。
再者，在實際的設計中，隨機碼產生器300的字元線WL可以連接至多個PUF記憶胞，例如8個PUF記憶胞。再者，對連接至字元線 WL的一列PUF記憶胞先進行註冊運作後再進行讀取運作時，即可產生8個位元(一個位元組)的隨機碼。
另外，本發明第3B圖所示之註冊運作的流程圖也可以進一步修改。舉例來說，於註冊運作且輸出信號Out與輸出信號Out'相同時，隨機碼產生器300係提供編程電壓Vpp至源極線SLw。當確認輸出信號Out與輸出信號Out'不相同後，隨機碼產生器300對單一寫入路徑進行編程運作時(步驟S324)，更可以將編程電壓Vpp提高，例如(由7.25V提高至7.5V)，如此可以提升此單一寫入路徑的編程效率，並且注入更多電子於此單一編程路徑上的浮動閘電晶體。
另外，當隨機碼產生器300完成註冊運作後，PUF記憶胞c1中浮動閘電晶體Mf1~Mf4的儲存狀態已經固定，不會再改變。因此，有心人士可利用電子束檢測(electrons beam inspection)來掃描PUF記憶胞c1，並進一步推導出浮動閘電晶體Mf1~Mf4的儲存狀態以及隨機碼。如此，隨機碼產生器300的隨機碼可能會被破解，導致半導體晶片內部的資料被竊取。
請參照第6圖，其所繪示為本發明隨機碼產生器於註冊運作時的另一流程圖。相較於第3B圖，增加了對第二編程路徑進行擾亂運作(scramble operation)(步驟S610)。
由於隨機碼產生器300利用第一讀取路徑以及感測電路312來進行讀取運作並產生隨機碼。亦即，第二讀取路徑以及第二編程路徑中浮動閘電晶體Mf2、Mf4的儲存狀態可以任意改變而不會影響隨機碼的內容。因此，隨機碼產生器300可以針對第二編程路徑進行擾亂動作。舉例來說，擾亂動作包括隨機編程運作(random program operation)。
舉例來說，隨機碼產生器300中包括8個PUF記憶胞。隨機碼產生器300對8個PUF記憶胞中的第二編程路徑進行隨機編程運作(random program operation)。亦即，隨機地改變第二編程路徑中浮動閘電晶體Mf2的儲存狀態。而完成隨機編程運作之後，就算利用電子束檢測(electrons beam inspection)來掃描8個PUF記憶胞的內容，也不容易推導出隨機碼。因此，可以更有效地防止半導體晶片內部的資料被竊取。
當然，如果隨機碼產生器300利用第二讀取路徑以及感測電路314來進行讀取運作並產生隨機碼。則隨機碼產生器300可以針對第一編程路徑進行擾亂動作。
請參照第7圖，其所繪示為本發明隨機碼產生器的第二實施例。第二實施例隨機碼產生器700與第一實施例隨機碼產生器300的差異在於感測電路312、314的結構。以下僅介紹此差異。
感測電路312包括一開關(switch)702與一感測放大器704，開關702的第一端連接至位元線BLr，開關702的第二端連接至感測放大器704，開關702的控制端接收輸出信號Out'。
感測電路314包括一開關712與一感測放大器714，開關712的第一端連接至位元線BLr'，開關712的第二端連接至感測放大器714，開關712的控制端接收輸出信號Out。其中，開關702、712可為傳輸閘(transmission gate)。
根據本發明的第二實施例，於隨機碼產生器700進行註冊運作時，開關702、712為閉合狀態(close state)，感測放大器704、714分別接收第一讀取電流Ir1與第二讀取電流Ir2，並產生輸出信號Out、Out'。
另外，當二輸出信號Out、Out'其中之一改變輸出邏輯準位時，授控的開關即變為打開狀態(open state)。舉例來說，當感測放大器704的輸出信號Out由第一邏輯準位"1"變化為第二邏輯準位"0"時，除了使得寫入緩衝器304停止運作之外，更進一步控制感測電路314中的開關712成為打開狀態，使得第二讀取路徑停止運作。亦即，第二讀取路徑不再產生第二讀取電流Ir2。如此，可使得隨機碼產生器700降低耗能。
同理，當感測放大器714的輸出信號Out'由第一邏輯準位"1"變化為第二邏輯準位"0"時，除了使得寫入緩衝器302停止運作之外，更進一步控制感測電路312中的開關702成為打開狀態，使得第一讀取路徑停止運作。
請參照第8圖，其所繪示為本發明隨機碼產生器的第三實施例。第三實施例隨機碼產生器800與第一實施例隨機碼產生器300的差異在於PUF記憶胞ca的結構，PUF記憶胞ca中更增加了二控制路徑。以下僅介紹此差異。
PUF記憶胞ca中更包括二電容器C1、C2。電容器C1的第一端連接至浮動閘電晶體Mf1、Mf3的共用浮動閘極，電容器C1的第二端連接至一控制線CL1，並形成第一控制路徑。電容器C2的第一端連接至浮動閘電晶體Mf2、Mf4的共用浮動閘極，電容器C2的第二端連接至一控制線CL2，並形成第二控制路徑。
再者，控制線CL1、CL2可以接收抹除電壓Vee使得PUF記憶胞ca中的控制路徑成為抹除路徑用以退出浮動閘電晶體Mf1~Mf4中的電子。因此，PUF記憶胞ca即為MTP記憶胞。其中，浮動閘電晶體Mf1、Mf3的共用浮動閘極與控制線CL1之間為第一抹除路徑，浮動閘電晶體Mf2、Mf4的共用浮動閘極與控制線CL2之間為第二抹除路徑。舉例來說，抹除電壓Vee為12.0V。
由以上的說明可知，隨機碼產生器800更可進行抹除運作(erase operation)，使得浮動閘電晶體Mf1、Mf3所儲存的電子經由第一抹除路徑退出PUF記憶胞ca，而浮動閘電晶體Mf2、Mf4所儲存的電子經由第二抹除路徑退出PUF記憶胞ca。
另外，由於隨機碼產生器800的PUF記憶胞ca為MTP記憶胞。因此，隨機碼產生器800進行註冊運作過程中，對第二編程路徑進行擾亂運作過程更可包括抹除運作。
假設隨機碼產生器800利用第一讀取路徑以及感測電路312來進行讀取運作並產生隨機碼。隨機碼產生器800可以針對第二編程路徑進行擾亂動作也不會改變隨機碼。再者，擾亂動作包括抹除運作以及隨機編程運作。
舉例來說，隨機碼產生器800中包括8個PUF記憶胞。隨機碼產生器800對8個PUF記憶胞中的第二抹除路徑先進行抹除運作，使得第二編程路徑中的浮動閘電晶體回復為第一儲存狀態。接著，隨機碼產生器800再對8個PUF記憶胞的第二編程路徑進行隨機編程運作。因此，完成隨機編程運作之後，就算利用電子束檢測來掃描8個PUF記憶胞的內容，也不容易推導出隨機碼。因此，可以更有效地防止半導體晶片內部的資料被竊取。
當然，如果隨機碼產生器800利用第二讀取路徑以及感測電路314來進行讀取運作並產生隨機碼。則隨機碼產生器800可以針對第一抹除路徑進行抹除運作。之後，對再第一編程路徑進行隨機編程運作。
在此特別說明，以上所描述之隨機碼產生器300、700及800的結構也可以因外部需求(如面積考量)做出調整。例如隨機碼產生器300、700及800中的源極線SLr及SLr可以共用一井區使得該些源極線相連接，進而達到面積縮小的目的。
由以上的說明可知，本發明提出一種具浮動閘電晶體型態記憶胞的隨機碼產生器。PUF記憶胞中包括二編程路徑與二讀取路徑，經過註冊運作後可以使得二編程路徑上的二浮動閘電晶體具有相異的儲存狀態。由於無法準確預測二編程路徑上的二浮動閘電晶體的儲存狀態。因此，本發明的隨機碼產生器確實可運用PUF技術來產生隨機碼。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100,200:記憶胞 300,700,800:隨機碼產生器 302,304:寫入緩衝器 312,314:感測電路 702,712:開關 704,714:感測放大器 S320~S326,S610:步驟流程
第1A圖與第1B圖為習知由浮動閘電晶體所組成的OTP記憶胞以及偏壓示意圖。 第2A圖與第2B圖為習知由浮動閘電晶體所組成的MTP記憶胞以及偏壓示意圖。 第3A圖為本發明隨機碼產生器的第一實施例。 第3B圖為本發明隨機碼產生器於註冊運作時的流程圖。 第4A圖至第4C圖為本發明隨機碼產生器進行註冊運作時的偏壓示意圖。 第5圖為隨機碼產生器產生隨機碼的示意圖。 第6圖為本發明隨機碼產生器於註冊運作時的另一流程圖。 第7圖為本發明隨機碼產生器的第二實施例。 第8圖為本發明隨機碼產生器的第三實施例。
300:隨機碼產生器
302,304:寫入緩衝器
312,314:感測電路

Claims (19)

  1. 一種隨機碼產生器，包括： 一記憶胞，包括一第一編程路徑、一第二編程路徑、一第一讀取路徑與一第二讀取路徑，其中，該第一編程路徑連接於一第一源極線與一第一位元線之間，該第二編程路徑連接於該第一源極線與一第二位元線之間，該第一讀取路徑連接於一第二源極線與一第三位元線之間，該第二讀取路徑連接於一第三源極線與一第四位元線之間； 一第一寫入緩衝器，連接至該第一位元線； 一第二寫入緩衝器，連接至該第二位元線； 一第一感測電路，連接至該第三位元線，其中該第一感測電路根據該第一讀取路徑上的一第一讀取電流，產生一第一輸出信號至該第二寫入緩衝器；以及 一第二感測電路，連接至該第四位元線，其中該第二感測電路根據該第二讀取路徑上的一第二讀取電流，產生一第二輸出信號至該第一寫入緩衝器； 其中，於一註冊運作時，該第一編程路徑與該第二編程路徑進行一編程運作，該第一讀取路徑與該第二讀取路徑進行一讀取運作，以及當該第一輸出信號異於該第二輸出信號時，該第一編程路徑與該第二編程路徑其中之一停止進行該編程運作。
  2. 如請求項1所述之隨機碼產生器，其中該第一編程路徑包括： 一第一選擇電晶體，其中該第一選擇電晶體的一第一端連接至該第一源極線，該第一選擇電晶體的一第二端連接至一節點，該第一選擇電晶體的一控制端連接至一字元線；以及 一第一浮動閘電晶體，其中該第一浮動閘電晶體的一第一端連接至該節點，該第一浮動閘電晶體的一第二端連接至該第一位元線。
  3. 如請求項2所述之隨機碼產生器，其中該第二編程路徑包括： 該第一選擇電晶體；以及 一第二浮動閘電晶體，其中該第二浮動閘電晶體的一第一端連接至該節點，該第二浮動閘電晶體的一第二端連接至該第二位元線。
  4. 如請求項3所述之隨機碼產生器，其中該第一讀取路徑包括： 一第二選擇電晶體，其中該第二選擇電晶體的一第一端連接至該第二源極線，該第二選擇電晶體的一控制端連接至該字元線；以及 一第三浮動閘電晶體，其中該第三浮動閘電晶體的一第一端連接至該第二選擇電晶體的一第二端，該第三浮動閘電晶體的一第二端連接至該第三位元線； 其中，該第一浮動閘電晶體的一浮動閘極連接至該第三浮動閘電晶體的一浮動閘極。
  5. 如請求項4所述之隨機碼產生器，其中該第二讀取路徑包括： 一第三選擇電晶體，其中該第三選擇電晶體的一第一端連接至該第三源極線，該第三選擇電晶體的一控制端連接至該字元線；以及 一第四浮動閘電晶體，其中該第四浮動閘電晶體的一第一端連接至該第三選擇電晶體的一第二端，該第四浮動閘電晶體的一第二端連接至該第四位元線； 其中，該第二浮動閘電晶體的一浮動閘極連接至該第四浮動閘電晶體的一浮動閘極。
  6. 如請求項5所述之隨機碼產生器，其中於該註冊運作時，提供該字元線一接地電壓，提供該第一源極線一編程電壓，提供該第二源極線與該第三源極線一讀取電壓，提供該第一位元線與該第二位元線該接地電壓，提供該第三位元線與該第四位元線一第一電壓，使得該第一編程路徑與該第二編程路徑進行該編程運作，並且使得該第一讀取路徑與該第二讀取路徑進行該讀取運作。
  7. 如請求項6所述之隨機碼產生器，其中該編程電壓大於該讀取電壓，該讀取電壓大於該第一電壓，且該第一電壓大於等於該接地電壓。
  8. 如請求項6所述之隨機碼產生器，其中當該第一讀取電流小於一參考電流時，該第一輸出信號為一第一邏輯準位；當該第一讀取電流大於該參考電流時，該第一輸出信號為一第二邏輯準位；當該第二讀取電流小於該參考電流時，該第二輸出信號為該第一邏輯準位；當該第二讀取電流大於該參考電流時，該第二輸出信號為該第二邏輯準位。
  9. 如請求項8所述之隨機碼產生器，其中當該第一輸出信號由該第一邏輯準位變為該第二邏輯準位且該第二輸出信號維持在該第一邏輯準位時，該第二寫入緩衝器接收該第一輸出信號並停止該第二編程路徑進行該編程運作，且該第一寫入緩衝器接收該第二輸出信號並繼續對該第一編程路徑進行該編程運作。
  10. 如請求項9所述之隨機碼產生器，其中當該第一寫入緩衝器繼續對該第一編程路徑進行該編程運作時，提高該編程電壓。
  11. 如請求項5所述之隨機碼產生器，更包括一第一控制路徑與一第二控制路徑，該第一控制路徑連接於一第一控制線與該第一浮動閘電晶體得該浮動閘極之間，該第二控制路徑連接於一第二控制線與該第二浮動閘電晶體的該浮動閘極之間。
  12. 如請求項11所述之隨機碼產生器，其中該第一控制路徑包括一第一電容器，連接於該第一控制線與該第一浮動閘電晶體得該浮動閘極之間；以及，該第二控制路徑包括一第二電容器，連接於該第二控制線與該第二浮動閘電晶體的該浮動閘極之間。
  13. 如請求項12所述之隨機碼產生器，其中於結束該註冊運作之前，對該第二編程路徑進行一抹除運作以及一隨機編程運作。
  14. 如請求項5所述之隨機碼產生器，其中該第一感測電路包括一第一開關與一第一感測放大器，該第一開關的一第一端連接至該第三位元線，該第一開關的一第二端連接至該第一感測放大器；該第二感測電路包括一第二開關與一第二感測放大器，該第二開關的一第一端連接至該第四位元線，該第二開關的一第二端連接至該第二感測放大器；其中，該第一感測放大器產生該第一輸出信號至該第二開關與該第二寫入緩衝器，該第二感測放大器產生該第二輸出信號至該第一開關與該第一寫入緩衝器。
  15. 如請求項14所述之隨機碼產生器，其中當該第一輸出信號由該第一邏輯準位變為該第二邏輯準位且該第二輸出信號維持在該第一邏輯準位時，該第二寫入緩衝器接收該第一輸出信號並停止該第二編程路徑進行該編程運作，該第二開關接收該第一輸出信號並停止該第二讀取路徑進行該讀取，且該第一寫入緩衝器接收該第二輸出信號並繼續對該第一編程路徑進行該編程運作。
  16. 如請求項1所述之隨機碼產生器，其中於該註冊運作後，利用該第一讀取路徑進行該讀取動作，並根據該第一輸出信號的一邏輯準位作為一隨機碼的一個位元。
  17. 如請求項1所述之隨機碼產生器，其中於結束該註冊運作之前，對該第二編程路徑進行一擾亂運作。
  18. 如請求項17所述之隨機碼產生器，其中該擾亂運作包括一隨機編程運作。
  19. 如請求項1所述之隨機碼產生器，其中該第二源極線及第三源極線係為相連接的。
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