KR102050812B1 - 트윈 셀의 기억 데이터를 마스크해서 출력하는 반도체 장치 - Google Patents
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Abstract
메모리 어레이(101)는, 역치 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자(102)와 제2 기억 소자(103)를 포함하는 트윈 셀(104)을 복수개 포함한다. 출력 회로(105)는, 트윈 셀(104)의 판독 요구를 받았을 때, 트윈 셀(104)을 구성하는 제1 기억 소자(102)의 역치 전압이 소거 판정 레벨보다도 작고, 트윈 셀(104)을 구성하는 제2 기억 소자(103)의 역치 전압이 소거 판정 레벨보다도 작은 경우에는, 트윈 셀(104)의 기억 데이터를 마스크해서 출력한다.
Description
본 발명은 반도체 장치에 관한 것으로, 예를 들어 불휘발성 메모리를 포함하는 반도체 장치에 관한 것이다.
종래부터, 2개의 메모리 셀에 상보적인 데이터를 기입하는 반도체 불휘발성 메모리에 있어서, 블랭크·체크 기능을 구비한 것이 알려져 있다.
예를 들어, 일본 특허 공개 제2009-272028호 공보(특허문헌 1)에 기재된 반도체 집적 회로는, 복수의 트윈 셀을 포함하는 불휘발성 메모리(DFL;21), 셀렉터(SEL_BC)와, 감지 회로(BC_SA)를 구비한다. 트윈 셀의 2개의 불휘발성 메모리 셀(MC1, MC2)에 상보 데이터가 기입되고, 작은 역치 전압과 큰 역치 전압의 조합의 기입 상태로 설정된다. 2개의 불휘발성 메모리(MC1, MC2)에 비상보 데이터가 기입되어(소거라고 함), 예를 들어 모두 작은 역치 전압의 블랭크 상태가 된다. 셀렉터(SEL_BC)는 복수의 스위치 소자를 포함한다. 블랭크·체크 동작의 사이에 셀렉터(SEL_BC)의 스위치 소자가 온 상태로 제어되고, 감지 회로의 제1 입력 단자에 공통으로 흐르는 각 트윈 셀의 제1 총합 전류가 제2 입력 단자의 참조 신호와 비교되어, 복수의 트윈 셀이 기입 상태인지 블랭크 상태인지가 고속으로 검출된다.
그러나, 소거에 의해, 2개의 불휘발성 메모리(MC1, MC2)의 역치 전압을 모두 낮은 상태로 할 수는 있지만, 소거 전의 기입 상태에 있어서의 2개의 불휘발성 메모리의 역치 전압의 대소 관계가, 소거 후에도 유지될 가능성을 부정할 수 없다.
그 때문에, 소거했음에도 불구하고, 판독해 보면 소거 전에 기입되어 있던 데이터와 동일한 데이터가 판독되어버리는 경우가 있어, 보안상 문제가 될 가능성이 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본 발명의 일 실시 형태의 반도체 장치에서는, 출력 회로는, 트윈 셀의 판독 요구를 받았을 때, 트윈 셀을 구성하는 제1 기억 소자의 역치 전압이 소거 판정 레벨보다도 작고, 트윈 셀을 구성하는 제2 기억 소자의 역치 전압이 소거 판정 레벨보다도 작은 경우에는, 트윈 셀의 기억 데이터를 마스크해서 출력한다.
본 발명의 일 실시 형태에 의하면, 소거했음에도 불구하고, 소거 전의 기입 데이터가 판독되는 것을 방지할 수 있다.
도 1은 제1 실시 형태의 반도체 장치의 구성을 나타내는 도이다.
도 2는 제1 실시 형태의 반도체 장치에서의 메모리 어레이로부터의 트윈 셀 데이터의 판독 처리의 수순을 나타내는 흐름도이다.
도 3은 제2 실시 형태의 마이크로컴퓨터의 구성을 나타내는 도이다.
도 4는 플래시 메모리 모듈의 구성을 나타내는 도이다.
도 5의 (a)는, 스플릿 게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도이다. (b)는 핫 캐리어 기입 방식을 사용하는 스택드·게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도이다. (c)는, FN 터널 기입 방식을 사용하는 스택드·게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도이다.
도 6의 (a)는, 트윈 셀 데이터가 "0"을 기억하는 상태를 나타내는 도이다. (b)는 트윈 셀 데이터가 "1"을 기억하는 상태를 나타내는 도이다. (c)는 트윈 셀 데이터의 이니셜라이즈 상태를 나타내는 도이다.
도 7은 트윈 셀 데이터의 판독계 및 기입계의 상세한 회로 구성의 예이다.
도 8은 차동 증폭부의 구성을 나타내는 도이다.
도 9는 데이터 출력부의 구성을 나타내는 도이다.
도 10은 출력 회로 제어부의 구성을 나타내는 도이다.
도 11은 제1 모드에서의 동작을 설명하기 위한 도면이다.
도 12는 제2 모드에서의 동작을 설명하기 위한 도면이다.
도 13은 제3 모드에서의 동작을 설명하기 위한 도면이다.
도 14는 각종 제어 신호가 생성되는 타이밍을 설명하기 위한 도면이다.
도 15는 제3 실시 형태의 반도체 장치에서의 메모리 어레이로부터의 트윈 셀 데이터의 판독 처리의 수순을 나타내는 흐름도이다.
도 2는 제1 실시 형태의 반도체 장치에서의 메모리 어레이로부터의 트윈 셀 데이터의 판독 처리의 수순을 나타내는 흐름도이다.
도 3은 제2 실시 형태의 마이크로컴퓨터의 구성을 나타내는 도이다.
도 4는 플래시 메모리 모듈의 구성을 나타내는 도이다.
도 5의 (a)는, 스플릿 게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도이다. (b)는 핫 캐리어 기입 방식을 사용하는 스택드·게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도이다. (c)는, FN 터널 기입 방식을 사용하는 스택드·게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도이다.
도 6의 (a)는, 트윈 셀 데이터가 "0"을 기억하는 상태를 나타내는 도이다. (b)는 트윈 셀 데이터가 "1"을 기억하는 상태를 나타내는 도이다. (c)는 트윈 셀 데이터의 이니셜라이즈 상태를 나타내는 도이다.
도 7은 트윈 셀 데이터의 판독계 및 기입계의 상세한 회로 구성의 예이다.
도 8은 차동 증폭부의 구성을 나타내는 도이다.
도 9는 데이터 출력부의 구성을 나타내는 도이다.
도 10은 출력 회로 제어부의 구성을 나타내는 도이다.
도 11은 제1 모드에서의 동작을 설명하기 위한 도면이다.
도 12는 제2 모드에서의 동작을 설명하기 위한 도면이다.
도 13은 제3 모드에서의 동작을 설명하기 위한 도면이다.
도 14는 각종 제어 신호가 생성되는 타이밍을 설명하기 위한 도면이다.
도 15는 제3 실시 형태의 반도체 장치에서의 메모리 어레이로부터의 트윈 셀 데이터의 판독 처리의 수순을 나타내는 흐름도이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 사용해서 설명한다.
[제1 실시 형태]
도 1은, 제1 실시 형태의 반도체 장치의 구성을 나타내는 도이다.
이 반도체 장치(100)는, 메모리 어레이(101)와, 출력 회로(105)를 구비한다.
메모리 어레이(101)는, 복수개의 트윈 셀(104)을 포함한다. 트윈 셀(104)은, 역치 전압(Vth)의 상이에 의해 2치 데이터(트윈 셀 데이터)를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자(102)와 제2 기억 소자(103)를 포함한다.
출력 회로(105)는, 트윈 셀(104)의 판독 요구를 받았을 때, 제1 기억 소자(102)의 역치 전압(Vth)이 소거 판정 레벨보다도 작고, 제2 기억 소자(103)의 역치 전압(Vth)이 소거 판정 레벨보다도 작은 경우에는, 트윈 셀(104)의 기억 데이터를 마스크한 데이터를 출력한다. 마스크한 데이터란, 예를 들어 트윈 셀(104)의 기억 데이터의 값에 의존하지 않는 값이며, 고정값 "1" 또는 "0" 또는 임의적인 값이다. 여기에서의 소거 판정 레벨이란, 기입 후의 메모리 셀의 역치가 높은 상태와 구별할 수 있는 소정 전압 레벨이며, 특히 트윈 셀의 소거나 개개의 메모리 셀의 소거 동작 시에 사용되는 소거 판정 레벨과 완전히 동일한 전압값일 필요는 없고, 유사한 전압값이면 된다.
도 2는, 제1 실시 형태의 반도체 장치에서의 메모리 어레이(104)로부터의 트윈 셀 데이터의 판독 처리의 수순을 나타내는 흐름도이다.
먼저, 출력 회로(105)는, 트윈 셀 데이터의 판독 요구 신호(RRQ)를 수신한다(스텝 S101).
이어서, 출력 회로(105)는, 제1 기억 소자(102)가 기억하고 있는 데이터를 비트선(BL)을 통해서 판독함으로써, 제1 기억 소자(102)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은지 여부를 판정한다(스텝 S102).
이어서, 출력 회로(105)는, 제2 기억 소자(103)가 기억하고 있는 데이터를 비트선(/BL)을 통해서 판독함으로써, 제2 기억 소자(103)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은지 여부를 판정한다(스텝 S103).
이어서, 출력 회로(105)는, 트윈 셀(104)이 기억하고 있는 데이터를 비트선 쌍(BL, /BL)의 차동 증폭에 의해 검출한다(스텝 S104).
출력 회로(105)는, 제1 기억 소자(102)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작고, 또한 제2 기억 소자(103)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 경우에는(스텝 S105에서 "예"), 트윈 셀(104)의 기억 데이터를 마스크한 데이터를 판독한 데이터로서 출력한다(스텝 S106).
출력 회로(105)는, 제1 기억 소자(102)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상이거나, 또는 제2 기억 소자(103)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 경우에는(스텝 S105에서 "아니오"), 트윈 셀(104)이 기억하고 있는 데이터를 비트선 쌍(BL, /BL)의 차동 증폭에 의해 검출한 데이터를 판독 데이터로서 출력한다(스텝 S107).
이상과 같이, 본 실시 형태에 의하면, 트윈 셀을 구성하는 2개의 기억 소자의 역치 전압이 소거 판정 레벨보다도 작으면, 트윈 셀의 기억 데이터가 마스크되므로, 소거 전의 기입 데이터가 판독되는 것을 방지할 수 있다.
[제2 실시 형태]
본 실시 형태의 반도체 장치는, 마이크로컴퓨터이다.
(마이크로컴퓨터)
도 3은, 제2 실시 형태의 마이크로컴퓨터(1)의 구성을 나타내는 도이다.
도 3에 도시되는 마이크로컴퓨터(MCU)(1)는, 예를 들어 상보형 MOS 집적 회로 제조 기술 등에 의해, 단결정 실리콘과 같은 1개의 반도체 칩에 형성된다.
마이크로컴퓨터(1)는, 특별히 제한되지 않지만, 고속 버스(HBUS)와 주변 버스(PBUS)를 갖는다. 고속 버스(HBUS)와 주변 버스(PBUS)는, 특별히 제한되지 않지만, 각각 데이터 버스, 어드레스 버스 및 컨트롤 버스를 갖는다. 2개의 버스를 설치함으로써, 공통 버스에 모든 회로를 공통 접속하는 경우에 비해서 버스의 부하를 가볍게 하여, 고속 액세스 동작을 보증할 수 있다.
고속 버스(HBUS)에는, 명령 제어부와 실행부를 구비해서 명령을 실행하는 중앙 처리 장치(CPU)(2), 다이렉트 메모리 액세스 컨트롤러(DMAC)(3), 고속 버스(HBUS)와 주변 버스(PBUS)와의 버스 인터페이스 제어 또는 버스 브리지 제어를 행하는 버스 인터페이스 회로(BIF)(4)가 접속된다.
고속 버스(HBUS)에는 또한 중앙 처리 장치(2)의 워크 영역 등에 이용되는 랜덤 액세스 메모리(RAM)(5) 및 데이터나 프로그램을 저장하는 불휘발성 메모리 모듈로서의 플래시 메모리 모듈(FMDL)(6)이 접속된다.
주변 버스(PBUS)에는, 플래시 메모리 모듈(FMDL)(6)에 대한 커맨드 액세스 제어를 행하는 플래시 시퀀서(FSQC)(7), 외부 입출력 포트(PRT)(8, 9), 타이머(TMR)(10) 및 마이크로컴퓨터(1)를 제어하기 위한 내부 클럭(CLK)을 생성하는 클럭 펄스 제네레이터(CPG)(11)가 접속된다.
또한, 마이크로컴퓨터(1)는, XTAL/EXTAL에 발진자가 접속되고, 또는 외부 클럭이 공급되는 클럭 단자, 스탠바이 상태를 지시하는 외부 하드웨어 스탠바이 단자(STB), 리셋을 지시하는 외부 리셋 단자(RES), 외부 전원 단자(VCC), 외부 접지 단자(Vss)를 구비한다.
여기에서는, 로직 회로로서의 플래시 시퀀서(7)와, 어레이 구성의 플래시 메모리 모듈(6)은, 별도 CAD 툴을 사용해서 설계되어 있기 때문에, 편의상 각각 별도의 회로 블록으로서 도시되어 있지만, 양쪽 합쳐서 하나의 플래시 메모리를 구성한다. 플래시 메모리 모듈(6)은, 판독 전용의 고속 액세스 포트(HACSP)를 통해서 고속 버스(HBUS)에 접속된다. CPU 또는 DMAC는, 고속 버스(HBUS)로부터 고속 액세스 포트를 통해서 플래시 메모리 모듈(6)을 리드 액세스할 수 있다. CPU(2) 또는 DMAC(3)는, 플래시 메모리 모듈(6)에 대하여 기입 및 초기화의 액세스를 행할 때는, 버스 인터페이스(4)를 통해서 주변 버스(PBUS) 경유로 플래시 시퀀서(7)에 커맨드를 발행하고, 이에 의해 플래시 시퀀서(7)가 주변 버스(PBUS)로부터 저속 액세스 포트(LACSP)를 통해서 플래시 메모리 모듈의 초기화나 기입 동작의 제어를 행한다.
(플래시 메모리 모듈)
도 4는, 플래시 메모리 모듈(6)의 구성을 나타내는 도이다.
플래시 메모리 모듈(6)은, 1비트의 정보의 기억을 2개의 불휘발성 메모리 셀을 사용해서 행한다. 즉, 메모리 어레이(MARY)(19)는, 각각 재기입 가능한 2개의 불휘발성 메모리 셀(MC1, MC2)을 1비트의 트윈 셀로서 복수개 구비한다. 도 3에는, 대표적으로 1쌍만 도시되어 있다. 본 명세서에서는, 메모리 셀(MC1)을 포지티브 셀, 메모리 셀(MC2)을 네거티브 셀이라 칭한다. 물론, 플래시 메모리 모듈(6)은, 1비트의 정보의 기억을 1개의 불휘발성 메모리 셀을 사용해서 행하는 복수의 메모리 셀을 포함하는 경우도 있다. 그러한 경우에는, 메모리 어레이나, 메모리 어레이 보다 작은 단위로 분할된 메모리 블록 단위로, 플래시 메모리 모듈(6) 내에 별도 배치되는 경우가 많다.
휘발성 메모리 셀(MC1, MC2)은, 예를 들어 도 5의 (a)에 예시되는 스플릿 게이트형 플래시 메모리 소자이다. 이 메모리 소자는, 소스·드레인 영역의 사이의 채널 형성 영역 상에 게이트 절연막을 통해서 배치된 컨트롤 게이트(CG)와 메모리 게이트(MG)를 갖는다. 메모리 게이트(MG)와 게이트 절연막의 사이에는 실리콘 나이트라이드 등의 전하 트랩 영역(SiN)이 배치된다. 선택 게이트측의 소스 또는 드레인 영역은, 비트선(BL)에 접속되고, 메모리 게이트(MG)측의 소스 또는 드레인 영역은 소스선(SL)에 접속된다.
메모리 셀의 역치 전압(Vth)을 낮추기 위해서는 BL=Hi-Z(고 임피던스 상태), CG=1.5V, MG=-10V, SL=6, WELL=0V로 하여, 웰 영역(WELL)과 메모리 게이트(MG)간의 고전계에 의해 전하 트랩 영역(SiN)으로부터 웰 영역(WELL)으로 전자가 빠져나간다. 이 처리 단위는 메모리 게이트를 공유하는 복수 메모리 셀이 된다.
메모리 셀의 역치 전압(Vth)을 높이기 위해서는 BL=0V, CG=1.5V, MG=10V, SL=6, WELL=0V로 하여, 소스선(SL)으로부터 비트선에 기입 전류를 흘리고, 그것에 의해서 컨트롤 게이트와 메모리 게이트의 경계 부분에서 발생하는 핫 일렉트론이 전하 트랩 영역(SiN)에 주입된다. 전자의 주입은 비트선 전류를 흘릴지 여부에 의해 결정되기 때문에, 이 처리는 비트 단위로 제어된다.
판독은 BL=1.5V, CG=1.5V, MG=0V, SL=0V, WELL=0V에서 행하여진다. 메모리 셀의 역치 전압(Vth)이 낮으면 메모리 셀은 온 상태로 되고, 역치 전압(Vth)이 높으면 오프 상태로 된다.
메모리 소자는 스플릿 게이트형 플래시 메모리 소자에 한정되지 않고, 도 5의 (b), 도 5의 (c)에 예시되는 스택드·게이트형 플래시 메모리 소자이면 된다. 이 메모리 소자는 소스·드레인 영역의 사이의 채널 형성 영역 상에 게이트 절연막을 개재해서 플로팅 게이트(FG)와 컨트롤 게이트(WL)가 스택되어 구성된다. 도 5의 (b)는 핫 캐리어 기입 방식에 의해 역치 전압(Vth)을 높이고, 웰 영역(WELL)에의 전자의 방출에 의해 역치 전압(Vth)을 낮춘다. 도 5의 (c)는, FN 터널 기입 방식에 의해 역치 전압(Vth)을 높이고, 비트선(BL)에의 전자의 방출에 의해 역치 전압(Vth)을 내린다.
이하의 설명에서는, 메모리 소자가 스플릿 게이트형 플래시 메모리 소자인 것으로서 설명한다.
불휘발성 메모리 셀(MC1, MC2)을 포함하는 하나의 트윈 셀에 의한 정보 기억은, 불휘발성 메모리 셀(MC1, MC2)에 상보 데이터를 저장함으로써 행한다.
즉, 메모리 셀(MC1, MC2) 각각은, 셀 데이터 "1"(저역치 전압 상태) 또는 셀 데이터 "0"(고역치 전압 상태)을 유지할 수 있다.
메모리 셀의 셀 데이터 "1"이란, 메모리 셀의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 상태이다. 메모리 셀의 셀 데이터 "0"이란, 메모리 셀의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 상태이다.
도 6의 (a)에 도시한 바와 같이, 트윈 셀 데이터 "0"은, 포지티브 셀(MC1)이 셀 데이터 "0", 네거티브 셀(MC2)이 셀 데이터 "1"을 유지하는 상태이다. 도 6의 (b)에 도시한 바와 같이, 트윈 셀 데이터 "1"은, 포지티브 셀(MC1)이 셀 데이터 "1", 네거티브 셀(MC2)이 셀 데이터 "0"을 유지하는 상태이다. 도 6의 (c)에 도시한 바와 같이, 트윈 셀의 포지티브 셀(MC1) 및 네거티브 셀(MC2)이 모두 셀 데이터 "1"을 유지하는 상태는 이니셜라이즈 상태이며, 트윈 셀 데이터는 부정(不正)으로 된다.
트윈 셀 데이터 "0"을 소거한 경우에, 양쪽의 셀이 이니셜 상태로 되는데, 소거 전은 포지티브 셀(MC1)의 역치 전압(Vth)이 네거티브 셀(MC2)의 역치 전압(Vth)보다도 더 크기 때문에, 소거 후에도 이 관계가 유지될 가능성이 상정된다. 이 관계가 유지된 상태에서 판독을 실시하면, 이니셜 상태에도 불구하고 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)에 차가 있기 때문에, 부정값이 아니라 실질적으로 직전의 트윈 셀 데이터 "0"과 동등한 데이터 "0"을 판독할 가능성이 있다.
마찬가지로, 트윈 셀 데이터 "1"을 소거한 경우에, 양쪽의 셀이 이니셜 상태로 되는데, 소거 전은 네거티브 셀(MC2)의 역치 전압(Vth)이 포지티브 셀(MC1)의 역치 전압(Vth)보다도 더 크기 때문에, 소거 후에도 이 관계가 유지될 가능성이 상정된다. 이 직전의 트윈 셀 데이터 상태에서 판독을 실시하면, 이니셜 상태에도 불구하고, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)에 차가 있기 때문에, 부정값이 아니라 실질적으로 직전의 트윈 셀 데이터 "1"과 동등한 데이터 "1"을 판독할 가능성이 있다.
이렇게 소거했음에도 불구하고, 판독할 때마다 데이터가 정해지지 않은 부정값이 아니라, 높은 확률로 직전의 트윈 셀 데이터와 동등한 데이터를 판독할 수 있으면, 보안상 문제가 될 가능성이 있다. 본 발명의 실시 형태에서는, 이러한 가능성이 있는 문제를 해결하는 것을 목적으로 한다.
도 4에 대표적으로 나타낸 트윈 셀의 메모리 셀(MC1, MC2)에 있어서, 메모리 게이트(MG)는, 공통의 메모리 게이트 선택선(MGL)에 접속되고, 컨트롤 게이트(CG)는 공통의 워드선(WL)에 접속된다. 실제로는 다수의 트윈 셀이 매트릭스 배치되어, 행방향의 배열 단위로 대응하는 메모리 게이트 선택선(MGL) 및 워드선(WL)에 접속된다.
메모리 셀(MC1, MC2)은, 열 단위로 부 비트선(SBL)에 접속되고, 부 비트선 셀렉터(20)를 통해서 기입계 주 비트선(WMBL)에 접속된다. 각각 기입계 주 비트선(WMBL)에는, 복수의 부 비트선(SBL)이 부 비트선 셀렉터(20)에 의해 계층화되어서 접속되어 있다. 부 비트선(SBL)에 계층화된 단위를 메모리 매트라고 칭한다. 소스선(SL)은 접지 전위(Vss)에 접속된다. 메모리 셀(MC1)의 부 비트선(SBL)은, 메모리 매트마다 판독 열 셀렉터(22)를 통해서, 차동 증폭부(50)의 한쪽의 입력 단자에 접속된다. 메모리 셀(MC2)의 부 비트선(SBL)은, 메모리 매트마다 판독 열 셀렉터(22)를 통해서 차동 증폭부(50)의 다른 쪽 입력 단자에 접속된다.
워드선(WL)은, 제1행 디코더(RDEC1)(24)에 의해 선택된다. 메모리 게이트 선택선(MGL) 및 부 비트선 셀렉터(20)는, 제2행 디코더(RDEC2)(25)에 의해 선택된다. 제1행 디코더(24) 및 제2행 디코더(25)에 의한 선택 동작은, 판독 액세스에서는 HACSP에 공급되는 어드레스 정보 등에 따르고, 데이터의 기입 동작 및 초기화 동작에서는 LACSP에 공급되는 어드레스 정보 등에 따른다.
차동 증폭부(50)의 출력은, 데이터 출력부(52)를 통해서 고속 버스(HBUS)의 데이터 버스(HBUS_D(DBUS))에 접속된다.
출력 회로 제어부(46)는, 차동 증폭부(50) 및 데이터 출력부(52)를 제어하기 위한 신호를 생성해서 공급한다.
기입계 주 비트선(WMBL)은, 기입 데이터 래치 회로(27)의 래치 데이터에 따라서 선택적으로 기입 전류가 흐르게 된다. 기입 데이터 래치 회로(27)는 재기입 열 셀렉터(28)에 의해 선택된다. 재기입 열 셀렉터(28)에 의해 선택된 재기입계 주 비트선(WMBL)은, 베리파이 감지 증폭기(VSA)에 접속된다. 베리파이 감지 증폭기(VSA)의 출력 및 기입 데이터 래치 회로(27)는, 주변 버스(PBUS)의 데이터 버스(PBUS_D)에 인터페이스되는 입출력 회로(IOBUF)(29)에 접속된다.
재기입 열 셀렉터(28)는, 열 디코더(CDEC)(30)에 의해 선택된다. 열 디코더(30)의 선택 동작은, LACSP에 공급되는 어드레스 정보 등에 따른다.
전원 회로(VPG)(31)는, 판독, 기입, 초기화에 필요한 각종 동작 전원을 생성한다.
타이밍 제너레이터(TMG)(32)는, CPU(2) 등으로부터 HACSP에 공급되는 액세스 스트로브 신호, FSQC(7)로부터 LACSP에 공급되는 액세스 커맨드 등에 따라, 내부 동작 타이밍을 규정하는 내부 제어 신호를 생성한다.
플래시 메모리의 제어부는, FSQC(7)와 타이밍 제너레이터(32)를 포함한다.
(트윈 셀 데이터의 판독)
도 7에는, 트윈 셀 데이터의 판독계 및 기입계의 상세한 회로 구성이 예시된다. 기입계 주 비트선으로서 WMBL_0P 내지 WMBL_3P, WMBL_0N 내지 WMBL_3N의 8개가 예시되고, 거기에 접속되는 메모리 매트로서 1개의 메모리 매트가 예시된다. 특별히 제한되지 않지만, 부 비트선으로서 SBL_0P 내지 SBL_7P, SBL_0N 내지 SBL_7N이 배치되고, 1개의 기입계 주 비트선에 대하여 2개의 부 비트선이 할당된다.
메모리 셀(MC1, MC2)에 대해서는, 도시를 생략하고 있는 부 비트선에 붙여진 참조 부호에 있어서의 숫자의 서픽스(suffix)는 트윈 셀의 열 번호를 의미한다. 알파벳의 서픽스 P는, 트윈 셀의 한쪽의 메모리 셀(MC1)(포지티브 셀)에 접속되는 부 비트선인 것을 의미하고, 서픽스 N은, 트윈 셀의 다른 쪽 메모리 셀(MC2)(네거티브 셀)에 접속되는 부 비트선인 것을 의미한다. 기입 주 비트선에 붙여진 참조 부호에 있어서의 알파벳의 서픽스 P는, 트윈 셀의 포지티브 셀(MC1)에 접속되는 기입 주 비트선인 것을 의미하고, 서픽스 N은, 트윈 셀의 네거티브 셀(MC2)에 접속되는 기입 주 비트선인 것을 의미하고, 숫자의 서픽스는, 대응하는 트윈 셀의 열 번호 중 작은 쪽의 열 번호를 의미한다.
판독 열 셀렉터(22)를 스위치 제어하는 리드 선택 신호(YR0N 내지 YR7N)는, 트윈 셀의 열 번호가 동등한 한 쌍의 부 비트선을 선택하고, 선택한 포지티브 셀(MC1)측의 부 비트선을 포지티브측 공통 비트선(CBLP)을 통해서 출력 회로(48)에 접속하고, 네거티브 셀(MC2)측의 부 비트선을 네거티브측 공통 비트선(CBLN)을 통해서 출력 회로(48)에 접속한다.
출력 회로(48)는, 트윈 셀 데이터의 판독 요구를 받았을 때는, 제1 모드, 제2 모드, 제3 모드의 처리를 순서대로 실행한다. 출력 회로(48)는, 제1 모드에서는, 포지티브 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은지 여부를 판정하기 위한 처리를 행한다. 출력 회로(48)는, 제2 모드에서는, 네거티브 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은지 여부를 판정하기 위한 처리를 행한다. 출력 회로(48)는, 제3 모드에서는, 트윈 셀(MC1, MC2)이 기억하고 있는 데이터를 판정한다. 출력 회로(48)는, 포지티브 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작고, 또한 네거티브 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작을 때는, 판정한 트윈 셀(MC1, MC2)이 기억하고 있는 데이터를 마스크한 데이터를 출력한다.
출력 회로(48)는, 차동 증폭부(50)와, 데이터 출력부(52)를 구비한다.
차동 증폭부(50)는, 제1 모드에서, 포지티브 셀(MC1)의 역치 전압(Vth)에 따라서 제1 비트선에 발생하는 전압과, 정전류원에 접속됨으로써 제2 비트선에 발생하는 전압의 차를 증폭한다.
차동 증폭부(50)는, 제2 모드에서, 네거티브 셀(MC2)의 역치 전압(Vth)에 따라서 제2 비트선에 발생하는 전압과, 정전류원에 접속됨으로써 제1 비트선에 발생하는 전압의 차를 증폭한다.
차동 증폭부(50)는, 제2 모드에서, 포지티브 셀(MC1)의 역치 전압(Vth)에 따라서 제1 비트선에 발생하는 전압과, 네거티브 셀(MC2)의 역치 전압(Vth)에 따라서 제2 비트선에 발생하는 전압의 차를 증폭한다.
제1 비트선과 제2 비트선의 전압은, 각각 글로벌 판독 비트선 쌍(GBLr, /GBLr)을 통해서 데이터 출력부(52)에 보내진다.
데이터 출력부(52)는, 글로벌 판독 비트선 쌍(GBLr, /GBLr)의 데이터를 받는다. 데이터 출력부(52)는, 제1 모드에서의 결과를 나타내는 데이터와, 제2 모드에서의 결과를 나타내는 데이터와, 제3 모드에서의 결과를 나타내는 데이터를 기억한다. 데이터 출력부(52)는, 제1 모드의 결과가 포지티브 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작고, 또한 제2 모드에서의 결과가 네거티브 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 경우에는, 제3 모드에서의 결과를 마스크한 데이터를 출력한다.
판독계 디스차지 회로(40)는, 디스차지 신호(DCR0, DCR1)에 의해 부 비트선(SBL)을 선택적으로 접지 전위(Vss)에 접속하는 회로이며, 부 비트선 셀렉터(20)에 의해 비선택으로 되는 부 비트선을 접지 전위(Vss)에 접속한다.
(트윈 셀 데이터의 기입)
기입 데이터 래치 회로(27)는, 신호(BLKCI)에 의한 리셋 기능을 갖는 스태틱 래치(LTP, LTN)와, 기입 펄스(WPLS)의 펄스폭에 따라서 기입 전류를 흘리기 위한 전류 스위치(PSWP, PSWN)와, 스태틱 래치(LT)의 반전 기억 노드의 값에 따라서 주 비트선과 전류 스위치(PSWP, PSWN)를 선택적으로 접속하는 기입 선택 스위치(SSW)를 갖는다.
포지티브 셀(MC1)에 할당되는 주 비트선에 대응하는 스태틱 래치(LTP)에는, 데이터 버스(PBUS_D)로부터 비반전 신호선(PSL)에 공급된 기입 데이터가 재기입 열 셀렉터(28)에 의해 선택되어 공급된다. 네거티브 셀(MC2)에 할당되는 주 비트선에 대응하는 스태틱 래치(LTN)에는, 데이터 버스(PBUS_D)로부터 반전 신호선(NSL)에 공급된 반전 기입 데이터가 재기입 열 셀렉터(28)에 의해 선택되어 공급된다. ENDT는 신호선(PSL, NSL)에의 기입 데이터의 입력 게이트 신호이다.
포지티브 셀(MC1)에 할당되는 주 비트선은, 재기입 열 셀렉터(28)를 통해서 비반전 베리파이 신호선(PVSL)에 공통 접속된다. 네거티브 셀(MC2)에 할당되는 주 비트선은, 재기입 열 셀렉터(28)를 통해서 반전 베리파이 신호선(NVSL)에 공통 접속된다.
재기입 열 셀렉터(28)를 스위치 제어하는 라이트 선택 신호(YW0 내지 YW3)는, 트윈 셀의 열 번호가 동등한 한 쌍의 주 비트선을 신호선(PSL, NSL)에 접속하고, 또한 그것에 대응하는 스태틱 래치(LTP, LTN)를 신호선(PSL, NSL)에 접속한다.
기입 동작에 있어서 데이터 버스(PBUS_D)로부터 입력된 기입 데이터는, 상보 데이터로서 신호선(PSL, NSL)에 입력되고, 재기입 열 셀렉터(28)에 의해 선택되는 한 쌍의 스태틱 래치(LTP, LTN)에 래치된다. 스태틱 래치(LTP, LTN)의 한쪽은 데이터 "1", 다른 쪽은 데이터 "0"을 래치한다. 래치 데이터 "1"에 대응하는 주 비트선에는 소스선으로부터의 기입 전류가 흐르지 않고, 래치 데이터 "0"에 대응하는 주 비트선에는 소스선으로부터의 기입 전류가 흐르며, 이에 의해, 선택된 트윈 셀의 한쪽의 메모리 셀에는 셀 데이터 "0"이 기입되고, 다른 쪽의 메모리 셀에는 셀 데이터 "1"이 기입된다.
기입 베리파이에 있어서는, 기입 동작이 선택된 트윈 셀의 기억 정보를 대응하는 한 쌍의 주 비트선에 판독해서 재기입 열 셀렉터(28)에 의해 베리파이 신호선(PVSL, NVSL)에 전달하고, 싱글 엔드에서 반전 증폭 출력을 얻는 베리파이 감지 증폭기(VSA_P, VSA_N)에 의해 증폭한다. 또한, 기입 동작에 있어서 기입 데이터가 저장된 스태틱 래치(LTP, LTN)의 유지 데이터를 동일하게 재기입 열 셀렉터(28)에 의해 신호선(PSDL, NSL)에 전달한다. 베리파이 감지 증폭기(VSA_P)의 출력과 신호선(PSL)의 비반전 기입 데이터의 일치를 배타적 논리합 게이트(EXOR_P)에 의해 조사함으로써, 포지티브 셀의 데이터 기입 상태를 검증할 수 있다. 마찬가지로, 베리파이 감지 증폭기(VSA_N)의 출력과 신호선(NSL)의 반전 기입 데이터의 일치를 배타적 논리합 게이트(EXOR_N)에 의해 조사함으로써, 네거티브 셀(MC2)의 데이터 기입 상태를 검증할 수 있다. 배타적 논리합 게이트(EXPR_P, EXOR_N)의 출력에 대하여 앤드 게이트(AND)에 의해 논리곱을 채용하고, 그 논리곱의 결과가 1비트의 기입 데이터에 대한 기입 베리파이 결과(VRSLT)가 된다. 기입 데이터가 복수 비트인 경우에는, 복 수 비트분의 배타적 논리합 게이트의 모든 출력에 대하여 논리곱을 채용해서 베리파이 결과를 얻게 된다. 베리파이 결과(VRSLT)는 플래시 시퀀서(7)에 공급된다.
또한, 베리파이 감지 증폭기(VSA_P, VSA_N)의 출력은, 데이터 셀렉터(SEL)를 통해서 선택적으로 주변 데이터 버스(PBUS_D)에 출력 가능하게 되어 있다. 이 판독 경로는, 트윈 셀에 기억된 네거티브 셀(MC2)의 기억 정보 또는 포지티브 셀(MC1)의 기억 정보를 싱글 엔드 증폭해서 주변 데이터 버스(PBUS_D)에 출력하는 판독 경로가 된다.
기입계 디스차지 회로(41)는, 디스차지 신호(DCW0, DCW1)에 의해 기입용 주 비트선(WMBL)을 선택적으로 접지 전위(Vss)에 접속하는 회로이며, 재기입 열 셀렉터(28)에 의해 비선택으로 되는 기입용 주 비트선(WBML)을 접지 전위(Vss)에 접속한다.
(차동 증폭부)
도 8은, 차동 증폭부(50)의 구성을 나타내는 도이다.
차동 증폭부(50)는, 스위치(82)와, 프리차지부(83)와, 정전류원(81)과, 스위치(84)와, 감지 증폭기(79)와, 정상 출력 드라이버(77)와, 역상 출력 드라이버(78)를 포함한다.
스위치(82)는, P채널 MOS(Metal-Oxide-Semiconductor) 트랜지스터(P1, P2)를 포함한다.
P채널 MOS 트랜지스터(P1)는, 포지티브측 공통 비트선(CBLP)의 일단부와 포지티브측 국소 비트선(제1 비트선)(LBP)의 일단부와의 사이에 설치되고, 포지티브측 판정 선택 신호(YRP)를 받는 게이트를 갖는다. P채널 MOS 트랜지스터(P2)는, 네거티브측 공통 비트선(CBLN)의 일단부와 네거티브측 국소 비트선(LBN)(제2 비트선)의 일단부와의 사이에 설치되고, 네거티브측 판정 선택 신호(YRN)를 받는 게이트를 갖는다.
프리차지부(83)는, P채널 MOS 트랜지스터(P3, P4)를 포함한다.
P채널 MOS 트랜지스터(P3)는, 포지티브측 국소 비트선(LBP)과 전압(FVDD)의 전원과의 사이에 설치되고, 포지티브 프리차지 신호(PCP1)를 받는 게이트를 갖는다. P채널 MOS 트랜지스터(P4)는, 네거티브측 국소 비트선(LBN)과 전압(FVDD)의 전원과의 사이에 설치되고, 네거티브 프리차지 신호(PCN1)를 받는 게이트를 갖는다.
정전류원(81)은, 사이즈가 큰 N채널 MOS 트랜지스터(N3)를 포함한다. N채널 MOS 트랜지스터(N3)는, 노드(ND1)와 접지 전위(Vss)의 라인과의 사이에 설치되고, 정전압(CCB)을 받는 게이트를 갖는다. 정전압(CCB)이 공급되었을 때, N채널 MOS 트랜지스터(N3)에는, 정전류(IRRF)가 흐른다.
정전류원(81)을 설치한 이유에 대해서 설명한다. 워드선(WL)이 선택 레벨로 되었을 때, 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 메모리 셀은 오프 상태로 되고, 이 메모리 셀이 접속된 부 비트선(SBL)은 프리차지 전위를 유지한다. 한편, 워드선(WL)이 선택 레벨로 되었을 때, 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 메모리 셀은 온 상태로 되고, 이 메모리 셀이 접속된 부 비트선(SBL)은 접지 전위를 향해서 디스차지된다. 따라서, 이 상이를 비트선상의 전위의 차로서 감지 증폭기(79)에 의해 검출 가능하게 하기 위해서 정전류원(81)이 설치된다.
스위치(84)는, P채널 MOS 트랜지스터(P5)와, P채널 MOS 트랜지스터(P6)를 구비한다.
P채널 MOS 트랜지스터(P5)는, 노드(ND1)와, 포지티브측 국소 비트선(LBP)과의 사이에 설치되고, 정상측 바이어스 접속 신호(CCSP)를 받는 게이트를 갖는다. P채널 MOS 트랜지스터(P6)는, 노드(ND1)와, 네거티브측 국소 비트선(LBN)과의 사이에 설치되고, 역상측 바이어스 접속 신호(CCSN)를 받는 게이트를 갖는다.
제1 모드에서는, 포지티브측 판정 선택 신호(YRP)가 「L」 레벨로 활성화되고, 네거티브측 판정 선택 신호(YRN)가 「H」 레벨로 비활성화되고, 정상측 바이어스 접속 신호(CCSP)가 「H」 레벨로 비활성화되고, 역상측 바이어스 접속 신호(CCSN)가 「L」 레벨로 활성화된다. 그 결과, 포지티브측 국소 비트선(LBP)이 포지티브측 공통 비트선(CBLP)과 접속되고, 또한 선택된 포지티브 셀측의 부 비트선(SBL_iP)(제3 비트선)과 접속되고, 네거티브측 국소 비트선(LBN)이 정전류원(81)과 접속된다.
제2 모드에서는, 포지티브측 판정 선택 신호(YRP)가 「H」 레벨로 비활성화되고, 네거티브측 판정 선택 신호(YRN)가 「L」 레벨로 활성화되고, 정상측 바이어스 접속 신호(CCSP)가 「L」 레벨로 활성화되고, 역상측 바이어스 접속 신호(CCSN)가 「H」 레벨로 비활성화된다. 그 결과, 포지티브측 국소 비트선(LBP)이 정전류원(81)과 접속되고, 네거티브측 국소 비트선(LBN)이 네거티브측 공통 비트선(CBLN)과 접속되고, 또한 선택된 네거티브 셀측의 부 비트선(SBL_iN)(제4 비트선)과 접속된다.
제3 모드에서는, 포지티브측 판정 선택 신호(YRP)가 「L」 레벨로 활성화되고, 네거티브측 판정 선택 신호(YRN)가 「L」 레벨로 활성화되고, 정상측 바이어스 접속 신호(CCSP)가 「H」 레벨로 비활성화되고, 역상측 바이어스 접속 신호(CCSN)가 「H」 레벨로 비활성화된다. 그 결과, 포지티브측 국소 비트선(LBP)이 포지티브측 공통 비트선(CBLP)과 접속하고, 또한 선택된 포지티브 셀측의 부 비트선(SBL_iP)(제3 비트선)과 접속된다. 네거티브측 국소 비트선(LBN)이 네거티브측 공통 비트선(CBLN)과 접속되고, 또한 선택된 네거티브 셀측의 부 비트선(SBL_iN)(제4 비트선)과 접속된다.
감지 증폭기(79)는, P채널 MOS 트랜지스터(P11)와 N채널 MOS 트랜지스터(N11)를 포함하는 인버터(IVP)와, P채널 MOS 트랜지스터(P12)와 N채널 MOS 트랜지스터(N12)를 포함하는 인버터(IVN)와, P채널 MOS 트랜지스터(P20)를 구비한다.
인버터(IVP)의 입력인 P채널 MOS 트랜지스터(P11)와 N채널 MOS 트랜지스터(N11)의 사이의 노드(ND2)는, 포지티브측 국소 비트선(LBP)에 접속된다. 인버터(IVN)의 입력인 P채널 MOS 트랜지스터(P12)와 N채널 MOS 트랜지스터(12)의 사이의 노드(ND3)는, 네거티브측 국소 비트선(LBN)에 접속된다. P채널 MOS 트랜지스터(P20)는, 노드(ND4)와 접지 전위(Vss)의 라인의 사이에 설치되고, 감지 래치 신호(SLAT)를 받는 게이트를 갖는다. 인버터(IVP)의 출력이 인버터(IVN)의 입력에 접속되고, 인버터(IVN)의 출력이 인버터(IVP)의 입력에 접속된다.
감지 래치 신호(SLAT)가 「H」로 설정되면, P채널 MOS 트랜지스터(20)가 온이 되고, 인버터(IVP) 및 인버터(IVN)에 의해, 노드(ND2)의 전압과 노드(ND3)의 전압의 차가 증폭된다.
정상 출력 드라이버(77)는, 인버터(IV3)와, NOR 회로(LC3)와, P채널 MOS 트랜지스터(P7, P8), N채널 MOS 트랜지스터(N8)를 구비한다.
인버터(IV3)는, 감지 래치 신호(SLAT)를 받는다. NOR 회로(LC3)는, 인버터(IV3)의 출력을 받는 한쪽의 입력 단자와, 포지티브측 국소 비트선(LBP)과 접속되는 다른 쪽의 입력 단자를 갖는다. 전압(VDD)의 전원과 접지 전위(Vss)와의 사이에, P채널 MOS 트랜지스터(P7), P채널 MOS 트랜지스터(P8) 및 N채널 MOS 트랜지스터(N8)가 설치된다. P채널 MOS 트랜지스터(P8)의 게이트 및 N채널 MOS 트랜지스터(N8)의 게이트는, NOR 회로(LC3)의 출력과 접속된다. P채널 MOS 트랜지스터(P7)의 게이트는, 인버터(IV3)의 출력과 접속된다.
정상 출력 드라이버(77)는, 감지 래치 신호(SLAT)가 「H」 레벨, 또한 포지티브측 국소 비트선(LBP)이 「L」 레벨일 때, 정상 글로벌 판독 비트선(GBLr)의 레벨을 「L」 레벨로 설정한다. 정상 출력 드라이버(77)는, 감지 래치 신호(SLAT)가 「H」 레벨, 또한 포지티브측 국소 비트선(LBP)이 「L」 레벨일 때, 정상 글로벌 판독 비트선(GBLr)의 레벨을 「L」 레벨로 설정한다. 정상 출력 드라이버(77)는, 감지 래치 신호(SLAT)가 「H」 레벨, 또한 포지티브측 국소 비트선(LBP)이 「H」 레벨일 때, 정상 글로벌 판독 비트선(GBLr)의 레벨을 「H」 레벨로 설정한다. 정상 출력 드라이버(77)는, 감지 래치 신호(SLAT)가 「H」 레벨일 때는, 정상 글로벌 판독 비트선(GBLr)을 하이·임피던스 상태로 한다.
역상 출력 드라이버(78)는, 인버터(IV4)와, NOR 회로(LC4)와, P채널 MOS 트랜지스터(P9, P10), N채널 MOS 트랜지스터(N10)를 구비한다.
인버터(IV4)는, 감지 래치 신호(SLAT)를 받는다. NOR 회로(LC4)는, 인버터(IV4)의 출력을 받는 한쪽의 입력 단자와, 네거티브측 국소 비트선(LBN)과 접속되는 다른 쪽의 입력 단자를 갖는다. 전압(VDD)의 전원과 접지 전위(Vss)와의 사이에, P채널 MOS 트랜지스터(P9), P채널 MOS 트랜지스터(P10) 및 N채널 MOS 트랜지스터(N10)가 설치된다. P채널 MOS 트랜지스터(P10)의 게이트 및 N채널 MOS 트랜지스터(N10)의 게이트는, NOR 회로(LC4)의 출력과 접속된다. P채널 MOS 트랜지스터(P9)의 게이트는, 인버터(IV4)의 출력과 접속된다.
역상 출력 드라이버(78)는, 감지 래치 신호(SLAT)가 「H」 레벨, 또한 네거티브측 국소 비트선(LBN)이 「L」 레벨일 때, 역상 글로벌 판독 비트선(/GBLr)의 레벨을 「L」 레벨로 설정한다. 역상 출력 드라이버(78)는, 감지 래치 신호(SLAT)가 「H」 레벨, 또한 네거티브측 국소 비트선(LBN)이 「L」 레벨일 때, 역상 글로벌 판독 비트선(/GBLr)의 레벨을 「L」 레벨로 설정한다. 역상 출력 드라이버(78)는, 감지 래치 신호(SLAT)가 「H」 레벨, 또한 네거티브측 국소 비트선(LBN)이 「H」 레벨일 때, 역상 글로벌 판독 비트선(/GBLr)의 레벨을 「H」 레벨로 설정한다. 역상 출력 드라이버(78)는, 감지 래치 신호(SLAT)가 「H」 레벨일 때는, 역상 글로벌 판독 비트선(/GBLr)을 하이·임피던스 상태로 한다.
(데이터 출력부)
도 9는, 데이터 출력부(52)의 구성을 나타내는 도이다.
데이터 출력부(52)는, 프리차지부(91)와, 데이터 셀렉터(SEL)와, 인버터(IV1, IV2)와, RS 플립플롭(RS)과, 플립플롭(FF1, FF2, FF3)과, 출력 제어 회로(99)를 구비한다. 출력 제어 회로(99)는, AND 회로(LC1)와, OR 회로(LC2)를 포함한다.
프리차지부(91)는, P채널 MOS 트랜지스터(P13)와, P채널 MOS 트랜지스터(P14)를 포함한다.
P채널 MOS 트랜지스터(P13)는, 전압(VDD)의 전원과 정상 글로벌 판독 비트선(GBLr)과의 사이에 설치되고, 글로벌 판독 비트선 프리차지 신호(GBLPC)를 받는 게이트를 갖는다.
P채널 MOS 트랜지스터(P14)는, 전압(VDD)의 전원과 역상 글로벌 판독 비트선(/GBLr)과의 사이에 설치되고, 글로벌 판독 비트선 프리차지 신호(GBLPC)를 받는 게이트를 갖는다.
데이터 셀렉터(SEL)는, 셀렉트 신호(SELAB)에 기초하여, 정상 글로벌 판독 비트선(GBLr)과 역상 글로벌 판독 비트선(/GBLr)을, 인버터(IV1)와 인버터(IV2) 중 어느 것에 접속할지를 전환한다. 셀렉트 신호(SELAB)는, 출력 회로 제어부(46)에 의해, 제1 모드와 제3 모드에서 「H」 레벨로 설정되고, 제2 모드에서 「L」 레벨로 설정된다.
데이터 셀렉터(SEL)는, 셀렉트 신호(SELAB)가 「H」 레벨일 때는, 정상 글로벌 판독 비트선(GBLr)을 인버터(IV1)의 입력에 접속하고, 역상 글로벌 판독 비트선(/GBLr)을 인버터(IV2)의 입력에 접속한다.
데이터 셀렉터(SEL)는, 셀렉트 신호(SELAB)가 「L」 레벨일 때는, 정상 글로벌 판독 비트선(GBLr)을 인버터(IV2)의 입력에 접속하고, 역상 글로벌 판독 비트선(/GBLr)을 인버터(IV1)의 입력에 접속한다.
RS 플립플롭(RS)은, 인버터(IV1)의 출력을 받는 세트 단자(S)와, 인버터(IV2)의 출력을 받는 리셋 단자(R)와, 플립플롭(FF1, FF2, FF3)의 입력 단자와 접속되는 출력 단자(Q)를 갖는다. 출력 단자(Q)로부터 판독 데이터(rdata)가 출력된다.
제1 모드와 제3 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「L」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「H」 레벨인 경우, 및 제2 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「H」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「L」 레벨인 경우에는, 인버터(IV1)의 출력이 「H」 레벨이고, 또한 인버터(IV2)의 출력이 「L」 레벨이 된다. 인버터(IV1)의 출력이 「H」 레벨이고, 또한 인버터(IV2)의 출력이 「L」 레벨일 때는, 출력 단자(Q)로부터 출력되는 판독 데이터(rdata)가 「H」 레벨이 된다.
제1 모드와 제3 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「H」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「L」 레벨인 경우, 및 제2 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「L」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「H」 레벨인 경우에는, 인버터(IV1)의 출력이 「L」 레벨이고, 또한 인버터(IV2)의 출력이 「H」 레벨이 된다. 인버터(IV1)의 출력이 「L」 레벨이고, 또한 인버터(IV2)의 출력이 「H」 레벨일 때는, 출력 단자(Q)로부터 출력되는 판독 데이터(rdata)가 「L」 레벨이 된다.
플립플롭(FF1)은, 카운트 신호(cnt2)의 상승 타이밍에서, 판독 데이터(rdata)를 래치한다. 카운트 신호(cnt2)는, 제1 모드가 종료하고 제2 모드가 개시하는 타이밍 t1에서 「H」 레벨로 상승되므로, 제1 모드의 판독 데이터(rdata)가, 플립플롭(FF1)에 의해 래치된다. 제1 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「L」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「H」 레벨인 경우(즉, 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 경우)에, 플립플롭(FF1)은, 「H」 레벨을 래치한다. 또한, 제1 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「H」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「L」 레벨인 경우(즉, 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 경우)에, 플립플롭(FF1)은, 「L」 레벨을 래치한다.
플립플롭(FF2)은, 카운트 신호(cnt3)의 상승 타이밍에서, 판독 데이터(rdata)를 래치한다. 카운트 신호(cnt3)는, 제2 모드가 종료하고 제3 모드가 개시하는 타이밍 t2에서 「H」 레벨로 상승되므로, 제2 모드의 판독 데이터(rdata)가 플립플롭(FF2)에 의해 래치된다. 제2 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「H」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「L」 레벨인 경우(즉, 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 경우)에, 플립플롭(FF2)은, 「H」 레벨을 래치한다. 또한, 제2 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「L」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「H」 레벨인 경우(즉, 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 경우)에, 플립플롭(FF2)은, 「L」 레벨을 래치한다.
플립플롭(FF3)은, 카운트 신호(cnt4)의 상승 타이밍에서, 판독 데이터(rdata)를 래치한다. 카운트 신호(cnt4)는, 제3 모드가 종료하는 타이밍 t3에서 「H」 레벨로 상승되므로, 제3 모드의 판독 데이터(rdata)가, 플립플롭(FF3)에 의해 래치된다. 제3 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「L」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「H」 레벨인 경우(즉, 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)보다도 작은 경우)에, 플립플롭(FF3)은, 「H」 레벨을 래치한다. 또한, 제3 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「H」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「L」 레벨인 경우(즉, 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth) 이상인 경우)에, 플립플롭(FF3)은, 「L」 레벨을 래치한다.
AND 회로(LC1)는, 플립플롭(FF1)의 출력과 플립플롭(FF2)의 출력의 논리곱을 출력한다. 즉, 제1 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「L」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「H」 레벨이고, 제2 모드에서, 정상 글로벌 판독 비트선(GBLr)이 「H」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「L」 레벨인 경우에, AND 회로(LC1)의 출력이 「H」 레벨이 된다. 즉, 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작고, 또한 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 경우에, AND 회로(LC1)의 출력이 「H」 레벨이 된다. 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상, 및 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상 중 적어도 하나가 만족되는 경우에, AND 회로(LC1)의 출력이 「L」 레벨이 된다.
OR 회로(LC2)는, 플립플롭(FF3)의 출력과 AND 회로(LC1)의 출력과의 논리합을 데이터 버스(DBUS)(고속 버스(HBUS)의 데이터 버스(HBUS_D))에 출력한다. 즉, AND 회로(LC1)의 출력이 「H」 레벨인 경우에는, 플립플롭(FF3)의 출력 레벨에 관계없이, 「H」 레벨이 데이터 버스(DBUS)에 출력된다. 즉, 플립플롭(FF3)의 출력(즉, 제3 모드의 판독 데이터)이 마스크된다. 바꾸어 말하면, 플립플롭(FF3)의 출력이 데이터 버스(DBUS)에 전달되지 않고, 데이터 버스(DBUS)는 대신의 소정 값이 된다. 또한, OR 회로(LC2)를 대신하는 논리 회로를 설치함으로써, AND 회로(LC1)의 출력이 「H」 레벨인 경우에는, 플립플롭(FF3)의 출력 레벨에 관계없이, 「L」 레벨이 데이터 버스(DBUS)에 출력되는 것으로 해도 된다.
AND 회로(LC1)의 출력이 「L」 레벨인 경우에는, 플립플롭(FF3)의 출력(즉, 제3 모드의 판독 데이터)이 데이터 버스(DBUS)에 출력된다.
(출력 회로 제어부)
도 10은, 출력 회로 제어부(46)의 구성을 나타내는 도이다.
출력 회로 제어부(46)는, 판독 요구 검지 회로(71)와, 카운터 클럭 생성 회로(76)와, 카운트 신호 생성 회로(72)와, 포지티브/네거티브 선택 신호 생성 회로(75)와, 제어용 신호 생성 회로(73)를 구비한다.
판독 요구 검지 회로(71)는, 인버터(IV5)와, AND 회로(LC3)와, 플립플롭(FF10)과, 지연 회로(DL1)를 구비한다.
인버터(IV5)는, 출력 회로 제어부(46)로부터 모듈 선택 신호(MSROMN)를 받는다. AND 회로(LC3)는, 인버터(IV5)의 출력과, 출력 회로 제어부(46)로부터의 판독 요구 신호(BSRDY)의 논리곱을 출력한다. 플립플롭(FF10)은, 클럭 펄스 제네레이터(11)로부터 보내지는 클럭(CLK)의 상승 타이밍에서, AND 회로(LC3)의 출력을 래치한다. 플립플롭(FF10)의 출력 신호가 판독 리셋 신호(r_rst)이다. 플립플롭(FF1)은, 지연 회로(DL1)의 출력에 의해 리셋된다. 지연 회로(DL1)는, 판독 리셋 신호(r_rst)를 시간 d1만큼 지연시켜서, 플립플롭(FF10)의 리셋 단자에 입력한다.
판독 요구 검지 회로(71)에 의해, 모듈 선택 신호(MSROMN)가 「L」 레벨, 판독 요구 신호(BSRDY)가 「H」 레벨일 때, 판독 요구를 검지하고, 클럭(CLK)의 상승 타이밍에서, 판독 리셋 신호(r_rst)가 「H」 레벨로 되고, 지연 회로(DL1)에서의 지연 시간(d1)이 경과한 후, 판독 리셋 신호(r_rst)는 「L」 레벨로 복귀된다.
카운터 클럭 생성 회로(76)는, 지연 회로(DL2)와, 플립플롭(FF4)과, 인버터(IV6)와, AND 회로(LC4)를 구비한다.
지연 회로(DL2)는, 판독 리셋 신호(r_rst)를 시간 d2만큼 지연시킨다. 플립플롭(FF2)은, 판독 리셋 신호(r_rst)에 의해 리셋된다. 플립플롭(FF4)은, 지연 회로(DL2)의 출력의 상승 타이밍에서, 전압(VDD)(「H」 레벨)을 래치한다. 인버터(IV6)는, 감지 래치 신호(SLAT)를 받는다. AND 회로(LC4)는, 인버터(IV6)의 출력과, 플립플롭(FF4)의 출력과의 논리곱을 카운터 클럭(c_clk)으로서 출력한다.
카운터 클럭 생성 회로(76)에 의해, 판독 리셋 신호(r_rst)의 상승 타이밍보다도 지연 회로(DL2)에서의 지연 시간(d2)만큼 지연된 타이밍에서, 카운터 클럭(c_clk)이 상승된다. 그 후, 감지 래치 신호(SLAT)의 상승 타이밍에서, 카운터 클럭(c_clk)이 하강하고, 감지 래치 신호(SLAT)의 하강 타이밍에서, 카운터 클럭(c_clk)이 상승한다.
카운트 신호 생성 회로(72)는, 복수단의 플립플롭(FF5, FF6, FF7, FF8)을 구비한다.
플립플롭(FF5, FF6, FF7, FF8)은, 판독 리셋 신호(r_rst)에 의해 리셋된다. 플립플롭(FF5, FF6, FF7, FF8)의 출력은, 각각 카운트 신호(cnt1, cnt2, cnt3, cnt4)이다. 카운트 신호(cnt1 내지 cnt4)의 레벨에 의해 제1 내지 제3 모드가 정해진다.
플립플롭(FF5)은, 카운터 클럭(c_clk)의 상승 타이밍에서, 전압(VDD)(「H」 레벨)을 래치한다. 플립플롭(FF6)은, 카운트 신호(cnt1)가 「H」 레벨일 때, 카운터 클럭(ce_clk)의 상승 타이밍에서, 카운트 신호(cnt1)(「H」 레벨)를 래치한다. 플립플롭(FF7)은, 카운트 신호(cnt2)가 「H」 레벨일 때, 카운터 클럭(c_clk)의 상승 타이밍에서, 카운트 신호(cnt2)(「H」 레벨)를 래치한다. 플립플롭(FF8)은, 카운트 신호(cnt3)가 「H」 레벨일 때, 카운터 클럭(c_clk)의 상승 타이밍에서, 카운트 신호(cnt3)(「H」 레벨)를 래치한다.
포지티브/네거티브 선택 신호 생성 회로(75)는, OR 회로(LC5)와, AND 회로(LC6)와, AND 회로(LC7)를 구비한다. OR 회로(LC5)는, 카운트 신호(cnt2)의 반전 신호와 카운트 신호(cnt3)의 논리합을 출력한다. AND 회로(LC6)는, 열 디코더(30)로부터 출력되는 어드레스 디코드 신호와, OR 회로(LC5)의 출력과의 논리곱을 출력한다. AND 회로(LC7)는, 어드레스 디코드 신호와, 카운트 신호(cnt2)의 논리곱을 출력한다.
어드레스 디코드 신호가 「H」 레벨, 또한 카운트 신호(cnt2)가 「L」 레벨일 때, OR 회로(LC5) 및 AND 회로(LC6)에 의해, 포지티브측 판정 선택 신호(YRP)가 「H」 레벨이 된다. 또한, 어드레스 디코드 신호가 「H」 레벨, 또한 카운트 신호(cnt3)가 「H」 레벨일 때, OR 회로(LC5) 및 AND 회로(LC6)에 의해, 포지티브측 판정 선택 신호(YRP)가 「H」 레벨이 된다. 어드레스 디코드 신호가 「L」 레벨일 때, OR 회로(LC5) 및 AND 회로(LC6)에 의해, 포지티브측 판정 선택 신호(YRP)가 「L」 레벨이 된다. 카운트 신호(cnt2)가 「H」 레벨, 또한 카운트 신호(cnt3)가 「L」 레벨일 때, OR 회로(LC5) 및 AND 회로(LC6)에 의해, 포지티브측 판정 선택 신호(YRP)가 「L」 레벨이 된다. 따라서, 제1 모드 및 제3 모드에서, 어드레스가 일치하고 있는 경우에, 포지티브측 판정 선택 신호(YRP)가 「H」 레벨이 된다.
어드레스 디코드 신호가 「H」 레벨, 또한 카운트 신호(cnt2)가 「H」 레벨일 때, AND 회로(LC7)에 의해, 네거티브측 판정 선택 신호(YRN)가 「H」 레벨이 된다. 어드레스 디코드 신호가 「L」 레벨일 때, AND 회로(LC7)에 의해, 네거티브측 판정 선택 신호(YRN)가 「L」 레벨이 된다. 또한, 카운트 신호(cnt2)가 「L」 레벨일 때, AND 회로(LC7)에 의해, 네거티브측 판정 선택 신호(YRN)가 「L」 레벨이 된다. 따라서, 제2 모드 및 제3 모드에서, 어드레스가 일치하고 있는 경우에, 네거티브측 판정 선택 신호(YRN)가 「H」 레벨이 된다.
제어용 신호 생성 회로(73)는, 인버터(IV7)와, 플립플롭(FF9)과, 인버터(IV8)와, AND 회로(LC8)와, 지연 회로 군(74)을 구비한다.
인버터(IV7)는, 카운터 클럭(c_clk)을 받는다.
플립플롭(FF9)은, 판독 리셋 신호(r_rst)에 의해 리셋된다. 플립플롭(FF9)은, 인버터(IV7)의 출력 상승 타이밍에서, 카운트 신호(cnt3)를 래치한다. 인버터(IV8)는, 플립플롭(FF9)의 출력을 받는다. AND 회로(LC8)는, 카운터 클럭(c_clk)과 인버터(IV8)의 출력의 논리곱을 지연 개시 신호(S_DL)로서 출력한다.
이에 의해, 카운트 신호(cnt3)가 「L」 레벨인 경우에는, 지연 개시 신호(S_DL)는, 카운터 클럭(c_clk)의 상승, 하강과 동일한 타이밍에서 상승되고, 하강한다. 카운트 신호(cnt3)가 「H」 레벨로 변화하고, 카운터 클럭(c_clk)이 하강하는 타이밍 이후는, 지연 개시 신호(S_DL)는 「L」 레벨로 고정된다.
지연 회로 군(74)은, 지연 개시 신호(S_DL)를 시간 d3만큼 지연시킴으로써 감지 래치 신호(SLAT) 및 프리차지 신호(GBLPC)를 생성한다.
지연 회로 군(74)은, 지연 개시 신호(S_DL)를 소정 시간만큼 지연시킴으로써 프리차지 신호(PCP1, PCN1)를 생성한다.
지연 회로 군(74)은, 지연 개시 신호(S_DL)를 소정 시간만큼 지연시킨 타이밍에서, 제1 모드와 제3 모드에서, 셀렉트 신호(SELAB)를 「H」 레벨로 설정하고, 제2 모드에서, 셀렉트 신호(SELAB)를 「L」 레벨로 설정한다.
카운트 신호(cnt3)가 「H」 레벨로 변화하고, 카운터 클럭(c_clk)이 하강하는 타이밍 이후는, 지연 개시 신호(S_DL)는 「L」 레벨로 고정되므로, 제3 모드가 종료된 후는 감지 래치 신호(SLAT) 및 프리차지 신호(PCP1, PCN1, GBLPC), 셀렉트 신호(SELAB)는 「H」 레벨로 활성화되지 않는다.
(동작)
도 11은, 제1 모드에서의 동작을 설명하기 위한 도면이다.
열 디코더(30)가 어드레스를 디코드함으로써, 리드 선택 신호(YR0N)를 「H」 레벨로 활성화하고, 리드 선택 신호(YR1N 내지 YR7N)를 「L」 레벨로 비활성화한다. 출력 회로 제어부(46) 내의 포지티브/네거티브 선택 신호 생성 회로(75)가 열 디코더(30)로부터의 어드레스 디코드 신호, 카운트 신호(cnt2, cnt3)에 기초하여, 포지티브측 판정 선택 신호(YRP)를 「L」 레벨로 설정하고, 정상측 바이어스 접속 신호(CCSP)를 「H」 레벨로 설정하고, 네거티브측 판정 선택 신호(YRN)를 「H」 레벨로 설정하고, 역상측 바이어스 접속 신호(CCSN)를 「L」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP)이, 포지티브측 공통 비트선(CBLP)을 통해서 부 비트선(SBL_0P)에 접속된다. 또한, 네거티브측 국소 비트선(LBN)이, 정전류원(81)과 접속된다.
이어서, 출력 회로 제어부(46) 내의 제어용 신호 생성 회로(73)가 프리차지 신호(PCP1 및 PCN1)를 「L」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP) 및 네거티브측 국소 비트선(LBN)이 「H」 레벨로 프리차지된다. 또한, 제어용 신호 생성 회로(73)에 의해, 글로벌 판독 비트선 프리차지 신호(GBLPC)가 「L」 레벨로 설정되므로, 글로벌 판독 비트선(GBLr, /GBLr)은 「H」 레벨로 프리차지된다.
또한, 전원 회로(31)는 소스선(SL)의 전압 및 메모리 게이트(MG)의 전압을 「0」V인 채로 유지시키고, 컨트롤 게이트(CG)의 전압을 「1.5」V로 설정한다.
이어서, 제어용 신호 생성 회로(73)가, 프리차지 신호(PCP1 및 PCN1)를 「H」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP) 및 네거티브측 국소 비트선(LBN)의 프리차지가 종료된다.
차동 증폭부(50)는, 부 비트선(SBL_0P)과 접속되는 포지티브측 국소 비트선(LBP)의 전압과, 정전류원(81)과 접속되는 네거티브측 국소 비트선(LBN)의 전압의 차를 증폭한다.
이어서, 제어용 신호 생성 회로(73)가 감지 래치 신호(SLAT)를 「H」 레벨로 설정하고, 글로벌 판독 비트선 프리차지 신호(GBLPC)를 「H」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP)이 「L」 레벨, 또한 네거티브측 국소 비트선(LBN)이 「H」 레벨일 때, 정상 글로벌 판독 비트선(GBLr)의 레벨이 「L」 레벨로 설정되고, 역상 글로벌 판독 비트선(/GBLr)의 레벨이 「H」 레벨로 설정된다. 또한, 포지티브측 국소 비트선(LBP)이 「H」 레벨, 또한 네거티브측 국소 비트선(LBN)이 「L」 레벨일 때, 정상 글로벌 판독 비트선(GBLr)의 레벨이 「H」 레벨로 설정되고, 역상 글로벌 판독 비트선(/GBLr)의 레벨이 「L」 레벨로 설정된다.
또한, 제어용 신호 생성 회로(73)가 셀렉트 신호(SELAB)를 「H」 레벨로 설정한다. 이에 의해, 정상 글로벌 판독 비트선(GBLr)이 「L」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「H」 레벨일 때, 판독 데이터(rdata)가 「H」 레벨이 되고, 플립플롭(FF1)에 「H」 레벨이 래치된다. 즉, 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 경우에, 플립플롭(FF1)에 「H」 레벨이 래치된다.
한편, 정상 글로벌 판독 비트선(GBLr)이 「H」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「L」 레벨일 때, 판독 데이터(rdata)가 「L」 레벨이 되고, 플립플롭(FF1)에 「L」 레벨이 래치된다. 즉, 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 경우에, 플립플롭(FF1)에 「L」 레벨이 래치된다.
도 12는, 제2 모드에서의 동작을 설명하기 위한 도면이다.
열 디코더(30)가 어드레스를 디코드함으로써, 리드 선택 신호(YR0N)를 「H」 레벨로 활성화하고, 리드 선택 신호(YR1N 내지 YR7N)를 「L」 레벨로 비활성화한다. 출력 회로 제어부(46) 내의 포지티브/네거티브 선택 신호 생성 회로(75)가, 열 디코더(30)로부터의 어드레스 디코드 신호, 카운트 신호(cnt2, cnt3)에 기초하여, 포지티브측 판정 선택 신호(YRP)를 「H」 레벨로 설정하고, 정상측 바이어스 접속 신호(CCSP)를 「L」 레벨로 설정하고, 네거티브측 판정 선택 신호(YRN)를 「L」 레벨로 설정하고, 역상측 바이어스 접속 신호(CCSN)를 「H」 레벨로 설정한다. 이에 의해, 네거티브측 국소 비트선(LBN)이, 네거티브측 공통 비트선(CBLN)을 통해서 부 비트선(SBL_0N)에 접속된다. 또한, 포지티브측 국소 비트선(LBP)이, 정전류원(81)와 접속된다.
이어서, 출력 회로 제어부(46) 내의 제어용 신호 생성 회로(73)가 프리차지 신호(PCP1 및 PCN1)를 「L」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP) 및 네거티브측 국소 비트선(LBN)이 「H」 레벨로 프리차지된다. 또한, 제어용 신호 생성 회로(73)에 의해, 글로벌 판독 비트선 프리차지 신호(GBLPC)가 「L」 레벨로 설정되므로, 글로벌 판독 비트선(GBLr, /GBLr)은 「H」 레벨로 프리차지된다.
또한, 전원 회로(31)는, 소스선(SL)의 전압 및 메모리 게이트(MG)의 전압을 「0」V인채로 유지시키고, 컨트롤 게이트(CG)의 전압을 「1.5」V로 설정한다.
이어서, 제어용 신호 생성 회로(73)가 프리차지 신호(PCP1 및 PCN1)를 「H」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP) 및 네거티브측 국소 비트선(LBN)의 프리차지가 종료된다.
차동 증폭부(50)는, 부 비트선(SBL_0N)과 접속되는 네거티브측 국소 비트선(LBN)의 전압과, 정전류원(81)과 접속되는 포지티브측 국소 비트선(LBP)의 전압의 차를 증폭한다.
이어서, 제어용 신호 생성 회로(73)가 감지 래치 신호(SLAT)를 「H」 레벨로 설정하고, 글로벌 판독 비트선 프리차지 신호(GBLPC)를 「H」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP)이 「L」 레벨, 또한 네거티브측 국소 비트선(LBN)이 「H」 레벨일 때, 정상 글로벌 판독 비트선(GBLr)의 레벨이 「L」 레벨로 설정되고, 역상 글로벌 판독 비트선(/GBLr)의 레벨이 「H」 레벨로 설정된다. 또한, 포지티브측 국소 비트선(LBP)이 「H」 레벨, 또한 네거티브측 국소 비트선(LBN)이 「L」 레벨일 때, 정상 글로벌 판독 비트선(GBLr)의 레벨이 「H」 레벨로 설정되고, 역상 글로벌 판독 비트선(/GBLr)의 레벨이 「L」 레벨로 설정된다.
또한, 제어용 신호 생성 회로(73)가 셀렉트 신호(SELAB)를 「L」 레벨로 설정한다. 이에 의해, 정상 글로벌 판독 비트선(GBLr)이 「H」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「L」 레벨일 때, 판독 데이터(rdata)가 「H」 레벨이 되고, 플립플롭(FF2)에 「H」 레벨이 래치된다. 즉, 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 경우에, 플립플롭(FF2)에 「H」 레벨이 래치된다.
한편, 정상 글로벌 판독 비트선(GBLr)이 「L」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「H」 레벨일 때, 판독 데이터(rdata)가 「L」 레벨이 되고, 플립플롭(FF2)에 「L」 레벨이 래치된다. 즉, 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 경우에, 플립플롭(FF2)에 「L」 레벨이 래치된다.
도 13은, 제3 모드에서의 동작을 설명하기 위한 도면이다.
열 디코더(30)가 어드레스를 디코드함으로써, 리드 선택 신호(YR0N)를 「H」 레벨로 활성화하고, 리드 선택 신호(YR1N 내지 YR7N)를 「L」 레벨로 비활성화한다. 출력 회로 제어부(46) 내의 포지티브/네거티브 선택 신호 생성 회로(75)가, 열 디코더(30)로부터의 어드레스 디코드 신호, 카운트 신호(cnt2, cnt3)에 기초하여, 포지티브측 판정 선택 신호(YRP)를 「L」 레벨로 설정하고, 정상측 바이어스 접속 신호(CCSP)를 「H」 레벨로 설정하고, 네거티브측 판정 선택 신호(YRN)를 「L」 레벨로 설정하고, 역상측 바이어스 접속 신호(CCSN)를 「H」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP)이, 포지티브측 공통 비트선(CBLP)을 통해서 부 비트선(SBL_0P)에 접속된다. 네거티브측 국소 비트선(LBN)이, 네거티브측 공통 비트선(CBLN)을 통해서 부 비트선(SBL_0N)에 접속된다.
이어서, 출력 회로 제어부(46) 내의 제어용 신호 생성 회로(73)가 프리차지 신호(PCP1 및 PCN1)를 「L」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP) 및 네거티브측 국소 비트선(LBN)이 「H」 레벨로 프리차지된다. 또한, 제어용 신호 생성 회로(73)에 의해, 글로벌 판독 비트선 프리차지 신호(GBLPC)가 「L」 레벨로 설정되므로, 글로벌 판독 비트선(GBLr, /GBLr)은 「H」 레벨로 프리차지된다.
또한, 전원 회로(31)는, 소스선(SL)의 전압 및 메모리 게이트(MG)의 전압을 「0」V인채로 유지시키고, 컨트롤 게이트(CG)의 전압을 「1.5」V로 설정한다.
이어서, 제어용 신호 생성 회로(73)가 프리차지 신호(PCP1 및 PCN1)를 「H」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP) 및 네거티브측 국소 비트선(LBN)의 프리차지가 종료된다.
차동 증폭부(50)는, 부 비트선(SBL_0P)과 접속되는 포지티브측 국소 비트선(LBP)의 전압과, 부 비트선(SBL_0N)과 접속되는 네거티브측 국소 비트선(LBN)의 전압의 차를 증폭한다.
이어서, 제어용 신호 생성 회로(73)가 감지 래치 신호(SLAT)를 「H」 레벨로 설정하고, 글로벌 판독 비트선 프리차지 신호(GBLPC)를 「H」 레벨로 설정한다. 이에 의해, 포지티브측 국소 비트선(LBP)이 「L」 레벨, 또한 네거티브측 국소 비트선(LBN)이 「H」 레벨일 때, 정상 글로벌 판독 비트선(GBLr)의 레벨이 「L」 레벨로 설정되고, 역상 글로벌 판독 비트선(/GBLr)의 레벨이 「H」 레벨로 설정된다. 또한, 포지티브측 국소 비트선(LBP)이 「H」 레벨, 또한 네거티브측 국소 비트선(LBN)이 「L」 레벨일 때, 정상 글로벌 판독 비트선(GBLr)의 레벨이 「H」 레벨로 설정되고, 역상 글로벌 판독 비트선(/GBLr)의 레벨이 「L」 레벨로 설정된다.
또한, 제어용 신호 생성 회로(73)가 셀렉트 신호(SELAB)를 「H」 레벨로 설정한다. 이에 의해, 정상 글로벌 판독 비트선(GBLr)이 「L」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「H」 레벨일 때, 판독 데이터(rdata)가 「H」 레벨이 되고, 플립플롭(FF3)에 「H」 레벨이 래치된다. 즉, 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)보다도 작은 경우에, 플립플롭(FF3)에 「H」 레벨이 래치된다.
한편, 정상 글로벌 판독 비트선(GBLr)이 「H」 레벨, 또한 역상 글로벌 판독 비트선(/GBLr)이 「L」 레벨일 때, 판독 데이터(rdata)가 「L」 레벨이 되고, 플립플롭(FF3)에 「L」 레벨이 래치된다. 즉, 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth) 이상인 경우에, 플립플롭(FF3)에 「L」 레벨이 래치된다.
도 14는, 각종 제어 신호가 생성되는 타이밍을 설명하기 위한 도면이다.
먼저, 판독 요구 검지 회로(71)에 의해, 모듈 선택 신호(MSROMN)가 「L」 레벨, 판독 요구 신호(BSRDY)가 「H」 레벨일 때, 클럭(CLK)의 상승 타이밍에서, 판독 리셋 신호(r_rst)가 「H」 레벨로 상승된다. 그 후, 지연 회로(DL1)에서의 지연 시간(d1)이 경과한 후, 판독 리셋 신호(r_rst)는 「L」 레벨로 복귀된다.
판독 리셋 신호(r_rst)가 「H」 레벨이 된 타이밍에서, 카운트 신호 생성 회로(72)에 의해, 카운트 신호(cnt1, cnt2, cnt3, cnt4)가 「L」 레벨로 설정된다.
카운터 클럭 생성 회로(76)에 의해, 판독 리셋 신호(r_rst)의 상승 타이밍보다도 지연 회로(DL2)에서의 지연 시간(d2)만큼 지연된 타이밍에서, 카운터 클럭(c_clk)이 처음으로 상승한다.
카운터 클럭(c_clk)의 제1번째의 상승 타이밍에서, 카운트 신호 생성 회로(72)에 의해, 카운트 신호(cnt1)가 「H」 레벨로 설정된다. 카운트 신호(cnt1)의 상승 타이밍에서, 제1 모드가 개시된다.
또한, 카운터 클럭(c_clk)의 제1번째의 상승 타이밍에서, 제어용 신호 생성 회로(73)에 의해 지연 개시 신호(S_DL)가 처음으로 상승한다. 또한, 지연 개시 신호(S_DL)의 제1번째의 상승 타이밍으로부터 지연 시간(d3)만큼 후의 타이밍에서, 제어용 신호 생성 회로(73)에 의해, 감지 래치 신호(SLAT)가 처음으로 상승한다. 또한, 도시하지 않지만, 제어용 신호 생성 회로(73)에 의해, 글로벌 판독 비트선 프리차지 신호(GBLPC)가 「H」 레벨로 설정되고, 셀렉트 신호(SELAB)가 「H」 레벨로 설정된다. 이에 의해, 제1 모드에서의 비교 결과가 데이터 출력부(52) 내의 판독 데이터(rdata)가 된다.
감지 래치 신호(SLAT)의 제1번째의 상승 타이밍에서, 카운터 클럭 생성 회로(76)에 의해, 카운터 클럭(c_clk)이 처음으로 하강한다. 카운터 클럭(c_clk)의 제1번째의 하강 타이밍에서, 제어용 신호 생성 회로(73)에 의해 지연 개시 신호(S_DL)가 처음으로 하강한다.
또한, 지연 개시 신호(S_DL)의 제1번째의 하강 타이밍으로부터 지연 시간(d3)만큼 후의 타이밍에서, 제어용 신호 생성 회로(73)에 의해, 감지 래치 신호(SLAT)가 처음으로 하강한다.
감지 래치 신호(SLAT)의 제1번째의 하강 타이밍에서, 카운터 클럭 생성 회로(76)에 의해, 카운터 클럭(c_clk)이 다시(2회째) 상승한다. 카운터 클럭(c_clk)의 2회째의 상승 타이밍에서, 제어용 신호 생성 회로(73)에 의해 지연 개시 신호(S_DL)가 다시(2회째) 상승한다.
카운터 클럭(c_clk)의 제2번째의 상승 타이밍(t1)에서, 카운트 신호 생성 회로(72)에 의해, 카운트 신호(cnt2)가 「H」 레벨로 설정된다. 카운트 신호(cnt2)의 상승 타이밍에서, 제1 모드의 비교 결과를 나타내는 판독 데이터(rdata)가 데이터 출력부(52) 내의 플립플롭(FF1)에 의해 래치되고, 제1 모드가 종료된다. 또한, 카운트 신호(cnt2)의 상승 타이밍에서, 제2 모드가 개시된다.
또한, 지연 개시 신호(S_DL)의 제2번째의 상승 타이밍으로부터 지연 시간(d3)만큼 후의 타이밍에서, 제어용 신호 생성 회로(73)에 의해, 감지 래치 신호(SLAT)가 다시(2회째) 상승한다. 또한, 도시하지 않지만, 제어용 신호 생성 회로(73)에 의해, 글로벌 판독 비트선 프리차지 신호(GBLPC)가 「H」 레벨로 설정되고, 셀렉트 신호(SELAB)가 「L」 레벨로 설정된다. 이에 의해, 제2 모드에서의 비교 결과가 데이터 출력부(52) 내의 판독 데이터(rdata)가 된다.
감지 래치 신호(SLAT)의 제2번째의 상승 타이밍에서, 카운터 클럭 생성 회로(76)에 의해, 카운터 클럭(c_clk)이 다시(2회째) 하강한다. 카운터 클럭(c_clk)의 제2번째의 하강 타이밍에서, 제어용 신호 생성 회로(73)에 의해 지연 개시 신호(S_DL)가 다시(2회째) 하강한다.
또한, 지연 개시 신호(S_DL)의 제2번째의 하강 타이밍으로부터 지연 시간(d3)만큼 후의 타이밍에서, 제어용 신호 생성 회로(73)에 의해, 감지 래치 신호(SLAT)가 다시(2회째) 하강한다.
감지 래치 신호(SLAT)의 제2번째의 하강 타이밍에서, 카운터 클럭 생성 회로(76)에 의해, 카운터 클럭(c_clk)이 다시(3회째) 상승한다. 카운터 클럭(c_clk)의 3회째의 상승 타이밍에서, 제어용 신호 생성 회로(73)에 의해 지연 개시 신호(S_DL)가 다시(3회째) 상승한다.
카운터 클럭(c_clk)의 제3번째의 상승 타이밍(t2)에서, 카운트 신호 생성 회로(72)에 의해, 카운트 신호(cnt3)가 「H」 레벨로 설정된다. 카운트 신호(cnt3)의 상승 타이밍에서, 제2 모드의 비교 결과를 나타내는 판독 데이터(rdata)가 데이터 출력부(52) 내의 플립플롭(FF2)에 의해 래치되고, 제2 모드가 종료된다. 또한, 카운트 신호(cnt3)의 상승 타이밍에서, 제3 모드가 개시된다.
또한, 지연 개시 신호(S_DL)의 제3번째의 상승 타이밍으로부터 지연 시간(d3)만큼 후의 타이밍에서, 제어용 신호 생성 회로(73)에 의해, 감지 래치 신호(SLAT)가 다시(3회째) 상승한다. 또한, 도시하지 않지만, 제어용 신호 생성 회로(73)에 의해, 글로벌 판독 비트선 프리차지 신호(GBLPC)가 「H」 레벨로 설정되고, 셀렉트 신호(SELAB)가 「H」 레벨로 설정된다. 이에 의해, 제3 모드의 비교 결과가 데이터 출력부(52) 내의 판독 데이터(rdata)가 된다.
감지 래치 신호(SLAT)의 제3번째의 상승 타이밍에서, 카운터 클럭 생성 회로(76)에 의해, 카운터 클럭(c_clk)이 다시(3회째) 하강한다. 카운터 클럭(c_clk)의 제3번째의 하강 타이밍에서, 제어용 신호 생성 회로(73)에 의해 지연 개시 신호(S_DL)가 다시(3회째) 하강한다.
또한, 지연 개시 신호(S_DL)의 제3번째의 하강 타이밍으로부터 지연 시간(d3)만큼 후의 타이밍에서, 제어용 신호 생성 회로(73)에 의해, 감지 래치 신호(SLAT)가 다시(3회째) 하강한다.
감지 래치 신호(SLAT)의 제3번째의 하강 타이밍에서, 카운터 클럭 생성 회로(76)에 의해, 카운터 클럭(c_clk)이 다시(4회째) 상승한다. 그러나, 카운터 클럭(c_clk)의 4회째의 상승 타이밍에서, 제어용 신호 생성 회로(73)에 의해 지연 개시 신호(S_DL)가 다시(4회째) 상승하지 않는다.
카운터 클럭(c_clk)의 제4번째의 상승 타이밍(t3)에서, 카운트 신호 생성 회로(72)에 의해, 카운트 신호(cnt4)가 「H」 레벨로 설정된다. 카운트 신호(cnt4)의 상승 타이밍에서, 제3 모드의 비교 결과를 나타내는 판독 데이터(rdata)가 데이터 출력부(52) 내의 플립플롭(FF3)에 의해 래치되고, 제3 모드가 종료된다.
데이터 출력부(52) 내의 AND 회로(LC1) 및 OR 회로(LC2)에 의해, 플립플롭(FF1)에 의해 래치되어 있는 제1 모드의 비교 결과, 플립플롭(FF2)에 의해 래치되어 있는 제2 모드의 비교 결과 및 플립플롭(FF3)에 의해 래치되어 있는 제3 모드의 비교 결과에 기초하는 데이터가 데이터 버스(DBUS)에 출력된다.
제1 모드의 비교 결과가 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 것을 나타내고, 제2 모드의 비교 결과가 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 것을 나타내는 경우에는, 데이터 버스(DBUS)에 고정값 「H」 레벨이 출력된다.
제1 모드의 비교 결과가 포지티브측의 메모리 셀(MC1)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 것을 나타내거나, 또는 제2 모드의 비교 결과가 네거티브측의 메모리 셀(MC2)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 것을 나타내는 경우에는, 데이터 버스(DBUS)에 제3 모드의 비교 결과를 나타내는 데이터가 출력된다.
이상과 같이, 본 실시 형태에 의하면, 트윈 셀을 구성하는 포지티브 셀과 네거티브의 역치 전압이 소거 판정 레벨보다도 작으면, 트윈 셀의 기억 데이터가 고정값으로 마스크되므로, 소거 전의 기입 데이터가 판독되는 것을 방지할 수 있다.
[제3 실시 형태]
제1 및 제2 실시 형태에서는, 트윈 셀을 구성하는 양쪽의 메모리 셀의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작을 때는, 트윈 셀로부터 판독한 기억 데이터를 마스크한 데이터를 출력하기로 했지만, 이것에 한정하는 것은 아니다. 본 실시 형태에서는, 양쪽의 메모리 셀의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작을 때는, 트윈 셀의 기억 데이터를 판독하지 않고(즉, 제3 모드에서의 처리를 실행하지 않고), 판독한 데이터로서 고정값을 출력한다.
제3 실시 형태의 반도체 장치의 구성은, 도 1의 제1 실시 형태의 반도체 장치의 구성과 거의 동일하지만, 출력 회로(105)의 기능이 상이하다.
출력 회로(105)는, 트윈 셀(104)의 판독 요구를 받았을 때, 제1 기억 소자(102)의 역치 전압(Vth)이 소거 판정 레벨보다도 작고, 제2 기억 소자(103)의 역치 전압(Vth)이 소거 판정 레벨보다도 작은 경우에는, 트윈 셀(104)의 기억 데이터를 판독하지 않고, 판독한 데이터로서 고정값을 출력한다. 또한, 고정값 대신에, 임의의 값을 출력, 또는 아무것도 출력하지 않는 것으로 해도 된다.
도 15는, 제3 실시 형태의 반도체 장치에 있어서의 메모리 어레이(104)로부터의 데이터의 판독 처리의 수순을 나타내는 흐름도이다.
먼저, 출력 회로(105)는 판독 요구 신호(RRQ)를 수신한다(스텝 201).
이어서, 출력 회로(105)는, 제1 기억 소자(102)가 기억하고 있는 데이터를 비트선(BL)을 통해서 판독함으로써, 제1 기억 소자(102)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은지 여부를 판정한다(스텝 S202).
이어서, 출력 회로(105)는, 제2 기억 소자(103)가 기억하고 있는 데이터를 비트선(/BL)을 통해서 판독함으로써, 제2 기억 소자(103)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은지 여부를 판정한다(스텝 S203).
출력 회로(105)는, 제1 기억 소자(102)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작고, 또한 제2 기억 소자(103)의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은 경우에는(스텝 S204에서 "예"), 고정값("0" 또는 "1")을 출력한다(스텝 S205).
출력 회로(105)는, 제1 기억 소자(102)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상이거나, 또는 제2 기억 소자(103)의 역치 전압(Vth)이 소거 판정 레벨(VREF) 이상인 경우에는(스텝 S204에서 "아니오"), 트윈 셀(104)이 기억하고 있는 데이터를 비트선 쌍(BL, /BL)을 통해서 판독한다(스텝 S206). 또한, 출력 회로(105)는, 트윈 셀(104)의 기억 데이터를 판독한 데이터로서 출력한다(스텝 S207).
본 발명은 상기 실시 형태에 한정되는 것은 아니며, 예를 들어 이하와 같은 변형예도 포함된다.
(1) 전환 제어
본 발명의 실시 형태에서 설명한 판독 처리는, 판독 요구를 받았을 때, 트윈 셀의 양쪽 메모리 셀의 역치 전압(Vth)이 소거 판정 레벨(VREF)보다도 작은지 여부를 판정하고(제1, 제2 모드), 트윈 셀의 기억 데이터를 판정하고, 제1, 제2 모드의 결과에 의해, 판정한 트윈 셀의 기억 데이터를 그대로 출력할지 마스크해서 출력할지를 전환한다(제3 모드).
(2) 제2 모드에서의 접속
본 발명의 실시 형태에서는, 제2 모드에서, 네거티브측 국소 비트선(LBN)과 네거티브측 공통 비트선(CBLN)을 접속하고, 포지티브측 국소 비트선(LBP)과 정전류원(81)과 접속하고, 정상 글로벌 판독 비트선(GBLr)과 인버터(IV2)와 접속하고, 역상 글로벌 판독 비트선(/GBLt)과 인버터(IV1)를 접속했지만, 이것에 한정하는 것이 아니다.
제2 모드에서, 포지티브측 국소 비트선(LBP)과 네거티브측 공통 비트선(CBLN)을 접속하고, 네거티브측 국소 비트선(LBN)과 정전류원(81)과 접속하고, 정상 글로벌 판독 비트선(GBLr)과 인버터(IV1)와 접속하고, 역상 글로벌 판독 비트선(/GBLt)과 인버터(IV2)를 접속하는 것으로 해도 된다.
본 발명은 상기의 판독 처리만을 구비하는 반도체 장치에 한정되는 것은 아니다. 예를 들어, 반도체 장치가, 트윈 셀의 통상 판독(제3 모드에서의 트윈 셀의 기억 데이터의 판정만) 기능과, 상기 본 발명의 실시 형태의 판독 기능의 양쪽을 구비하고, 어느 기능을 실행할지를 전환할 수 있는 것으로 해도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 실시 형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능함은 말할 필요도 없다.
1 : 마이크로컴퓨터(MCU) 2 : 중앙 처리 장치(CPU)
3 : 다이렉트 메모리 액세스 컨트롤러(DMAC)
4 : 버스 인터페이스 회로(BIF) 5 : 랜덤 액세스 메모리(RAM)
6 : 플래시 메모리 모듈(FMDL) 7 : 플래시 시퀀서(FSQC)
8, 9 : 외부 입출력 포트(PRT) 10 : 타이머(TMR)
11 : 클럭 펄스 제네레이터(CPG) 19, 100 : 메모리 어레이(MARY)
20 : 부 비트선 셀렉터 22 : 판독 열 셀렉터
24 : 제1행 디코더(RDEC1) 25 : 제2행 디코더(RDEC2)
27 : 기입 데이터 래치 회로 28 : 재기입 열 셀렉터
29 : 입출력 회로(IOBUF) 30 : 열 디코더(CDEC)
31 : 전원 회로(VPG) 32 : 타이밍 제너레이터(TMG)
40 : 판독계 디스차지 회로 41 : 기입계 디스차지 회로
46 : 출력 회로 제어부 48, 105 : 출력 회로
50 : 차동 증폭부 52 : 데이터 출력부
71 : 판독 요구 검지 회로 72 : 카운트 신호 생성 회로
73 : 제어용 신호 생성 회로 74 : 지연 회로 군
75 : 포지티브/네거티브 선택 신호 생성 회로
76 : 카운터 클럭 생성 회로 77 : 정상측 출력 드라이버
78 : 역상측 출력 드라이버 79 : 감지 증폭기
81 : 정전류원 82, 84 : 스위치
83, 91 : 프리차지부 99 : 출력 제어 회로
100 : 반도체 장치 102 : 제1 기억 소자
103 : 제2 기억 소자 104 : 트윈 셀
IV1 내지 IV10 : 인버터 DL1, DL2 : 지연 회로
FF1 내지 FF10 : 플립플롭
LC1, LC3, LC4, LC6, LC7, LC8 : AND 회로
LC2, LC5 : OR 회로 SEL : 데이터 셀렉터
RS RS : 플립플롭
P1 내지 P14, P20 : P채널 MOS 트랜지스터
N3, N8, N10, N11, N12 : N채널 MOS 트랜지스터
VSA_P, VSA_N : 베리파이 감지 증폭기
PVSL, NVSL : 베리파이 신호 선 PSL, NSL : 신호 선
HACSP : 고속 액세스 포트 LACSP : 저속 액세스 포트
LTP, LTN : 스태틱 래치 MC1, MC2 : 불휘발성 메모리 셀
WMBL : 기입용의 주 비트선
WMBL_0P 내지 WMBL_3P : 포지티브 셀측의 주 비트선
WMBL_0N 내지 WMBL_3N : 네거티브 셀측의 주 비트선
SBL : 부 비트선
SBL_0P 내지 SBL_7P : 포지티브 셀측의 부 비트선
SBL_0N 내지 SBL_7N : 네거티브 셀측의 부 비트선
CBLP : 포지티브측 공통 비트선 CBLN : 네거티브측 공통 비트선
LBP : 포지티브측 국소 비트선 LBN : 네거티브측 국소 비트선
GBLr : 정상 글로벌 판독 비트선 /GBLr : 역상 글로벌 판독 비트선
WL : 워드선 MGL : 메모리 게이트 선택선
HBUS : 고속 버스 HBUS_D : 고속 데이터 버스
PBUS : 주변 버스 PBUS_D : 주변 데이터 버스
3 : 다이렉트 메모리 액세스 컨트롤러(DMAC)
4 : 버스 인터페이스 회로(BIF) 5 : 랜덤 액세스 메모리(RAM)
6 : 플래시 메모리 모듈(FMDL) 7 : 플래시 시퀀서(FSQC)
8, 9 : 외부 입출력 포트(PRT) 10 : 타이머(TMR)
11 : 클럭 펄스 제네레이터(CPG) 19, 100 : 메모리 어레이(MARY)
20 : 부 비트선 셀렉터 22 : 판독 열 셀렉터
24 : 제1행 디코더(RDEC1) 25 : 제2행 디코더(RDEC2)
27 : 기입 데이터 래치 회로 28 : 재기입 열 셀렉터
29 : 입출력 회로(IOBUF) 30 : 열 디코더(CDEC)
31 : 전원 회로(VPG) 32 : 타이밍 제너레이터(TMG)
40 : 판독계 디스차지 회로 41 : 기입계 디스차지 회로
46 : 출력 회로 제어부 48, 105 : 출력 회로
50 : 차동 증폭부 52 : 데이터 출력부
71 : 판독 요구 검지 회로 72 : 카운트 신호 생성 회로
73 : 제어용 신호 생성 회로 74 : 지연 회로 군
75 : 포지티브/네거티브 선택 신호 생성 회로
76 : 카운터 클럭 생성 회로 77 : 정상측 출력 드라이버
78 : 역상측 출력 드라이버 79 : 감지 증폭기
81 : 정전류원 82, 84 : 스위치
83, 91 : 프리차지부 99 : 출력 제어 회로
100 : 반도체 장치 102 : 제1 기억 소자
103 : 제2 기억 소자 104 : 트윈 셀
IV1 내지 IV10 : 인버터 DL1, DL2 : 지연 회로
FF1 내지 FF10 : 플립플롭
LC1, LC3, LC4, LC6, LC7, LC8 : AND 회로
LC2, LC5 : OR 회로 SEL : 데이터 셀렉터
RS RS : 플립플롭
P1 내지 P14, P20 : P채널 MOS 트랜지스터
N3, N8, N10, N11, N12 : N채널 MOS 트랜지스터
VSA_P, VSA_N : 베리파이 감지 증폭기
PVSL, NVSL : 베리파이 신호 선 PSL, NSL : 신호 선
HACSP : 고속 액세스 포트 LACSP : 저속 액세스 포트
LTP, LTN : 스태틱 래치 MC1, MC2 : 불휘발성 메모리 셀
WMBL : 기입용의 주 비트선
WMBL_0P 내지 WMBL_3P : 포지티브 셀측의 주 비트선
WMBL_0N 내지 WMBL_3N : 네거티브 셀측의 주 비트선
SBL : 부 비트선
SBL_0P 내지 SBL_7P : 포지티브 셀측의 부 비트선
SBL_0N 내지 SBL_7N : 네거티브 셀측의 부 비트선
CBLP : 포지티브측 공통 비트선 CBLN : 네거티브측 공통 비트선
LBP : 포지티브측 국소 비트선 LBN : 네거티브측 국소 비트선
GBLr : 정상 글로벌 판독 비트선 /GBLr : 역상 글로벌 판독 비트선
WL : 워드선 MGL : 메모리 게이트 선택선
HBUS : 고속 버스 HBUS_D : 고속 데이터 버스
PBUS : 주변 버스 PBUS_D : 주변 데이터 버스
Claims (11)
- 역치 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자와 제2 기억 소자를 포함하는 트윈 셀을 복수개 포함하는 메모리 어레이와,
상기 트윈 셀의 판독 요구를 받았을 때, 상기 트윈 셀을 구성하는 제1 기억 소자의 역치 전압이 소거 판정 레벨보다도 작고, 상기 트윈 셀을 구성하는 제2 기억 소자의 역치 전압이 상기 소거 판정 레벨보다도 작은 경우에는, 상기 트윈 셀의 기억 데이터를 마스크해서 출력하는 출력 회로를 구비한, 반도체 장치. - 제1항에 있어서,
상기 출력 회로는, 상기 트윈 셀의 판독 요구를 받았을 때, 상기 트윈 셀을 구성하는 제1 기억 소자의 역치 전압이 소거 판정 레벨보다도 작고, 상기 트윈 셀을 구성하는 제2 기억 소자의 역치 전압이 상기 소거 판정 레벨보다도 작은 경우에는, 고정값을 출력하는, 반도체 장치. - 제1항에 있어서,
상기 출력 회로는, 상기 트윈 셀의 판독 요구에 따라,
제1 모드에서, 상기 제1 기억 소자의 역치 전압에 따라서 제1 비트선에 발생하는 전압과, 정전류원에 접속됨으로써 제2 비트선에 발생하는 전압의 차를 증폭하고, 제2 모드에서, 상기 제2 기억 소자의 역치 전압에 따라서 상기 제2 비트선에 발생하는 전압과, 상기 정전류원에 접속됨으로써 상기 제1 비트선에 발생하는 전압의 차를 증폭하고, 제3 모드에서, 상기 제1 기억 소자의 역치 전압에 따라서 상기 제1 비트선에 발생하는 전압과, 상기 제2 기억 소자의 역치 전압에 따라서 상기 제2 비트선에 발생하는 전압의 차를 증폭하는 차동 증폭부를 포함하는, 반도체 장치. - 제3항에 있어서,
상기 반도체 장치는,
상기 제1 기억 소자와 접속되는 제3 비트선과,
상기 제2 기억 소자와 접속되는 제4 비트선을 포함하고,
상기 차동 증폭부는,
상기 제1 비트선과 상기 제2 비트선의 전위차를 증폭하는 증폭기와,
상기 제1 모드에서, 상기 제1 비트선과 상기 제3 비트선을 접속하고, 상기 제2 모드에서, 상기 제2 비트선과 상기 제4 비트선을 접속하고, 상기 제3 모드에서, 상기 제1 비트선과 상기 제3 비트선을 접속하고, 또한 상기 제2 비트선과 상기 제4 비트선을 접속하는 제1 스위치와,
상기 제1 모드에서, 상기 정전류원과 상기 제2 비트선과 접속하고, 상기 제2 모드에서, 상기 정전류원과 상기 제1 비트선과 접속하는 제2 스위치를 포함하는, 반도체 장치. - 제4항에 있어서,
상기 차동 증폭부는,
상기 증폭기에서의 증폭 후에 상기 제1 비트선의 전압을 출력하는 제1 출력 드라이버와,
상기 증폭기에서의 증폭 후에 상기 제2 비트선의 전압을 출력하는 제2 출력 드라이버를 포함하는, 반도체 장치. - 제5항에 있어서,
상기 출력 회로는, 상기 차동 증폭부의 출력을 받는 데이터 출력부를 포함하고,
상기 데이터 출력부는,
상기 제1 모드에서의 상기 차동 증폭부의 출력을 기억하는 제1 기억부와,
상기 제2 모드에서의 상기 차동 증폭부의 출력을 기억하는 제2 기억부와,
상기 제3 모드에서의 상기 차동 증폭부의 출력을 기억하는 제3 기억부와,
상기 제1 기억부에 상기 제1 기억 소자의 역치 전압이 상기 소거 판정 레벨보다도 작은 것을 나타내는 데이터가 기억되고, 상기 제2 기억부에 상기 제2 기억 소자의 역치 전압이 상기 소거 판정 레벨보다도 작은 것을 나타내는 데이터가 기억되어 있는 경우에는, 상기 제3 기억부에 기억되어 있는 데이터를 마스크한 데이터를 출력하는 출력 제어 회로를 포함하는, 반도체 장치. - 제6항에 있어서,
상기 출력 회로는,
상기 제1 모드 및 상기 제3 모드에서, 상기 제1 출력 드라이버의 출력을 제1 입력값, 상기 제2 출력 드라이버의 출력을 제2 입력값으로서 선택하고,
상기 제2 모드에서, 상기 제2 출력 드라이버의 출력을 상기 제1 입력값, 상기 제1 출력 드라이버의 출력을 상기 제2 입력값으로서 선택하는 셀렉터를 구비하고,
상기 제1 기억부, 상기 제2 기억부 및 상기 제3 기억부는, 상기 제1 입력값 및 상기 제2 입력값에 기초하는 값을 기억하는, 반도체 장치. - 제4항에 있어서,
상기 반도체 장치는,
상기 반도체 장치를 제어하기 위한 클럭을 생성하는 클럭 펄스 생성기와,
상기 출력 회로를 제어하기 위한 신호를 생성하는 출력 회로 제어부를 구비하고,
상기 출력 회로 제어부는,
상기 트윈 셀의 판독 요구가 검지하는 검지 회로와,
상기 트윈 셀의 판독 요구가 검지되었을 때, 상기 클럭 펄스 생성기에서 생성된 클럭보다도 짧은 주기의 카운터 클럭을 생성하는 카운터 클럭 생성 회로와,
상기 카운터 클럭의 각 상승에 기초해서 제1 레벨로 변화하는 카운트 신호를 복수개 생성하는 카운트 신호 생성 회로와,
상기 생성된 복수개의 카운트 신호에 기초하여, 상기 제1 스위치 및 상기 제2 스위치를 제어하는 신호를 생성하는 선택 신호 생성 회로를 포함하는, 반도체 장치. - 제6항에 있어서,
상기 반도체 장치는,
상기 반도체 장치를 제어하기 위한 클럭을 생성하는 클럭 펄스 생성기와,
상기 출력 회로를 제어하기 위한 신호를 생성하는 출력 회로 제어부를 구비하고,
상기 출력 회로 제어부는,
상기 트윈 셀의 판독 요구가 검지하는 검지 회로와,
상기 트윈 셀의 판독 요구가 검지되었을 때, 상기 클럭 펄스 생성기에서 생성된 클럭보다도 짧은 주기의 카운터 클럭을 생성하는 카운터 클럭 생성 회로와,
상기 카운터 클럭의 각 상승에 기초해서 제1 레벨로 변화하는 카운트 신호를 3개 생성하는 카운트 신호 생성 회로와,
상기 제1 기억부, 상기 제2 기억부 및 제3 기억부는, 각각 상기 생성된 3개의 카운트 신호 중 1개에 기초하여, 상기 차동 증폭부의 출력을 래치하는, 반도체 장치. - 제1항에 있어서,
상기 반도체 장치는,
기입 베리파이(verify) 시에 있어서, 기입 동작이 선택된 트윈 셀의 기억 정보가 판독된 주 비트선의 전압을 증폭하는 베리파이 감지 증폭기를 더 구비하는, 반도체 장치. - 역치 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자와 제2 기억 소자를 포함하는 트윈 셀을 복수개 포함하는 메모리 어레이와,
상기 트윈 셀의 판독 요구를 받았을 때, 상기 트윈 셀을 구성하는 제1 기억 소자의 역치 전압이 소거 판정 레벨보다도 작고, 상기 트윈 셀을 구성하는 제2 기억 소자의 역치 전압이 상기 소거 판정 레벨보다도 작은 경우에는, 상기 트윈 셀의 기억 데이터를 판독하지 않는 출력 회로를 구비한, 반도체 장치.
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