JP2011138579A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消去動作を効率的に実行することができ、且つ誤消去動作も防止できる積層型の不揮発性半導体記憶装置を提供する。
【解決手段】ロウデコーダ回路１１０は、非選択とされるメモリブロックＭＢにおいては、出力信号ＳＥＬｉの電圧レベルを終始電圧ＶＩＩに維持する。これにより、ワード線ＷＬ０〜３、選択ゲート線ＳＧＤ０〜３、及びＳＧＳ０〜３は全てフローティング状態にされる。その後、時刻ｔ０よりも後の時刻ｔ１において、出力信号ｂＳＥＬｉの電圧レベルを電圧ＶＩＩから電圧Ｖｈｈに変化させる。これにより、ワード線ＷＬ０〜３、選択ゲート線ＳＧＤ０〜３、及びＳＧＳ０〜３はフローティング状態から、電圧Ｖ_ＷＬＲ、Ｖ_ＳＧＤＲ、Ｖ_ＳＧＳＲを充電される状態に切り替わる。
【選択図】図５Ａ

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。

従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。

そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。

メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。これらポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリストリングと呼ばれる。

このようなメモリセルを３次元的に配置した従来の半導体記憶装置において消去動作を実行する際、消去対象ブロックにおいて、メモリセルのボディとなる柱状半導体の電圧をＧＩＤＬ電流（Gate Induced Drain Leakage Current）を用いて昇圧する一方、ワード線の電圧を例えば０Ｖに保つことにより、データ消去を行っている。一方、非選択の非消去対象のブロックでは、ワード線の電圧をフローティング状態に維持し、柱状半導体の電位がＧＩＤＬ電流により上昇した場合、フローティングのワード線の電位も、容量カップリングにより所定の電位まで上昇させる。これにより、非選択ブロックにおいてデータ消去がされないようにしている。この方式では、非選択ブロックのワード線に特別の電圧を供給することなく、単にロウデコーダ中の駆動トランジスタをカットオフしておくだけで良いので、消去動作を効率的に実行することができる。

しかし、この方式の場合、非選択ブロックにおけるワード線の電圧が容量カップリングで上昇した場合でも、その後駆動トランジスタのリーク電流の影響で非選択ブロックにおけるワード線の電圧が徐々に低下してしまうという問題があった。非選択ブロックにおけるワード線の電圧がリーク電流により所定の電圧以下まで低下すると、非選択ブロックにおいてデータの誤消去が生じてしまう。このような状況の下、消去動作を効率的に実行することができ、且つ誤消去動作も防止できる積層型の不揮発性半導体記憶装置の実現が望まれている。

特開２００７−２６６１４３号公報

本発明は、消去動作を効率的に実行することができ、且つ誤消去動作も防止できる積層型の不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルを直列接続してなるメモリストリングと、前記メモリストリングの両端に接続されたドレイン側選択トランジスタ及びソース側選択トランジスタを有するＮＡＮＤセルユニットを配列してなるメモリセルアレイと、
前記メモリセルアレイに対し、データの読み出し、書き込み、及び消去のための各種電圧を印加する制御回路と
を備え、
前記ＮＡＮＤセルユニットは、
基板に対して垂直方向に延びるように形成され前記メモリセルのボディとして機能する第１の柱状半導体層と、
前記第１の柱状半導体層との間に電荷を蓄積する電荷蓄積層及びゲート絶縁膜を挟むようにして複数層に亘って形成され前記メモリセルを選択するワード線として機能する複数の第１の導電層と、
前記第１の柱状半導体層の第１の端部に接し且つ前記基板に対して垂直方向に延びるように形成され前記ドレイン側選択トランジスタのボディとして機能する第２の柱状半導体層と、
当該第２の柱状半導体層との間にゲート絶縁膜を挟むようにして形成され前記ドレイン側選択トランジスタの選択ゲート線として機能する第２の導電層と、
前記第１の柱状半導体層の第２の端部に接し且つ前記基板に対して垂直方向に延びるように形成され前記ソース側選択トランジスタのボディとして機能する第３の柱状半導体層と、
当該第３の柱状半導体層との間にゲート絶縁膜を挟むようにして形成され前記ソース側選択トランジスタの選択ゲート線として機能する第３の柱状半導体層と
を備え、
ビット線が、前記第２の柱状半導体層の一端に接続され、
ソース線が、前記第３の柱状半導体層の一端に接続され、
複数の前記ＮＡＮＤセルユニットは、同一の前記第１の導電層を共有して前記メモリセルへの消去動作の実行の単位としてのブロックを形成し、
前記制御回路は、消去動作の際、
選択される前記ブロックにおいては、前記ソース線及び前記第の３導電層に所定の電位を与えてＧＩＤＬ電流を発生させることにより、前記第１の柱状半導体層の電位を上昇させると共に、前記第１の導電層に第１の電圧を与えて、これにより選択される前記ブロックにおける消去動作を実行する一方、
非選択とされる前記ブロックにおいては、第１の期間の間前記第１導電層をフローティング状態に維持する一方、前記第１の期間の後の第２の期間では、前記第１の導電層をフローティング状態から、前記第１の電圧よりも大きい第２の電圧に充電する状態に切り替えることを特徴とする。

この発明によれば、消去動作を効率的に実行することができ、且つ誤消去動作も防止できる積層型の不揮発性半導体記憶装置を提供することができる。

本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。 本発明の第１実施形態における一つのメモリストリングＭＳの回路図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図である。 第１実施形態におけるメモリストリングＭＳの断面構造図である。 図１のロウデコーダ回路１１０の具体的な構成例を示す等価回路図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。 図５Ａに示すレベルシフタ回路１１２の具体的構成例を示す等価回路図である。 図６Ａの回路における信号ＴＲＧ１、ＴＲＧ２を発生させるための信号発生回路の構成例である。 図５Ａに示すレベルシフタ回路１１２の別の具体的構成例を示す等価回路図である。 図５Ａに示すレベルシフタ回路１１２の更に別の具体的構成例を示す等価回路図である。 図５Ａに示すレベルシフタ回路１１２の更に別の具体的構成例を示す等価回路図である。 図５Ａに示すレベルシフタ回路１１２の更に別の具体的構成例を示す等価回路図である。 ワード線駆動回路１３０の具体的構成例を示す等価回路図である。 図１１Ａのインバータ４０３の構成例を示す等価回路図である。 ワード線駆動回路１３０の具体的構成例を示す等価回路図である。 ワード線駆動回路１３０の具体的構成例を示す等価回路図である。 選択ゲート線駆動回路１４０の具体的構成例を示す等価回路図である。 ソース線駆動回路１８０の具体的構成例を示す等価回路図である。 昇圧回路１５０の具体的構成例を示す等価回路図である。 昇圧回路１５０が発生させる昇圧電圧Ｖｅ１、Ｖｅ２の波形を示す。 図１５の発振器１５１の具体的構成例を示す等価回路図である。 図１５のレベルシフタ回路１５２の具体的構成例を示す等価回路図である。 図１５のオペアンプ１５４の具体例である。 昇圧回路１５０の別の構成例である。 昇圧回路１５０の別の構成例である。 図１８中の発振器１５１Ｂの具体的構成例を示す回路図である。 図１９中の遅延回路１５６の具体的構成例を示す回路図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置のＮＡＮＤセルユニットの構成を示す断面図である。 本発明の第２実施形態の動作を示す。 本発明の第３実施形態の動作を示す。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。

［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置の構成）
次に、図１〜図４を参照して、第１実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置を示す回路図である。また、図２は、１つのＮＡＮＤセルユニットの等価回路図である。図３は、メモリセルアレイＡＲ１の構造を示す概略斜視図である。また、図４は１つのＮＡＮＤセルユニットの断面構造を示している。

図１に示すように、第１実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、制御回路ＡＲ２を有する。

メモリセルアレイＡＲ１は、図１に示すように、カラム方向に並ぶｍ個のメモリブロックＭＢを有する。各メモリブロックＭＢは、ｎ行４列のメモリストリングＭＳ、メモリストリングＭＳの一端に接続されたソース側選択トランジスタＳＳＴｒ、及びメモリストリングＭＳの他端に接続されたドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳと、その両端に接続される選択トランジスタＳＳＴｒ、ＳＤＴｒとにより、１つのＮＡＮＤセルユニットが形成される。１つのメモリブロックＭＢ中には、４×ｎ個のＮＡＮＤセルユニットがマトリクス状に配置される。これらのＮＡＮＤセルユニットは、後で詳しく説明するように、半導体基板に対し垂直方向に伸びる積層型のＮＡＮＤセルユニットとして形成されている。すなわち、メモリセルアレイＡＲ１は、メモリセルを基板に平行な方向だけでなく、垂直方向にも配列した３次元構造を有している。

１つのメモリストリングＭＳは、図２に示すように、メモリセルを構成するメモリトランジスタＭＴｒ０〜ＭＴｒ３を有する。メモリトランジスタＭＴｒ０〜ＭＴｒ３は電流経路が直列となるように接続されている。メモリトランジスタＭＴｒ０〜ＭＴｒ３は、ＭＯＮＯＳ構造にて構成されており、電荷蓄積膜（例えばシリコン窒素膜）に電荷を蓄積させることによりデータを記憶する。

メモリトランジスタＭＴｒ０〜ＭＴｒ３の制御ゲートは、図２に示すように、ワード線ＷＬ０〜ＷＬ３に接続されている。図１に示すように、各ワード線ＷＬi（ｉ＝０〜３）は、１つのメモリブロックＭＢ中でマトリクス状に並ぶ４×ｎ個のメモリストリングＭＳ中のメモリトランジスタＭＴｒｉの制御ゲートに共通に接続されている。

ソース側選択トランジスタＳＳＴｒのドレインは、図２に示すように、メモリトランジスタＭＴｒ１のソースに接続されている。ソース側選択トランジスタＳＳＴｒのソースは、ソース線ＳＬＡに接続されている。ソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。

ソース線ＳＬＡは、図１に示すように、１つのメモリブロックＭＢ中でマトリクス状（４×ｎ個）に並ぶソース側選択トランジスタＳＳＴｒのソースに共通に接続されると共に、複数のメモリブロックＭＢに共通に接続されている。
ソース側選択ゲート線ＳＧＳは、ロウ方向に並ぶソース側選択トランジスタＳＳＴｒの制御ゲートに共通に設けられるよう、メモリブロックＭＢ中でロウ方向に伸びるようにストライプ状に形成されている。

ドレイン側選択トランジスタＳＤＴｒの一端は、図２に示すように、メモリトランジスタＭＴｒ３の一端に接続されている。ドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。

ビット線ＢＬは、図１に示すように、カラム方向に一列に並ぶドレイン側選択トランジスタＳＤＴｒの一端に共通に設けられ、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びて形成されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に一列に並ぶドレイン側選択トランジスタＳＤＴｒの制御ゲートに共通に設けられ、複数のメモリストリングＭＳを跨ぐようにロウ方向に延びて形成されている。

制御回路ＡＲ２は、図１に示すように、入出力回路（Ｉ／Ｏ）１００、ロウデコーダ回路１１０、ブロックアドレスデコーダ回路１２０、ワード線駆動回路１３０、選択ゲート線駆動回路１４０、昇圧回路１５０、センスアンプ回路１７０、ソース線駆動回路１８０及びシーケンサ１９０を有する。

ロウデコーダ回路１１０は、ブロックアドレスデコーダ回路１２０から出力されるブロックアドレス信号、及びその他のアドレス信号に従い、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳに対し、各種動作に必要な電圧を選択的に供給するための回路である。なお、本実施の形態のロウデコーダ回路１１０は、対応するメモリブロックＭＢが非選択とされる場合に、そのメモリブロックＭＢ中のワード線ＷＬ０〜３を所定期間フローティング状態に維持し、その後、フローティング状態から所定の電圧Ｖ_ＷＬＲに充電する状態に切り替える動作を行う。詳しくは後述する。

ワード線駆動回路１３０は、図１に示すように、ワード線ＷＬ０〜ＷＬ３に供給される電圧Ｖ_ＣＧ０〜Ｖ_ＣＧ３、及び電圧Ｖ_ＷＬＲを出力する。

選択ゲート線駆動回路１４０は、ソース側選択ゲート線ＳＧＳに供給される電圧Ｖ_ＳＧＳ０〜Ｖ_ＳＧＳ３、ドレイン側選択ゲート線ＳＧＤに供給される電圧Ｖ_ＳＧＤ０〜Ｖ_ＳＧＤ３を出力すると共に、非選択ブロックのドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに供給すべき電圧Ｖ_ＳＧＤＲ、Ｖ_ＳＧＳＲを出力する。また、昇圧回路１５０は、ワード線駆動回路１３０、選択ゲート線駆動回路１４０、及びソース線駆動回路１８０に対し、電源電圧から昇圧させた昇圧電圧Ｖｅ１、Ｖｅ２を供給する。なお、昇圧電圧Ｖｅ１は、Ｖｅ２よりも所定期間早く立ち上がる。

センスアンプ回路１７０は、データ読み出しの際、ビット線ＢＬに生じた電圧を基準電圧を用いて差動増幅させてメモリトランジスタの保持データを判定すると共に、データ書き込みの際には、ビット線ＢＬに書き込みデータに応じた電圧を供給する。
ソース線駆動回路１８０は、データ読み出し、書き込み時にはソース線ＳＬＡを接地電圧（０Ｖ）に維持する一方、データ消去時には、ソース線ＳＬＡに電圧Ｖｅ１を供給する。この電圧Ｖｅ１は、選択ゲート線ＳＧＳに印加される電圧Ｖｅ２との作用によりＧＩＤＬ電流を発生させるためのものである。このＧＩＤＬ電流により、柱状半導体ＣＬの電位を上昇させて、消去動作を行う。

シーケンサ１９０は、各種駆動回路１３０、１４０、１８０に対し、各種動作を指示するための制御信号ＰＲＯＧＲＡＭ、ＲＥＡＤ、ＥＲＡＳＥを出力する。

次に、図３及び図４を参照して、第１実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図３は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイＡＲ１中の１つのメモリブロックＭＢの概略斜視図である。図４は、図３の一部断面図である。

図３に示すように、１つのメモリブロックＭＢは、メモリトランジスタＭＴｒ０〜３、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒが積層方向に延びるように直列接続されてなるメモリストリングＭＳを４×ｎ個配列して構成される。
各メモリストリングＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬを有している。各柱状半導体ＣＬは、半導体基板Ｂａから垂直方向に延びるように形成されており、半導体基板Ｂａ上においてマトリクス状になるように配置されている。この柱状半導体ＣＬは、メモリトランジスタＭＴｒ０〜３、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒのボディ（チャネル領域）として機能する。なお、この柱状半導体ＣＬは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬとは、段々形状を有する柱状の半導体を含む。

各メモリストリングＭＳのメモリトランジスタ（ＭＴｒ０〜３）のゲートに接続されているワード線（ＷＬ０〜ＷＬ３）は、同じメモリブロックＭＢ中の他のメモリストリングＭＳ中のメモリトランジスタにも共通に接続されている。即ち、１つのメモリブロックＭＢ中の４×ｎ個のメモリトランジスタＭＴｒ１のゲートの全てが同一のワード線ＷＬ１に接続されている。また、４×ｎ個のメモリトランジスタＭＴｒ２のゲートの全てが同一のワード線ＷＬ２に接続されている。また、４×ｎ個のメモリトランジスタＭＴｒ３のゲートの全てが同一のワード線ＷＬ３に接続されている。また、４×ｎ個のメモリトランジスタＭＴｒ４のゲートの全てが同一のワード線ＷＬ４に接続されている。すなわち、ワード線ＷＬ０〜ＷＬ３は、１つのメモリブロックＭＢ中において２次元的に広がった板状の平面構造を有している。また、ワード線ＷＬ０〜ＷＬ３は、それぞれ、メモリストリングＭＳに対し略垂直方向に伸びるように配置されている。
各ワード線ＷＬ０〜３は、柱状半導体ＣＬと、トンネル絶縁膜（シリコン酸化膜）、電荷蓄積層（シリコン窒化膜）、及びブロック絶縁膜（シリコン酸化膜）を介して接するように形成されている。

また、図３に示すように、メモリストリングＭＳの下方の柱状半導体ＣＬの周囲には、ゲート絶縁膜（図３では図示せず）を介してソース側選択ゲート線ＳＧＳ０〜３が形成される。このソース側選択ゲート線ＳＧＳ０〜３と、柱状半導体ＣＬとにより、ソース側選択トランジスタＳＳＴｒが形成される。
ソース側選択ゲート線ＳＧＳは、カラム方向において互いに絶縁分離されている。すなわち、ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４とは異なり、半導体基板Ｂａに平行なロウ方向（積層方向に直交する方向）を長手方向とし、かつカラム方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。また、ソース側選択ゲート線ＳＧＳの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬが設けられている。

また、図３に示すように、メモリストリングＭＳの上方には、柱状半導体ＣＬｍｎとゲート絶縁膜（図３には図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成するドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向を長手方向とし、かつカラム方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬが設けられている。

また、ビット線ＢＬは、メモリストリングＭＳの一端と、ドレイン側選択トランジスタＳＤＴｒを介して接続される。ビット線ＢＬは、カラム方向を長手方向としてストライプ状に形成されている。

次に、図４を参照して、１つのメモリストリングＭＳの断面図を示す。メモリストリングＭＳは、図４に示すように、基板Ｂａ上に設けられている。メモリストリングＭＳは、ソース側選択トランジスタ層６０、メモリトランジスタ層７０、ドレイン側選択トランジスタ層８０、及び配線層９０を有する。基板Ｂａ上には、拡散層Ｂａ１が形成され、ソース線ＳＬＡとして機能する。
ソース側選択トランジスタ層６０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリトランジスタ層７０は、メモリトランジスタＭＴｒ０〜ＭＴｒ３（メモリストリングＭＳ）として機能する。ドレイン側選択トランジスタ層８０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層９０は、ビット線ＢＬとして機能する。

ソース側選択トランジスタ層６０は、図４に示すように、ソース側導電層６１を有する。ソース側導電層６１は、基板Ｂａと平行なロウ方向に伸びるストライプ状に形成されている。

ソース側導電層６１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側導電層６１は、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層６１は、ソース側選択トランジスタＳＳＴｒのゲートとして機能する。

また、ソース側選択トランジスタ層６０は、図４に示すように、ソース側ゲート絶縁層６３、及びソース側柱状半導体層６４を有する。ソース側ゲート絶縁層６３は、ソース側柱状半導体層６４の側面に接するように形成される。ソース側柱状半導体層６４は、前述の柱状半導体層ＣＬの一部を構成し、拡散層１１ａに接するように、基板１０ａに対して垂直方向に延びるように柱状に形成されている。ソース側ゲート絶縁層６３は、例えば酸化シリコン（ＳｉＯ_２）にて構成されている。ソース側柱状半導体層６４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

メモリトランジスタ層７０は、図４に示すように、積層されたワード線導電層７１ａ〜７１ｄを有する。ワード線導電層７１ａ〜７１ｄは、基板１０ａと平行なロウ方向及びカラム方向に広がる板状に形成されている。ワード線導電層７１ａ〜７１ｄは、図３のワード線ＷＬ０〜３を構成する。ワード線導電層７１ａ〜７１ｄは、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。

また、メモリトランジスタ層７０は、ブロック絶縁層７３ａ、電荷蓄積層７３ｂ、トンネル絶縁層７３ｃ、及びメモリ柱状半導体層７４を有する。メモリ柱状半導体層７４は、前述した柱状半導体層ＣＬの一部を構成し、メモリストリングＭＳのボディとして機能する。

ブロック絶縁層７３ａは、柱状半導体層７４の側壁に所定の厚みをもって形成されている。電荷蓄積層７３ｂは、ブロック絶縁層７３ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層７３ｃは、電荷蓄積層７３ｂの側壁に所定の厚みをもって形成されている。メモリ柱状半導体層７４は、トンネル絶縁層７３ｃの側壁に接する。メモリ柱状半導体層７４は、ソース側柱状半導体層６４の上面、及び後述するドレイン側柱状半導体層８４の下面に接するように、基板１０ａに対して垂直方向に延びるように形成されている。

ブロック絶縁層７３ａ、及びトンネル絶縁層７３ｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層７３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層７４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

ドレイン側選択トランジスタ層８０は、図４に示すように、ドレイン側導電層８１を有する。ドレイン側導電層８１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層８１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側導電層８１は、ドレイン側選択ゲート線ＳＧＤとして機能する。

また、ドレイン側選択トランジスタ層８０は、図４に示すように、ドレイン側ゲート絶縁層８３、及びドレイン側柱状半導体層８４を有する。ドレイン側ゲート絶縁層８３は、ドレイン側柱状半導体層８４の側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層８４は、ドレイン側ゲート絶縁層８３の側壁に接するように形成されている。ドレイン側柱状半導体層８４は、メモリ柱状半導体層７４の上面に接し、基板１０ａに対して垂直方向に延びるように形成されている。

ドレイン側ゲート絶縁層８３は、酸化シリコン（ＳｉＯ_２）にて構成されている。ドレイン側柱状半導体層８４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

配線層９０は、図４に示すように、ビット線層９１を有する。ビット線層９１は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ビット線層９１は、ドレイン側柱状半導体層８４の上面に接するように形成されている。ビット線層９１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ビット線層９１は、ビット線ＢＬとして機能する。

図５Ａは、図１に示したロウデコーダ回路１１０の具体的構成例を示す回路図である。このロウデコーダ回路１１０は、ブロックデコーダ１１１、レベルシフタ１１２、第１ワード線駆動トランジスタＴｒ０〜Ｔｒ３、第２ワード線駆動トランジスタＴｒ１０〜Ｔｒ１３、第１ソース側選択ゲート線駆動トランジスタＴｒ２０〜Ｔｒ２３、第２ソース側選択ゲート線駆動トランジスタＴｒ３０〜３３、第１ドレイン側選択ゲート線駆動トランジスタＴｒ４０〜Ｔｒ４３、第２ドレイン側選択ゲート線駆動トランジスタＴｒ５０〜５３を備えている。なお、以下の説明においては、特に断らない限り、トランジスタのバックゲートは、接地端子に接続されているものとする。

ブロックデコーダ１１１は、ブロックアドレスデコーダ１２０からのデコード信号に従って、レベルシフタ１１２を駆動させる。レベルシフタ１１２は、このデコード信号に従って、出力信号ＳＥＬｉのレベルを、電源電圧Ｖｄｄよりも高い電圧Ｖｈｈと、負の電圧ＶＩＩとの間で変化させる。またレベルシフタ１１２は、このデコード信号に従って、出力信号ｂＳＥＬｉのレベルを、電圧ＶｈｈとＶＩＩとの間で変化させる。

メモリブロックＭＢの消去動作においては、レベルシフタ１１２は次のように動作する。消去動作において、時刻ｔ０にて消去コマンドＥＲＡＳＥが”Ｌ”から”Ｈ”に立ち上がり、対応するメモリブロックＭＢが消去対象として選択される場合、レベルシフタ１１１は、図５Ｂに示すように、時刻ｔ０において、出力信号ＳＥＬｉの電圧レベルを電圧ＶＩＩから電圧Ｖｈｈに変化させる。一方、出力信号ｂＳＥＬｉは、対応するメモリブロックＭＢが選択されている間、終始その電圧レベルを電圧ＶＩＩに維持される。

一方、消去動作において、対応するメモリブロックＭＢが非選択とされる場合（消去対象とされない場合）、レベルシフタ１１１は、図５Ｂに示すように、出力信号ＳＥＬｉの電圧レベルを終始電圧ＶＩＩに維持する。これにより、ワード線ＷＬ０〜３、選択ゲート線ＳＧＤ０〜３、及びＳＧＳ０〜３は全てフローティング状態にされる。その後、時刻ｔ０よりも後の時刻ｔ１において、出力信号ｂＳＥＬｉの電圧レベルを電圧ＶＩＩから電圧Ｖｈｈに変化させる。これにより、ワード線ＷＬ０〜３、選択ゲート線ＳＧＤ０〜３、及びＳＧＳ０〜３はフローティング状態から、電圧Ｖ_ＷＬＲ、Ｖ_ＳＧＤＲ、Ｖ_ＳＧＳＲを充電される状態に切り替わる。

このように、本実施の形態によれば、消去動作時に非選択とされるメモリブロック中のワード線ＷＬ０〜３は、消去動作が開始される時刻ｔ０以降、時刻ｔ１までは、フローティング状態とされる。そして、ＧＩＤＬ電流に基づいて柱状半導体ＣＬの電圧が上昇すると、フローティング状態とされたワード線ＷＬ０〜３の電圧は、容量カップリングにより上昇する。しかし、このワード線ＷＬの電圧の上昇を、容量カップリングのみに依拠する場合、駆動トランジスタのリーク電流により、ワード線ＷＬの電圧は徐々に低下し、非選択のメモリブロックＭＢにおいて、メモリセルの誤消去が生じる虞がある。

そこで、本実施の形態では、時刻ｔ１以降、非選択のメモリブロックＭＢのワード線ＷＬ０〜３を、フローティング状態から、電圧Ｖ_ＷＬＲに充電する状態に切り替える。電圧Ｖ_ＷＬＲは、信号ｂＳＥＬｉが”Ｈ”にされることによりトランジスタＴｒ１０〜Ｔｒ１３が導通することにより、ワード線ＷＬ０〜３に供給される。これにより、非選択のメモリブロックＭＢにおけるワード線ＷＬの電圧がリーク電流に基づいて低下することを防止し、非選択のメモリブロックＭＢにおけるデータ誤消去の発生を防止することができる。なお、消去動作の開始直後から、非選択のメモリブロックＭＢのワード線ＷＬ０〜３を、所定の電圧（例えば１５Ｖ程度）まで充電させることも可能であるが、この場合、柱状半導体ＣＬの電圧の上昇と合わせて、ワード線ＷＬ０〜３の電位を上昇させないと、柱状半導体ＣＬの電圧とワード線ＷＬの電圧との間に差がついて、非選択のメモリブロックＭＢのメモリセルにおいてデータの誤消去が発生する。これを発生させないようなワード線の電圧の制御が難しくなる。この点、本実施の形態の場合、非選択のメモリブロックＭＢのワード線ＷＬの電圧は、当初容量カップリングにより柱状半導体ＣＬの電圧の上昇に従って上昇し、その後、時刻ｔ１以降での充電は、柱状半導体ＣＬの最終到達電圧相当の電圧に充電するのみであるので、消去時間を長時間化させることなく、誤消去動作の発生を防止することができる。

第１ワード線駆動トランジスタＴｒ０〜Ｔｒ３、第２ワード線駆動トランジスタＴｒ１０〜Ｔｒ１３、第１ソース側選択ゲート線駆動トランジスタＴｒ２０〜Ｔｒ２３、第２ソース側選択ゲート線駆動トランジスタＴｒ３０〜３３、第１ドレイン側選択ゲート線駆動トランジスタＴｒ４０〜Ｔｒ４３、第２ドレイン側選択ゲート線駆動トランジスタＴｒ５０〜５３は、いずれもエンハンスメント型で且つ高耐圧のＮＭＯＳトランジスタである。また、これらのＮＭＯＳトランジスタは、ワード線ＷＬ、選択ゲート線ＳＧＳ、ＳＧＤに接地電圧より低い負の電圧ＶＩＩを転送可能なように、そのバックゲートに負の電圧ＶＩＩを与えられている。負の電圧の転送が不要な場合には、バックゲートは接地電圧に接続することもできる。

図５Ａに示すように、第１ワード線駆動トランジスタＴｒ０〜Ｔｒ３は、ゲートに出力信号ＳＥＬｉを供給され、これにより、メモリブロックＭＢが選択時は導通し、メモリブロックＭＢが非選択の場合には終始非導通状態に維持される。また、第１ワード線駆動トランジスタＴｒ０〜Ｔｒ３のドレインは、ワード線駆動回路１３０からデータ読み出し、書き込み又は消去に用いられる電圧Ｖ_ＣＧ０〜Ｖ_ＣＧ３を与えられる。ソースはワード線ＷＬ０〜３のいずれかに接続されている。

第２ワード線駆動トランジスタＴｒ１０〜Ｔｒ１３は、ゲートに出力信号ｂＳＥＬｉを供給される。また、第２ワード線駆動トランジスタＴｒ１０〜Ｔｒ１３のドレインは、ワード線駆動回路１３０から、消去動作時に非選択とされるメモリブロックＭＢのワード線ＷＬに与えるべき電圧Ｖ_ＷＬＲを与えられる。ソースはワード線ＷＬ０〜３のいずれかに接続されている。この第２ワード線駆動トランジスタＴｒ１０〜Ｔｒ１３は、メモリブロックＭＢが非選択の場合には、所定の遅れたタイミングで導通する一方、メモリブロックＭＢが選択される場合には終始非導通状態に維持される。

第１ソース側選択ゲート線駆動トランジスタＴｒ２０〜Ｔｒ２３は、ゲートに出力信号ＳＥＬｉを供給される。また、第１ソース側選択ゲート線駆動トランジスタＴｒ２０〜Ｔｒ２３のドレインは、選択ゲート線駆動回路１４０からソース側選択トランジスタＳＳＴｒ０〜３を導通させるための電圧Ｖ_ＳＧＳ０〜Ｖ_ＳＧＳ３を与えられる一方、ソースはソース側選択ゲート線ＳＧＳ０〜３のいずれかに接続されている。

第２ソース側選択ゲート線駆動トランジスタＴｒ３０〜３３は、ゲートに出力信号ｂＳＥＬｉを供給される。また、第２ソース側選択ゲート線駆動トランジスタＴｒ３０〜Ｔｒ３３のドレインは、選択ゲート線駆動回路１４０から、消去動作時において非選択とされるメモリブロックＭＢのソース側選択ゲート線ＳＧＳ０〜３に与えるべき電圧Ｖ_ＳＧＳＲを与えられる。ソースはソース側選択ゲート線ＳＧＳ０〜３のいずれかに接続されている。

第１ドレイン側選択ゲート線駆動トランジスタＴｒ４０〜Ｔｒ４３は、そのゲートに出力信号ＳＥＬｉを供給される。また、第１ドレイン側選択ゲート線駆動トランジスタＴｒ４０〜Ｔｒ４３のドレインは、選択ゲート線駆動回路１４０からドレイン側選択トランジスタＳＤＴｒ０〜３を導通させるための電圧Ｖ_ＳＧＤ０〜Ｖ_ＳＧＤ３を与えられる一方、ソースはソース側選択ゲート線ＳＧＤ０〜３のいずれかに接続されている。

第２ドレイン側選択ゲート線駆動トランジスタＴｒ５０〜５３は、そのゲートに出力信号ｂＳＥＬｉを供給される。また、第２ドレイン側選択ゲート線駆動トランジスタＴｒ５０〜Ｔｒ５３のドレインは、選択ゲート線駆動回路１４０から、消去動作時において非選択とされるメモリブロックＭＢのドレイン側選択ゲート線ＳＧＤ０〜３に与えるべき電圧Ｖ_ＳＧＤＲを与えられる。ソースはドレイン側選択ゲート線ＳＧＤ０〜３のいずれかに接続されている。

図６Ａは、レベルシフタ１１２の具体的構成例を示す等価回路図を、ブロックデコーダ１１１と共に示している。このレベルシフタ１１２は、ＮＯＲゲート２１１、インバータ２１２、ＮＡＮＤゲート２１３、インバータ２１４、及びレベルシフタ回路２１５及び２１６を有している。

ＮＯＲゲート２１１には、ブロックデコーダ１１１の出力信号と、トリガ信号ｂＴＲＧ１が入力され、その出力端子はインバータ２１２の入力端子に接続されている。一方、ＮＡＮＤゲート２１３には、トリガ信号ＴＲＧ２と、ブロックデコーダ１１１の出力信号とが入力信号として供給されている。ＮＡＮＤゲート２１３の出力端子は、インバータ２１４の入力端子に接続されている。

また、レベルシフタ回路２１５及び２１６は、それぞれインバータ２１４、２１２の入力信号及び出力信号に基づいて、出力信号ＳＥＬｉ及びｂＳＥＬｉの電圧レベルを、所定のタイミングにて、電圧ＶｈｈとＶＩＩとの間で変化させる。トリガ信号ＴＲＧ２、及びｂＴＲＧ１は、消去コマンドＥＲＡＳＥをトリガとして、例えば図６Ｂに示すような回路で発生される信号である。

次に、レベルシフタ回路２１５、２１６の具体的構成について説明する。
レベルシフタ回路２１５は、ディプレッション型（Ｄ型）のＮＭＯＳトランジスタ２２１、エンハンスメント型（Ｅ型）のＰＭＯＳトランジスタ２２２、Ｄ型のＮＭＯＳトランジスタ２２３、およびＥ型のＮＭＯＳトランジスタ２２４を、電圧Ｖｈｈの電源端子と電圧ＶＩＩの電源端子との間に直列接続させている。トランジスタ２２１のゲートは、信号ｂＳＥＬの出力端子に接続されている。トランジスタ２２２のゲートは、インバータ２１４の入力端子に接続され、そのドレインは信号ｂＳＥＬの出力端子に接続されている。また、トランジスタ２２３は、そのゲートに電源電圧Ｖｄｄを与えられている。トランジスタ２２４のソースは、電圧ＶＩＩを与えられる。

また、レベルシフタ回路２１５は、Ｄ型のＮＭＯＳトランジスタ２２５、Ｅ型のＰＭＯＳトランジスタ２２６、Ｄ型のＮＭＯＳトランジスタ２２７、およびＥ型のＮＭＯＳトランジスタ２２８を、電圧Ｖｈｈの電源端子と電圧ＶＩＩの電源端子との間に直列接続させている。

トランジスタ２２５のゲートは、トランジスタ２２６と２２７の間の接続ノード、及びトランジスタ２２４のゲートに接続されている。トランジスタ２２６のゲートは、インバータ２１４の出力端子に接続されている。また、トランジスタ２２７は、そのゲートに電源電圧Ｖｄｄを与えられている。トランジスタ２２８のソースは、電圧ＶＩＩを与えられ、且つそのゲートは出力信号ｂＳＥＬｉの出力端子にも接続されている。

なお、レベルシフタ回路２１６は、トランジスタ２２１〜２２８と同様のトランジスタ２３１〜２３８を有している。レベルシフタ回路２１６の動作は、レベルシフタ回路２１５の動作と略同一である。このような構成を有するレベルシフタ１１２を用いることにより、図５Ｂに示したような信号ＳＥＬｉ、ｂＳＥＬｉを発生させることができる。

図７は、レベルシフタ１１２の別の構成例である。この図７では、レベルシフタ回路２１５ａ、２１６ａの構成が図６Ａとは異なっている。
このレベルシフタ回路２１５ａは、Ｄ型のＮＭＯＳトランジスタ２４１、Ｅ型のＰＭＯＳトランジスタ２４２、およびＥ型のＮＭＯＳトランジスタ２４３を、電圧Ｖｈｈの電源端子と電圧ＶＩＩの電源端子との間に直列接続させている。トランジスタ２４１のゲートは、信号ｂＳＥＬの出力端子に接続されている。トランジスタ２４２のゲートは、インバータ２１４の入力端子に接続され、そのドレインは信号ｂＳＥＬの出力端子に接続されている。トランジスタ２２４のソースは、電圧ＶＩＩを与えられる。

また、レベルシフタ回路２１５ａは、Ｅ型のＰＭＯＳトランジスタ２４４およびＥ型のＮＭＯＳトランジスタ２４５を、電圧Ｖｈｈの電源端子と電圧ＶＩＩの電源端子との間に直列接続させている。トランジスタ２４４のソースは、電源電圧ｖｄｄを供給されており、またそのゲートは、インバータ２１４の出力端子に接続されている。トランジスタ２４５のソースは、電圧ＶＩＩを与えられ、且つそのゲートは出力信号ｂＳＥＬｉの出力端子にも接続されている。
なお、レベルシフタ回路２１６ａは、トランジスタ２４１〜２４５と同様のトランジスタ２５１〜２５５を有している。レベルシフタ回路２１６ａの動作は、レベルシフタ回路２１５ａの動作と略同一である。このような構成を有するレベルシフタ１１２を用いることにより、図５Ｂに示したような信号ＳＥＬｉ、ｂＳＥＬｉを発生させることができる。

図８は、レベルシフタ１１２の更に別の構成例である。この図８では、レベルシフタ回路２１５ｂ、２１６ｂの構成が図６Ａ、図７と異なっている。
このレベルシフタ回路２１５ｂは、Ｅ型のＰＭＯＳトランジスタ２６１を備えていると共に、Ｅ型のＰＭＯＳトランジスタ２６２、Ｄ型のＮＭＯＳトランジスタ２６５、Ｅ型のＮＭＯＳトランジスタ２６６を、電圧Ｖｈｈの電源端子と電圧ＶＩＩの電源端子との間に直列接続させている。

また、このレベルシフタ回路２１５ａは、Ｅ型のＰＭＯＳトランジスタ２６４を備えていると共に、Ｅ型のＰＭＯＳトランジスタ２６３、Ｄ型のＮＭＯＳトランジスタ２６７、Ｅ型のＮＭＯＳトランジスタ２６８を、電圧Ｖｈｈの電源端子と電圧ＶＩＩの電源端子との間に直列接続させている。

トランジスタ２６１は、ソースに電圧Ｖｈｈを供給され、ゲートには出力信号ｂＳＥＬｉを供給され、ドレインはトランジスタ２６２のゲートに接続されている。また、トランジスタ２６１のドレインは、Ｄ型のＮＭＯＳトランジスタ２５６ａを介してインバータ２１４の入力端子に接続される。トランジスタ２５６ａのゲートは、Ｄ型のＮＭＯＳトランジスタ２５６ｂ〜２５６ｄと同様に、インバータ２１６の出力端子に接続されている。インバータ２１６の入力端子には、所定のタイミングで”Ｈ”となるトリガ信号ＨＶ−Ｔｒｉｇｇｅｒが入力される。半導体記憶装置の内部で生成される電圧Ｖｈｈの電位が電源電圧Ｖｄｄを超えた辺りで、トリガ信号ＨＶ−Ｔｒｉｇｇｅｒを”Ｌ”として、トランジスタ２５６ａ〜ｄのコンダクタンスを低下させる。
ブロックアドレス、ｂＴＲＧ２、及びＴＲＧ２の値に応じて、トランジスタ２６２のゲート又はトランジスタ２６３のゲート、トランジスタ２７２のゲート又はトランジスタ２７３のゲートは、それぞれトランジスタ２６１、２６４、２７１、２７４によって電圧Ｖｈｈに充電されているが、トランジスタ２５６ａ〜ｄのコンダクタンスが低下することにより、これらのゲートが電源電圧Ｖｄｄまで放電されることが防止される。

また、トランジスタ２６２のゲートは、インバータ２１４の入力端子に接続され、そのドレインは信号ｂＳＥＬの出力端子に接続されている。トランジスタ２６５のゲートには電源電圧Ｖｄｄが供給されている。トランジスタ２２４のソースは、電圧ＶＩＩを与えられる。

トランジスタ２６４のソースは、電圧Ｖｈｈを供給されており、またそのゲートは、トランジスタ２６６のゲート、及びトランジスタ２６３と２６７との間の接続ノードに接続されている。また、トランジスタ２６４のドレインは、トランジスタ２６３のゲートに接続されている。
トランジスタ２６３は、ソースに電圧Ｖｈｈを供給されており、また、そのゲートは、Ｄ型のＮＭＯＳトランジスタ２５６ｂを介してインバータ２１４の出力端子に接続されている。トランジスタ２６７のゲートは、電源電圧Ｖｄｄを供給されている。また、トランジスタ２６８のソースは、電圧ＶＩＩを与えられ、且つそのゲートは出力信号ｂＳＥＬｉの出力端子にも接続されている。

なお、レベルシフタ回路２１６ｂは、トランジスタ２６１〜２６８と同様に接続されたトランジスタ２７１〜２７８を有している。トランジスタ２７４のゲート、及びトランジスタ２７３と２７７の間の接続ノードが、出力信号ＳＥＬｉの出力端子とされている。レベルシフタ回路２１６ｂの動作は、レベルシフタ回路２１５ｂの動作と略同一である。このような構成を有するレベルシフタ１１２を用いることにより、図５Ｂに示したような信号ＳＥＬｉ、ｂＳＥＬｉを発生させることができる。

図９は、レベルシフタ１１２の更に別の構成例である。この図９では、レベルシフタ回路２１５ｃ、２１６ｃの構成が図６Ａ、図７、図８と異なっている。
このレベルシフタ回路２１５ｃは、Ｅ型のＰＭＯＳトランジスタ２８１を備えていると共に、Ｅ型のＰＭＯＳトランジスタ２８２、Ｄ型のＮＭＯＳトランジスタ２８４、及びＥ型のＮＭＯＳトランジスタ２８５を、電圧Ｖｈｈの電源端子と電圧ＶＩＩの電源端子との間に直列接続させている。

また、このレベルシフタ回路２１５ｃは、Ｅ型のＰＭＯＳトランジスタ２８３、及びＥ型のＮＭＯＳトランジスタ２８６を、電圧Ｖｄｄの電源端子と電圧ＶＩＩの電源端子との間に直列接続させている。

トランジスタ２８１は、ソースに電圧Ｖｈｈを供給され、ゲートには出力信号ｂＳＥＬｉを供給され、ドレインはトランジスタ２８２のゲートに接続されている。また、トランジスタ２８１のドレインは、Ｄ型のＮＭＯＳトランジスタ２８７ａを介してインバータ２１４の入力端子に接続される。トランジスタ２８７ａのゲートは、Ｄ型のＮＭＯＳトランジスタ２８７ｂと同様に、インバータ２１６の出力端子に接続されている。インバータ２１６の入力端子には、所定のタイミングで”Ｈ”となるトリガ信号ＨＶ−Ｔｒｉｇｇｅｒが入力される。半導体記憶装置の内部で生成される電圧Ｖｈｈの電位が電源電圧Ｖｄｄを超えた辺りで、トリガ信号ＨＶ−Ｔｒｉｇｇｅｒを”Ｌ”にして、トランジスタ２８７ａ〜ｂのコンダクタンスを低下させる。
ブロックアドレス、ｂＴＲＧ２、及びＴＲＧ２の値に応じて、トランジスタ２８２又は２９２のゲートは、それぞれトランジスタ２８１、２９１によって電圧Ｖｈｈに充電されているが、トランジスタ２８７ａ〜ｂのコンダクタンスが低下することにより、これらのゲートが電源電圧Ｖｄｄまで放電されることが防止される。

また、トランジスタ２８２のゲートは、トランジスタ２８７ａを介してインバータ２１４の入力端子に接続され、そのドレインは信号ｂＳＥＬの出力端子に接続されている。トランジスタ２８４のゲートには電源電圧Ｖｄｄが供給されている。トランジスタ２８５のソースは、電圧ＶＩＩを与えられる。

トランジスタ２８３のソースは、電源電圧Ｖｄｄを供給されており、またそのゲートは、インバータ２１４の出力端子に接続されている。また、トランジスタ２８６のソースは、電圧ＶＩＩを与えられ、且つそのゲートはトランジスタ２８４と２８５の間の接続ノードに接続されている。

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なお、レベルシフタ回路２１６ｃは、トランジスタ２８１〜２６６と同様に接続されたトランジスタ２８１〜２８６を有している。トランジスタ２９３のゲート、及びトランジスタ２９２と２９４の間の接続ノードが、出力信号ＳＥＬｉの出力端子とされている。レベルシフタ回路２１６ｃの動作は、レベルシフタ回路２１５ｃの動作と略同一である。このような構成を有するレベルシフタ１１２を用いることにより、図５Ｂに示したような信号ＳＥＬｉ、ｂＳＥＬｉを発生させることができる。

図１０は、レベルシフタ１１２の更に別の構成例である。この図１０では、レベルシフタ回路２１５ｄ、２１６ｄの構成が図６Ａ、図７、図８、図９と異なっている。

このレベルシフタ回路２１５ｄは、Ｄ型のＮＭＯＳトランジスタ３０１、Ｅ型のＰＭＯＳトランジスタ３０２、Ｄ型のＮＭＯＳトランジスタ３０３、及びＥ型のＮＭＯＳトランジスタ３０４を、電圧Ｖｈｈの電源端子と接地端子との間に直列接続させている。

トランジスタ３０１は、ドレインに電圧Ｖｈｈを供給され、ゲートには出力信号ｂＳＥＬｉを供給され、ソースはトランジスタ２８２のソースに接続されている。また、トランジスタ３０２のゲートは、ＮＡＮＤゲート２１３の出力端子に接続され、そのソースは信号ｂＳＥＬの出力端子に接続されている。トランジスタ３０３のゲートには電源電圧Ｖｄｄが供給されている。トランジスタ３０４のソースは、電圧ＶＩＩを与えられ、そのゲートはＮＡＮＤゲート２１３の出力信号を与えられている。なお、レベルシフタ回路２１６ｄは、上述のようにレベルシフタ２１５と同一の構成を有する。ただし、トランジスタ３１２、３１４のゲートは、インバータ２１２の出力端子に接続されている。

次に、図１１Ａ〜図１３を参照して、ワード線駆動回路１３０の具体的構成例を説明する。図１１Ａは、ワード線駆動回路１３０のうち、消去動作時に選択ブロックＭＢ中の非選択ワード線ＷＬに昇圧電圧Ｖｅ２を供給するための回路、及びワード線ＷＬが昇圧電圧Ｖｅ２まで昇圧されるまでの間、電源電圧Ｖｄｄをその非選択ワード線ＷＬに与えるための回路の構成を示している。また、図１１Ｂは、図１１Ａのインバータ４０３の具体的構成例を示す回路図である。図１２は、ワード線駆動回路１３０のうち、読み出し動作時に非選択ワード線ＷＬに読み出しパス電圧Ｖｒｅａｄを与えるための回路、及び書き込み動作時において書き込み電圧Ｖｐａｓｓを選択ワード線ＷＬに印加するための回路の構成を示している。また、図１３は、消去動作時において、非選択のメモリブロックＭＢ中のワード線ＷＬに、フローティング状態に置かれる期間の経過後、昇圧電圧Ｖｅ２を与えるための回路の回路図である。

図１１の回路は、インバータ４０１、ＮＯＲゲート４０２、インバータ４０３、レベルシフタ回路４１０、ＯＲゲート４１１、ＮＡＮＤゲート４１２、及びレベルシフタ回路４２０を有している。
インバータ４０１の入力端子には、消去動作時において”Ｈ”となる消去コマンドＥＲＡＳＥが入力される。ＮＯＲゲート４０２は、インバータ４０１の出力信号、及び所定のワード線ＷＬｉを選択する場合に”Ｈ”となる選択信号ＥｎＷＬｉが入力される。インバータ４０３は、ＮＯＲゲート４０２の出力信号を入力信号としている。インバータ４０３は、図１１Ｂに示すように、電源電圧Ｖｄｄと負の電圧ＶＩＩの間で振幅するように構成されている。

ＯＲゲート４１１は、読み出し動作時に”Ｈ”となる読み出しコマンドＲＥＡＤ、及び消去コマンドＥＲＡＳＥを入力されている。ＮＡＮＤゲート４１２は、ＯＲゲート４１２の出力信号、及び選択信号ＥｎＷＬｉを入力されている。

レベルシフタ回路４１０は、Ｄ型のＮＭＯＳトランジスタ４２１、Ｅ型のＰＭＯＳトランジスタ４２２、及びＥ型のＮＭＯＳトランジスタ４２３を有している。これらのトランジスタは、昇圧電圧Ｖｅ２の端子と電圧ＶＩＩの端子との間に直列接続されている。トランジスタ４２１のゲートは、後述するトランジスタ４２３及び４２６のゲート、及びトランジスタ４２２と４２３の間の接続ノードに接続されている。トランジスタ４２２のゲートは、インバータ４０３の出力信号を与えられている。また、トランジスタ４２３は、ゲートにおいてインバータ４０３の出力信号を与えられるとともに、バックゲートにおいて電圧ＶＩＩを与えられている。

また、レベルシフタ４１０は、昇圧電圧Ｖｅ２の端子と出力端子ＯＵＴ１との間に、Ｄ型のＮＭＯＳトランジスタ４２３、Ｅ型のＰＭＯＳトランジスタ４２５、及びＤ型のＮＭＯＳトランジスタ４２６を有している。これらのトランジスタは、
昇圧電圧Ｖｅ２の端子と出力端子ＯＵＴ１との間に直列接続されている。

トランジスタ４２５のゲートは、インバータ４０３の出力信号を与えられている。また、トランジスタ４２６のゲートは、トランジスタ４２２と４２３の接続ノードに接続されている。

レベルシフタ回路４２０は、インバータ４１３、４１４、Ｄ型のＰＭＯＳトランジスタ４１５、Ｄ型のＮＭＯＳトランジスタ４１６、Ｅ型のＮＭＯＳトランジスタ４１７、４１８を有している。これらのトランジスタは、電源電圧Ｖｄｄの電源端子と、基準電圧Ｖｒｅｆを供給する電源端子との間に直列接続されている。なお、基準電圧Ｖｒｅｆは、この実施の形態では、読み出し動作時において選択ワード線に印加される読み出し電圧として用いられる。
インバータ４１３、及び４１４は、ＮＡＮＤゲート４１２の出力信号を入力されている。トランジスタ４１５は、インバータ４１３の出力信号を入力されている。 トランジスタ４１６のゲートは、接地電圧Ｖｓｓを与えられている。また、トランジスタ４１７、４１８はいずれもそのゲートにインバータ４１４の出力信号を供給される。なお、トランジスタ４１６〜４１８は、いずれもそのバックゲートに負の電圧ＶＩＩを供給されている。

次に、図１２の回路の構成を説明する。この図１２に示す回路は、ＮＯＲゲート４３１、４３２、インバータ４３３、レベルシフタ回路４４０、ＮＡＮＤゲート４６１、インバータ４６２、及びレベルシフタ回路４５０を備えている。

ＮＯＲゲート４３１は、入力信号として、書き込み動作時において”Ｈ”となる書き込みコマンドＰＲＯＧＲＡＭ、及び読み出しコマンドＲＥＡＤを入力されている。ＮＯＲゲート４３２は、ＮＯＲゲート４３１の出力信号、及び所定のワード線ＷＬを選択する選択信号ＥｎＷＬｉを入力されている。インバータ４３３は、図１１Ｂに示す構造を有しており、ＮＯＲゲート４３２の出力信号を与えられている。

レベルシフタ回路４４０は、Ｄ型のＮＭＯＳトランジスタ４４１、Ｅ型のＰＭＯＳトランジスタ４４２、Ｅ型のＮＭＯＳトランジスタ４４３、Ｄ型のＮＭＯＳトランジスタ４４４、Ｅ型のＰＭＯＳトランジスタ４４５、及びＤ型のＮＭＯＳトランジスタ４４６を備えている。なお、トランジスタ４４３、４４６は、そのバックゲートに電圧ＶＩＩを与えられている。
トランジスタ４４１〜４４３は、読み出し動作時において非選択ワード線ＷＬに与えられる読み出しパス電圧Ｖｒｅａｄ又は書き込み動作時において非選択ワード線に与えられる書き込みパス電圧Ｖｐａｓｓを与える電源端子と、電圧ＶＩＩを与える電源端子との間に直列接続されている。トランジスタ４４４〜４４６は、電圧Ｖｒｅａｄ又は電圧Ｖｐａｓｓを与える電源端子と出力端子との間に直列接続されている。

トランジスタ４４１のゲートは、トランジスタ４４４及び４４６のゲートに接続されると共に、トランジスタ４４２と４４３の接続ノードにも接続されている。トランジスタ４４２及び４４３のゲートは、インバータ４３３の出力信号を供給されている。また、トランジスタ４４５のゲートは、インバータ４４３の出力信号を与えられている。この構成を有することにより、レベルシフタ回路４４０は、読み出し動作時、及び書き込み動作時において、選択するメモリブロックＭＢ内の対応するワード線ＷＬｉが非選択とされた場合において、その非選択ワード線ＷＬｉに与える電圧Ｖ_ＣＧｉを、電圧Ｖｒｅａｄ又はＶｐａｓｓに設定する。

ＮＡＮＤゲート４６１は、入力信号として、書き込み動作時において”Ｈ”となる書き込みコマンドＰＲＯＧＲＡＭ、及び選択信号ＥｎＷＬｉを入力される。インバータ４６２は、図１１Ｂに示す構造を有しており、ＮＡＮＤゲート４６１の出力信号を与えられている。

レベルシフタ回路４５０は、レベルシフタ回路４４０と同一の構造を有しており、図１２に示すトランジスタ４５１〜４５６は、それぞれ前述のトランジスタ４４１〜４４６に対応するものである。このレベルシフタ回路４５０は、書き込み動作時において、対応するワード線ＷＬｉが選択された場合において、その選択ワード線ＷＬｉに与える電圧Ｖ_ＣＧｉを、電圧Ｖｐｒｏｇｒａｍに設定する。

次に、図１３を参照して、ワード線駆動回路１３０のうち、電圧Ｖ_ＷＬＲの生成を担当する回路の具体的構成例を説明する。このワード線駆動回路１３０は、インバータ４７７、レベルシフタ回路４７０、およびレベルシフタ回路４８０を備えている。

インバータ４７７は、入力端子に消去コマンドＥＲＡＳＥを入力される。レベルシフタ回路４７０は、レベルシフタ回路４４０と同一の構造を有しており、図１３に示すトランジスタ４７１〜４７６は、それぞれ前述のトランジスタ４４１〜４４６に対応するものである。ただし、トランジスタ４７１、４７４のドレインに与えられる電圧は、昇圧電圧Ｖｅ２である。また、トランジスタ４７３のソースは、接地端子に接続されている。トランジスタ４７６のソースは、出力端子ＯＵＴ２に接続されている。出力端子ＯＵＴ２の出力信号は、電圧Ｖ_ＷＬＲとしてロウデコーダ１１０に供給される。

レベルシフタ回路４８０は、インバータ４８０、Ｄ型のＰＭＯＳトランジスタ４８２、Ｄ型のＮＭＯＳトランジスタ４８３、及びＥ型のＮＭＯＳトランジスタ４８４，４８５を備えている。なお、トランジスタ４８３は、そのバックゲートに電圧ＶＩＩを供給されている。

インバータ４８１は、消去コマンドＥＲＡＳＥを入力され、その反転信号をトランジスタ４８２〜４８５のゲートに出力する。トランジスタ４８２〜４８５は、電源電圧Ｖｄｄの端子と接地端子との間に直列接続されており、トランジスタ４８３、４８４の間の接続ノードが出力端子ＯＵＴ２とされている。レベルシフタ回路４８０は、消去コマンドＥＲＡＳＥが”Ｈ”のとき、電源電圧Ｖｄｄを出力端子ＯＵＴ２に供給する。一方、レベルシフタ回路４７０は、消去コマンドＥＲＡＳＥが”Ｈ”のとき、昇圧電圧Ｖｅ２を出力端子ＯＵＴ２に供給する。これにより、図１３の回路は、消去動作時において、昇圧電圧Ｖｅ２の電圧レベルが上昇して電源電圧Ｖｄｄに達するまでの間、レベルシフタ回路４８０から電源電圧Ｖｄｄを供給し、その後、昇圧電圧Ｖｅ２が電源電圧Ｖｄｄを超えた場合に、レベルシフタ４７０から昇圧電圧Ｖｅ２を供給する。

次に、図１４を参照して、選択ゲート線駆動回路１４０の具体的構成例を説明する。この選択ゲート線駆動回路１４０は、インバータ４９７、５２７、レベルシフタ回路４９０、５００、５１０、５２０を備えている。

インバータ４９７は、入力端子に消去コマンドＥＲＡＳＥを入力される。レベルシフタ回路４９０は、レベルシフタ回路４４０と同一の構造を有しており、図１４に示すトランジスタ４９１〜４９６は、それぞれ前述のトランジスタ４４１〜４４６に対応するものである。トランジスタ４９６のソースは、出力端子ＯＵＴ４に接続されている。出力端子ＯＵＴ４の出力信号は、電圧Ｖ_ＳＧＤｉとしてロウデコーダ１１０に供給される。

レベルシフタ回路５００は、インバータ５０１、Ｄ型のＰＭＯＳトランジスタ５０２、Ｄ型のＮＭＯＳトランジスタ５０３、及びＥ型のＮＭＯＳトランジスタ５０４，５０５を備えている。なお、トランジスタ５０３〜５０５は、そのバックゲートに電圧ＶＩＩを供給されている。

インバータ５０１は、ドレイン側選択ゲート線ＳＧＤｉを選択する選択信号ＥｎＳＧＤｉを入力され、その反転信号をトランジスタ５０２、５０５のゲートに出力する。トランジスタ５０２〜５０５は、電源電圧Ｖｄｄを供給する電源端子と電圧ＶＩＩを供給する電源端子との間に直列接続されており、トランジスタ５０３、５０４の間の接続ノードが出力端子ＯＵＴ４とされている。トランジスタ５０３、５０４は、そのゲートにインバータ４９７の出力信号を供給されている。このような構成を有することにより、選択ゲート線駆動回路１４０は、消去コマンドＥＲＡＳＥが”Ｈ”で、且つ選択信号ＥｎＳＧＤｉが”Ｈ”のときに、出力端子ＯＵＴ４から出力される電圧Ｖ_ＳＧＤｉを電源電圧Ｖｄｄに設定する。一方、消去コマンドＥＲＡＳＥが”Ｈ”で選択信号ＥｎＳＧＤｉが”Ｌ”の時は、電圧Ｖ_ＳＧＤｉを負の電圧ＶＩＩに設定する。

また、インバータ５２７は、図１１Ｂに示す構造を有し、入力端子に消去コマンドＥＲＡＳＥを入力される。レベルシフタ回路５１０は、レベルシフタ回路４４０と同一の構造を有しており、図１４に示すトランジスタ５２１〜５２６は、それぞれ前述のトランジスタ４４１〜４４６に対応するものである。インバータ５２７の出力信号は、トランジスタ５２２、５２３に供給される。トランジスタ５２６のソースは、出力端子ＯＵＴ５に接続されている。出力端子ＯＵＴ５の出力信号は、電圧Ｖ_ＳＧＳｉとしてロウデコーダ１１０に供給される。

レベルシフタ回路５２０は、ＮＡＮＤゲート５３１、ＮＯＲゲート５３２、インバータ５３３、Ｄ型のＰＭＯＳトランジスタ５３４、Ｄ型のＮＭＯＳトランジスタ５３５、Ｅ型のＮＭＯＳトランジスタ５３６，５３７を備えている。なお、トランジスタ５３５〜７は、そのバックゲートに電圧ＶＩＩを供給されている。また、インバータ５３３は、図１１Ｂの構造を有し、その出力信号の電圧レベルを電源電圧Ｖｄｄ又は電圧ＶＩＩに変化させる。

ＮＡＮＤゲート５３１は、入力信号として、読み出しコマンドＲＥＡＤ、及び選択信号ＥｎＳＧＳｉを入力される。また、ＮＯＲゲート５３２は、ＮＡＮＤゲート５３１の出力信号及び書き込みコマンドＰＲＯＧＲＡＭを入力信号として供給される。インバータ５３３は、ＮＯＲゲート５３２の出力信号を反転させる。
トランジスタ５３４〜５３７は、電源電圧Ｖｄｄの端子と電圧ＶＩＩの端子との間に直列接続されている。トランジスタ５３４は、そのゲートにＮＡＮＤゲート５３１の出力信号を供給される。また、トランジスタ５３５及び５３６は、そのゲートにインバータ５２７の出力信号を供給される。トランジスタ５３７は、そのゲートにインバータ５３３の出力信号を供給される。この構成を有することにより、レベルシフタ回路５１０は、消去コマンドＥＲＡＳＥが”Ｈ”のとき、出力端子ＯＵＴ５から出力される電圧Ｖ_ＳＧＳiを昇圧電圧Ｖｅ２に設定する。ソース線ＳＬＡには、昇圧電圧Ｖｅ２よりも早いタイミングで立ち上がる昇圧電圧Ｖｅ１が印加されるので、これにより、ＧＩＤＬ電流を発生させ、柱状半導体ＣＬの電位（メモリセルのボディの電位）を上昇させることができる。
また、レベルシフタ回路５２０は、読み出しコマンドＲＥＡＤが”Ｈ”で選択信号ＥｎＳＧＳｉが”Ｈ”のとき、出力端子ＯＵＴ５から出力される電圧ＶＳＧＳｉを電源電圧Ｖｄｄに設定する。一方、読み出しコマンドＲＥＡＤが”Ｈ”で選択信号ＥｎＳＧＳｉが”Ｌ”のとき、出力端子ＯＵＴ５から出力される電圧ＶＳＧＳｉを電源電圧ＶＩＩに設定する。

図１５は、ソース線駆動回路１８０の具体的構成例を示す回路図である。このソース線駆動回路は、インバータ６００と、レベルシフタ回路６１０を備えている。
インバータ６００は、入力端子に消去コマンドＥＲＡＳＥを供給される。レベルシフタ回路６１０は、レベルシフタ回路４４０と同一の構造を有しており、図１５に示すトランジスタ６０１〜６０６は、それぞれ前述のトランジスタ４４１〜４４６に対応するものである。インバータ６００の出力信号は、トランジスタ６０２、６０３に供給される。トランジスタ６０６のソースは、出力端子ＯＵＴ３に接続されている。出力端子ＯＵＴ３の出力信号は、ソース線ＳＬＡに供給されるべき電圧Ｖ_ＳＬＡとしてソース線ＳＬＡに供給される。

図１６Ａは、昇圧回路１５０の具体的構成例を示す回路図である。この昇圧回路１５０は、発振器１５１、インバータＩＮＶ１、レベルシフタ１５２、チャージポンプ回路１５３、及びオペアンプ１５４を備える。
チャージポンプ回路１５３は、直列接続され且つダイオード接続されたＮＭＯＳトランジスタＴｒｐ１〜Ｔｒｐｎと、そのドレインに一端を接続されたキャパシタＣｐ１〜ｎを備える。キャパシタＣｐ１〜ｎの他端は、発振器１５１の出力信号、又はその出力信号をインバータＩＮＶ１で反転させた反転信号を供給される。これにより、チャージポンプ回路１５３は、発振器１５１が出力する出力信号に従い、トランジスタＴｒｄｒｖから供給される電源電圧Ｖｄｄを所定の電圧レベルまで昇圧させ、出力端子ＯＵＴ７から昇圧電圧Ｖｅ１を出力する。なお、トランジスタＴｒｒｓｔ１（Ｄ型）は、昇圧回路１５０の動作の終了後、リセット信号ＲＳＴ１により導通し、これにより、出力端子ＯＵＴ７の電圧を電源電圧Ｖｄｄにリセットする。

出力端子ＯＵＴ７と、別の出力端子ＯＵＴ８との間には、ダイオード接続されたＥ型のＮＭＯＳトランジスタＴｒｄ１〜Ｔｒｄ３、及びＥ型のＮＭＯＳトランジスタＴが直列接続される。トランジスタＴｒｄ４は、消去コマンドＥＲＡＳＥに従い動作するレベルシフタ回路１５２の出力電圧をゲートに供給されて導通する。出力端子ＯＵＴ８が出力する昇圧電圧Ｖｅ２は、ダイオード接続トランジスタＴｒｄ１〜３の作用により、昇圧電圧Ｖｅ１よりも遅れて立ち上がる電圧となる（図１６Ｂ参照）。なお、出力端子ＯＵＴ８には、リセット信号ＲＳＴ２により導通し出力端子ＯＵＴ８を電源電圧ＶｄｄにリセットするリセットトランジスタＴｒｒｓｔ２（Ｄ型）のソースが接続されている。なお、発振器１５１は、図１６Ｃに示すような構成とすることができる。また、レベルシフタ回路１５２は、例えば図１６Ｄに示すように構成することができる。

出力端子ＯＵＴ８と接地端子との間には、抵抗Ｒ１とＲ２が接続され、抵抗Ｒ１とＲ２の接続ノードＮ２には、オペアンプ１５４の反転入力端子が接続されている。オペアンプ１５４は、このノードＮ２の電圧Ｖｅ２ｄと、非反転入力端子に入力される基準電圧Ｖｒｅｆ１を差動増幅して増幅信号ＬＶＬを出力する。電圧Ｖｅ２ｄが基準電圧Ｖｒｅｆ１よりも大となった場合に、増幅信号ＬＶＬが所定値となり、これが発振器１５１に入力されることにより、発振動作が停止される。なお、オペアンプ１５４は、例えば図１６Ｅに示すような回路により実現することができる。図１６Ｅに示す端子ＰＬＵＳ、ＭＩＮＵＳに、それぞれ電圧Ｖｅ２ｄ、Ｖｒｅｆ１が入力される。なお、図１６Ｅ中、信号ＥＮは、このオペアンプ１５４の動作の開始を許可するイネーブル信号である。

なお、昇圧回路１５０は、図１７に示す昇圧電圧Ｖｅ１を生成する昇圧回路と、図１８に示す昇圧電圧Ｖｅ２を生成する昇圧回路とに分離することも可能である。図１７中、図１６Ａと同一の構成要素については、同一の符号を付している。図１８でも図１６Ａの構成要素と対応する構成については、符号Ｂを末尾に付した同一の符号を付して表している。図１８の昇圧回路は、図１９に示すような発振器１５１Ｂが用いられる。この発振器１５１Ｂは、消去コマンドＥＲＡＳＥを遅延させる遅延回路１５６が備えられており、このため、昇圧電圧Ｖｅ２は、昇圧電圧Ｖｅ１よりも遅れて変化する。

図１９は、この遅延回路１５６の具体的構成例の一例である。この遅延回路１５６は、メモリセルアレイ中のＮＡＮＤセルユニットと同一の構造を有するダミーセル７００を有する。ダミーセル７００は、通常のＮＡＮＤセルユニットと同一の構造を有するダミーＮＡＮＤセルユニットを、ダミービット線ＤＢＬとダミーソース線ＤＳＬＡとの間に複数個有している。ダミーＮＡＮＤセルユニット中のメモリセル、及び選択トランジスタは、そのゲートに接地電圧ＶＳＳを共通に与えられている。
ダミーセル７００中のメモリセルは、遅延回路１５６の動作前において、メモリセルアレイと同様にＧＩＤＬ電流を発生させ、且つワード線を接地電圧に固定することにより、消去状態とされている。

ダミービット線ＤＢＬとセンスノードＤＳＮとの間には、キャパシタＣ１１が接続されている。また、センスノードＤＳＮと接地端子との間には、キャパシタＣ１２が接続されている。このセンスノードＤＳＮの電位を検出するための構成として、オペアンプ７０１が設けられている。オペアンプ７０１の検出出力は、インバータＩＮＶ４を介してラッチ回路７０２に転送・保持される。ラッチ回路７０２は、消去コマンドＥＲＡＳＥを入力されて動作を開始する。このラッチ回路７０２の保持データＬＡＴ１は、インバータ回路ＩＮＶ５を介して外部に出力される。
また、ラッチ回路７０２の保持データＬＡＴ２は、レベルシフタ回路７０４に供給される。レベルシフタ回路７０４は、この保持データＬＡＴ２に応じた電圧を出力する。トランジスタ７０５は、このレベルシフタ回路７０４が出力電圧をゲートに与えられており、ドレインには昇圧電圧Ｖｅ１を与えられており、また、ソースにはダミーソース線ＤＳＬＡが接続されている。

次に、この遅延回路１５６の動作を説明する。消去コマンドＥＲＡＳＥが”Ｈ”に立ち上がると、トランジスタ７０６〜７０８がターンオフし、これにより、ダミービット線ＤＢＬ、ダミーソース線ＤＳＬＡ、及びセンス線ＤＳＮが、全て０Ｖにプリチャージされた状態からフローティング状態に切り替わる。
その後、電圧Ｖｅ１が立ち上がると、トランジスタ７０５を介してソース線ＤＳＬＡの電圧が上昇する。ダミーセル７００中のソース側選択ゲート線に所定の電圧を印加することによりＧＩＤＬ電流を発生させ、これにより正孔をダミーセル７００中の柱状半導体ＣＬ（チャネル）に注入する。正孔の注入により、ダミーセル７００中の柱状半導体ＣＬはいわゆる蓄積状態になる。このため、ダミーセル７００中のドレイン側選択トランジスタはにはＰＮ接合が形成され、これにより柱状半導体ＣＬは順方向電圧を印加されたダイオードのように振舞う。従って、ビット線ＢＬの電圧は徐々に上昇する。この電圧の上昇は、オペアンプ７０１において検知され、検知結果はラッチ回路７０２に保持されると共に、インバータ回路ＩＮＶ５を介して外部に出力される。このとき、レベルシフタ回路７０４は、ラッチ回路７０２の保持データの変化に従って、出力電圧を変化させ、これによりトランジスタ７０５をターンオフさせる。昇圧電圧Ｖｅ２の変化は、ダミーセル７００の特性に応じ、昇圧電圧Ｖｅ１の変化に比べ遅れることになる。

［第２実施形態］
次に、図２１〜図２２を参照して、第２実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。装置の全体構成は、図１〜図３に示す通りである。ただし、この実施の形態では、図２１に示すように、ドレイン側選択トランジスタＳＤＴｒ、ＳＳＴｒにおいても、ブロック絶縁層７３ａ、電荷蓄積層７３ｂ、トンネル絶縁層７３ｃが形成されている。
この構成の場合、選択トランジスタＳＤＴｒ、ＳＳＴｒにおいても、電荷蓄積層７３ｂに意図せず電荷が保持され、これら選択トランジスタＳＤＴｒ、ＳＳＴｒの閾値電圧が変化してしまう。
このため、本実施の形態では、図２２、２３に示すようにビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線ＳＧＳ、ＳＧＤの電圧を発生させることによりＧＩＤＬ電流を発生させて選択トランジスタＳＤＴｒ、ＳＳＴｒの消去動作を行うものである。図２２は、ドレイン側選択トランジスタＳＳＴｒの消去動作時の電圧を示しており、図２３はソース側選択トランジスタＳＤＴｒの消去動作時の電圧を示している。

以上、発明の実施の形態を説明したが、本発明は、これらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変更、追加、改変、置換、削除、組合せ等が可能である。

ＡＲ１・・・メモリセルアレイ、 ＡＲ２・・・制御回路、 ＭＢ・・・メモリブロック、 ＭＳ・・・メモリストリング、 ＳＳＴｒ・・・ソース側選択トランジスタ、ＳＤＴｒ・・・ドレイン側選択トランジスタ、 ＭＴｒ・・・メモリトランジスタ、 ＷＬ・・・ワード線、 Ｂｌ・・・ビット線、 ＳＬＡ・・・ソース線、 １００・・・入出力回路（Ｉ／Ｏ）、 １１０・・・ロウデコーダ回路、 １２０・・・ブロックアドレスデコーダ回路、 １３０・・・ワード線駆動回路、 １４０・・・選択ゲート線駆動回路、 １５０・・・昇圧回路、 １７０・・・センスアンプ回路、 １８０・・・ソース線駆動回路、１９０・・・シーケンサ。

Claims (5)

1. 電気的に書き換え可能な複数のメモリセルを直列接続してなるメモリストリングと、前記メモリストリングの両端に接続されたドレイン側選択トランジスタ及びソース側選択トランジスタを有するＮＡＮＤセルユニットを配列してなるメモリセルアレイと、
   前記メモリセルアレイに対し、データの読み出し、書き込み、及び消去のための各種電圧を印加する制御回路と
   を備え、
   前記ＮＡＮＤセルユニットは、
   基板に対して垂直方向に延びるように形成され前記メモリセルのボディとして機能する第１の柱状半導体層と、
   前記第１の柱状半導体層との間に電荷を蓄積する電荷蓄積層及びゲート絶縁膜を挟むようにして複数層に亘って形成され前記メモリセルを選択するワード線として機能する複数の第１の導電層と、
   前記第１の柱状半導体層の第１の端部に接し且つ前記基板に対して垂直方向に延びるように形成され前記ドレイン側選択トランジスタのボディとして機能する第２の柱状半導体層と、
   当該第２の柱状半導体層との間にゲート絶縁膜を挟むようにして形成され前記ドレイン側選択トランジスタの選択ゲート線として機能する第２の導電層と、
   前記第１の柱状半導体層の第２の端部に接し且つ前記基板に対して垂直方向に延びるように形成され前記ソース側選択トランジスタのボディとして機能する第３の柱状半導体層と、
   当該第３の柱状半導体層との間にゲート絶縁膜を挟むようにして形成され前記ソース側選択トランジスタの選択ゲート線として機能する第３の柱状半導体層と
   を備え、
   ビット線が、前記第２の柱状半導体層の一端に接続され、
   ソース線が、前記第３の柱状半導体層の一端に接続され、
   複数の前記ＮＡＮＤセルユニットは、同一の前記第１の導電層を共有して前記メモリセルへの消去動作の実行の単位としてのブロックを形成し、
   前記制御回路は、消去動作の際、
   選択される前記ブロックにおいては、前記ソース線及び前記第の３導電層に所定の電位を与えてＧＩＤＬ電流を発生させることにより、前記第１の柱状半導体層の電位を上昇させると共に、前記第１の導電層に第１の電圧を与えて、これにより選択される前記ブロックにおける消去動作を実行する一方、
   非選択とされる前記ブロックにおいては、第１の期間の間前記第１導電層をフローティング状態に維持する一方、前記第１の期間の後の第２の期間では、前記第１の導電層をフローティング状態から、前記第１の電圧よりも大きい第２の電圧に充電する状態に切り替える
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記ブロックを指定するブロックアドレス信号に従って前記第１の導電層に所定の電圧を供給するロウデコーダを備え、
   前記ロウデコーダは、
   前記ブロックが選択される場合に第１のタイミングで導通し前記メモリセルの読み出し、書き込み又は消去のための電圧を前記第１の導電層に供給する一方前記ブロックが非選択の場合に非導通状態に維持される第１のトランジスタと、
   前記ブロックが非選択の場合に前記第１のタイミングよりも遅れた第２のタイミングで導通し前記第１の導電層に前記第２の電圧を供給する一方前記ブロックが選択される場合に非導通状態に維持される第２のトランジスタと
   を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記ブロックアドレス信号に従って前記第１のトランジスタを導通させるための第１のゲート信号、及び前記第２のトランジスタを導通させるための第２のゲート信号を発生させるレベルシフタを備え、
   前記第１のゲート信号は、前記ブロックが選択される場合に前記第１のタイミングで論理が変化し、
   前記第２のゲート信号は、前記ブロックが非選択とされる場合に前記第２のタイミングで論理が変化する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記第２のゲート信号は、負の電圧レベルを有する請求項３記載の不揮発性半導体記憶装置。
5. 消去動作の際、第１の電圧に基づいて前記ソース線に印加する電圧を発生させるソース線駆動回路と、
   前記第１の電圧よりも遅れて立ち上がる第２の電圧に基づいて前記ソース側選択トランジスタの選択ゲート線に印加する電圧を発生させるソース側選択ゲート線駆動回路と、
   を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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