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TWI472031B - 半導體裝置 - Google Patents

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TWI472031B
TWI472031B TW97115901A TW97115901A TWI472031B TW I472031 B TWI472031 B TW I472031B TW 97115901 A TW97115901 A TW 97115901A TW 97115901 A TW97115901 A TW 97115901A TW I472031 B TWI472031 B TW I472031B
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楠茂
望月浩一
川上稔
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三菱電機股份有限公司
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Description

半導體裝置
本發明係有關於一種半導體裝置，特別係有關於一種包括具有由半導體基板的一部分構成的通道區域及電極的半導體元件之半導體裝置。
做為半導體裝置有IGBT(Insulated Gate Bipolar Transistor)及功率MOSFET(Metal Oxide Semiconductor Field－Effect Transistor)等的功率半導體晶片。做為這些半導體晶片中的閘極的構造，主要有平面閘極構造及溝渠閘極構造。
以往係使用例如多晶矽做為溝渠閘極構造中的閘極材料。近年來，為了降低溝渠閘極的電阻率，而提出使用高熔點金屬的方法。例如，根據特開2001－044435號公報，在溝渠閘極構造中的溝渠上，形成做為緩衝層的多晶矽層及高熔點金屬。
又，對閘極接續被稱為閘極電阻的電阻元件。以往，閘極電阻係外加於半導體晶片，但近年來，將閘極電阻設置在半導體晶片內部的方式被提出。
例如，根據特開2002－083964號公報，設置於半導體晶片內部的閘極電阻(內部閘極電阻)被提出。根據此公報，透過由多晶矽等構成的內部閘極電阻，可將在並聯接續半導體元件時的切換動作穩定化。
又，例如，根據特開2003－197914號公報，提供一種半導體裝置，其具有在做為閘極外部接續電極的暴露部分之閘極襯墊之下，經由層間絕緣膜，設置由多晶矽構成的內部閘極電阻的結構。根據此公報，透過此結構，可得到一種半導體裝置，其不減少半導體基板的活性區域的面積，具有大面積的內部閘極電阻，且可抑制過渡脈衝電流的電流密度。
上述閘極電阻外加的半導體裝置具有部件數目變多的問題。又，閘極電阻及半導體晶片的接續部分容易遭受外部噪音導致的電位變化。此電位變化不經由閘極電阻而直接影響半導體晶片內的閘極。因此，具有半導體裝置容易誤動作及振盪的問題。
又，舉例而言，在諸如供給電流給IGBT之數百至數萬個閘極的情況，即在閘極電阻上流通大電流的情況，為了確保信賴性，有必要增大閘極電阻內之電流路徑的截面積。在上述特開2002－083964號公報的半導體裝置中，有必要增大內部閘極電阻的寬度或厚度大小。不過，當增大厚度時，有形成做為內部閘極電阻的膜需要的時間變長的問題，及如此形成膜後加工困難的問題。又，當增大寬度時，有內部閘極電阻的面積變大，及半導體晶片的面積變大的問題。
又，在上述特開2003－197914號公報的內部閘極電阻中，雖然因為閘極襯墊及內部閘極電阻被重疊形成，而具有減低半導體晶片面積的效果，但具有其減低效果不大於 閘極襯墊的面積的問題。
本發明之一目的即在於提供一種半導體裝置，其具有可以高信賴性流通大電流之佔用空間小的電阻元件。
本發明之其他目的在於提供一種半導體裝置，其具有可控制電阻值的電阻元件。
又，本發明之再一目的在於提供一種半導體裝置，其具有複數閘極電極，且傳送至各閘極電極的電位信號之延遲差被抑制。
又，本發明之再一目的在於提供一種具有分流電阻之更小型的半導體裝置。
又，本發明之再一目的在於提供一種具有小的寄生電阻的配線之半導體裝置。
本發明的半導體裝置係具有半導體基板、絕緣膜、半導體元件、及電阻元件。半導體基板具有第1溝渠。絕緣膜覆蓋第1溝渠的內面。半導體元件具有電極。電阻元件被電氣地接續電極以成為對於流過電極的電流之電阻，並且經由絕緣膜被設置在第1溝渠之中。
又，半導體裝置也可具有以下特徵。
根據本發明之一面向，半導體裝置係具有半導體基板、絕緣膜、半導體元件、及電阻元件。絕緣膜覆蓋半導體基板的至少一部分。半導體元件具有電極。電阻元件被電氣地接續電極以成為對於流過電極的電流之電阻，並且 經由絕緣膜被設置在半導體基板上。透過半導體基板及電阻元件之間的電位差，在電阻元件中產生空乏層。
根據本發明之另一面向，半導體裝置係具有半導體基板、半導體元件、絕緣膜、及至少一個二極體。半導體元件具有電極。絕緣膜覆蓋半導體基板的至少一部分。二極體被設置於絕緣膜上，且被電氣地接續電極以成為對於流過電極的電流之電阻。
根據本發明之再一面向，半導體裝置係具有半導體基板、半導體元件、絕緣膜、及至少一個接面場效電晶體。半導體基板具有第1溝渠。
半導體元件具有電極。絕緣膜覆蓋半導體基板的至少一部分。接面場效電晶體被設置在絕緣膜上，且具有源極及汲極。
根據本發明之再一面向，半導體裝置係具有半導體基板、半導體元件、絕緣膜、及至少一個MIS型場效電晶體。半導體元件具有電極。絕緣膜覆蓋半導體基板的至少一部分。MIS型場效電晶體被設置在絕緣膜上，且具有源極及汲極。源極及汲極的任一個與電極被電氣地接續以成為對於流過電極的電流之電阻。
根據本發明之再一面向，半導體裝置係具有半導體基板、半導體元件、絕緣膜、及電阻元件。半導體元件具有電極。絕緣膜覆蓋半導體基板的至少一部分。電阻元件被設置於絕緣膜上，且被電氣地接續電極以成為對於流過電極的電流之電阻，且包含並聯地具有二極體及歐姆電阻的 至少一個區域。
根據本發明之再一面向，半導體裝置係具有半導體基板、半導體元件、閘極襯墊、閘極配線、及複數電阻元件。半導體元件具有由半導體基板的一部分構成的通道區域、及用以控制通道區域的複數閘極電極。閘極襯墊被與複數閘極電極電氣地接續。閘極配線係電氣地接續複數閘極電極的至少一個及閘極襯墊。電阻元件被設置在閘極配線的中間。與被接續至距閘極襯墊較遠的閘極電極之電阻元件的電阻值相比，被接續至距閘極襯墊較近的閘極電極之電阻元件的電阻值較大。
根據本發明之再一面向，半導體裝置係具有半導體基板、半導體元件、絕緣膜、及第1與第2電阻元件。半導體元件具有第1射極電極及第1源極電極的任一個、第2射極電極及第2源極電極的任一個、及閘極電極。絕緣膜覆蓋半導體基板的至少一部分。第1電阻元件被設置在絕緣膜上，且相互地電氣接續第1射極電極及第1源極電極的任一個與第2射極電極及第2源極電極的任一個。第1電阻元件被設置在絕緣膜上，且隨著對應於第2射極電極及第2源極電極的任一個的電位之電阻，電氣地接續第1射極電極及第1源極電極的任一個與閘極電極。
根據本發明之再一面向，半導體裝置係具有半導體基板、半導體元件、絕緣膜、及第1與第2配線。半導體基板具有溝渠。半導體元件具有由半導體基板的一部分構成之通道區域、及電極。絕緣膜覆蓋溝渠的內面。第1配線， 與電極電氣地接續，且經由絕緣膜被設置於溝渠之中。第2配線，被設置在溝渠之上，且與第1配線電氣地並聯接續。
在本發明的半導體裝置中，電阻元件被設置在第1溝渠之中。因此，可減小可用高信賴性流通大電流之電阻元件的佔用空間。
根據本發明之一面向，在半導體裝置中，電阻元件包含半導體區域。透過使用此半導體區域的半導體特性，可控制電阻元件的電阻值。
根據本發明之另一面向，在半導體裝置中，與被接續至距閘極襯墊較遠的閘極電極之電阻元件的電阻值相比，被接續至距閘極襯墊較近的閘極電極之電阻元件的電阻值較大。從而，傳達至各閘極電極的電位信號之延遲差被抑制。
根據本發明之再一面向，在半導體裝置中，相互地電氣接續第1射極電極及第1源極電極的任一個與第2射極電極及第2源極電極的任一個之第1電阻元件被設置在絕緣膜上。從而，可將具有分流電阻的半導體裝置小型化。
根據本發明之再一面向，在半導體裝置中，被設置在溝渠之中的第1配線及被設置在溝渠之上的第2配線被並聯地接續。從而，可減小配線的寄生電阻。
本發明之上述及其他目的、特徵、面向及優點係由與附圖相關被理解之本發明下面的詳細說明而明瞭。
下面，根據圖式說明本發明之實施例。
[實施例1]
首先，說明本實施例的半導體裝置之概略結構。
參閱圖1A~1C，本實施例之IGBT晶片係功率半導體裝置，具有做為溝渠閘極型半導體元件之IGBT元件EL、及做為電阻元件之溝渠型內部閘極電阻4t。
參閱圖1A及1B，溝渠型內部閘極電阻4t係經由絕緣膜14b被形成於設置在半導體基板101上的第1溝渠T1之中。從而，溝渠型內部閘極電阻4t具有透過加深第1溝渠T1使電流路徑的截面積變大的結構。
參閱圖1A及1C，IGBT元件EL係具有上述半導體基板101的一部分以做為通道區域。又，IGBT元件EL具有用以控制此通道區域的許多閘極電極13。閘極電極13的數目係例如數百~數萬個。
參閱圖1A~1C及圖2，IGBT元件EL的各單元的閘極電極13係透過閘極主配線5彼此被電氣地接續。此閘極主配線5係在閘極襯墊1的周邊中經由溝渠型內部閘極電阻4t被電氣地與閘極襯墊1接續。
從而，IGBT晶片具有對閘極襯墊1的輸入經由溝渠型內部閘極電阻4t被傳送至IGBT元件的各閘極電極13的結構。亦即，溝渠型內部閘極電阻4t被電氣地與閘極電極13接續以成為對於流過閘極電極13的電流之電阻(閘極電阻)。此閘極電阻主要具有使被傳送至閘極電極13的 電位延遲，及調整在IGBT元件EL切換時之電流/電壓的上升等的功能。
再者，閘極主配線5具體例如由做為被摻雜高濃度不純物的閘極材料之n型多晶矽構成的多晶矽層12b。又，閘極主配線5係具有主配線金屬層10b以減低配線的電阻。在主配線側接觸孔9b中，多晶矽層12b及主配線金屬層10b接觸，且彼此被電氣地接續。
接著，詳細說明本實施例之半導體裝置的結構。
再參閱圖1A，IGBT晶片具有做為基材的半導體基板101。又，IGBT晶片具有包含此半導體基板101的一部分之IGBT元件EL。又，IGBT晶片具有絕緣膜14b、溝渠型內部閘極電阻4t、場氧化膜7、多晶矽層12a、12b、層間絕緣膜11、閘極襯墊金屬層10a、及主配線金屬層10b。
再者，場氧化膜7係將半導體基板101及多晶矽層12a、12b絕緣的膜，其係透過例如LOCOS(Local Oxidation of Silicon)法等被形成。又，閘極襯墊金屬層10a及主配線金屬層10b係由例如鋁合金等的低電阻導電材料構成。
主要參閱圖1A、1B及圖7，半導體基板101係具有內面被絕緣膜14b覆蓋的第1溝渠T1。亦即，第1溝渠T1的底面及側面被絕緣膜14b覆蓋。透過此絕緣膜14b，被設置於第1溝渠T1中的溝渠型內部閘極電阻4t及半導體基板101被電氣地絕緣。
第1溝渠T1的大小，舉例而言，深度(圖1A的縱向 的大小)約為10μm，寬度(圖1B的橫向的大小)約為1.2μm，且係如圖7所示被形成以使得複數第1溝渠T1係以2.5μm的間距平行延伸。絕緣膜14b具有比第1溝渠T1的尺寸小的膜厚。舉例而言，絕緣膜14b的膜厚係數十至200nm。
另外，因為在鄰接的溝渠型內部閘極電阻4t之間沒有複雜的構造，溝渠型內部閘極電阻4t的溝渠(第1溝渠T1)的間距可比閘極電極13的溝渠(第2溝渠T2)的間距小。亦即，第1溝渠T1的間距可為例如約2.5μm之狹小的間距。
溝渠型內部閘極電阻4t係由用以做為電阻的材料構成，例如，由1×1019 /cm3 以上的高濃度摻雜之n型多晶矽構成。溝渠型內部閘極電阻4t具有與例如閘極電極13的寬度W1(圖6)相同的寬度，且具有給予沿著長度方向(圖6的橫向)流動的電流電阻的功能。溝渠型內部閘極電阻4t的深度(圖1A及1B的縱向的大小)係例如5~20μm。
溝渠型內部閘極電阻4t的電阻值係取決於埋入溝渠型內部閘極電阻4t的溝渠的大小及被埋入的n型多晶矽的摻雜濃度的值。舉例而言，對於長度為1mm的溝渠型內部閘極電阻4t，此電阻值為數百Ω至數kΩ。
又，一條溝渠型內部閘極電阻4t具有可流通數十至數百mA的電流之信賴性。舉例而言，一條溝渠型內部閘極電阻4t每1mm具有1kΩ的電阻值，且具有可流通最大200mA的電流之信賴性。為了得到流通最大5A的電流之 8Ω的電阻，可將25條長200μm的溝渠型內部閘極電阻4t並聯接續。
參閱圖1A及1B，被形成以被埋入於第1溝渠T1的溝渠型內部閘極電阻4t，在第1溝渠T1的開口側中係被層間絕緣膜11覆蓋。在層間絕緣膜11上形成閘極襯墊側接觸孔9a及主配線側接觸孔9b。
在閘極襯墊側接觸孔9a中，閘極襯墊金屬層10a係經由多晶矽層12a與溝渠型內部閘極電阻4t接續。在主配線側接觸孔9b中，主配線金屬層10b係經由多晶矽層12b與溝渠型內部閘極電阻4t接續。
參閱圖1A及圖3，閘極襯墊金屬層10a的上面側具有做為閘極襯墊1的功能。亦即，閘極襯墊金屬層10a的上面側被構成以可透過打線接合等接續來自外部的配線。主配線金屬層10b係與多晶矽層12b一起形成閘極主配線5。
參閱圖1A，在形成IGBT元件EL的區域中，IGBT晶片具有半導體基板101、閘極絕緣膜14a、閘極電極13、多晶矽層12b、層間絕緣膜11、及射極襯墊18。
參閱圖2，IGBT元件EL係在形成射極襯墊18的區域中具有由例如數百至數萬個單元構成的構造。IGBT元件EL在各單元上具有閘極電極13。
參閱圖1A、1C及圖7，半導體基板101係具有n型射極區域15、高濃度p型區域16、p型通道區域17、低濃度n型漂移區域8、n型緩衝區域20、及p型集極區域19。
又，半導體基板101係具有內面被閘極絕緣膜14a覆蓋 的第2溝渠T2。亦即，第2溝渠T2的底面及側面被閘極絕緣膜14a覆蓋。透過此閘極絕緣膜14a，被設置於第2溝渠T2中的閘極電極13及半導體基板101被電氣地絕緣。
T2的大小，舉例而言，深度(圖1A的縱向的大小)約為10μm，寬度(圖1C的橫向的大小)約為1.2μm，且係如圖7所示被形成以使得複數第2溝渠T2係以5.0μm的間距平行延伸。閘極絕緣膜14a具有比第2溝渠T2的尺寸小的膜厚。舉例而言，閘極絕緣膜14a的膜厚係數十至200nm。閘極電極13係由例如1×1019 /cm3 以上的高濃度摻雜之n型多晶矽構成。
參閱圖1A、1C及圖5，閘極電極13接觸多晶矽層12b。從而，閘極電極13被與閘極主配線5接續。
參閱圖1A、1C，被形成以被埋入至第2溝渠T2的閘極電極13在第2溝渠T2的開口側中係被層間絕緣膜11覆蓋。
參閱圖3及圖4，在層間絕緣膜11上形成射極用接觸孔9。經由射極用接觸孔9，射極襯墊(射極電極)18被接續至n型射極區域15、高濃度p型區域16及p型通道區域17上。
在上述結構中，如圖1A所示，閘極襯墊側接觸孔9a最好被形成以具有與溝渠型內部閘極電阻4t在第1溝渠T1的開口側之表面重疊的區域。亦即，層間絕緣膜11具有位於溝渠型內部閘極電阻4t的第1溝渠T1的開口側中之閘極襯墊側接觸孔9aD，以做為閘極襯墊側接觸孔9a 的一部分。
又，主配線側接觸孔9b被形成以具有與溝渠型內部閘極電阻4t在第1溝渠T1的開口側之表面重疊的區域。亦即，層間絕緣膜11具有位於溝渠型內部閘極電阻4t的第1溝渠T1的開口側中之主配線側接觸孔9bD，以做為主配線側接觸孔9b的一部分。
又，如圖1A及圖2所示，閘極襯墊1及閘極主配線5係透過層間絕緣膜11被分離，在閘極襯墊1及閘極電極13之間的電流路徑實質上僅係經由溝渠型內部閘極電阻4t的電流路徑。在此，實質的電流路徑係不包含寄生電容及電生電感導致的電流路徑與流經絕緣體中的微小電流的路徑之電流路徑。
又，如圖1A~1C及圖7所示，半導體基板101包含與絕緣膜14b接觸且具有與IGBT元件EL之低濃度n型漂移區域8相反的導電型之p型區域21。最好，用以使p型區域21成為與低濃度n型漂移區域8相對的導電型之不純物濃度比使IGBT元件EL之p型通道區域17成為與低濃度n型漂移區域8相對的導電型之不純物濃度高。
又，控制p型區域21的電位以不在p型區域21上形成反轉層。為了進行此控制，舉例而言，p型區域21被與IGBT元件EL的n型射極區域15電氣地接續。
其次，說明本實施例之IGBT晶片的使用方法。
參閱圖8及圖9，IGBT晶片的電路100係例如被合併至印刷電路板的電路200而被使用。印刷電路板係具有外 部射極襯墊3e、外部閘極襯墊3g、及外部集極襯墊3c。外部射極襯墊3e、外部閘極襯墊3g、及外部集極襯墊3c係由例如鋁合金等之低電阻的導電材料構成。
IGBT晶片的閘極襯墊1及印刷電路板的外部閘極襯墊3g係透過由鋁或金等構成的導線2a被接續。又，IGBT晶片的n型射極區域15(圖1C)及p型集極區域19(圖1A)分別與外部射極襯墊3e及外部集極襯墊3c被電氣地接續。在外部閘極襯墊3g上從外部施加電位Vg。
另外，圖8內的電容器的記號及線圈的記號係分別表示IGBT晶片內的寄生電容及寄生電感。又，圖中的箭號係表示來自IGBT元件EL的集極及射極的輸出經由寄生電容及寄生電感回饋到閘極電極的路徑。
再者，本實施例的半導體裝置可透過將後述的實施例2之半導體裝置的製造方法的一部分簡化的方法加以製造。
其次，說明本實施例的溝渠型內部閘極電阻4t的結構之變形例。
參閱圖10，溝渠型內部閘極電阻4t係在相對於閘極襯墊側接觸孔9a的部分中包含具有比與相對於層間絕緣膜11的部分中之最小寬度相等的寬度大小W1寬的寬度大小WE1的部分。又，溝渠型內部閘極電阻4t係在相對於主配線側接觸孔9b的部分中包含具有比做為相對於層間絕緣膜11的部分中之最小寬度的寬度大小W1寬的寬度大小WE1的部分。
本變形例的溝渠型內部閘極電阻4t的形狀不限定於 圖10所示的形狀，也可為例如圖11~圖15所示的形狀。另外，雖然在圖11~圖15中係顯示溝渠型內部閘極電阻4t在相對於閘極襯墊側接觸孔9a的部分附近的結構，相對於主配線側接觸孔9b的部分也可為同樣的結構。
接著說明第1比較例。
首先，說明本比較例中之半導體裝置的結構。參閱圖16，做為本比較例的半導體裝置之IGBT晶片具有彼此成為一體被形成的閘極襯墊1C及閘極主配線5。因為閘極襯墊1C及閘極主配線5是一體的，在兩者之間不存在做為閘極電阻的電阻元件。
參閱圖17，對於IGBT晶片，外加閘極電阻4e被準備以做為單獨的組件，且被接續至外部閘極襯墊3g。為了控制閘極電極的電位，經由外加閘極電阻4e從外部施加電位Vg。
參閱圖18，電容器的記號及線圈的記號係分別表示IGBT晶片的電路100C內的寄生電容及寄生電感。又，圖中的箭號係表示來自IGBT元件EL的集極及射極的輸出經由寄生電容及寄生電感回饋到閘極電極的路徑。
外加閘極電阻4e未被設置在IGBT元件EL的閘極電極及外部閘極襯墊3g之間。亦即，外加閘極電阻4e不存在於來自IGBT元件EL的集極及射極的輸出回饋到閘極電極的路徑上。
因此，當外部閘極襯墊3g的電位透過來自外部的噪音而變動時，其電位變動經由寄生電感直接被傳送至IGBT 元件EL的閘極電極。因此，閘極電極容易受到噪音的影響。
又，在上述的變動做為放大IGBT元件EL，且經由圖中箭號所示的路徑回到IGBT元件EL的閘極電極時，以下式表示的Q值變大。
因此，閘極射極間的電壓Vge、集極射極間的電壓Vce、集極電流Ic等容易產生振盪。另外，在上式中，L表示寄生電感、C表示寄生電容、R表示閘極電阻。
接著說明第2比較例。
參閱圖19及圖20，做為本比較例的半導體裝置之IGBT晶片在閘極襯墊1及閘極主配線5之間具有平面型內部閘極電阻4p以做為閘極電阻。平面型內部閘極電阻4p係被設置在場氧化膜7上，且係具有跟半導體基板101的基板表面平行的表面之平面型電阻元件。平面型內部閘極電阻4p係將例如膜厚約為數百nm的多晶矽膜圖案化而形成。
舉例而言，在電流被供給至數百至數萬個IGBT元件EL的閘極電極13時，平面型內部閘極電阻4p必須具有可耐受大電流的信賴性。因此，對於電流路徑的截面積變大以使得電流密度不會變得過高。為了增大截面積，必須使平面型內部閘極電阻4p的膜厚大小(圖20中之縱向的大小)變大，或是使寬度大小(圖19中之縱向的大小)變大。
為了增大膜厚大小，形成膜所需要的製程時間變長。例如，堆積通常使用的平面型內部閘極電阻4p的厚度之數百nm的厚度之多晶矽需要數個小時。在此膜厚變大至數μm的情況中，堆積時間變為數十小時，且製造成本變大。透過將多晶矽膜增厚，難以確保在圖案化中照相製版時的焦深或除去蝕刻時在階梯部分的殘渣等。
當平面型內部閘極電阻4p的寬度大小變大時，在半導體基板101的基板表面中平面型內部閘極電阻4p佔用的面積變大，而變得不適於要求半導體裝置的小型化。
參閱圖20，被設置在平面型內部閘極電阻4p之下的場氧化膜7通常係具有約1μm或其以上的厚度。又，由於場氧化膜7係氧化膜，故其熱傳導率小。亦即，在平面型內部閘極電阻4p之下形成厚的熱傳導率小的膜。因此，平面型內部閘極電阻4p的散熱被阻礙，使得平面型內部閘極電阻4p的溫度上升，而容易產生溫度依存性所導致的電阻值的變化。
根據本實施例，IGBT元件EL的閘極電極13被電氣地接續至溝渠型內部閘極電阻4t。從而，溝渠型內部閘極電阻4t可做為閘極電極13的閘極電阻。
又，如圖1A及1B所示，溝渠型內部閘極電阻4t被設置在第1溝渠T1之中。因此，透過增大第1溝渠T1的深度，可增大溝渠型內部閘極電阻4t的深度方向的大小。因此，在半導體基板101的基板表面上維持小的溝渠型內部閘極電阻4t的佔用空間(圖6中的面積)，可減低溝渠 型內部閘極電阻4t的電流密度，並提高溝渠型內部閘極電阻4t的信賴性。
又，如圖8所示，閘極襯墊1係經由溝渠型內部閘極電阻4t被與閘極電極13接續。因此，施加在閘極襯墊1或被接續至閘極襯墊1的外部閘極襯墊3g上之噪音所造成的電位變化在被傳送至閘極電極13時被溝渠型內部閘極電阻4t抑制。
最好，閘極襯墊1及閘極電極13之間的電流路徑實質上僅係經由溝渠型內部閘極電阻4t的電流路徑。因此，沒有繞過溝渠型內部閘極電阻4t的電流路徑，可降低此繞道的電流路徑導致之實質的閘極電阻，並防止IGBT晶片發生故障。
又，如圖1A所示，層間絕緣膜11在溝渠型內部閘極電阻4t的第1溝渠T1的開口側中具有閘極襯墊側接觸孔9aD。因此，可在閘極襯墊1及溝渠型內部閘極電阻4t之間確保寬的電氣路徑，且可防止電流集中導致的信賴性變差。
又，如圖1A所示，層間絕緣膜11在溝渠型內部閘極電阻4t的第1溝渠T1的開口側中具有第1溝渠T1的開口側內的主配線側接觸孔9bD。因此，可在閘極主配線5及溝渠型內部閘極電阻4t之間確保寬的電氣路徑，並可防止電流集中導致的信賴性變差。
又，如圖1A及1C所示，因為閘極電極13被設置在第2溝渠T2內，可使閘極電極13的構造成為溝渠型閘極 構造。此第2溝渠T2因為可與第1溝渠T1同時形成，而可抑制用於形成溝渠型閘極的製程成本。
又，如圖1A及1B所示，半導體基板101包含與絕緣膜14b接觸且具有與IGBT元件EL的低濃度n型漂移區域8相反的導電型之p型區域21。從而，可防止IGBT元件EL的集極及射極之間的耐壓變差。
又，最好，用於使p型區域21變成與低濃度n型漂移區域8相反的導電型之不純物濃度係比用於使IGBT元件EL的p型通道區域17變成與低濃度n型漂移區域8相反的導電型之不純物濃度高。因此，可不將p型區域21反轉成n型，而將p型通道區域17反轉成n型。另外，與上述第2比較例之在閘極電阻與p型區域21之間存在1μm至2μm之較厚的場氧化膜7的情況相比，本實施例之僅有約數十至200μm的薄的絕緣膜14b的情況比較容易產生p型區域21之導電型的反轉。因此，透過上述不純物濃度的設定，可得到較大的效果。
又，控制p型區域21的電位以不在p型區域21上形成反轉層。為了進行此控制，舉例而言，p型區域21被與IGBT元件EL的n型射極區域15電氣地接續。從而，可防止IGBT元件EL的集極及射極之間的耐壓變差。
[實施例2]
首先，說明做為本實施例之半導體裝置的IGBT晶片的結構。
參閱圖21~圖24，本實施例之IGBT晶片具有金屬部 22。金屬部22包含被埋入至第1溝渠T1的金屬部22b1、22b2，及被埋入至第2溝渠T2的金屬部22a。金屬部22的材料係具有比高濃度n型多晶矽等之半導體材料低的電阻率。做為金屬部22的材料，可使用例如鎢、鈦、鉑、銅等的高熔點金屬。
參閱圖24，閘極電極13具有多晶矽層12g、被埋入至此多晶矽層12g之中的金屬部22a。
參閱圖22及圖23，溝渠型內部閘極電阻4t在相對於閘極襯墊側接觸孔9aD的部分中具有被埋入的金屬部22b1。又，溝渠型內部閘極電阻4t在相對於主配線側接觸孔9bD的部分中具有被埋入的金屬部22b2。
溝渠型內部閘極電阻4t之被埋入的金屬部22b1、22b2以外的部分係由多晶矽層12r形成。被埋入的金屬部22b1、22b2係經由多晶矽層12r彼此被電氣地接續。
主要參閱圖21，在以圖中虛線表示的閘極襯墊側接觸孔9a及主配線側接觸孔9b之間，在溝渠型內部閘極電阻4t上設置層間絕緣膜11(圖23及圖24)。溝渠型內部閘極電阻4t在相對於此層間絕緣膜11的部分內之溝渠型內部閘極電阻4t的最小寬度係寬度大小W2。另外，圖21係例示在溝渠型內部閘極電阻4t相對於層間絕緣膜11的部分內之溝渠型內部閘極電阻4t的寬度係固定為寬度大小W2的情況。
又，溝渠型內部閘極電阻4t在相對於閘極襯墊側接觸孔9a的部分中包含具有比寬度大小W2寬之寬度大小 WE1的部分。具有此寬的寬度大小WE1的部分係具有比寬度大小W2大的長度大小WE2。
參閱圖22，具有上述寬度大小W2的部分係位於層間絕緣膜11之下，且係由多晶矽層12r形成。又，具有上述寬度大小WE1的部分係包含具有電阻率比多晶矽層12r低的金屬部22b1。
溝渠型內部閘極電阻4t在相對於主配線側接觸孔9b的部分中包含具有比寬度大小W2寬的寬度大小WE1的部分。具有此寬的寬度大小WE1的部分係具有比寬度大小W2大的長度大小WE2。
參閱圖23，具有上述寬度大小WE1的部分係包含具有電阻率比多晶矽層12r低的金屬部22b2。
參閱圖21，閘極電極13具有寬度大小W1以做為最大寬度(圖中縱向的大小)。此寬度大小W1比上述寬度大小W2大。另外，圖21係例示閘極電極13的寬度固定為寬度大小W1的情況。
參閱圖24，閘極電極13具有上述寬度大小W1的部分係包含具有電阻率比多晶矽層12g低的金屬部22a。
另外，上述其他的結構因為大體上與上述實施例1的結構相同，對於相同或對應的元件標示相同的符號，並省略其說明。
其次，說明本實施例的溝渠型內部閘極電阻4t的結構之變形例。
圖25及圖26分別係本發明之實施例2的半導體裝置 之第1及第2變形例中概略地繪示金屬部被埋入的電阻元件的結構之部分平面圖。另外，圖中的虛線大概地繪示相對於場氧化膜、閘極襯墊側接觸孔及層間絕緣膜的電阻元件之位置關係。
參閱圖25，在第1變形例中，溝渠型內部閘極電阻4t在相對於閘極襯墊側接觸孔9a的部分中具有比寬度大小W2大的寬度大小WE1的部分。又，寬度大小WE1的部分係具有比寬度大小W2大的長度大小WE2的部分。溝渠型內部閘極電阻4t的寬度大小WE1的部分係具有被埋入的金屬部22b1。
參閱圖26，在第2變形例中，溝渠型內部閘極電阻4t在相對於閘極襯墊側接觸孔9a的部分中具有複數個比寬度大小W2寬的寬度大小WE1的部分。又，各個寬度大小WE1的部分係具有比寬度大小W2大的長度大小WE2的部分。溝渠型內部閘極電阻4t的各個寬度大小WE1的部分係具有被埋入的金屬部22b1。
另外，在上述第1及第2變形例中雖然係說明金屬部22的一部分被埋入至相對於閘極襯墊側接觸孔9a的部分之結構，但相對於主配線側接觸孔9b的部分也可為同樣的結構。
其次，說明本實施例的半導體裝置之製造方法。
參閱圖27A及27B，在半導體基板101上堆積由氧化矽膜等構成的層間絕緣膜11a。另外，層間絕緣膜11a係成為層間絕緣膜11的一部分的膜。
其次，透過照相製版法進行層間絕緣膜11a的圖案化。此圖案化的層間絕緣膜11a被當做罩幕，以進行半導體基板101的蝕刻。從而，形成第1溝渠T1及第2溝渠T2。在此第1溝渠T1及第2溝渠T2的各個內表面上分別透過氧化及堆積等形成絕緣膜14b及閘極絕緣膜14a。
從而，形成具有寬度大小W2之被覆蓋絕緣膜14b的第1溝渠T1。又，形成具有寬度大小W1之被覆蓋閘極絕緣膜14a的第2溝渠T2。
主要參閱圖28A及28B，在半導體基板101上堆積摻雜高濃度不純物的多晶矽層12。透過此堆放，如圖28A所示，第1溝渠T1之寬度大小W2(圖27A)的部分被完全掩埋。又，第1溝渠T1之寬度大小為WE1的部分(圖22之相對於閘極襯墊側接觸孔9aD的部分)僅部分被掩埋。又，如圖28B所示，第2溝渠T2僅部分被掩埋。
參閱圖29A及29B，在半導體基板101上，由高熔點金屬構成的金屬部22被堆積在多晶矽層12上。從而，在第1溝渠T1之寬度大小為WE1的部分(圖22之相對於閘極襯墊側接觸孔9aD的部分)中，部分殘存的溝渠被完全掩埋。又，如圖29B所示，第2溝渠T2僅部分被掩埋。
其次，依續蝕刻金屬部22及多晶矽層12。
參閱圖30A及30B，透過上述蝕刻，層間絕緣膜11a被露出。
參閱圖31A及31B，在半導體基板101上形成層間絕緣膜11b。做為形成的方法，可使用例如堆積 BRSG(Boro－Phospho Silicate Glass)膜，並給予熱處理，以將絕緣膜的表面平坦化的方法。再者，層間絕緣膜11b係成為層間絕緣膜11的一部分的膜。
主要參閱圖32A及32B，透過選擇性地除去層間絕緣膜11a、11b，形成射極用接觸孔9d、閘極襯墊側接觸孔9a(圖21)及主配線側接觸孔9b(圖21)。
其次，堆積由諸如鋁或其化合物的電極材料構成的金屬膜，並將此堆積的金屬膜圖案化。從而，形成射極襯墊18、閘極襯墊金屬層10a(圖22)及主配線金屬層10b(圖23及圖24)。
根據上述，做為本實施例的半導體裝置之IGBT晶片被形成。
再者，在半導體基板101上形成n型射極區域15、高濃度p型區域16、p型通道區域17等的步驟也可在形成第1溝渠T1及第2溝渠T2的步驟之前或後中形成。
其次，說明第3比較例的半導體裝置之製造方法。另外，本比較例係相對於第2比較例的結構加上金屬部22的結構。
主要參閱圖33A及33B，雖然進行與本實施例之圖29A及29B的步驟類似的步驟，與本實施例的不同點係未形成第1溝渠T1。因而，如圖33A所示，取代本實施例的溝渠型內部閘極電阻4t，沿著半導體基板101的平坦基板表面形成平面型內部閘極電阻4p。
參閱圖34A及34B，在半導體基板101上塗佈光阻 31a。其次，如圖34A所示，光阻31a係透過照相製版法被圖案化。從而，在平面型內部閘極電阻4p上露出金屬部22的一部分。
參閱圖35A及35B，在金屬部22中未覆蓋光阻31a的部分被蝕刻。從而，如圖35A所示，金屬部22被分離成複數區域。然後，光阻31a被除去。
主要參閱圖36A及36B，在半導體基板101上塗佈光阻31b。其次，透過照相製版法將光阻31b圖案化，以使得光阻31b覆蓋平面型內部閘極電阻4p被形成的區域，並露出閘極電極13附近的部分。在未被光阻31b覆蓋的區域，依序蝕刻金屬部22及多晶矽層12(圖35B)，以露出層間絕緣膜11a。然後，除去光阻31b。
參閱圖37A及37B，在半導體基板101上形成層間絕緣膜11b。做為形成的方法，可使用例如堆積BRSG(Boro－Phospho Silicate Glass)膜，並給予熱處理，以將絕緣膜的表面平坦化的方法。
參閱圖38A及38B，選擇性地蝕刻層間絕緣膜11a、11b。從而，形成射極用接觸孔9d等的接觸孔。其次，射極襯墊18、閘極襯墊金屬層10a及主配線金屬層10b被形成。
根據上述，形成本比較例的半導體裝置。在本比較例的半導體裝置的製造方法中，從圖34A及34B至圖35A及35B之使用光阻31a形成的罩幕將金屬部22部分地蝕刻的步驟成為必要，且製造步驟變得複雜。
又，在用以除去金屬部22的蝕刻時，經由過度蝕刻的變動，產生平面型內部閘極電阻4p的膜厚變化。因而，做為平面型內部閘極電阻4p的閘極電阻之電阻值產生變化。
根據本實施例，溝渠型內部閘極電阻4t之具有寬度大小WE1(圖21)的部分，如圖22所示，在渠型內部閘極電阻4t相對於閘極襯墊側接觸孔9aD的部分中除了多晶矽層12r之外包含金屬部22b1。此金屬部22b1係具有電阻率比多晶矽層12r的電阻率低的部分。因此，在閘極襯墊1及溝渠型內部閘極電阻4t之間的電流的局部集中被緩和．且IGBT晶片的信賴性變高。
又，溝渠型內部閘極電阻4t之具有寬度大小WE1(圖21)的部分，如圖23所示，在渠型內部閘極電阻4t相對於主配線側接觸孔9bD的部分中除了多晶矽層12r之外包含金屬部22b2。此金屬部22b2係具有比多晶矽層12r的電阻率低的電阻率。因此，在閘極主配線5及溝渠型內部閘極電阻4t之間的電流的局部集中被緩和，且IGBT晶片的信賴性變高。
又，如圖21所示，閘極電極13的寬度大小W1比溝渠型內部閘極電阻4t的寬度大小W2大。亦即，如圖27A及27B所示，與用以形成溝渠型內部閘極電阻4t之寬度大小W2的溝渠相比，用以形成閘極電極13之寬度大小W1的溝渠的寬度較大。因此，此寬度大小W2的溝渠整體被多晶矽層12掩埋，同時寬度大小W1可成為未完全被掩埋 的狀態。因此，如圖30所示，可將金屬部22a掩埋至此未被掩埋的部分。
如上所述，透過使寬度大小W2的溝渠整體被電阻率比較高的多晶矽層12掩埋，可得到電阻值足夠高的溝渠型內部閘極電阻4t。
同時，透過使閘極電極13包含電阻率比多晶矽層12低的金屬部22a，可抑制閘極電極13的電阻。因此，在閘極電極13之內的閘極電位的傳輸延遲的變動被抑制。因此，IGBT元件EL的切換動作中之導通區域及關閉區域同時存在的時間被抑制。因此，可將在IGBT元件EL的集極及射極之間流動的電流集中於部分的導通區域之時間縮短。因此，由於在部分的導通區域內之局部的發熱被抑制，可提高IGBT晶片的信賴性。
[實施例3]
首先，說明做為本實施例的半導體裝置之IGBT晶片的結構。
參閱圖39，做為本實施例的半導體裝置的電阻元件之溝渠型內部閘極電阻4t具有為半導體區域之n型低濃度多晶矽層23a以做為主要部。又，溝渠型內部閘極電阻4t具有n型高濃度多晶矽層24a，其被設置在與閘極襯墊側接觸孔9a及主配線側接觸孔9b接觸的部分。
本實施例與實施例1及2所示的半導體裝置之不同點在於被埋入至溝渠型內部閘極電阻4t的物質之主要部係濃度比實施例1及2低的多晶矽層，且透過調整溝渠型內 部閘極電阻4t及與其接觸的p型區域21的電位差，n型低濃度多晶矽層23a可在累積狀態、空乏狀態及反轉狀態之中取得至少2種狀態。
另外，上述以外的結構，因為與上述實施例的結構大體上相同，對於相同或對應的元件標示相同的符號，並省略其說明。
其次，說明本實施例的半導體裝置中之電阻元件的動作。參閱圖43~45，V23H 、V23L 分別表示n型低濃度多晶矽層23a的電流路徑的兩端之電位。又，V21 係半導體基板101的絕緣膜14b側的電位，而在半導體基板101具有p型區域21的情況中係表示p型區域21的電位。
參閱圖43，在V21 被施加以滿足V21 >V23L >>V23H 的情況中，n型低濃度多晶矽層23a成為累積狀態。亦即，在n型低濃度多晶矽層23a的絕緣膜14b側的表面上形成電子的累積層32a。在此情況中，因為在整個n型低濃度多晶矽層23a上分佈做為載子的電子，整個n型低濃度多晶矽層23a可在溝渠型內部閘極電阻4t中形成電流路徑。
參閱圖44，在V21 被施加以滿足0>(V21 －V23L )>(在V23L 的Vth )情況中，n型低濃度多晶矽層23a成為空乏狀態。亦即，在n型低濃度多晶矽層23a的絕緣膜14b側的表面上形成空乏層32d。在此情況中，因為空乏層32d的部分未在溝渠型內部閘極電阻4t中形成電流路徑，溝渠型內部閘極電阻4t的電阻值變大。另外，在上式中，Vth 係達到n型低濃度多晶矽層23a是否可流通電流的臨界值 之電位。
參閱圖45，在V21 被施加以滿足0>(在V23H 的Vth )>(V21 －V23H )情況中，n型低濃度多晶矽層23a成為反轉狀態。亦即，在n型低濃度多晶矽層23a的絕緣膜14b側的表面上形成空乏層32d及反轉層32i。在此情況中，空乏層32d的部分未在溝渠型內部閘極電阻4t中形成電流路徑。又，反轉層32i的部分透過空乏層32d而與溝渠型內部閘極電阻4t的電流路徑分離。因此，進一步增大溝渠型內部閘極電阻4t的電阻值。
參閱圖40，做為本實施例之第1變形例的半導體裝置之電阻元件的溝渠型內部閘極電阻4t與本實施例之不同點在於更具有p型高濃度多晶矽層24b，其被設置在與閘極襯墊側接觸孔9a及主配線側接觸孔9b接觸的部分。
參閱圖41，做為本實施例之第2變形例的半導體裝置之電阻元件的溝渠型內部閘極電阻4t具有係半導體區域的p型低濃度多晶矽層23b以做為主要部。又，溝渠型內部閘極電阻4t具有p型高濃度多晶矽層24b，其被設置在與閘極襯墊側接觸孔9a及主配線側接觸孔9b接觸的部分。
參閱圖42，做為本實施例之第3變形例的半導體裝置之電阻元件的溝渠型內部閘極電阻4t與本實施例的第2變形例之不同點在於更具有n型高濃度多晶矽層24a，其被設置在與閘極襯墊側接觸孔9a及主配線側接觸孔9b接觸的部分。
在為了得到期望的閘極延遲而使空乏狀態的閘極電阻非常高的情況中，也可同時使用實施例1中的溝渠型內部閘極電阻4t(圖1A)及實施例2中的溝渠型內部閘極電阻4t(圖22及圖23)。
又，在閘極電極13及溝渠型內部閘極電阻4t係以不同的步驟被形成的情況中，可在各步驟中利用不同的濃度摻雜多晶矽。從而，若透過使閘極電極13及閘極主配線5的摻雜濃度變高，而使電阻變低，則可抑制IGBT晶片的延遲及損失。
根據本實施例，透過由p型區域21及溝渠型內部閘極電阻4t之間的電位差而在溝渠型內部閘極電阻4t的n型低濃度多晶矽層23a上產生空乏層，可調整溝渠型內部閘極電阻4t的電阻值。
又，因為n型高濃度多晶矽層24a被形成在與溝渠型內部閘極電阻4t接觸的部分，在關閉IGBT元件EL的操作時，閘極電阻隨著時間變大。從而，可減小IGBT元件EL的浪湧。
又，分別根據本實施例的第1及第3變形例，在與溝渠型內部閘極電阻4t電氣接觸的部分上形成n型高濃度多晶矽層24a及p型高濃度多晶矽層24b。從而，在累積狀態中的閘極電阻變小，特別在施加Vg<0V的電位時，延遲時間被穩定化。
[實施例4]
首先，說明本實施例的半導體裝置具有的電阻元件的 結構。
參閱圖46，本實施例的IGBT晶片係具有二極體型內部閘極電阻4d以做為電阻元件。二極體型內部閘極電阻4d具有p型高濃度多晶矽層24b、n型低濃度多晶矽層23a、及n型高濃度多晶矽層24a。n型低濃度多晶矽層23a分別經由p型高濃度多晶矽層24b及n型高濃度多晶矽層24a被電氣地接續至閘極襯墊1及閘極主配線5。
根據上述結構，本實施例的二極體型內部閘極電阻4d包含二極體(圖中的二極體記號)，其在p型高濃度多晶矽層24b及n型低濃度多晶矽層23a的界面上具有pn接面。
另外，本實施例之n型低濃度多晶矽層23a的不純物濃度的選擇範圍比實施例3寬。亦即，雖然實施例3之n型低濃度多晶矽層23a的不純物濃度係如前所述被調整以在累積狀態、空乏狀態及反轉狀態之中取得至少2種狀態，本實施例並不受到此種限制。
再者，上述其他的結構因為大體上與上述實施例3的結構相同，對於相同或對應的元件標示相同的符號，並省略其說明。
其次，說明本實施例的半導體裝置之電阻元件的動作。在IGBT元件EL(在圖46中未圖示)的切換動作的初期及終期中，做為閘極電極13(在圖46中未圖示)的閘極電阻之二極體型內部閘極電阻4d的兩端的電位差小。又，二極體在陽極－陰極間的電位差小時變成高電阻，相反地，在兩端的電位差大時變成低電阻。因此，二極體型內 部閘極電阻4d在切換動作的初期及終期中，與中期相比，具有高的電阻值。
其次，說明本實施例的半導體裝置之變形例。
參閱圖47，在本實施例的第1變形例中，二極體型內部閘極電阻4d包含二極體(圖中的二極體記號)，其在p型低濃度多晶矽層23b及n型高濃度多晶矽層24a的界面上具有pn接面。
參閱圖48，在本實施例的第2變形例中，與本實施例不同，二極體型內部閘極電阻4d未被埋入至半導體基板101的溝內，而是被形成在場氧化膜7上。
參閱圖49，在本實施例的第3變形例中，上述第2變形例的二極體的導電型被改變。
根據本實施例，二極體型內部閘極電阻4d，與IGBT元件EL的切換動作的中期相比，在初期及終期中具有高的電阻值。因此，浪湧的發生被抑制。從而，可得到損失小的IGBT晶片。
又，在脈衝寬度小之急遽變化的噪音信號被施加至閘極襯墊1時，對此噪音信號之閘極電極13的電位的響應變慢，而可抑制IGBT元件EL的誤動作。
另外，在圖46之n型低濃度多晶矽層23a的濃度與實施例3的情況相同時，也可期待與實施例3相同的效果。
又，本實施例的二極體型內部閘極電阻4d可與實施例1中顯示之為歐姆閘極電阻的電阻元件、實施例3中顯示之由與p型區域21的電位差改變電阻值的電阻元件、 或習知的電阻元件組合。此組合可透過例如並聯接續被實施。
在此情況中，根據閘極電位或閘極兩端的電位差，閘極電阻值被細微地控制，而可使得切換波形接近期望者。
[實施例5]
本實施例的半導體裝置中之半導體元件，與實施例4(圖46)相同，具有二極體。不過，本實施例的電阻元件包含的二極體係n型低濃度多晶矽層23a的不純物濃度高，且逆向耐壓低的稽納二極體。亦即，本實施例的電阻元件為稽納二極體型閘極電阻。此稽納二極體被設定以利用逆向特性而具有固定的耐壓。
再者，上述其他的結構因為大體上與上述實施例4的結構相同，對於相同或對應的元件標示相同的符號，並省略其說明。
根據本實施例，低於耐壓的噪音被施加於閘極時，無法對閘極電極13充放電。從而，可抑制IGBT晶片的誤動作。
[實施例6]
首先，說明本實施例的半導體裝置具有的電阻元件之結構。參閱圖50及圖51，圖中的虛線大概地繪示相對於閘極襯墊側接觸孔9a、主配線側接觸孔9b及層間絕緣膜11的電阻元件之位置關係。
參閱圖50，本實施例的半導體裝置在閘極襯墊側接觸孔9a及主配線側接觸孔9b之間具有複數二極體以做為電 阻元件。亦即，閘極襯墊1(在圖50中未圖示)及閘極主配線5(在圖50中未圖示)具有彼此電氣地並聯接續的複數電阻元件。
此複數個二極體包含至少一個順向之二極體型內部閘極電阻4f及至少一個逆向之二極體型內部閘極電阻4r。在此，順向及逆向係以從閘極襯墊1至閘極主配線5的方向做為基準之二極體的極性。
最好，溝渠型內部閘極電阻4t的數目與逆向之二極體型內部閘極電阻4r的數目係不同的數目。
另外，上述其他的結構因為大體上與上述實施例4或5的結構相同，對於相同或對應的元件標示相同的符號，並省略其說明。
根據本實施例，在切換IGBT元件EL為開啟時及關閉時，可得到與實施例4或5同樣的效果。
又，透過使順向之二極體型內部閘極電阻4f的數目與逆向之二極體型內部閘極電阻4r的數目為不同的數目，上述複數電阻元件係做為在閘極襯墊1及閘極主配線5之間具有根據電流方向而不同的電阻值之電阻元件。因此，可形成在IGBT元件EL之開啟時及關閉時具有不同的電阻之電阻元件。
另外，如圖51的變形例所示，本實施例的電阻元件也可包含實施例1中顯示之為歐姆閘極電阻的電阻元件、實施例3中顯示之由與p型區域21的電位差改變電阻值的電阻元件、或為習知的電阻元件之內部閘極電阻4i。
[實施例7]
首先，說明本實施例的半導體裝置具有的電阻元件之結構。
參閱圖52，本實施例的IGBT晶片係具有JFET型內部閘極電阻4j，其係包含接面型場效電晶體(JFET(Junction Field Effect Transistor))。JFET型內部閘極電阻4j具有做為通道區域之p型低濃度多晶矽層23b、做為源極/汲極區域之1組p型高濃度多晶矽層24b，24a、及做為閘極之n型高濃度多晶矽層25。
在n型高濃度多晶矽層25上形成與n型高濃度多晶矽層25電氣地接續的電極26。電極26具有控制n型高濃度多晶矽層25的電位之功能。
其次，說明本實施例的電阻元件的動作。透過電極26控制n型高濃度多晶矽層25的電位。從而，由於使空乏層27變寬的深度大小(圖中之縱向的大小)被控制，故JFET型內部閘極電阻4j的電阻值被控制。
另外，上述其他的結構因為大體上與上述實施例1的結構相同，對於相同或對應的元件標示相同的符號，並省略其說明。
根據本實施例，透過從電阻元件的外部將電位信號施加至電極26，可改變電阻元件的電阻值。
另外，雖然在上面係說明包含p通道型JFET的JFET型內部閘極電阻4j以做為電阻元件，也可使用包含n通道型JFET的JFET型內部閘極電阻。
又，雖然在上面係說明被埋入至第1溝渠T1的JFET型內部閘極電阻4j以做為電阻元件，電阻元件也可為平面型。
又，為了得到與實施例6同樣的效果，在例如開啟時及關閉時，也可改變被接續至n型高濃度多晶矽層25的電極26之數目而被接續。
[實施例8]
參閱圖53，本實施例的IGBT晶片具有接面控制二極體型內部閘極電阻4k以做為電阻元件。
接面控制二極體型內部閘極電阻4k係在p型低濃度多晶矽層23b及n型高濃度多晶矽層24a的界面上具有pn接面。從而，接面控制二極體型內部閘極電阻4k具有包含二極體的結構。
另外，上述其他的結構因為大體上與上述實施例7(圖52)相同，對於相同或對應的元件標示相同的符號，並省略其說明。
根據本實施例，透過從電阻元件的外部將電位信號施加至電極26，可改變電阻元件的電阻值。又，可得到與實施例4及5相同的效果。
再者，做為電阻元件，也可使用將上述接面控制二極體型內部閘極電阻4k的導電型相反的電阻元件。
又，雖然圖53係顯示被埋入至第1溝渠T1的接面控制二極體型內部閘極電阻4k，電阻元件也可為平面型。
又，為了得到與實施例6同樣的效果，在例如開啟時 及關閉時，也可改變被接續至n型高濃度多晶矽層25的電極26之數目而被接續。
[實施例9]
參閱圖54，做為本實施例的半導體裝置之IGBT晶片係具有MOS(Metal Oxide Semiconductor)型閘極電阻4m，其係包含MIS(Metal Insulator Semiconductor)型場效電晶體的電阻元件。又，IGBT晶片具有用以控制MOS型閘極電阻4m本身的閘極電位之電極26。
MOS型閘極電阻4m具有p型低濃度多晶矽層23b、1組n型高濃度多晶矽層24a，24a、內部閘極電阻控制閘極電極28、及內部閘極電阻控制閘極絕緣膜29。
p型低濃度多晶矽層23b形成MOS型閘極電阻4m的通道區域。1組n型高濃度多晶矽層24a，24a係具有做為相對於上述通道區域的源極/汲極區域的功能。內部閘極電阻控制閘極電極28係具有根據內部閘極電阻控制閘極電極28的電位控制上述通道區域的載子濃度的功能。內部閘極電阻控制閘極絕緣膜29將內部閘極電阻控制閘極電極28及p型低濃度多晶矽層23b絕緣。電極26係具有控制內部閘極電阻控制閘極電極28的電位的功能。
另外，上述其他的結構因為大體上與上述實施例4的第3變形例(圖49)相同，對於相同或對應的元件標示相同的符號，並省略其說明。
根據本實施例，透過從電阻元件的外部將電位信號施加至電極26，可改變電阻元件的電阻值。又，可得到與實 施例4及5相同的效果。
再者，雖然本實施例的說明係使用n通道型的MOS型閘極電阻4m進行，MOS型閘極電阻4m也可為p通道型。
又，雖然圖54顯示平面型的MOS型閘極電阻4m，電阻元件也可為被埋入至第1溝渠T1的溝渠型。
又，MOS型閘極電阻4m包含的MOS電晶體也可為增強型或空乏型。
又，為了得到與實施例6同樣的效果，在例如開啟時及關閉時，也可改變被接續至內部閘極電阻控制閘極電極28的電極26之數目而被接續。
[實施例10]
參閱圖55，做為本實施例的半導體裝置之IGBT晶片係具有閘極控制二極體型閘極電阻4g以做為電阻元件。又，IGBT晶片具有用以控制閘極控制二極體型閘極電阻4g本身的閘極電位之電極26。
閘極控制二極體型閘極電阻4g具有p型低濃度多晶矽層23b、p型高濃度多晶矽層24b、n型高濃度多晶矽層24a、內部閘極電阻控制閘極電極28、及內部閘極電阻控制閘極絕緣膜29。
另外，上述其他的結構因為大體上與上述實施例9(圖54)相同，對於相同或對應的元件標示相同的符號，並省略其說明。
根據本實施例，透過從電阻元件的外部將電位信號施加至電極26，可改變電阻元件的電阻值。又，可得到與實 施例4及5相同的效果。
再者，雖然本實施例的說明係使用n通道型的閘極控制二極體型閘極電阻4g進行，閘極控制二極體型閘極電阻4g也可為p通道型。
又，雖然圖55顯示平面型的閘極控制二極體型閘極電阻4g，電阻元件也可為被埋入至第1溝渠T1的溝渠型。
又，為了得到與實施例6同樣的效果，在例如開啟時及關閉時，也可改變被接續至內部閘極電阻控制閘極電極28的電極26之數目而被接續。
[實施例11]
首先，說明本實施例的半導體裝置具有的電阻元件之結構。
參閱圖56A，本實施例的半導體裝置具有n型低濃度多晶矽層23a、1組n型高濃度多晶矽層24a,24a、及p型高濃度多晶矽層24b，以做為電阻元件。此電阻元件係被形成在絕緣膜IL上。絕緣膜IL係場氧化膜7或絕緣膜14b。又，半導體裝置係在電阻元件之上具有1組金屬層10,10。
1組n型高濃度多晶矽層24a,24a係彼此經由n型低濃度多晶矽層23a被電氣地接續。因為n型高濃度多晶矽層24a及n型低濃度多晶矽層23a係相同的導電型。在1組n型低濃度多晶矽層23a,23a之間具有做為係歐姆電阻的內部閘極電阻4i的功能。
p型高濃度多晶矽層24b係被設置在1組n型高濃度 多晶矽層24a,24a之間。在1組n型高濃度多晶矽層24a之中，一邊(圖中的左邊)的n型高濃度多晶矽層24a及p型高濃度多晶矽層24b之間係經由n型低濃度多晶矽層23a被電氣地接續。
因為p型高濃度多晶矽層24b及n型低濃度多晶矽層23a的導電型相反，在兩者的界面上形成pn接面。亦即，在p型高濃度多晶矽層24b及n型高濃度多晶矽層24a之間形成二極體型內部閘極電阻4d，其包含從p型高濃度多晶矽層24b朝向n型高濃度多晶矽層24a為順向的二極體。
根據上述結構，本實施例的電阻元件係包含並聯地具有被形成於單石(monolithic)上之二極體及歐姆電阻的區域。
在1組金屬層10,10之中，一邊(圖中左邊)的金屬層10係在一邊(圖中左邊)的n型高濃度多晶矽層24a上被形成以彼此接觸。
又，在1組金屬層10,10之中，另一邊(圖中右邊)的金屬層10係從另一邊(圖中右邊)的n型高濃度多晶矽層24a至p型高濃度多晶矽層24b被形成。另一邊的金屬層10係被形成以分別接觸n型高濃度多晶矽層24a及p型高濃度多晶矽層24b。又，另一邊的金屬層10及n型低濃度多晶矽層23a係透過層間絕緣膜11被電氣地絕緣。
透過上述另一邊的金屬層10的結構，另一邊的金屬層10的一部分係具有做為被並聯接續在n型高濃度多晶矽層24a及p型高濃度多晶矽層24b之間的歐姆電阻30 的功能。
另外，上述其他的結構因為大體上與上述實施例1~10相同，對於相同或對應的元件標示相同的符號，並省略其說明
其次，概略地說明本實施例的半導體裝置具有之電阻元件的動作。
在p型高濃度多晶矽層24b側係低電位時，電阻元件係做為以n型低濃度多晶矽層23a做為電阻之通常的內部閘極電阻4i。
在p型高濃度多晶矽層24b側係高電位時，透過適當地調整並聯接續的電阻30之電阻值及n型低濃度多晶矽層23a之不純物濃度的關係，使得二極體及電阻的並聯動作被實現。
參閱圖56B，在本實施例的變形例中，p型高濃度多晶矽層24b係與1組n型高濃度多晶矽層24a,24a中之一邊(圖中左邊)的n型高濃度多晶矽層24a一起被設置在夾著另一邊(圖中右邊)的n型高濃度多晶矽層24a的位置。在1組n型高濃度多晶矽層24a,24a中，一邊(圖中左邊)的n型高濃度多晶矽層24a與p型高濃度多晶矽層24b之間係經由n型低濃度多晶矽層23a被電氣地接續。
其次，詳細地說明本實施例的半導體裝置具有之電阻元件的動作。
圖57A及圖57B係分別繪示本發明之實施例11及其變形例的半導體裝置之電阻元件的等效電路之圖式。
參閱圖56A及圖57A，在本實施例中，電位V0 係一邊(圖中左邊)的金屬層10的電位。V1 係另一邊(圖中右邊)的金屬層10之與另一邊(圖中右邊)的n型高濃度多晶矽層24a接觸的部分之電位。電位VX 係另一邊(圖中右邊)的金屬層10之與p型高濃度多晶矽層24b接觸的部分之電位。
電阻R0 係在內部閘極電阻4i中之一邊(圖中左邊)的n型高濃度多晶矽層24a與p型高濃度多晶矽層24b之間的部分的電阻。電阻R1 係在內部閘極電阻4i中之另一邊(圖中右邊)的n型高濃度多晶矽層24a與p型高濃度多晶矽層24b之間的部分的電阻。電阻R2 係電阻30。
電流i0 、i1 及i2 分別係在電阻R0 、R1 及R2 上流動的電流。
參閱圖56B及圖57B，在本實施例的變形例中，V1 係另一邊(圖中右邊)的金屬層10中與p型高濃度多晶矽層24b接觸的部分之電位。電位VX 係與另一邊(圖中右邊)的n型高濃度多晶矽層24a接觸的部分之電位。
電阻R0 係在內部閘極電阻4i中之1組n型高濃度多晶矽層24a,24a間的部分的電阻。電阻R1 係電阻30。電阻R2 係在內部閘極電阻4i中之另一邊(圖中右邊)的n型高濃度多晶矽層24a與p型高濃度多晶矽層24b之間的部分的電阻。
參閱圖58A及圖58B，圖式中的縱軸係分別顯示電流i0 、i1 及i2 。橫軸係相對於以虛線表示的電流i1 、i2 顯示 V1 －VX ，且相對於電流i0 顯示V1 －V0 。Φ係二極體的電壓－電流特性的函數。
為了透過在電阻成分之一部分的電阻R1 上產生的電壓下降(V1 －VX )，使二極體被順向偏壓，且二極體電流開始流動，需要預定的電流if 及電壓Vf 。此時，在所有的電阻元件上被施加電壓V1 －V0 以使得V1 －VX ＝Vf 。在二極體上流動的電流係電流if 以上時，流動依存於電阻成分之一部分的電阻R1 與二極體側的電阻R2 的比。不過，在二極體上流通電流時，因為電阻R0 及圖57b中的電阻R2 進行雙極性動作，使得電阻變低。
在R2 <R1 <R0 時，需要大的電流If 。因此，在(V1 －V0 )到達一大的值之前，i0 ＝(V1 －V0 )/(R1 ＋R0 )的電流流動。其後，二極體開啟，且電阻R2 變低。亦即，發生表示負電阻的驟回SB。
在R1 >R2 >>R0 時，因為即使If 小，二極體仍開啟，故不發生驟回SB。又，在(V1 －V0 )<0時，因為在二極體上不流動電流，i0 ＝(V1 －V0 )/(R1 ＋R0 )的電流流動。
根據本實施例，電阻元件係單石地並聯具有二極體及歐姆電阻。因此，可用小面積達成與實施例6的變形例(圖51)所示之半導體裝置相同的效果。
又，如圖58A所示，也可實現驟回SB造成的電阻特性。因此，在電阻元件的兩端為固定的電位差時，可透過驟回加速對IGBT元件EL的閘極電極13的充放電。另外，與本實施例相比，其變形例只要電阻30不變大，即容易 產生驟回SB。
另外，為了改變n型低濃度多晶矽層23a之至少一部分的電阻值，至少部分地改變另一邊的n型高濃度多晶矽層24a與p型高濃度多晶矽層24b之間的距離及n型低濃度多晶矽層23a的濃度是有效的。
又，只要位於中間的高濃度層不遮斷電流路徑，電阻元件可為溝渠型，也可為平面型。
又，在本實施例的結構中將導電型反轉的結構係與本發明實質相等的結構。
[實施例12]
首先，說明本實施例的半導體裝置具有的電阻元件之結構。
參閱圖59，本實施例的半導體裝置係具有n型低濃度多晶矽層23a、1組n型高濃度多晶矽層24a,24a、及1組p型高濃度多晶矽層24b,24b，以做為電阻元件。此電阻元件被形成在絕緣膜IL上。絕緣膜IL係場氧化膜7或絕緣膜14b。又，半導體裝置係在電阻元件之上具有1組金屬層10,10。
1組n型高濃度多晶矽層24a,24a及1組p型高濃度多晶矽層24b,24b的各層係被形成在n型低濃度多晶矽層23a上。
一邊(圖中左邊)的p型高濃度多晶矽層24b及另一邊(圖中右邊)的n型高濃度多晶矽層24a係經由n型低濃度多晶矽層23a的長度大小L1的部分被電氣地接續。一邊 (圖中左邊)的n型高濃度多晶矽層24a及另一邊(圖中右邊)的p型高濃度多晶矽層24b係經由n型低濃度多晶矽層23a的長度大小L2的部分被電氣地接續。
1組n型高濃度多晶矽層24a,24a係經由n型低濃度多晶矽層23a的長度大小L3的部分被電氣地接續。因為n型高濃度多晶矽層24a及n型低濃度多晶矽層23a係相同的導電型，在1組n型低濃度多晶矽層23a,23a之間具有做為歐姆電阻的內部閘極電阻4i的功能。
一邊(圖中左邊)的n型高濃度多晶矽層24a及一邊的p型高濃度多晶矽層24b係透過一邊的金屬層10伴隨著電阻30被電氣地接續。又，另一邊(圖中右邊)的n型高濃度多晶矽層24a及另一邊的p型高濃度多晶矽層24b係透過另一邊的金屬層10伴隨著電阻30被電氣地接續。
在一邊(圖中左邊)的p型高濃度多晶矽層24b及n型低濃度多晶矽層23a的界面與另一邊(圖中右邊)的p型高濃度多晶矽層24b及n型低濃度多晶矽層23a的界面上分別形成pn接面。亦即，形成1對pn接面二極體。
相對於從一邊(圖中左邊)的金屬層10起經由一邊的p型高濃度多晶矽層24b、n型低濃度多晶矽層23a及另一邊(圖中右邊)的p型高濃度多晶矽層24b，朝向另一邊的金屬層10之電流方向，在上述1對二極體中，一邊的二極體具有順向的極性，另一邊的二極體具有逆向的極性。
根據上述結構，本實施例的電阻元件包含1對具有並聯的二極體及歐姆電阻的區域，此1對區域各自具有的二 極體的極性係彼此相反。
另外，上述其他的結構因為大體上與上述實施例11相同，對於相同或對應的元件標示相同的符號，並省略其說明。
其次，說明本實施例的半導體裝置具有之電阻元件的動作。
當一邊(圖中左邊)的金屬層10側(圖中E1側)相對於另一邊(圖中右邊)的金屬層10側(圖中E2側)變成高電位時，n型低濃度多晶矽層23a的長度大小L1的區域中之二極體被施加順向電壓而變成活性狀態。另一方面，n型低濃度多晶矽層23a的長度大小L2的區域中之二極體被施加逆向電壓而變成非活性狀態。
相反地，當E1側相對於E2側變成低電位時，n型低濃度多晶矽層23a的長度大小L1的區域中之二極體被施加逆向電壓而變成非活性狀態。另一方面，n型低濃度多晶矽層23a的長度大小L2的區域中之二極體被施加順向電壓而變成活性狀態。
另外，n型低濃度多晶矽層23a的長度大小L3的電阻係與E1側及E2側之間的電位關係無關而變成活性狀態。
根據本實施例，透過改變長度大小L1、L2，對於E1側及E2側之間的各個電壓方向，可獨立地調整電阻元件的電阻值。因此，可獨立地調整將IGBT元件EL切換為開啟時及關閉時的閘極電阻。
又，與圖56A所示的實施例11的結構相同，在電阻 元件的兩端的電位差到達某一值時，可實現由驟回造成的負電阻特性。為此，並聯接續的金屬層10的電阻30的值可變大，n型低濃度多晶矽層23a的至少一部分的電阻可變低，或者以金屬層10彼此接續的n型高濃度多晶矽層24a及p型高濃度多晶矽層24b之間的距離可變小。
另外，與實施例11中之圖56A的構造及圖56B的構造的關係相同，圖59的n型高濃度多晶矽層24a及p型高濃度多晶矽層24b的配置也可被互換。
又，只要位於中間的高濃度層不遮斷電流路徑，電阻元件可為溝渠型，也可為平面型。
又，在本實施例的結構中將導電型反轉的結構係與本發明實質相等的結構。
[實施例13]
首先，說明本實施例的半導體裝置具有的電阻元件之結構。
參閱圖60，本實施例的半導體裝置具有p型低濃度多晶矽層23b、1組n型高濃度多晶矽層24a,24a、及1組p型高濃度多晶矽層24b,24b、內部閘極電阻控制閘極絕緣膜29、及內部閘極電阻控制閘極電極28，以做為電阻元件。又，半導體裝置係在電阻元件上具有電極26及1組金屬層10,10。
1組p型高濃度多晶矽層24b,24b係被設置在p型低濃度多晶矽層23b上，且彼此經由p型低濃度多晶矽層23b被電氣地接續。因為p型高濃度多晶矽層24b及p型低濃 度多晶矽層23b係相同的導電型，1組p型高濃度多晶矽層24b,24b具有做為通常的內部閘極電阻4i的功能。
1組n型高濃度多晶矽層24a,24a係被設置在p型低濃度多晶矽層23b上。在位於1組n型高濃度多晶矽層24a,24a之間的p型低濃度多晶矽層23b上，依序設置內部閘極電阻控制閘極絕緣膜29及內部閘極電阻控制閘極電極28。根據此結構，本實施例的電阻元件具有MIS型構造，且包含與實施例9的MOS閘極電阻4m(圖54)相同的構造。
另外，上述MIS型構造中的p型低濃度多晶矽層23b等的半導體層係被設置在絕緣膜IL之上。亦即，電阻元件具有SOI型的構造。
又，IGBT晶片具有用以控制MOS閘極電阻4m本身的閘極電位之電極26。
本實施例中之相當於內部閘極電阻4i的部分之一邊(圖中左邊)的端部與相當於MOS閘極電阻4m的部分之一邊的端部係透過一邊的金屬層被電氣地接續。又，相當於內部閘極電阻4i的部分之另一邊(圖中右邊)的端部與相當於MOS閘極電阻4m的部分之另一邊的端部係透過另一邊的金屬層被電氣地接續。亦即，電阻元件係具有MOS閘極電阻4m及內部閘極電阻4i被並聯接續的結構。
另外，上述其他的結構因為大體上與上述實施例11相同，對於相同或對應的元件標示相同的符號，並省略其說明。
其次，說明本實施例的半導體裝置具有之電阻元件的動作。
當信號被輸入至電極26時，內部閘極電阻控制閘極電極28的電位變化，以進行p型低濃度多晶矽層23b在內部閘極電阻控制閘極絕緣膜29側的通道之控制。從而，相當於MOS閘極電阻4m的部分之電阻值係從外部被控制。
透過將信號輸入至電極26以使得通道消失，電阻元件的電阻值被最大化，而成為內部閘極電阻4i的電阻值。
相反地，透過將信號輸入至電極26以由反轉層形成通道，在電阻元件上增加經由相當於MOS閘極電阻4m的部分之電流路徑，使得電阻值減少。
根據本實施例，電阻元件中之相當於內部閘極電阻4i的部分與相當於MOS閘極電阻4m的部分被並聯接續。從而，可容易地從外部改變電阻元件的電阻值。又，與實施例9(圖54)不同，可使電阻值的最大值成為相當於內部閘極電阻4i的部分之電阻值。又，因為相當於內部閘極電阻4i的部分與相當於MOS閘極電阻4m的部分係在半導體基板101的厚度方向上被重疊而形成，故可在半導體基板101上以小面積形成電阻元件。
另外，雖然本實施例的說明係關於n通道型的MOS閘極電阻4m及由p型半導體層構成的通常的內部閘極電阻4i之並聯的構造，MOS閘極電阻4m及通常的內部閘極電阻4i之導電型的組合係任意的。
又，MOS閘極電阻4m也可為增強型或空乏型。
又，電阻元件可為平面型或溝渠型。
在上述實施例11~13中，雖然說明在實施例1及實施例3~10中描述的構造之組合被單石地形成的情況，但此組合並未被限定於在上述說明中描述的構造。
例如，二極體型內部閘極電阻4d可由在實施例5中說明的稽納二極體型閘極電阻取代。又，MOS閘極電阻4m可由JFET型內部閘極電阻4j取代。又，內部閘極電阻4i也可調整不純物濃度以使得通常的內部閘極電阻4i係如實施例3中說明。
又，n型高濃度多晶矽層24a及p型高濃度多晶矽層24b也可在圖示的各剖面圖之深度分向上被二維地配置於平面上。例如，實施例12(圖59)及實施例13(圖60)之各自的電阻元件可為如圖61A及61B所示的配置。
又，雖然係說明在1個電阻元件上形成n型低濃度多晶矽層23a或p型低濃度多晶矽層23b的例子，本發明並未限定於此。例如，可使用用於將n型高濃度多晶矽層24a及p型高濃度多晶矽層24b分別與金屬層電氣地接續的共通接觸，從而可使用具有n型低濃度多晶矽層23a或p型低濃度多晶矽層23b的矽層。
[實施例14]
在實施例1~13中，主要係說明被接續於IGBT元件的閘極電阻之電阻元件本身。在實際的IGBT晶片中，閘極主配線5及閘極電極13本身也具有電阻。因此，閘極主配線5及閘極電極13係做為寄生閘極電阻。
在具有複數閘極電極13的IGBT元件EL中，因為距閘極襯墊1遠的閘極電極13具有之從閘極襯墊1起的配線路徑變長，所以受到更大的寄生閘極電阻的影響。相反地，閘極襯墊1附近的閘極電極13幾乎未受到寄生閘極電阻的影響。
因此，取決於從閘極襯墊1起的配線路徑的長短，在形成各閘極電極13的單元之間產生IGBT元件EL的開啟/關閉動作的時間差。結果，電流集中至部分的單元，且如前所述，相對於該電流集中之部分的放大器的Q值變大，而發生振盪。
參閱圖62及圖63，做為本實施例的半導體裝置之IGBT晶片具有複數閘極電極13a~13d。將閘極襯墊1分別電氣地接續至閘極電極13a~13d之配線路徑的長度係依照閘極電極13a、閘極電極13b、閘極電極13c及閘極電極13d的順序變長。
又，IGBT晶片係具有做為電阻元件之內部閘極電阻4ia、及做為電阻值比此內部閘極電阻4ia小的電阻元件之內部閘極電阻4ib。閘極襯墊1及閘極主配線5的一部分(圖63中的上部)被整體地形成，且彼此被電氣地接續。
閘極電極13a及閘極襯墊1係經由內部閘極電阻4ia被彼此電氣地接續。
閘極電極13b之靠近閘極襯墊1側及閘極襯墊1係經由內部閘極電阻4ia被彼此電氣地接續。又，閘極電極13b之距閘極襯墊1遠的一側及閘極襯墊1係經由內部閘極電 阻4ib被彼此電氣地接續。
閘極電極13c之靠近閘極襯墊1側及閘極襯墊1係經由內部閘極電阻4ib被彼此電氣地接續。又，閘極電極13c之距閘極襯墊1遠的一側及閘極襯墊1係未經由內部閘極電阻被彼此電氣地接續。
閘極電極13d之靠近閘極襯墊1側及距閘極襯墊1遠的一側分別與閘極襯墊1未經由內部閘極電阻被彼此電氣地接續。
另外，上述其他的結構因為大體上與上述實施例1~13相同，對於相同或對應的元件標示相同的符號，並省略其說明。
根據本實施例，與被接續至距閘極襯墊1比較遠的閘極電極13b、13c之內部閘極電阻4ib的電阻值相比，被接續至距閘極襯墊1比較近的閘極電極13a之內部閘極電阻4ia的電阻值變大。又，大體上距閘極襯墊1最遠的閘極電極13d也是不經由內部閘極電阻4ia或4ib與閘極襯墊1接續。
從而，可某程度地消除上述寄生閘極電阻的變動，且可抑制取決於從閘極襯墊1起的配線路徑之電氣信號的延遲程度的變動。因此，閘極襯墊1及各閘極電極的配線所導致之傳送至各閘極電極的電位信號之延遲差被抑制。因此，可實現不輕易發生在IGBT元件EL中對局部的導通區域之電流集中，且對振盪具有耐受性的IGBT晶片。
[實施例15]
在實施例1~14中，說明與閘極電極13電氣地接續且做為閘極電阻的電阻元件。不過，被電氣地接續至本發明的電阻元件的電極並未限定於閘極電極13。也可被接續至另一電極，且可被配置於配線層間。
主要參閱圖64，做為本實施例的半導體裝置之IGBT晶片具有做為通常的射極電極(第1射極電極)之射極襯墊18、及做為感測襯墊(第2射極電極)之電極26。又，IGBT晶片係具有分流電阻(第1電阻元件)4s、及MOS型閘極電阻(第2電阻元件)4m，以做為電阻元件。又，IGBT晶片係具有對閘極襯墊1的導線2a、對射極襯墊18的導線2b、及用於電氣接續的接觸9。
參閱圖66，感測襯墊(電極26)係將射極電流分流為例如1/100的襯墊。再者，圖中S係表示感測端子，E係表示射極端子，且C係表示集極端子。
再參閱圖64，分流電阻4s將射極襯墊18及感測襯墊(電極26)彼此電氣地接續。從而，分流電阻4s具有在射極襯墊18及感測襯墊(電極26)之間根據流過分流電阻4s的電流產生電位差的功能。分流電阻4s之具體結構可使用在上述實施例1~13中說明的電阻元件的結構。
MOS型閘極電阻4m將閘極襯墊1及射極襯墊18彼此電氣地接續。MOS型閘極電阻4m的內部閘極電阻控制閘極電極28被電氣地與感測襯墊(電極26)接續。從而，MOS型閘極電阻4m具有伴隨著對應於感測襯墊(電極26)之電位的電阻，電氣地接續閘極襯墊1及射極襯墊18的功能。 另外，內部閘極電阻控制閘極電極28及電極26也可被整體地設置。
另外，上述其他的結構因為大體上與上述實施例1~14相同，對於相同或對應的元件標示相同的符號，並省略其說明。
其次，說明本實施例的IGBT晶片具有的電阻元件的動作。
當高電流在分流電阻4s上流動時，在分流電阻4s的兩端上產生的電位差變大。從而，例如在MOS型閘極電阻4m係增強型n通道MOSFET時，閘極襯墊1及射極襯墊18短路。又，例如在MOS型閘極電阻4m係空乏型p通道MOSFET時，閘極襯墊1及射極襯墊18之間伴隨著高電阻被接續。
參閱圖65，在本實施例的變形例中，MOS型閘極電阻4m將閘極襯墊1及主配線金屬層10b彼此電氣地接續。
根據本實施例，與在IGBT晶片外部設置分流電阻的情況不同，在感測襯墊(電極26)上不需被接續導線。從而，可減小感測襯墊(電極26)的面積，而可將IGBT晶片小型化。又，可高速地檢測過電流。
另外，雖然在圖64及圖65中係顯示在感測襯墊(電極26)上產生的信號被直接傳送至MOS型閘極電阻4m的內部閘極電阻控制閘極電極28的例子，但本發明並未限定於此。舉例而言，也可經由在被堆積於絕緣膜的非晶矽層上照射雷射等的能量線等而在與半導體基板101電氣地分 離的半導體層上形成邏輯電路，並將此邏輯電路的結果輸出提供給內部閘極電阻控制閘極電極28。
又，在將在實施例5中顯示的稽納二極體型內部電阻做為分流電阻4s時，可使得在感測襯墊上產生的輸出電壓幾乎可為固定。
[實施例16]
在實施例1~15中係說明各種電阻元件被設置在分離的複數導電體層之間的例子。做為在實施例1~3顯示的電流路徑之溝狀構造體也可有效地減小例如閘極主配線的寄生電阻值。
參閱圖67，本實施例的閘極主配線具有主配線金屬層10b、金屬部22、及多晶矽層12。又，半導體基板101具有內面被絕緣膜14覆蓋的溝渠T3。
由多晶矽層12及金屬部22構成的配線(第1配線)的至少一部分係經由絕緣膜14被設置於溝渠T3之中。主配線金屬層10b(第2配線)被設置在溝渠T3之上。主配線金屬層10b及金屬部22係透過以閘極主配線內的部分接觸孔9c接續，而彼此被電氣地並聯接續。亦即，第1及第2配線彼此被電氣地並聯接續。
另外，上述其他的結構因為大體上與上述實施例1~15的結構相同，對於相同或對應的元件標示相同的符號，並省略其說明。
圖68及圖69係分別概略地繪示本發明之實施例16的第1及第2變形例的半導體裝置之閘極主配線附近的結 構之部分剖面圖。
參閱圖68，在第1變形例中，在內面被絕緣膜14覆蓋的溝渠T3之中僅埋入金屬部22。
參閱圖69，在第2變形例中，多晶矽層12被省略，主配線金屬層10b及金屬部22係以部分的接觸孔9c被接續。
根據本實施例，由於閘極主配線的一部分係被埋入至溝渠T3而形成，與閘極主配線5的寬度方向(圖中的橫向)的大小相同之平面形的配線相比，可減小寄生電阻。從而，閘極襯墊1及各閘極電極13的配線所導致之傳送至各閘極電極13的電位信號之延遲差被抑制。因此，可實現不輕易發生在IGBT元件EL中對局部的導通區域之電流集中，且對振盪具有耐受性的IGBT晶片
在上述實施例中，雖然係說明具有以IGBT元件EL做為半導體元件的半導體裝置，本發明並非限定於此，也可適用於具有其他切換元件及功率MOSFET元件等的半導體元件之半導體裝置。又，半導體元件也可具有源極電極以取代射極電極。
又，可使用電阻充分地比內部閘極電阻低的半導體層以取代金屬層10。
雖然已詳細說明本發明，但其僅係用於例示而非限定，應清楚地理解本發明之範圍係由附加的申請專利範圍解釋。
EL‧‧‧IGBT元件
IL‧‧‧絕緣膜
T1‧‧‧第1溝渠
T2‧‧‧第2溝渠
T3‧‧‧第3溝渠
1、1C‧‧‧閘極襯墊
2a、2b‧‧‧導線
3c‧‧‧外部集極襯墊
3e‧‧‧外部射極襯墊
3g‧‧‧外部閘極襯墊
4d‧‧‧二極體型內部閘極電阻
4e‧‧‧外加閘極電阻
4f‧‧‧順向之二極體型內部閘極電阻
4g‧‧‧閘極控制二極體型閘極電阻
4i、4ia、4ib‧‧‧內部閘極電阻
4j‧‧‧JFET型內部閘極電阻
4k‧‧‧接面控制二極體型內部閘極電阻
4m‧‧‧MOS型閘極電阻
4p‧‧‧平面型內部閘極電阻
4r‧‧‧逆向之二極體型內部閘極電阻
4s‧‧‧分流電阻
4t‧‧‧溝渠型內部閘極電阻
5‧‧‧閘極主配線
7‧‧‧場氧化膜
8‧‧‧低濃度n型漂移區域
9‧‧‧接觸
9a、9aD‧‧‧閘極襯墊側接觸孔
9b、9bD‧‧‧主配線側接觸孔
9c‧‧‧閘極主配線內的接觸孔
9d‧‧‧射極用接觸孔
10‧‧‧金屬層
10a‧‧‧閘極襯墊金屬層
10b‧‧‧主配線金屬層
11、11a、11b‧‧‧層間絕緣膜
12、12a、12b、12g、12r‧‧‧多晶矽層
13、13a、13b、13c、13d‧‧‧閘極電極
14‧‧‧絕緣膜
14a‧‧‧閘極絕緣膜
14b‧‧‧絕緣膜
15‧‧‧n型射極區域
16‧‧‧高濃度p型區域
17‧‧‧p型通道區域
18‧‧‧射極襯墊
19‧‧‧p型集極區域
20‧‧‧n型緩衝區域
21‧‧‧p型區域
22‧‧‧金屬部
22a、22b1、22b2‧‧‧埋入金屬部
23a‧‧‧n型低濃度多晶矽層
23b‧‧‧p型低濃度多晶矽層
24a‧‧‧n型高濃度多晶矽層
24b‧‧‧p型高濃度多晶矽層
25‧‧‧n型高濃度多晶矽層
26‧‧‧電極
27‧‧‧空乏層
28‧‧‧內部閘極電阻控制閘極電極
29‧‧‧內部閘極電阻控制閘極絕緣膜
30‧‧‧電阻
31a、31b‧‧‧光阻
32a‧‧‧累積層
32d‧‧‧空乏層
32i‧‧‧反轉層
100、100C‧‧‧IGBT晶片的電路
101‧‧‧半導體基板
200‧‧‧印刷電路板的電路
圖1A~1C係概略地繪示本發明之實施例1的半導體裝置的結構之部分剖面圖。
圖2係概略地繪示本發明之實施例1的半導體裝置的結構之上視圖。
圖3係圖2之III部的概略的部分上視圖。
圖4係圖3之省略閘極襯墊、閘極主配線及射極襯墊(射極電極)的圖式。
圖5係圖4之省略層間絕緣膜的圖式。
圖6係圖5之省略閘極襯墊側及主配線側的多晶矽層的圖式。
圖7係圖6之省略閘極氧化膜的一部分及絕緣膜的一部分的圖式。
圖8係繪示本發明之實施例1的半導體裝置被安裝在印刷電路板上的狀態之概略的等效電路的圖式。
圖9係概略地繪示本發明之實施例1的半導體裝置的閘極襯墊及印刷電路板的襯墊之接續的狀態之說明圖。
圖10係概略地繪示本發明之實施例1的半導體裝置之變形例的電阻元件的結構之平面圖。
圖11係概略地繪示本發明之實施例1的半導體裝置之變形例的電阻元件的結構之部分平面圖。
圖12係概略地繪示本發明之實施例1的半導體裝置之變形例的電阻元件的結構之部分平面圖。
圖13係概略地繪示本發明之實施例1的半導體裝置 之變形例的電阻元件的結構之部分平面圖。
圖14係概略地繪示本發明之實施例1的半導體裝置之變形例的電阻元件的結構之部分平面圖。
圖15係概略地繪示本發明之實施例1的半導體裝置之變形例的電阻元件的結構之部分平面圖。
圖16係概略地繪示第1比較例的半導體裝置的結構之上視圖。
圖17係概略地繪示第1比較例的半導體裝置的閘極襯墊及印刷電路板的襯墊之接續的狀態之說明圖。
圖18係第1比較例的半導體裝置被安裝在印刷電路板上的狀態之概略的等效電路。
圖19係第2比較例的半導體裝置之概略的部分平面圖，再者，圖19所示的位置係對應於圖5所示的位置，與圖5相同，閘極襯墊、閘極主配線、射極襯墊及層間絕緣膜被省略。
圖20係沿著圖19的XX－XX線之概略的剖面圖。
圖21係概略地繪示本發明之實施例2的半導體裝置的結構之部分平面圖，再者，圖21所示的位置係對應於圖6所示的位置，又，在圖21中，與圖6相同，閘極襯墊、閘極主配線、射極襯墊、層間絕緣膜及閘極襯墊側與主配線側的多晶矽層被省略。。
圖22係沿著圖21的XXII－XXII線之概略的剖面圖。
圖23係沿著圖21的XXIII－XXIII線之概略的剖面圖。
圖24係沿著圖21的XXIV－XXIV線之概略的剖面圖。
圖25係概略地繪示本發明之實施例2的半導體裝置的第1變形例之金屬部被埋入的電阻元件的結構的部分平面圖。
圖26係概略地繪示本發明之實施例2的半導體裝置的第2變形例之金屬部被埋入的電阻元件的結構的部分平面圖。
圖27A、28A、29A、30A、31A及32A係分別繪示本發明之實施例2的半導體裝置的製造方法之第1~6步驟的概略剖面圖，其係對應於圖21的XXXIIA－XXXIIA線的剖面圖。
圖27B、28B、29B、30B、31B及32B係分別繪示本發明之實施例2的半導體裝置的製造方法之第1~6步驟的概略剖面圖，其係對應於圖21的XXXIIB－XXXIIB線的剖面圖。
圖33A、34A、35A、36A、37A及38A係分別繪示第3比較例的半導體裝置的製造方法之第1~6步驟的概略剖面圖，其係在對應於圖19的XX－XX線之截面位置中的平面型內部閘極電阻附近的部分剖面圖。
圖33B、34B、35B、36B、37B及38B係分別繪示第3比較例的半導體裝置的製造方法之第1~6步驟的概略剖面圖，其係在對應於圖21的XXXIIB－XXXIIB線之截面位置中的部分剖面圖。
圖39係概略地繪示本發明之實施例3的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖40係概略地繪示本發明之實施例3的第1變形例的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖41係概略地繪示本發明之實施例3的第2變形例的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖42係概略地繪示本發明之實施例3的第3變形例的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖43係用以說明本發明之實施例3的半導體裝置的電阻元件的動作之說明圖。
圖44係用以說明本發明之實施例3的半導體裝置的電阻元件的動作之說明圖。
圖45係用以說明本發明之實施例3的半導體裝置的電阻元件的動作之說明圖。
圖46係概略地繪示本發明之實施例4的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖47係概略地繪示本發明之實施例4的半導體裝置之第1變形例的電阻元件的結構之部分剖面圖。
圖48係概略地繪示本發明之實施例4的半導體裝置之第2變形例的電阻元件的結構之部分剖面圖。
圖49係概略地繪示本發明之實施例4的半導體裝置之第3變形例的電阻元件的結構之部分剖面圖。
圖50係概略地繪示本發明之實施例6的半導體裝置的電阻元件的結構之平面圖。
圖51係概略地繪示本發明之實施例6的變形例的半導體裝置之電阻元件的結構之平面圖。
圖52係概略地繪示本發明之實施例7的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖53係概略地繪示本發明之實施例8的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖54係概略地繪示本發明之實施例9的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖55係概略地繪示本發明之實施例10的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖56A係概略地繪示本發明之實施例11的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖56B係概略地繪示本發明之實施例11的變形例的半導體裝置的電阻元件附近的結構之部分剖面圖。
圖57A係繪示本發明之實施例11的半導體裝置之電阻元件的等效電路之圖式。
圖57B係繪示本發明之實施例11的變形例的半導體裝置之電阻元件的等效電路之圖式。
圖58A係本發明之實施例11及其變形例中的半導體裝置之電阻元件在R2 <R1 <<R0 的情況之電壓－電流特性的說明圖。
圖58B係本發明之實施例11及其變形例中的半導體裝置之電阻元件在R2 >R1 >>R0 的情況之電壓－電流特性的說明圖。
圖59係概略地繪示本發明之實施例12的半導體裝置之電阻元件附近的結構之部分剖面圖。
圖60係概略地繪示本發明之實施例13的半導體裝置之電阻元件附近的結構之部分剖面圖。
圖61A係概略地繪示本發明之實施例12的變形例的半導體裝置之電阻元件的結構之平面圖。
圖61B係概略地繪示本發明之實施例13的變形例的半導體裝置之電阻元件的結構之平面圖。
圖62係概略地繪示本發明之實施例14的半導體裝置的結構之上視圖。
圖63係圖62之LXIII部的概略的部分上視圖。
圖64係概略地繪示本發明之實施例15的半導體裝置之電阻元件的平面佈局之部分平面圖，再者，圖中的箭號係概略地表示電流流動的方向。
圖65係概略地繪示本發明之實施例15的變形例的半導體裝置之電阻元件的平面佈局之部分平面圖，再者，圖中的箭號係概略地表示電流流動的方向。
圖66係用以說明本發明之實施例15的半導體裝置的感測電極之結構的概略剖面圖。
圖67係概略地繪示本發明之實施例16的半導體裝置之閘極主配線附近的結構之部分剖面立體圖。
圖68係概略地繪示本發明之實施例16的第1變形例的半導體裝置之閘極主配線附近的結構之部分剖面圖。
圖69係概略地繪示本發明之實施例16的第2變形例的半導體裝置之閘極主配線附近的結構之部分剖面圖。
EL‧‧‧IGBT元件
IL‧‧‧絕緣膜
T1‧‧‧第1溝渠
T2‧‧‧第2溝渠
1、1C‧‧‧閘極襯墊
4t‧‧‧溝渠型內部閘極電阻
5‧‧‧閘極主配線
7‧‧‧場氧化膜
8‧‧‧低濃度n型漂移區域
9a、9aD‧‧‧閘極襯墊側接觸孔
9b、9bD‧‧‧主配線側接觸孔
9d‧‧‧射極用接觸孔
10a‧‧‧閘極襯墊金屬層
10b‧‧‧主配線金屬層
11‧‧‧層間絕緣膜
12a、12b‧‧‧多晶矽層
13‧‧‧閘極電極
14a‧‧‧閘極絕緣膜
14b‧‧‧絕緣膜
15‧‧‧n型射極區域
16‧‧‧高濃度p型區域
17‧‧‧p型通道區域
18‧‧‧射極襯墊
19‧‧‧p型集極區域
20‧‧‧n型緩衝區域
21‧‧‧p型區域
101‧‧‧半導體基板

Claims (7)

  1. 一種半導體裝置，包括：半導體基板，具有第1溝渠；絕緣膜，覆蓋在前述第1溝渠的內面；半導體元件，具有電極；及電阻元件，被電氣地接續前述電極以成為對於流過前述電極的電流之電阻，並且經由前述絕緣膜被設置在前述第1溝渠之中，該電阻元件包含埋入至前述第1溝渠之一金屬部，其中，前述半導體元件具有閘極絕緣膜，前述電極具有閘極電極，前述半導體基板具有第2溝渠，前述閘極絕緣膜覆蓋前述第2溝渠的內面，前述閘極電極經由前述閘極絕緣膜被設置在前述第2溝渠之中，前述閘極電極的最大寬度比前述電阻元件的最小寬度大。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括：層間絕緣膜，在前述電阻元件的前述第1溝渠的開口側中具有接觸孔；其中，在前述電阻元件面對前述接觸孔的部分中包含具有寬度比在前述電阻元件面對前述層間絕緣膜的部分中之最小寬度大的部分。
  3. 如申請專利範圍第2項所述的半導體裝置，其中，前述具有大寬度的部分係包含具有電阻率比前述電阻元件具有前述最小寬度的部分之電阻率低的部分。
  4. 如申請專利範圍第1項所述的半導體裝置，其 中，前述閘極電極包含具有電阻率比前述電阻元件具有最小寬度的部分之電阻率低的部分。
  5. 如申請專利範圍第1項所述的半導體裝置，其中，前述半導體元件係具有射極電極及源極電極的任一個、閘極電極、及襯墊的切換元件；前述電極係前述射極電極、前述源極電極及前述閘極電極的任一個；經由前述電阻元件，前述電極及前述襯墊被電氣地接續。
  6. 如申請專利範圍第1項所述的半導體裝置，其中，前述半導體元件係具有射極電極及源極電極的任一個、及閘極電極的切換元件；前述電極係前述射極電極及前述源極電極的任一個；經由前述電阻元件，前述射極電極及前述源極電極的任一個與前述閘極電極被電氣地接續。
  7. 如申請專利範圍第1項所述的半導體裝置，其中，前述半導體元件係具有第1射極電極及第1源極電極的任一個與第2射極電極及第2源極電極的任一個之切換元件；前述電極係前述第1射極電極及前述第1源極電極的任一個；經由前述電阻元件，前述第1射極電極及前述第1源極電極的任一個與前述第2射極電極及前述第2源極電極的任一個相互被電氣地接續。
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