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CN1268003C - 半导体器件及其制造方法 - Google Patents

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CN1268003C
CN1268003C CNB018099998A CN01809999A CN1268003C CN 1268003 C CN1268003 C CN 1268003C CN B018099998 A CNB018099998 A CN B018099998A CN 01809999 A CN01809999 A CN 01809999A CN 1268003 C CN1268003 C CN 1268003C
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Abstract

本发明的半导体器件是具有互相相向的第1主面及第2主面的半导体衬底和在第1主面侧具有绝缘栅结构而且在第1主面与第2主面之间流过主电流的功率器件，半导体衬底的厚度(t1)为50μm以上、250μm以下，而且在第1主面上具备实现低导通电压化及高击穿容量的绝缘栅型MOS晶体管结构。由此，能够实现低导通电压化、确保击穿容量、以及降低在高电压侧的开关损耗。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，涉及在半导体衬底的薄膜化中的半导体衬底背面的集电极结构及其制造方法。
背景技术
在控制超过数百V电压的高耐压半导体器件的领域中，由于它所处理的电流也很大，因此，要求抑制发热，即抑制损耗的器件特性。还有，作为控制那些电压·电流的栅极的驱动方式，希望是驱动电路小，在驱动电路处的损耗小的电压驱动元件。
近年来，由于上述的理由，作为在该领域能够用电压驱动、损耗小的器件，绝缘栅双极晶体管，即IGBT正成为主流。该IGBT的结构在降低MOS(金属-氧化物-半导体)晶体管的漏的杂质浓度、保持耐压的同时，为了降低漏电阻采用了能够将漏侧看作二极管的结构。
在这样的IGBT中，为了使二极管进行双极工作，在本申请中，将IGBT的MOS晶体管的源称为发射极，将漏侧称为集电极侧。
在作为电压驱动元件的IGBT中，一般是在集电极与发射极之间施加数百V的电压，该电压由±数V～数十V的栅极电压控制。还有，IGBT大多是作为倒相器使用，当栅极处于导通状态时，虽然集电极·发射极间的电压较低，但有大电流流过，当栅极处于断开的状态时，虽然没有电流流过，但集电极·发射极间的电压增高。
通常，由于是在上述模式下进行IGBT的工作，它的损耗可以分为在导通状态下的电流·电压乘积的固定损耗和导通状态与关断状态切换过渡时的开关损耗。由于关断状态下的电流·电压乘积非常小，可以忽略。
另一方面，例如在负载短路情况等的异常状态下，防止器件的击穿也是重要的。在这种情况下，集电极·发射极间仍施加数百V的电源电压，栅极导通，流过大电流。
在具有MOS晶体管和二极管串联连接结构的IGBT中，由MOS晶体管的饱和电流限制最大电流。因此，在上述的短路时，电流限制也起作用，能够防止因恒定时间发热而造成元件的击穿。
图75是概略地示出现有的半导体器件的结构的剖面图。在具有互相相向的第1主面及第2主面的半导体衬底上形成IGBT。在n-硅层101的第1主面侧形成P型体区102，在该P型体区102内的第1主面上形成n型发射区103和P+杂质扩散区106。
以穿通该n型发射区103和p型体区102、到达n-硅层101的方式，形成栅极用沟槽101a。以沿该栅极用沟槽101a的内表面的方式，形成栅绝缘膜104a，而且以埋入栅极用沟槽101a内的方式形成栅电极105a。在栅电极105a的上表面上形成由氧化膜构成的绝缘膜122A。
由该n-硅层101、n型发射区103和栅电极105a构成将n-硅层101作为漏、n型发射区103作为源的绝缘栅型场效应晶体管(这里是MOS晶体管)。
在第1主面上形成绝缘膜109及122B，在该绝缘膜109、122B上，形成到达n型发射区103和P+杂质扩散区106的表面的接触孔109a。在绝缘膜109、122B的上表面及接触孔109a内表面上形成势垒金属层110，在势垒金属层110与半导体衬底的接触部上形成硅化物层121a。通过该势垒金属层110及硅化物层121a在第1主面上形成发射极电极111，以便与n型发射区103及p+杂质扩散区106电连接。
在n-硅层101的第2主面上形成n型缓冲区107和p型集电区108。例如由铝化合物构成的集电极电极112与该p型集电区进行电连接。
在这样的现有的半导体器件中，半导体衬底的厚度t2是300～400μm，有些情况下是500μm。
其次，说明图75示出的现有的半导体器件的制造方法。
图76～图85是按工序顺序示出现有的半导体器件的制造方法的概略剖面图。参照图76，首先，在成为集电区的p型半导体衬底108上用外延生长法形成n型缓冲区107和n-硅层101。在该n-硅层101的第1主面上形成p型体区102，在它上面形成例如由氧化硅膜构成的绝缘膜131。
参照图77，用通常的照相制版技术及刻蚀技术将该绝缘膜131图形化。用该图形化了的绝缘膜131作为掩模对p型体区102进行离子注入等，形成n型发射区103。然后，去除绝缘膜131。
参照图78，在第1主面的整个面上依次形成热氧化膜132及CVD(化学汽相淀积)氧化膜133后，将其图形化。用该图形化了的热氧化膜132及CVD氧化膜133作为掩模，对半导体衬底实施各向异性刻蚀。由此，以穿通n型发射区103及p型体区102到达n-硅层101的方式形成栅极用沟槽101a。
参照图79，进行各向同性等离子刻蚀及牺牲氧化等的处理。由此，使栅极用沟槽101a的开口部和底部变圆，而且使栅极用沟槽101a的侧壁的凹凸平坦化。进而，以沿栅极用沟槽101a的内表面的方式形成牺牲氧化膜132a，使它与热氧化膜132一体化。然后，去除CVD氧化膜133、热氧化膜132和牺牲氧化膜132a。
参照图80，通过去除上述氧化膜使半导体衬底的表面露出。
参照图81，在栅极用沟槽101a的内表面上及半导体衬底的第1主面上形成由硅氧化膜等构成的栅绝缘膜104a。进而，在半导体衬底的第1主面上形成以高浓度导入磷的多晶硅等构成的导电层105，以便将导电层105埋入栅极用沟槽101a内。此后，去除该导电层105，直到栅绝缘膜104a的上部表面露出为止。
参照图82，由此，以埋入栅极用沟槽101a内的方式将导电层105保留下来，形成栅电极105a。然后，在栅电极105a的上表面形成绝缘膜122A。
参照图83，依次形成例如由硅酸盐玻璃构成的绝缘膜109及由CVD氧化膜构成的绝缘膜122B后，将其图形化，开设接触孔109a。
参照图84，在整个表面上形成势垒金属层110。然后，通过实施平缓退火，在势垒金属层110与半导体衬底的接触部分形成硅化物层121a。在势垒金属层110上形成发射极电极111。
参照图85，研磨去除p型集电区108。
然后，在第2主面上以与p型集电区108连接的方式形成集电极电极112，完成图75所示的现有的半导体器件。
在图75所示的结构中，由于在半导体衬底的第2主面上存在厚的高浓度的p型集电区108，当器件导通时，来自集电极侧(第2主面侧)的空穴的注入效率变高。由此，能够实现低导通电压化(低RON化)。
但是，在图75所示的结构中，当器件导通时流过的主电流非常大，而且，饱和电流增大，其结果是，不能由器件自身控制电流，难以确保及提高在无负载下器件工作时的击穿容量。
还有，在图75所示的结构中，由于在第2主面上存在厚的高浓度的p型集电区108，当器件导通时，来自集电极侧(第2主面侧)的空穴的注入效率非常高。因此，集电极-发射极间的电压VCE高的情况下(在高电压下进行开关的情况下)断开时的开关损耗增加。
进而，在图76～图85所示的制造方法中，从工艺的最初就在第2主面侧存在p型集电区108及n型缓冲区107，而且，n型缓冲区107及n-硅层101由外延生长形成。因此，导致衬底的高价格化，而且，衬底厚度的自由度也有限制。
发明内容
本发明的一个目的在于提供：实现低导通电压化，在确保击穿容量的同时，能够降低在高电压侧的开关损耗的半导体器件及其制造方法。
还有，本发明的另一目的在于提供：能够防止因工艺中的变动带来对器件特性的恶劣影响的半导体器件及其制造方法。
还有，本发明的又一目的在于提供：衬底厚度的自由度限制变少，而且适合于低价格化的半导体器件的制造方法。
本发明的一个方面的半导体器件具备：具有互相相向的第1主面及第2主面的半导体衬底；以及包括在第1主面侧具有绝缘栅结构，而且在第1主面与第2主面之间流过主电流的绝缘栅型场效应晶体管部的元件，半导体衬底的厚度(n-漂移层的厚度)为50μm以上、250μm以下。
此外，在本申请中，半导体衬底的厚度和漂移层的厚度具有相同的意义。
按照本发明的一个方面的半导体器件，由于半导体衬底的厚度比现有例薄，厚度方向的电阻成分变少，而且，为了得到低导通电压化，在第1主面上具备绝缘栅型场效应晶体管结构，从而能够实现低导通电压化(低RON化)。
还有，由于半导体衬底的厚度在50μm以上、250μm以下，而且，兼备了能够提高击穿容量的绝缘栅场效应晶体管结构，在能够确保器件工作时的击穿容量的同时，能够降低损耗。
当半导体衬底的厚度未满50μm的情况下，由于过薄难于确保器件工作时的击穿容量。还有，当半导体衬底的厚度超过250μm时，VON就变高。由此，固定损耗EDC变大，降低损耗变得很困难。
在上述一个方面中，理想情况是：绝缘栅型场效应晶体管部具有第1导电型的源扩散层和漏扩散层，第1导电型的源扩散层形成在第1主面上而且与漏扩散层相向，其间夹持着第2导电型的体区。
本发明非常适合于具有这样的绝缘栅型场效应晶体管部的元件。
在上述一个方面中，理想情况是：还具备形成在第2主面上的第2导电型的杂质扩散层，在杂质扩散层的第2主面上的杂质表面浓度为5×1015cm-3以上。
由此，能够抑制VON、VCES的老化，能够防止因其老化对器件特性带来的恶劣影响。
在上述一个方面中，理想情况是：距杂质扩散层的第2主面的扩散深度是1μm以下。
这样，由于杂质扩散层形成得较薄，能够使半导体衬底的厚度减薄。
在上述一个方面中，理想情况是：在杂质扩散层中的杂质激活率是50％以下。
由此，能够防止因工艺条件的变动带来的对器件特性的恶劣影响。
在上述一个方面中，理想情况是：杂质扩散层与漏扩散层构成pn结，漏扩散层在与杂质扩散层连接的区域上具有第1导电型的第1高浓度区，第1高浓度区具有杂质扩散层的杂质浓度峰值以下浓度的杂质浓度峰值。
由此，与减少主结漏电特性、升高耐压的同时，使在断开时的IC波形中的曳尾电流减少、开关损耗Eoff减少。还有，具有抑制因VCE的增加引起Eoff变化的效果。
在上述一个方面中，理想情况是：第1高浓度区位于距第2主面2μm以下深度的范围内。
这样，由于第1高浓度区能够形成得浅，半导体衬底的厚度能够减薄。
在上述一个方面中，理想情况是：在半导体衬底的第1主面上形成栅极用沟槽，绝缘栅型场效应晶体管部的栅电极埋入栅极用沟槽内，栅电极的上表面从栅极用沟槽内突出。
这样，本发明适合于沟槽MOS栅型元件。
在上述一个方面中，理想情况是：在半导体衬底的第1主面上形成栅极用沟槽，绝缘栅型场效应晶体管部的栅电极被埋入栅极用沟槽内，栅电极的上表面要后退到第1主面之下的沟槽内。
这样，本发明适合于沟槽MOS栅型元件。
在上述一个方面中，理想情况是：在第1主面上还具备与源扩散层电连接的源侧电极。
由此，通过源侧电极能够调整源扩散层的电位。
在上述一个方面中，理想情况是：半导体衬底在第1主面上具有源侧电极用沟槽，与源侧电极电连接的导电层被埋入源侧电极用沟槽内。
这样，通过设置填埋源电位的导电层的沟槽，能够减小有效的栅极宽度，从而具有抑制饱和电流的效果。还有，借助于减少饱和电流的效果，器件在无负载状态下进行开关时，能够比现有例都长的时间内保持任意的电流。即，具有抑制器件的饱和电流，而且提高击穿容量的效果。还能够抑制在无负载状态下的进行开关时的振荡。
在上述一个方面中，理想情况是：设置多个源侧电极用沟槽，由单一的层一体化形成埋入多个源侧电极用沟槽内的导电层的每一个。
由此，能够用单一的层一体化埋入多个源侧电极用沟槽内。
在上述一个方面中，理想情况是：源侧电极形成在没有设置沟槽的第1主面上，在没有设置沟槽的第1主面上设置第2导电型的第2高浓度区，使得能够与源侧电极电连接。
这样，通过确保不设置沟槽的部分较宽，能够使有效的栅宽度减小。
在本发明的另一方面的半导体器件中，具备：具有互相相向的第1主面及第2主面的半导体衬底；以及在第1主面侧具有绝缘栅结构，而且，包含在第1主面与第2主面之间流过主电流的绝缘栅型场效应晶体管部的元件，该元件具有形成在第2主面上的、杂质激活率为50％以下的杂质扩散层。
根据本发明的另一方面的半导体器件，能够防止因工艺条件的变动引起的对器件特性的恶劣影响。
当杂质扩散层的杂质激活率超过50％时，VON对集电极层注入量的变动变大，而且，由于VON的变动对离子注入量的变动变大，器件设计也变得困难。
在上述另一方面中，理想情况是：在杂质扩散层的第2主面上的杂质表面浓度为5×1015cm-3以上。
由此，能够抑制VON、VCES的老化，能够防止因其老化对器件特性的恶劣影响。
在上述另一方面中，理想情况是：距杂质扩散层的第2主面的扩散深度是1μm以下。
这样，由于杂质扩散层形成得较薄，能够使半导体衬底的厚度减薄。
在上述另一方面中，理想情况是：杂质扩散层与绝缘栅型场效应晶体管部的漏扩散层构成pn结，漏扩散层在与杂质扩散层连接的区域上具有第1导电型的第1高浓度区，第1高浓度区具有杂质扩散层的杂质浓度峰值以下浓度的杂质浓度峰值。
由此，在减少主结漏电特性、升高耐压的同时，使在断开时的Ic波形中的曳尾电流减少、开关损耗EOFF减少。还有，具有抑制因VCE的增加引起EOFF变化的效果。
在上述另一方面中，理想情况是：第1高浓度区位于距第2主面2μm以下深度的范围内。
这样，由于能够浅浅形成第1高浓度区，半导体衬底的厚度能够减薄。
在上述另一方面中，理想情况是：在半导体衬底的第1主面上形成栅极用沟槽，绝缘栅型场效应晶体管部的栅电极被埋入栅极用沟槽内，栅电极的上表面从栅极用沟槽内突出。
这样，本发明适用于沟槽MOS栅型元件中。
在上述另一方面中，理想情况是：栅极用沟槽形成在半导体衬底的第1主面上，绝缘栅型场效应晶体管部的栅电极被埋入栅极用沟槽内，栅电极的上表面退后到靠第1主面的第2主面侧。
这样，本发明适用于沟槽MOS栅型的元件。
在上述另一方面中，理想情况是：在第1主面侧，还具备与绝缘栅型场效应晶体管部的源扩散层电连接的源侧电极。
由此，通过源侧电极能够调整源扩散层的电位。
在上述另一方面中，理想情况是：半导体衬底在第1主面上具有源侧电极用沟槽，与源侧电极电连接的导电层被埋入源侧电极用沟槽内。
这样，由于通过设置了填埋源电位的导电层的沟槽，能够减少有效的栅极宽度，从而具有抑制饱和电流的效果。还有，通过降低饱和电流的效果，器件在无负载状态下进行开关时，能够在比现有例长的时间内保持任意的电流。即，具有抑制器件的饱和电流、而且提高击穿容量的效果。进而，能够抑制在无负载状态下进行开关时的振荡。
在上述另一方面中，理想情况是：设置多个源侧电极用沟槽，由单一的层一体化形成填埋多个源侧电极用沟槽的导电层的每一个。
由此，用单一的层一体化填埋多个源侧电极用沟槽成为可能。
在上述另一方面中，理想情况是：源侧电极形成在没有设置沟槽的第1主面上，在没有设置沟槽的第1主面上设置第2导电型第2高浓度区，以便与源侧电极电连接。
这样，通过确保没有设置沟槽的部分较宽，能够减少有效的栅宽度。本发明的半导体器件的制造方法具备以下工序。
首先，准备具有互相相向的第1主面及第2主面的第1导电型的半导体衬底。然后，在半导体衬底的第1主面上形成第2导电型的体区。然后，在体区内的第1主面上形成第1导电型的源扩散层。然后，在被成为漏扩散层的半导体衬底的第1导电型区域和源扩散层夹持的体区上通过栅绝缘膜相向地形成栅电极。然后，在形成具有漏扩散层、源扩散层和栅电极的绝缘栅型场效应晶体管部后，去除漂移层(漏扩散层)的第2主面，使半导体衬底的厚度成为50μm以上、250μm以下。
根据本发明的半导体器件制造方法，能够用研磨法减薄半导体衬底。
还有，由于将半导体衬底的厚度减得比现有例的薄，厚度方向的电阻分量变少，能够实现低导通电压化(低RON化)。
还有，由于将半导体衬底的厚度设在50μm以上、250μm以下，而且兼备提高击穿容量的绝缘栅型场效应晶体管结构，在能够确保器件的主耐压及器件工作时的击穿容量的同时，能够降低损耗。
在上述方面中，理想情况是：在除去漂移层的第2主面后，还具备在半导体衬底的第2主面上形成第2导电型的杂质扩散层的工序。
由此，由于能够不受工艺途中施加的热处理的影响而形成杂质扩散层，能够距第2主面浅浅形成杂质扩散层。由此，半导体衬底能够减薄。
在上述方面中，理想情况是：用离子注入法形成杂质扩散层。
由此，能够以良好的控制性形成杂质扩散层。
在上述方面中，理想情况是：还具备在漏扩散层的研磨了的第2主面上形成具有比漏扩散层的杂质浓度还高的第1导电型的高浓度区的工序。杂质扩散层形成在第2主面上，与高浓度区构成pn结。高浓度区具有杂质扩散层的杂质浓度峰值以下浓度的杂质浓度峰值。
由此，在减少主结漏电特性、升高耐压的同时，使在断开时的Ic波形中的曳尾电流减少、开关损耗EOFF减少。还有，具有抑制因VCE的增加引起EOFF变化的效果。
在上述方面中，理想情况是：形成高浓度区，使之位于距第2主面2μm以下的深度的范围内。
这样，由于能够浅浅形成高浓度区，半导体衬底的厚度能够减薄。
在上述方面中，理想情况是：杂质扩散层被形成为其杂质激活率在50％以下。
由此，能够防止因工艺条件变动对器件特性的恶劣影响。
在上述方面中，理想情况是：还具备在半导体衬底的第1主面上形成栅极用沟槽的工序，栅电极被形成为埋入栅极用沟槽内。
这样，本发明适用于沟槽MOS栅型元件。
在上述方面中，理想情况是：栅电极被形成为其上表面从栅极用沟槽内突出。
这样，本发明适用于沟槽MOS栅型元件。
在上述方面中，理想情况是：栅电极被形成为其上表面后退到靠第1主面的第2主面侧。
这样，本发明适用于沟槽MOS栅型元件。
在上述方面中，理想情况是：还具备在第1主面侧形成与源扩散层电连接的源侧电极的工序。
由此，能够通过源侧电极调整源扩散层的电位。
在上述方面中，理想情况是：还具备在半导体衬底的第1主面上形成源侧电极用沟槽的工序，形成的与源侧电极电连接的导电层使之填埋源侧电极用沟槽。
这样，由于通过设置了填埋源电位的导电层的沟槽，能够减少有效的栅极宽度，从而具有抑制饱和电流的效果。还有，通过降低饱和电流的效果，器件在无负载状态下进行开关时能够在比现有例长的时间内保持任意的电流。即，具有抑制器件的饱和电流，而且提高击穿容量的效果。进而，能够抑制在无负载状态下进行开关时的振荡。
在上述方面中，理想情况是：形成多个源侧电极用沟槽，在第1主面上形成源侧电极用导电层用以填埋多个源侧电极用沟槽后，将其图形化，从而用单一的层一体化形成填埋多个源侧电极用沟槽的导电层的每一个。
由此，用单一的层一体化填埋多个源侧电极用沟槽成为可能。
附图说明
图1是概略地示出本发明实施形态1中的半导体器件结构的剖面图。
图2～11是按工序顺序示出本发明实施形态1中的半导体器件的制造方法的概略剖面图。
图12是示出VCES或者VON与半导体衬底厚度的关系图。
图13是示出VCE或者IC与时间的关系图。
图14是示出损耗与VON的关系图。
图15是示出p型集电极的有效掺杂量与p型集电极的离子注入剂量的关系图。
图16是示出VON与集电极的离子注入量的关系图。
图17是示出与沿图1的XVII-XVII线的部分对应的杂质浓度分布图。
图18是示出VON变化量(|ΔVON|)与应力时间的关系图。
图19是示出施加应力后VCHS的变化量(|ΔVON|)的图。
图20是示出logEOFF与VCE的关系图。
图21是示出本发明实施形态3中的半导体器件的集电极结构的概略剖面图。
图22是示出结漏电特性的图。
图23是示出断开时的VCE或者IC与时间的关系图。
图24是概略地示出在本发明实施形态5中的半导体器件的结构的平面图。
图25及图26分别是沿图24的XXV-XXV线和XXVI-XXVI线中的每条线的概略剖面图。
图27是示出本发明实施形态5中的半导体器件的另一结构的概略平面图。
图28是沿图27的XXVIII-XXVIII线的概略剖面图。
图29是示出在本发明实施形态5中的半导体器件的又一结构的概略平面图。
图30是沿图29的XXX-XXX线的概略剖面图。
图31是示出在本发明实施形态5中的半导体器件的又一结构的概略平面图。
图32是沿图31的XXXII-XXXII线的概略剖面图
图33是示出在本发明实施形态5中的半导体器件的制造方法的概略剖面图。
图34是示出JC与VCE的关系图。
图35是示出图34的区域S2的放大图。
图36及图37是示出VCE或者IC与时间的关系图。
图38是示出VCE与时间的关系图。
图39～图74是示出在本发明的实施形态6中的各种半导体器件的结构的概略剖面图。
图75是概略地示出现有的半导体器件的结构的剖面图。
图76～图85是按工序顺序示出现有的半导体器件的制造方法的概略剖面图。
具体实施方式
以下，基于附图说明本发明的实施形态。
(实施形态1)
图1是示出本发明申请的实施形态1中的半导体器件结构的概略剖面图。参照图1，本实施形态的半导体器件是在具有例如50～250μm的厚度t1的半导体衬底上形成的沟槽型IGBT。n-硅衬底1具有例如约1×1014cm-3的浓度。在该n-硅衬底1的第1主面侧形成例如由浓度约1×1015～1×1018cm-3、距第1主面的扩散深度约1.0～4.0μm的p型半导体构成的p型体区2。在p型体区2内的第1主面上，形成由例如浓度为1×1018～1×1020cm-3、距第1主面的扩散深度约0.3～2.0μm的n型半导体构成的n型发射区3。在与该n型发射区3相邻的第1主面上，形成用于得到向p型体区2的低电阻接触的p+杂质扩散区6，p+杂质扩散区6的浓度例如是1×1018～1×1020cm-3程度、距第1主面的扩散深度在n型发射区3的深度以下。
在第1主面上，穿通n型发射区3和p型体区2，形成到达n-硅衬底1的栅极用沟槽1a。该栅极用沟槽1a具有距第1主面例如3～10μm的深度，栅极用沟槽1a的节距例如是2.0μm～6.0μm。在该栅极用沟槽1a的内表面上形成栅绝缘膜4a。该栅绝缘膜4a例如是以提高栅绝缘膜的特性、可靠性及器件成品率为目的，具有用CVD法形成的氧化硅膜和用热氧化法形成的氧化硅膜或者氮在Si/SiO2的界面偏析的氮氧化硅膜的层叠结构。
形成例如由导入高浓度磷的多晶硅、W/TiSi2等的金属材料构成的栅电极5a，使之填埋栅极用沟槽1a。此外，为了使栅电极5a低电阻化，也可以在栅电极5a的表面上形成硅化物层(例如：TiSi2、CoSi等)。在该栅电极5a的上表面，形成例如由硅氧化膜构成的绝缘膜22A。还有，栅电极5a与供给栅电位G的控制电极电连接。
这样，由栅极用沟槽1a、栅绝缘膜4a和栅电极5a构成栅沟槽。还有，由n-硅衬底1、n型发射区3和栅电极5a构成以n-硅衬底1作为漏、n型发射区3作为源的绝缘栅型场效应晶体管部(这里是MOS晶体管)。该MOS晶体管部在第1主面上配置多个。
在第1主面上，形成例如由硅酸盐玻璃构成的绝缘膜9和由CVD法形成的由氧化硅膜构成的绝缘膜22B，在这些绝缘膜9、22B上设置到达第1主面的接触孔9a。以沿接触孔9a的内表面及绝缘膜9、22b的上表面的方式形成势垒金属层10。在该势垒金属层10与半导体衬底的连接部分形成硅化物层21a。通过该势垒金属层10及硅化物层21a，将供给发射极电位E的发射极电极11电连接到n型发射区3及p+杂质扩散区6。
还有，在n-硅衬底1的第2主面侧形成p型集电区8，将供给集电极电位C的集电极电极12电连接到该p型集电区8。该集电极电极12的材质例如是铝化合物。
在本实施形态中，半导体衬底的厚度t1为50μm以上、250μm以下。
在本实施形态的半导体器件中，例如在倒相器连接时，以发射极电位为基准，控制电极的栅电位G是在关断状态下被设定在-15V、在导通状态下被设定在+15V的脉冲状的控制信号，集电极电极12的集电极电位C按照栅电位G大致以电源电压作为与饱和电压之间的电压。
其次，说明本实施形态的制造方法。
图2～图11是按工序顺序示出本发明实施形态1中的半导体器件的制造方法的概略剖面图。首先，参照图2，在由厚的n-硅衬底1构成的衬底表面上形成例如峰值浓度为1×1015～1×1018cm-3、距第1主面的扩散深度为1.0～4.0μm的p型体区2。其次，在第1主面上形成掩蔽层31。
参照图3，将掩蔽层31图形化。用该图形化了的掩蔽层31作为掩模，例如通过施行离子注入等，在p型体区2内的第1主面上形成表面浓度为1.0×1018～1.0×1020cm-3、距第1主面的扩散深度为0.3μm～2.0μm的n型发射区3。然后，除去掩蔽层31。
参照图4，在第1主面上，例如依次用热氧化法形成氧化硅膜32和用CVD法形成氧化硅膜33。用通常的照相制版技术及刻蚀技术将该氧化硅膜32、33图形化。用该被图形化了的氧化硅膜32、33作为掩模对半导体衬底施行各向异性刻蚀。由此，形成穿通n型发射区3和p型体区2到达n-硅衬底1的栅极用沟槽1a。
参照图5，通过进行各向同性等离子刻蚀及牺牲氧化等的处理，使栅极用沟槽1a的开口部和底部变圆，而且使栅极用沟槽1a的侧壁的凹凸平坦化。还有，通过上述的牺牲氧化，在栅极用沟槽1a的内表面上牺牲氧化膜32a与热氧化膜32一体化地形成。这样，通过实施各向同性等离子刻蚀及牺牲氧化，使形成在栅极用沟槽1a的内表面上的栅绝缘膜的特性的提高成为可能。然后，除去氧化膜32、32a、33。
参照图6，通过除去上述氧化膜，使半导体衬底的第1主面及栅极用沟槽1a的内表面露出。
参照图7，沿着栅极用沟槽1a的内表面及第1主面，形成例如由氧化硅膜构成的栅绝缘膜4a。在整个表面上形成导电层5，使之填埋栅极用沟槽1a，导电层5例如由导入高浓度磷的多晶硅或者没有导入杂质的多晶硅用离子注入法导入磷的材料以及W(钨)/TiSi2(硅化钛)等的金属材料构成。
此外，作为栅绝缘膜4a，以提高作为栅绝缘膜的特性、可靠性及器件成品率为目的，希望使用由CVD法形成的氧化硅膜和由热氧化法形成的氧化硅膜或者氮在硅和氧化硅的界面上偏析的氮氧化硅膜构成的层叠结构。
然后，用通常的照相制版技术及刻蚀技术使导电层5图形化。
参照图8，通过该图形化，使导电层保留在栅电极用沟槽1a内形成栅电极5a。这里，为了使栅电极5a低电阻化也可以在栅电极5a的表面上形成硅化物层(例如TiSi2、COSi等)。然后，通过使栅电极5a的上表面氧化，形成例如由氧化硅膜构成的绝缘膜22A。然后，形成例如在第1主面上的表面浓度为1.0×1018～1.0×1020cm-3、距第1主面的扩散深度比n型发射区3浅的p+杂质扩散区6。
参照图9，在第1主面上依次形成例如由硅酸盐玻璃构成的绝缘膜9、用CVD法形成的氧化硅膜构成的绝缘膜22B。在该绝缘膜9、22B上，用通常的照相制版技术及刻蚀技术形成接触孔9a。
参照图10，用溅射法形成例如由金属层构成的势垒金属层10。然后，实施平缓退火在势垒金属层10与半导体衬底的接触部形成硅化物层21a。然后，形成发射极电极11。
参照图11，研磨半导体衬底的第2主面侧的n-漂移层1。通过该种研磨，将半导体衬底的厚度t1调整为50μm以上、250μm以下。
在研磨后的第2主面上，例如通过用离子注入法注入p型杂质后使之扩散，形成p型集电区8，进而，形成例如由铝化合物构成的集电极电极12，完成图1所示的半导体器件。
此外，在本实施形态中，如图11所示，在形成发射极电极11后，成为研磨漂移层(n-层1)的第2主面的工序。但是，也可以如图9所示，在接触孔9a的开口后或者开口前研磨漂移层(n-层1)的第2主面，使半导体衬底的厚度在50μm以上、250μm以下。
还有，在本实施形态中的半导体衬底的厚度t1比图75所示的现有例的n-硅层101的厚度t3厚。
其次，说明在本实施形态中半导体衬底的厚度在50μm以上、250μm以下的理由。
图12是示出VCES或者VON与半导体衬底的厚度的关系图。参照图12，在衬底浓度高的情况下，当半导体衬底的厚度比50μm要小时，VCES急剧降低。由此，由于难于确保器件工作时的主耐压，所以将半导体衬底厚度t1的下限值设在50μm。
还有，即使半导体衬底的厚度t1大于250μm，在衬底的浓度低的情况下，VCES示出大致为恒定值，可知对提高主耐压没有大的效果。还有，当半导体衬底的厚度t1超过250μm的情况下，IGBT工作时的固定损耗(EDC)急剧增加。以下，说明这一点。
图13是示出VCE或者IC与时间的关系图。参照图13，一般来说，功率器件在电感负载下工作(开关)时的损耗(Etotal)用图中以阴影线表示的区域表示，而且用以下的公式表示。
Etotal＝ESW+EDC
这里，EDC是器件在导通状态时的损耗(固定损耗)。还有，ESW是器件在导通、关断时的损耗，用以下的公式表示。
ESW＝EON+EOFF
EON是器件导通时的开关损耗，EOFF是器件关断时的开关损耗。
上式中的固定损耗EDC，受VON的影响，随着VON的升高而上升。该固定损耗EDC通常约占总体损耗Etotal的20～30％。但是，当半导体衬底的厚度变厚、VON上升时，EDC占Etota1的比例就上升。特别是，在VON＝2.6V附近，EDC占Etotal的比例急剧上升，对器件带来恶劣影响。这里，由图12可知，VON在2.6V时半导体衬底的厚度t1约为250μm。这一点在图14中可知，当半导体衬底的厚度超过250μm时，固定损耗EDC对总体损耗Etotal急剧地增加。
这样，为了降低VON、从而降低损耗Etotal，将半导体衬底厚度的上限设定在250μm。
由上可知，通过像本实施形态那样将半导体衬底的厚度设定在50μm以上、250μm以下，能够对导通电压(VON)、主耐压(VCES)、损耗(Etotal)等器件特性都不带来恶劣影响，又能得到比现有的方法增加半导体衬底厚度的自由度的效果。
(实施形态2)
参照图1，在本实施形态中，p型集电区8的杂质激活率是50％以下。
此外，由于除此以外的结构与上述实施形态1的结构大致相同，故省略其说明。
还有，由于本实施形态的制造方法与上述实施形态1的制造方法大致相同，故也省略其说明。
在本实施形态中，在形成了图1所示的各区域1、2、3、6后，例如用离子注入法形成p型集电区8。因此，p型集电区8不受使各区域1、2、3、6中的杂质扩散等的高温热处理的影响。因此，本实施形态的p型集电区8的杂质激活率能够停留在低至50％以下。
与此相反，在图76～图85所示的现有的制造方法中，如图76所示，从最初的工艺开始p型集电区108已经存在。因此，p型集电区108受到制造工艺中的所有的热处理的影响。于是，现有的p型集电区108具有大致100％的杂质激活率，难于将激活率作到该值以下。
如上所述，如图15所示，本实施形态的p型集电区8的杂质激活率与现有例的p型集电区108的杂质激活率(100％)不同，能够作到50％以下。
此外，图15是示出图1的结构中p型集电极层的实际的离子注入量(横轴)与有效掺杂量(纵轴)的关系图。还有，图15中的黑色圆圈是用图2～图11的工序形成的在图1的结构中p型集电区8的杂质激活率的测量值。
其次，说明在本实施形态中p型集电区8的杂质激活率设定为50％以下的理由。
图16是示出p型集电极层的离子注入量(离子注入时的注入量)与VON的关系图。
在本实施形态中，由于p型集电区8的杂质激活率低达50％以下，对于实际设定的离子注入量，能够使所形成的p型集电区8的浓度变化减小。由此，对于实际设定的离子注入量，热处理后的有效的p型集电区8的浓度的变化减小。即，在设定值变动情况下的裕量变大。因此，即使离子注入时注入量变动，在半导体衬底中形成的p型集电区8实现设计时的浓度也成为可能。
参照图16，IGBT的p型集电区8的浓度影响VON值。随着p型集电区的离子注入量从1×1014cm-2附近降低离子注入量，该VON急剧地上升。若是现有的具有100％的杂质激活率的p型集电区108，则VON对集电区注入量的变动较大，而且由于图15所示的离子注入时离子注入量变动时的有效的集电区的浓度变动较大，离子注入时离子注入量变动时的VCN的变动增大，器件设计变得困难。
另一方面，若是本实施形态的具有低杂质激活率的p型集电区8，则具有抑制现有的集电区108所遇到的上述问题的作用，对于器件设计具有充分的自由度，而且对于工艺中的变动裕量也大，具有防止因工艺中的变动造成对器件特性恶劣影响的作用。
(实施形态3)
图17是示出沿与图1所示的XVII-XVII线的部分对应的杂质浓度分布图。参照图17，实线示出图1中的集电极侧的结构A，虚线示出后述的实施形态4(图21)的集电极结构B，单点点划线是图75中的集电极结构的各杂质分布。
在图1中的集电极侧的结构A中，在p型集电区8的第2主面中的表面浓度为5×1015cm-3以上，距p型集电区8的第2主面的深度为1μm以下。p型集电区8的扩散深度较浅，是由于在形成其它杂质区域后形成p型集电区8的缘故。即，由于该p型集电区8不受用于形成其它杂质区域的高温热处理的影响的缘故。
还有，由于在p型集电区8的第2主面的表面浓度设在5×1015cm-3以上，能够实现p型集电区8与集电极电极12的低电阻接触，能够防止器件特性的不稳定。
图18及图19示出了在使本实施形态中的p型集电区8的表面浓度变化的情况下，施加应力后VON和VCES随时间的变化。由图18及图19可知，当p型集电区8的表面浓度低于5×1015cm-3的情况下，VON及VCES随时间的变化增大。由此可知，当p型集电区8的表面浓度过低，低达5×1015cm-3以下时，器件特性随时间的变化增大，对器件特性带来恶劣的影响。因此可知，如本实施形态的集电极侧的结构A那样将表面浓度设定在5×1015cm-3以上时，就具有抑制器件可靠性降低的效果。
还有，图20示出了在398K温度下的主结漏电特性(主结是p型体区2与n-硅衬底1的结部)。由图20可知，在图75所示的现有的集电极结构中，随着VCE的上升EOFF急剧地上升。另一方面，在本实施形态的集电极结构A中，由VCE的变化引起的EOFF的变化较小，具有抑制当器件工作时的电源电压变化时开关损耗增加及变化的效果。
这是由于在本实施形态的集电极结构A中，与现有的集电极结构相比，在p型集电区8的第2主面中的表面浓度低(或者杂质激活率低达50％以下)、而且扩散深度浅于1μm，即使VCE上升，当器件导通时来自集电区的载流子注入效率比现有的集电极结构小，当器件关断时蓄积在n-硅衬底1中的空穴量减少的缘故。
(实施形态4)
图21是示出本发明实施形态4中的半导体器件的集电极侧的结构的概略剖面图。参照图21，本实施形态的结构在n-硅衬底1与p型集电区8构成pn结的区域附近具有高浓度的n型杂质扩散区7这一点上与图1所示的结构不同。本实施形态的集电极侧的结构B中的n型杂质扩散区7如图17所示，具有p型集电区8的杂质浓度峰值以下浓度的杂质浓度峰值。还有，n型杂质扩散区7被形成为距第2主面的深度为2μm以下。
此外，由于除此以外的p型集电区8及MOS晶体管侧的结构具有与实施形态1～3相同的结构，故省略其说明。
在本实施形态的制造方法中，如图11所示，在研磨漂移层(n-层1)的第2主面后，在第2主面上形成n型杂质扩散区7，然后形成p型集电区8。此外，由于除此以外的制造方法与上述的实施形态1的方法大致相同，故省略其说明。
在本实施形态中，n型杂质扩散区7的扩散深度之所以变浅，是由于MOS晶体管侧的杂质区形成后形成n型杂质扩散区7，从而n型杂质扩散区7不受用于形成MOS晶体管侧的杂质区的高温热处理的影响的缘故。
本实施形态的集电极结构B与图1所示的集电极结构A相比，是能够抑制来自p型集电区8的空穴的注入效率的结构。
在本实施形态中，由于设置了n型杂质扩散区7，与图1所示的集电极结构A相比，能够得到以下的效果。
(1)如图22所示，主结漏电特性减少，耐压升高。
(2)如图23所示，在断开时的IC波形中曳尾电流减少，其结果是开关损耗(EOFF)降低。
还有，在结构B中，由于p型集电极结构8具有与结构A同样的结构，如图20所示，具有抑制因VCE的变化引起EOFF变化的效果。
(实施形态5)
图24是概略地示出本发明实施形态5中的半导体器件的结构的平面图。还有，图25及图26是沿图24的XXV-XXV及XXVI-XXVI线中的每一条的概略剖面图。
主要参照图25，在本实施形态中，在n-硅衬底1与p型体区2构成pn结的区域附近设置较高浓度的n型杂质扩散区14。
主要参照图24，在被2条栅电极用沟槽1a夹持的第1主面上，p+杂质扩散区6在图中上下方向被分成多个(例如3个)。在该图中上下方向被划分的各p+杂质扩散区6通过单一的接触孔9a与发射极电极11电连接。
主要参照图24及图26，填埋栅极用沟槽1a的栅电极5a也延伸到栅极用沟槽1a外部的第1主面上，在该延伸部分上与成为焊区的导电层11电连接。势垒金属层10位于成为该焊区的导电层11的下层，在势垒金属层10与栅电极5a连接的区域上形成硅化物层21a。
此外，在该焊区构成的导电层11及发射极电极11上形成钝化膜15。
此外，由于除此之外的结构与上述实施形态1的结构大致相同，对同一构件标以同一符号，而省略其说明。
设置n型杂质扩散区14的结构并不限于图24～图26的结构，也可以是图27及图28所示的结构。即，在设置了发射极沟槽的结构中也可以设置n型杂质扩散区14。
图27是示出本发明的实施形态5中的半导体器件的变例的结构的概略平面图，图28是沿图27的XXVIII-XXVIII线的概略剖面图。
参照图27及图28，在被2个MOS晶体管夹持的区域中设置发射极沟槽。发射极沟槽由发射极用沟槽1b、发射极用绝缘膜4b、发射极用导电层5b构成。发射极用沟槽1b穿通p型体区2及n型杂质扩散区14到达n-硅衬底。发射极用绝缘膜4b以沿该发射极用沟槽1b的内表面的方式形成。发射极用导电层5b被形成为填埋发射极用沟槽1b，与它的上层的发射极电极11进行电连接。
在发射极电极11的下层形成势垒金属层10，在该势垒金属层10与发射极用导电层5b之间形成硅化物层21b。
在被2个发射极沟槽夹持的第1主面上形成用于取得对p型体区2的低电阻接触的p+杂质扩散区6，在它的上面形成硅化物层21a。
在这样的结构中，n-硅衬底1在与p型体区2构成pn结的区域附近设置较高浓度的n型杂质扩散区14。
此外，由于除此以外的结构与上述图24～图26的结构大致相同，对同一构件标以同一符号，而省略其说明。
还有，对图29及图30与图27及图28的结构进行比较，在发射极沟槽的侧壁上、在第1主面上添加n型杂质扩散区3这一点上是不同的。
此外，由于除此以外的结构与图27及图28所示的结构大致相同，对同一构件标以同一符号，而省略其说明。
在图27～图30中，就填埋发射极用沟槽1b的导电层5b为发射极电位的情况作了说明，该导电层5b也可以具有浮置电位。以下说明它的结构。
参照图31及图32，填埋沟槽1b的导电层5b与发射极电极11被电隔离，具有浮置的电位。这种情况下，在填埋沟槽1b的导电层5b上形成由例如氧化硅膜构成的绝缘膜22A、由例如硅酸盐玻璃构成的绝缘膜9、由例如氧化硅膜构成的绝缘膜22B。
此外，由于除此以外的结构与图27及图28所示的结构大致相同，对同一构件标以同一符号，而省略其说明。
在本实施形态中设置的n型杂质扩散区14在形成p型体区2之前如图33所示那样由离子注入及扩散形成。此后，形成p型体区2，进而经与实施形态1同样的后续工序制造本实施形态的各种半导体器件(图24～图32)。
还有，MOS晶体管结构E(图28)、F(图30)、G(图32)的每一结构由于具有发射极电位或者浮置电位的沟槽，与MOS晶体管结构C(图1)、D(图25)相比有效的栅宽度减少。其结果是如图34所示那样，结构E、F、G比结构C、D流过的电流少，具有抑制饱和电流的效果。
进而，参照图35，结构E、F、G在比结构C、D低的低电压/低电流密度(图34的区域S 2)的部位导通电压变大。MOS晶体管结构C由于比现有结构其n硅衬底1厚、来自p型集电区8的空穴注入效率低，故导通电压上升。还有，在MOS晶体管结构D中，导通电压之所以降低，是由于即使在集电极结构A中n-硅衬底较厚，也具有在USP6,040,599中记载的由n型杂质扩散区14的空穴积累效应的缘故。在MOS晶体管结构D中，即使比现有结构其n-硅衬底1较厚，也具有使导通电压降低的效果。
如图34所示，在MOS晶体管结构E、F、G中，由于降低饱和电流的效果，如图36所示，器件在无负载状态下进行开关时，能够在比现有的结构及MOS晶体管结构C、D要长的时间内保持任意的电流。即，在MOS晶体管结构E、F、G中具有抑制器件的饱和电流、而且提高击穿容量的效果。
进一步，在具有降低导通电压效果的MOS晶体管结构D中，如图37及图38所示，在无负载状态下进行开关时产生振荡现象。但是，在MOS晶体管结构E、F、G中，即使存在n型杂质扩散区14，也由于存在成为发射极电位或者浮置电位的导电层5b而具有防止振荡现象的效果。
还有，MOS晶体管结构E、F、G的上述有效的效果，即使在第2主面侧的集电极结构是图1所示的结构A的情况下，而且即使在图21所示的结构B的情况下都能同等地得到。
反之，将实施形态1～4所示的MOS晶体管结构C变更成其它的MOS晶体管D～G中的任何一个，也能够得到与实施形态1～4同样的效果。
(实施形态6)
图39～图74是示出得到与实施形态5同样效果的MOS晶体管结构的各种派生结构的概略剖面图。不论在图39～图74所示的哪一结构中，还是将那些MOS晶体管结构与集电极结构A或者B的某一个组合起来，都能够得到实施形态5所示的MOS晶体管结构的效果。
还有，从集电极结构A或者B得到的实施形态1～4的效果，在与图39图73所示的哪种MOS晶体管结构的组合中也能够同样地得到。
以下，说明图39～图73所示的各个MOS晶体管结构。
图39所示的结构在被2个MOS晶体管部夹持的区域上设置成为发射极电位的一个发射极沟槽这一点，以及仅仅在栅极用沟槽1a的一方侧面上形成n型发射区3这一点上与图28所示的结构不同。
在图40所示的结构中，多个发射极用沟槽1b内被由一体化了的单一层构成的发射极用导电层5b填埋。还有，发射极用导电层5b通过硅化物层21b与势垒金属层10和发射极电极11电连接。该硅化物层21b形成在联结各发射极用沟槽11b之间的桥上。还有，在形成硅化物层21b的区域以外的发射极用导电层5b上，形成绝缘膜22A、9、22B。
由于除此以外的结构与上述图28所示的结构大致相同，对同一构件标以同一符号，而省略其说明。
图41所示的结构在作为发射极用沟槽1b的两侧壁的第1主面上添加n型杂质扩散区3这一点上与图40所示的结构不同。
图42所示的结构在填埋发射极用沟槽1b的导电层5b成为浮置电位这一点上与图40所示的结构不同。在这种情况下，在导电层5b的整个面上形成绝缘膜22A、9、22B，导电层5b与发射极电极11电绝缘。
图43所示的结构在作为发射极用沟槽1b的两侧壁的第1主面上添加n型杂质扩散区3这一点上与图39所示的结构不同。
图44所示的结构在发射极用导电层5b的上表面突出在发射极用沟槽1b的上方这一点上与图39所示的结构不同。在这种情况下，发射极用导电层5b通过在它的一部分表面上形成的硅化物层21b与势垒金属层10及发射极电极11电连接。还有，在形成硅化物层21b的区域以外的发射极用导电层5b上形成绝缘膜22A、9、22B。
图45所示的结构在作为发射极用沟槽1b两侧面的第1主面上添加n型杂质扩散区3这一点上与图44所示的结构不同。
图46所示的结构在p型体区2仅仅形成在栅极用沟槽1a的侧壁附近这一点上与图28所示的结构不同。
图47所示的结构在p型体区2仅仅形成在栅极用沟槽1a的侧壁附近这一点上与图30所示的结构不同。
图48所示的结构在填埋发射极用沟槽1b的导电层5b成为浮置电位这一点上与图46所示的结构不同。在这种情况下，在导电层5b上形成绝缘膜22A、9、22B。
图49所示的结构仅仅在被2个栅极沟槽夹持的区域上形成p型体区2这一点上与图39所示的结构不同。
图50所示的结构在p型体区2仅仅形成在栅极用沟槽1a的侧壁附近这一点上与图40所示的结构不同。
图51所示的结构在p型体区2仅仅形成在栅极用沟槽1a的侧壁附近这一点上与图41所示的结构不同。
图52所示的结构在p型体区2仅仅形成在栅极用沟槽1a的侧壁附近这一点上与图42所示的结构不同。
图53所示的结构在作为发射极用沟槽1b两侧面的第1主面上添加n型杂质扩散区3这一点上与图49所示的结构不同。
图54所示的结构仅仅在被2个栅极沟槽夹持的区域上形成p型体区2这一点上与图44所示的结构不同。
图55所示的结构仅仅在被2个栅极沟槽夹持的区域上形成p型体区2这一点上与图45所示的结构不同。
图56所示的结构是在图28中发射极沟槽存在的区域上不形成沟槽，而形成栅极沟槽使得与上述MOS晶体管结构E～G的栅极宽度(W)相同的结构，即，是使栅极沟槽之间成为发射极电位那样地扩展到任意尺寸的结构。
在这种情况下，用于取得与p型体区的低电阻接触的p+杂质扩散区6延伸在被2个栅极沟槽夹持的第1主面上。硅化物层21a被形成为与该p+杂质扩散区6及n型发射区3连接。p+杂质扩散区6及n型发射区3通过该硅化物层21a及势垒金属层10与发射极电极11电连接。
此外，由于除此以外的结构与上述图28的结构几乎相同，对同一构件标以同一符号，而省略其说明。
图57所示的结构是在图39中发射极沟槽存在的区域上不形成沟槽，而形成栅极沟槽，使得与上述的MOS晶体管结构E～G的栅极宽度相同的结构，即，是使栅极沟槽之间成为发射极电位那样地扩展到任意尺寸的结构。
在该结构中，为了取得与p型体区的低电阻接触，p+杂质扩散区6延伸在被栅极沟槽夹持的第1主面上。硅化物层21a被形成为与该p+杂质扩散区6及n型发射区3连接。p+杂质扩散区6及n型发射区3通过该硅化物层21a和势垒金属层10与发射极电极11电连接。
此外，由于除此以外的结构与上述的图39的结构大致相同，对同一构件标以同一符号，而省略其说明。
图58在p型体区2仅仅形成在栅极用沟槽1a的侧壁附近这一点上与图56所示的结构不同。
图59所示的结构在p型体区2仅仅形成在被2个栅极沟槽夹持的区域上这一点上与图57所示的结构不同。
在以上所述中，虽然就栅电极5a的上表面位于栅极用沟槽1a内的情况作了说明，但突出在栅极用沟槽1a上也可以。图60～图70示出了栅电极5a的上表面突出在栅极用沟槽1a的上表面的结构。
图60是在图28所示的结构中、图61是在图30所示的结构中、图62是在图32所示的结构中、图63是在图39所示的结构中、图64是在图40所示的结构中、图65是在图51所示的结构中、图66是在图42所示的结构中、图67是在图53所示的结构中、图68是在图54所示的结构中、图69是在55所示的结构中、图70是在图41所示的结构中、与栅电极5a的上表面突出在栅极用沟槽1a上的结构对应。此外，在图62所示的结构中，填埋沟槽1b的导电层5b的上表面也突出在沟槽1b上。
此外，在以上所述中，虽然就沟槽型栅极结构作了说明，但实施形态1～5的结构也能应用于平面栅型的IGBT中。图71～图74示出了平面栅型I GBT结构的概略剖面图。
参照图71，平面栅型IGBT形成在例如厚约50μm以上、250μm以下的半导体衬底上。在例如浓度1×1014cm-3的n-硅衬底1的第1主面侧，有选择地形成由p型半导体构成的p型体区2。P型体区2具有例如1×1015～1×1018cm-3的浓度，具有距第1主面约0.3～4.0μm的扩散深度。在p型体区内的第1主面上形成例如由浓度1×1018～1×1020cm-3以上，距第1主面的扩散深度约0.3～2.0μm的n型半导体构成的n型发射区3。在该n型发射区3的邻近处，形成用于取得对p型体区2的低电阻接触的p+杂质扩散区6，p+杂质扩散区6的浓度例如为1×1018～1×1020cm-3程度，距第1主面的扩散深度在n型发射区3的深度以下形成。
在第1主面上通过栅绝缘膜4a形成栅电极5a，使之与被n-硅衬底1与n型发射区3夹持的p型体区2相向。
由该n-硅衬底1、n型发射区3和栅电极5a构成以n-硅衬底1作为漏，以n型发射区3作为源的绝缘栅型场效应晶体管部(这里是MOS晶体管部)。
在被2个MOS晶体管部夹持的第1主面上，形成成为发射极电位的导电层5b。该导电层5b和栅电极5a的材质使用例如导入高浓度磷的多晶硅、高熔点金属材料、高熔点金属硅化物或者它们的复合膜。
在第1主面上形成绝缘膜9，在该绝缘膜9上形成达到第1主面的一部分表面的接触孔9a。在该接触孔9a的底部形成势垒金属层10。通过该势垒金属层10供给发射极电位E的发射极电极11电连接在导电层5b、p+杂质扩散区6及n型发射区3上。
还有，在n-硅衬底1的第2主面侧，依次形成n型杂质扩散区7和p型集电区8。供给集电极电位的集电极电极12与p型集电区8电连接。该集电极电极12的材质例如是铝化合物。
在本实施形态中，半导体衬底的厚度t1为50μm以上、250μm以下。还有，p型集电区8的杂质激活率是50％以下。还有，希望距p型集电区8的第2主面的深度在1μm以下。还有，希望n型杂质扩散区7具有比p型集电区8的杂质浓度峰值低的杂质浓度峰值。还有，希望该n型杂质扩散区7在距第2主面2μm以下的深度形成。
此外，对图71的结构，也可以如图72所示那样添加n型杂质扩散区14，还有，也可以如图73所示那样省略n型杂质扩散区7，还有，也可以如图74所示那样添加n型杂质扩散区14而且省略n型杂质扩散区7。
此外，在本实施形态中，以IGBT为例进行了说明，但是不限于IGBT，只要是具有绝缘栅型场效应晶体管的元件，都能够应用本发明。
应该认为，这次公布的实施形态的所有方面都是例示性的而不是限制性的。本发明的范围不是由上述的说明，而是意在由权利要求的范围表示，包括在与权利要求的范围均等的意义及范围内的所有的变更。
产业上利用的可能性
本发明涉及高耐压元件，特别涉及IGBT的结构，尤其是在沟槽栅IGBT中最大限度地发挥了它的效果。还有，本发明在实现低导通电压化，确保击穿容量的同时，能够有利地应用于能降低在高压侧的开关损耗的半导体器件及其制造方法。还有，也能够有利地应用于能够防止因工艺条件的变动造成对器件特性的恶劣影响的半导体器件及其制造方法。还有，也能够有利地应用于衬底厚度的自由度限制少，而且适合于低价格化的半导体器件的制造方法。

Claims (8)

1、一种半导体器件，其特征在于：
具备：
具有互相相向的第1主面及第2主面的半导体衬底；以及
包含在上述第1主面侧具有绝缘栅结构、而且在上述第1主面与上述第2主面之间流过主电流的绝缘栅型场效应晶体管部的元件，
上述绝缘栅型场效应晶体管部的栅电极(5a)在设置于上述半导体衬底的上述第1主面上的栅极用沟槽(1a)内形成，
上述半导体衬底的厚度为50μm以上、250μm以下。
2、如权利要求1所述的半导体器件，其特征在于：
上述绝缘栅型场效应晶体管部具有第1导电型的源扩散层(3)和漏扩散层(1)，
上述第1导电型的源扩散层(3)形成在上述第1主面上，而且夹持第2导电型的体区(2)与上述漏扩散层(1)相向。
3、如权利要求1所述的半导体器件，其特征在于：
在上述半导体衬底的上述第1主面上形成上述栅极用沟槽(1a)，上述绝缘栅型场效应晶体管部的上述栅电极(5a)被埋入上述栅极用沟槽(1a)内，上述栅电极(5a)的上表面从上述栅极用沟槽(1a)内突出。
4、如权利要求1所述的半导体器件，其特征在于：
在上述半导体衬底的上述第1主面上形成上述栅极用沟槽(1a)，上述绝缘栅型场效应晶体管部的上述栅电极(5a)被埋入上述栅极用沟槽(1a)内，上述栅电极(5a)的上表面后退到第1主面之下的沟槽内。
5、如权利要求1所述的半导体器件，其特征在于：
在上述第1主面侧还具备与上述源扩散层(3)电连接的源侧电极(11)。
6、一种半导体器件的制造方法，其特征在于：
具有：
准备具有互相相向的第1主面及第2主面的第1导电型的半导体衬底的工序；
在上述半导体衬底的上述第1主面上形成第2导电型的体区(2)的工序；
在上述体区(2)内的上述第1主面上形成第1导电型的源扩散层(3)的工序；
在上述半导体衬底的上述第1主面上形成栅极用沟槽(1a)的工序；
在被成为漏扩散层(1)的上述半导体衬底的第1导电型区域与上述源扩散层(3)夹持的上述体区(2)上，通过栅绝缘膜(4a)相向地在上述栅极用沟槽(1a)内形成栅电极(5a)的工序；以及
在形成具有上述漏扩散层(1)、上述源扩散层(3)和上述栅电极(5a)的绝缘栅型场效应晶体管部后，除去上述漏扩散层(1)的上述第2主面，将上述半导体衬底的厚度作成50μm以上、250μm以下的工序。
7、如权利要求6所述的半导体器件的制造方法，其特征在于：
在除去上述第2主面后，还具备在上述半导体衬底的上述第2主面上形成第2导电型的杂质扩散层(8)的工序。
8、如权利要求6所述的半导体器件的制造方法，其特征在于：
上述栅电极(5a)被形成为埋入上述栅极用沟槽(1a)内。
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