JP2009176884A - 半導体装置 - Google Patents

Abstract

【課題】センス部の耐量を高め、全体として耐量を向上することができる半導体装置を提供する。
【解決手段】半導体装置１は、第１の主電流領域１１と、その主面部に配設された第１の主電流制御領域１３１と、その主面部に配設された第２の主電流領域１４１と、第１の主電流領域１１、第１の主電流制御領域１３１及び第２の主電流領域１４１を有するメイン部２の第１のトランジスタＴ１と、第１の主電流領域１１の平面面積に比べて平面面積が小さい第３の主電流領域１１と、その主面部に配設され、第１の主電流制御領域１３１の接合深さに比べて深い接合深さを有する第２の主電流制御領域１３２と、その主面部に配設された第４の主電流領域１４２と、第３の主電流領域１１、第２の主電流制御領域１３２及び第４の主電流領域１４２を有するセンス部３の第２のトランジスタＴ２とを備える。
【選択図】図１

Description

本発明は、半導体装置に関し、特にトランジスタに流れる電流を検出する電流センス機能を備えた半導体装置に関する。

電流センス機能を内蔵する電力用半導体装置の開発が進められている。この電力用半導体装置には、パワーMOSFET（metal oxide semiconductor field effect transistor）、IGBT（insulated gate bipolar transistor）等、電流のオン、オフ制御を行うトランジスタがメイン部として搭載されている。電流センス機能は、メイン部のトランジスタに流れる電流の検出を行い、メイン部とともに電力用半導体装置に搭載されている。

電力用半導体装置のメイン部のトランジスタは、例えばパワートランジスタの場合、n型ドレイン領域と、p型ボディ領域と、n型ソース領域と、ゲート絶縁膜と、ゲート電極とを備えている。n型ドレイン領域はn型シリコン単結晶基板上のn型半導体領域により構成されている。このn型半導体領域は、例えばエピタキシャル成長法によりn型シリコン単結晶基板上に成長させたシリコン単結晶層にn型不純物を注入若しくは拡散することにより形成されている。また、n型半導体領域はn型シリコン単結晶基板の主面部にn型不純物を注入若しくは拡散することにより形成されている。p型ボディ領域はn型ドレイン領域の主面部にp型不純物を注入若しくは拡散することにより形成されている。n型ソース領域はp型ボディ領域の主面部にn型不純物を注入若しくは拡散することにより形成されている。ゲート絶縁膜はp型ボディ領域の表面上に配設され、ゲート電極はゲート絶縁膜上に配設されている。

センス部のトランジスタは、メイン部のトランジスタと同一のn型シリコン単結晶基板上に同一構造においてかつ同一製造工程により形成されている。すなわち、センス部のトランジスタは、メイン部のトランジスタと同様に、n型ドレイン領域と、p型ボディ領域と、n型ソース領域と、ゲート絶縁膜と、ゲート電極とを備え、パワートランジスタにより構成されている。

メイン部のトランジスタのn型ドレイン領域とセンス部のトランジスタのn型ドレイン領域とは共用され、双方の間は電気的に並列に接続されている。また、メイン部のトランジスタのゲート電極とセンス部のトランジスタのゲート電極との間は電気的に並列に接続されている。

なお、パワートランジスタの電流センス方法に関しては、例えば下記非特許文献１に開示がなされている。
"Current Sensing Power MOSFETs". Semiconductor Components Industries, LLC, 2002. July, 2002-Rev. 5. Publication Order Number AND8093/D, pp.1-10.

しかしながら、前述の電力用半導体装置においては、以下の点について配慮がなされていなかった。電力用半導体装置に電流センス機能が搭載される場合、n型シリコン単結晶基板（半導体チップ）の主面の大半が主電流のオン、オフ制御を行うメイン部により構成される。これに対して、メイン部のトランジスタの電流検出を行うセンス部はn型シリコン単結晶基板の主面の極一部の領域に構成されている。例えば、メイン部の面積（平面面積）に対してセンス部の面積は約１０００の１である。メイン部のトランジスタ、センス部のトランジスタのそれぞれは同一構造において同一製造工程（同一製造条件）により構成されているので、双方の降伏電圧は同等であるが、センス部の面積がメイン部に比べて極端に小さいので、センス部のトランジスタにおいてアバランシェ破壊が発生し易い。このため、センス部のトランジスタの耐量が弱く、結果として電力用半導体装置の全体としての耐量が弱くなる。

本発明は上記課題を解決するためになされたものである。従って、本発明は、センス部の耐量を高め、装置全体としての耐量を向上することができる半導体装置を提供することである。

上記課題を解決するために、本発明の実施の形態に係る第１の特徴は、半導体装置において、第１の導電型を有する第１の主電流領域と、第１の主電流領域の主面部に配設され、第１の導電型に対して逆の第２の導電型を有する第１の主電流制御領域と、第１の主電流制御領域の主面部に配設され、第１の導電型を有する第２の主電流領域と、第１の主電流領域、第１の主電流制御領域及び第２の主電流領域を有する第１のトランジスタと、第１の導電型を有し、第１の主電流領域の平面面積に比べて平面面積が小さい第３の主電流領域と、第３の主電流領域の主面部に配設され、第２の導電型を有し、第１の主電流制御領域の接合深さに比べて深い接合深さを有する第２の主電流制御領域と、第２の主電流制御領域の主面部に配設され、第１の導電型を有する第４の主電流領域と、第３の主電流領域、第２の主電流制御領域及び第４の主電流領域を有する第２のトランジスタとを備えている。

本発明の実施の形態に係る第２の特徴は、第１の導電型を有する第１の主電流領域、この第１の主電流領域上に配設され第１の導電型とは逆の第２の導電型を有する第１の主電流制御領域、及び第１の主電流制御領域上に配設され第１の導電型を有する第２の主電流領域を備え、主電流のスイッチング制御を行う第１のトランジスタを有するメイン部と、第１の導電型を有する第３の主電流領域、この第３の主電流領域上に配設され第２の導電型を有し第１の主電流制御領域の接合深さに比べて深い接合深さを有する第２の主電流制御領域、及び第２の主電流制御領域上に配設され第１の導電型を有する第４の主電流領域を備え、第１のトランジスタの電流検出を行う第２のトランジスタを有するセンス部とを備えている。

第１の特徴又は第２の特徴に係る半導体装置において、第１のトランジスタの第１の主電流制御領域に沿う第１のゲート絶縁膜を介して配設された第１のゲート電極と、第２のトランジスタの第２の主電流制御領域に沿う第２のゲート絶縁膜を介して配設された第２のゲート電極と、を備え、第１のトランジスタの第１の主電流領域と第２のトランジスタの第３の主電流領域とが電気的に接続され、第１のゲート電極と第２のゲート電極とが電気的に接続されることが好ましい。

また、第１の特徴又は第２の特徴に係る半導体装置において、第２の主電流制御領域は、第３の主電流領域と第４の主電流領域との間の主電流が流れる主電流経路部と、この主電流経路部とは別の領域であって、上層電極が接続されるコンタクト領域部と、を更に備え、第２の主電流制御領域のコンタクト領域部の接合深さが、第１の主電流制御領域の接合深さに比べて深く構成されていることが好ましい。また、第１の特徴又は第２の特徴に係る半導体装置において、第２の主電流制御領域の主電流経路部の接合深さが、第１の主電流制御領域の接合深さと同等であることが好ましい。

また、第１の特徴又は第２の特徴に係る半導体装置において、第１の主電流領域の主面部の全域にはこの第１の主電流領域と同一導電型を有しかつ第１の主電流領域に比べて不純物密度が高い第１の半導体領域が配設され、第３の主電流領域の主面部には、第２の主電流制御領域と上層電極とのコンタクト領域部以外に、この第３の主電流領域と同一導電型を有しかつ第３の主電流領域に比べて不純物密度が高い第２の半導体領域が配設されていることが好ましい。

更に、第１の特徴又は第２の特徴に係る半導体装置において、第２のトランジスタの第４の主電流領域には８００オーム以下の抵抗が電気的に接続されていることが好ましい。

本発明によれば、センス部の耐量を高め、装置全体として耐量を向上することができる半導体装置を提供することができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。

また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施の形態）
本発明の第１の実施の形態は、パワートランジスタを搭載し、電流センス機能を搭載した電力用半導体装置に本発明を適用した例を説明するものである。

［半導体装置の回路構成］
第１の実施の形態に係る半導体装置１は、図２に示すように、主電流のオン、オフ制御を行う第１のトランジスタＴ１を有するメイン部２と、このメイン部２の第１のトランジスタＴ１に流れる主電流の検出を行う第２のトランジスタＴ２を有するセンス部３とを備えている。メイン部２及びセンス部３は同一基板（半導体チップ）内に搭載されている。センス部３は電流センス機能を構築し、第１の実施の形態に係る半導体装置１は電流センス機能を内蔵する。

第１の実施の形態において、メイン部２の第１のトランジスタＴ１にはパワーMISFET（metal insulator field effect transistor）が使用されている。ここで、MISFETとは、ゲート絶縁膜に絶縁体が使用されているトランジスタを意味し、MOSFET（metal oxide field effect transistor）を含む意味において使用されている。第１のトランジスタＴ１の一方の第１の主電流領域（ここでは、ドレイン領域。）はドレイン端子Ｄに電気的に接続され、他方の第２の主電流領域（ここでは、ソース領域。）はソース端子Ｓ１に電気的に接続されている。ソース端子Ｓ１はケルビンソース端子である。ゲート電極はゲート端子Ｇに電気的に接続されている。

センス部３の第２のトランジスタＴ２には、第１のトランジスタＴ１の第１の主電流制御領域（１３１）よりも深い接合深さを有する第２の主電流制御領域（１３２）を有するパワーMISFETが使用されている。第２のトランジスタＴ２の一方の第３の主電流領域（ここでは、ドレイン領域。）は、第１のトランジスタＴ１の第１の主電流領域に電気的に接続され、同一の（共用の）ドレイン端子Ｄに電気的に接続されている。他方の第４の主電流領域（ここでは、ソース領域。）はソース端子Ｓ２に電気的に接続されている。ソース端子Ｓ２はセンス部３のソース端子である。第２のトランジスタＴ２のゲート電極は、第１のトランジスタＴ１のゲート電極に電気的に接続され、同一の（共用の）ゲート端子Ｇに電気的に接続されている。

ソース端子Ｓ２には半導体装置１の外部素子としての外付け抵抗Ｒが電気的に直列に接続される。第１の実施の形態においてこの外付け抵抗Ｒは８００オーム以下の抵抗値を有し、ここでは１００オームの抵抗値を有する外付け抵抗Ｒが使用されている。

［半導体装置のチップレイアウト］
図３に示すように、第１の実施の形態に係る半導体装置１における基板（半導体チップ）１０は平面方形状である。この基板１０は、半導体装置１の製造過程において半導体ウエーハに複数個の同一の回路パターンを製作し、ダイシング工程により回路パターン毎に切り出されたものである。

基板１０の主面上の大半にメイン部２が配設され、メイン部２に比べて十分に小さく、基板１０の主面上の極一部ここでは図３中左側の極一部の領域にセンス部３が配設されている。第１の実施の形態において、基板１０の主面のメイン部２の占有面積（複数個の第１のトランジスタＴ１の合計の占有面積）とセンス部３の占有面積（複数個の第２のトランジスタＴ２の合計の占有面積）との比は、例えば約１０００対１である。ここで、基板１０の主面とは、第１のトランジスタＴ１及び第２のトランジスタＴ２のゲート絶縁膜やゲート電極が成膜される側の基板１０の表面（図１中、上側表面）であって、トランジスタが作り込まれる主要な表面という意味において使用される。

メイン部２においては、複数個の第１のトランジスタＴ１が、第１の主電流領域、第２の主電流領域、ゲート電極のそれぞれを個々に共有し、電気的に並列に接続されている。同様に、センス部３においては、複数個の第２のトランジスタＴ２が、第３の主電流領域、第４の主電流領域、ゲート電極のそれぞれを個々に共有し、電気的に並列に接続されている。

［半導体装置の断面構造］
図１に示すように、第１の実施の形態に係る半導体装置１は、基板１０の主面上にメイン部２を構築する複数個の第１のトランジスタＴ１と、センス部３を構築する複数個の第２のトランジスタＴ２とを備えている。基板１０には第１の実施の形態においてn型シリコン単結晶基板が使用されている。この基板１０の主面上にはn型半導体領域１１が配設されている。n型半導体領域１１は、基板１０の主面上にエピタキシャル成長法を用いて基板１０の主面上の全面にシリコン単結晶層を成長させ、このシリコン単結晶層の全面に注入法若しくは拡散法を用いてn型不純物を導入することにより形成されている。また、n型半導体領域１１は、基板１０の主面部（表面部分）に注入法若しくは拡散法を用いてn型不純物を導入することにより形成されている。n型半導体領域１１は例えば 1 x 10¹⁴ atoms/cm³ − 3 x 10¹⁴ atoms/cm³の不純物密度に設定されている。

メイン部２の第１のトランジスタＴ１は、図１中、左側に示すように、第１の導電型を有する第１の主電流領域と、第１の主電流領域の主面部に配設され、第１の導電型に対して逆の第２の導電型を有する第１の主電流制御領域と、第１の主電流制御領域の主面部に配設され、第１の導電型を有する第２の主電流領域と、第１の主電流制御領域に沿う第１のゲート絶縁膜１５１を介して配設された第１のゲート電極１６１とを備えている。ここで、第１の実施の形態において、第１の導電型とはn型であり、第２の導電型とはp型である。

この第１のトランジスタＴ１の第１の主電流領域は、n型ドレイン領域であり、主にn型半導体領域１１により構成されている。メイン部２においては、第１の主電流制御領域が配設される領域を含み、n型半導体領域１１つまり第１の主電流領域の主面部には、この第１の主電流領域と同一導電型において第１の主電流領域の不純物密度に比べて高い不純物密度を有する第１の半導体領域（表面n層）１２１が配設されている。つまり、第１の半導体領域１２１はメイン部２においてn型半導体領域１１の主面部の全域に配設されている。この第１の半導体領域１２１は、第１の主電流領域における主電流（ソース領域とドレイン領域との間に流れる電流）の経路の抵抗値を減少する目的において配設されている。第１の半導体領域１２１は例えば 1 x 10¹⁶ atoms/cm³ − 3 x 10¹⁶ atoms/cm³の不純物密度に設定されている。

第１のトランジスタＴ１の第１の主電流制御領域は、p型ボディ領域であり、p型半導体領域１３１により構成されている。p型半導体領域１３１は例えば 1 x 10¹⁷ atoms/cm³ − 3 x 10¹⁷ atoms/cm³の不純物密度に設定されている。この第１の主電流制御領域が配設される領域、詳細には第１の主電流制御領域の第１の主電流領域と第２の主電流領域との間の主電流経路部並びに上層の電極（１８）が電気的に接続されるコンタクト領域部（ここでは、第１の主電流制御領域のコンタクト領域。）には、第１の半導体領域１２１を形成するための反対導電型の不純物が導入（注入若しくは拡散）されている。第１の主電流制御領域のこれら主電流経路部並びにコンタクト領域部は第１の半導体領域１２１のn型を打ち消してp型に設定されている。

第２の主電流領域は、n型ソース領域であり、n型半導体領域１４により構成されている。n型半導体領域１４は例えば 1 x 10²⁰ atoms/cm³ − 3 x 10²⁰ atoms/cm³の不純物密度に設定されている。

第１のトランジスＴ１のゲート絶縁膜１５１は、後述するコンタクト領域部（ここでは、第１の主電流制御領域並びに第２の主電極領域のコンタクト領域。）を除き、少なくとも第１の主電流制御領域（p型半導体領域１３１）の第１の主電流領域と第２の主電流領域との間の表面上に（第１の主電流制御領域に沿って）配設されている。ゲート絶縁膜１５１には、例えば熱酸化法を用いて成膜されたシリコン酸化膜の単層膜を実用的に使用することができる。また、ゲート絶縁膜１５１には、シリコン窒化膜の単層膜や、シリコン酸化膜とシリコン窒化膜とを組み合わせた複合膜を使用することができる。ゲート電極１６１には例えばCVD法を用いて成膜されたシリコン多結晶膜を実用的に使用することができ、このシリコン多結晶膜には抵抗値を低減する例えばn型不純物が注入若しくは拡散により導入されている。

メイン部２において、第１のトランジスタＴ１は、その平面構造を示していないが、図３に示す基板１０の上辺から下辺に向かってゲート電極１６１が延在し、かつ一定間隔において離間して複数配列されている。第１のトランジスタＴ１の第１の主電流制御領域並びに第２の主電流領域は、隣り合うゲート電極１６１間においてゲート電極１６１の延在方向と同一方向に延在し、ゲート電極１６１の配列間隔に相応して一定間隔をおいて配列されている。ここで、第１のトランジスタＴ１は平面ストライプ形状に構成されている。なお、第１のトランジスタＴ１の平面形状は必ずしもこのような形状に限定されるものではない。

メイン部２の第１のトランジスタＴ１上には層間絶縁膜１７が配設されている。層間絶縁膜１７には例えば燐シリケートガラス（PSG）膜を実用的に使用することができる。第１のトランジスタＴ１の第２の主電流領域上及び第１の主電流制御領域の主電流経路部に対して第２の主電流領域を介在させた反対側の領域上において、層間絶縁膜１７にはコンタクト開口１７Ｈが配設されている。層間絶縁膜１７上には電極１８が配設され、この電極１８は層間絶縁膜１７に配設されたコンタクト開口１７Ｈを通して第１の主電流制御領域並びに第２の主電流領域に電気的に接続されている。電極１８は第１の実施の形態においてソース電極（又はソース配線）である。電極１８には、例えばアロイスパイク耐性を有するシリコン（Si）、マイグレーション耐性を有する銅（Cu）の少なくともいずれか一方がアルミニウム（Al）に添加されたAl合金（例えば、Al−Si、Al−Cu、Al−Cu−Si等。）を実用的に使用することができる。また、電極１８には、チタン（Ti）、窒化チタン（TiN）等のバリアメタルとアルミニウムとを積層した複合膜を使用することができる。

センス部３の第１のトランジスタＴ２は、図１中、右側に示すように、第１の導電型を有する第３の主電流領域と、第３の主電流領域の主面部に配設され、第１の導電型に対して逆の第２の導電型を有する第２の主電流制御領域と、第２の主電流制御領域の主面部に配設され、第１の導電型を有する第４の主電流領域と、第２の主電流制御領域に沿う第２のゲート絶縁膜１５２を介して配設された第１のゲート電極１６２とを備えている。ここで、第１のトランジスタＴ１と同様に、第１の導電型とはn型であり、第２の導電型とはp型である。

この第２のトランジスタＴ２の第３の主電流領域は、n型ドレイン領域であり、主に第１のトランジスタＴ１のn型半導体領域１１と同一層のn型半導体領域１１により構成されている。つまり、n型半導体領域１１は第１のトランジスタＴ１と第２のトランジスタＴ２とにおいて共用されている。センス部３においては、第２の主電流制御領域のコンタクト領域部１３２２以外において、第２の主電流制御領域の主電流経路部１３２１の主面部、及びn型半導体領域１１つまり第３の主電流領域の主面部には、この第３の主電流領域と同一導電型において第３の主電流領域の不純物密度に比べて高い不純物密度を有する第２の半導体領域（表面n層）１２２が配設されている。この第２の半導体領域１２２は、第３の主電流領域における主電流（ソース領域とドレイン領域との間に流れる電流）の経路の抵抗値を減少する目的において配設されている。第２の半導体領域１２２は、第１の半導体領域１２１と同様に例えば 1 x 10¹⁶ atoms/cm³ − 3 x 10¹⁶ atoms/cm³の不純物密度に設定され、第１の実施の形態においては第１の半導体領域１２１と同一製造工程により同時にかつ同一製造条件において製造されている。ここで、コンタクト領域部１３２２とは、第２の主電流制御領域（p型半導体領域１３２）の電極１８との接続部分という意味において使用されている。

また、第１の実施の形態においては、第２の主電流制御領域の主電流経路部（p型半導体領域）１３２１が配設された領域並びに第４の主電流領域（n型半導体領域１４２）が配設された領域と同一の領域において、第２の半導体領域１２２が配設されている。これは、第２のトランジスタＴ２のトランジスタとしての電気的特性を第１のトランジスタＴ１の電気的特性に対して等しくするためである。

第２のトランジスタＴ２の第２の主電流制御領域は、p型ボディ領域であり、p型半導体領域１３２により構成されている。p型半導体領域１３２は例えば 1 x 10¹⁷ atoms/cm³ − 3 x 10¹⁷ atoms/cm³の不純物密度に設定され、第１の実施の形態においては第１の主電流制御領域のp型半導体領域１３１と同一製造工程により同時にかつ同一製造条件において製造されている。

この第２の主電流制御領域が配設される領域、詳細には第２の主電流制御領域の第３の主電流領域と第４の主電流領域との間の主電流経路部１３２１は第２の半導体領域１２２のn型を打ち消してp型に設定されている。つまり、第２のトランジスタＴ２において、第２の主電流制御領域（p型半導体領域１３２）の主電流経路部１３２１の不純物密度並びに接合深さ（x_j）は第１のトランジスタＴ１の第１の主電流制御領域（p型半導体領域１３１）の主電流経路部の不純物密度並びに接合深さと同等に設定されている。

一方、第２の主電流制御領域のコンタクト領域部１３２２は第２の半導体領域１２２を配設していないので、第２の半導体領域１２２のn型を打ち消してp型に設定する必要がなくなり、コンタクト領域部１３２２のp型不純物が第３の主電流領域（n型半導体領域）の主面から深さ方向に深く拡散される。つまり、第２の主電流制御領域のコンタクト領域部１３２２の接合深さ（x_j）、換言すれば第２の主電流制御領域のコンタクト領域直下の接合深さは、主電流経路１３２１の接合深さよりも深く、同様に第１の主電流制御領域の接合深さよりも深く設定されている。

第４の主電流領域は、n型ソース領域であり、n型半導体領域１４２により構成されている。n型半導体領域１４は例えば 1 x 10²⁰ atoms/cm³ − 3 x 10²⁰ atoms/cm³の不純物密度に設定され、第１の実施の形態においては第２の主電流領域のn型半導体領域１４１と同一製造工程により同時にかつ同一製造条件において製造されている。

第２のトランジスＴ２のゲート絶縁膜１５２は、後述するコンタクト領域部（ここでは、第２の主電流制御領域並びに第４の主電極領域のコンタクト領域。）を除き、少なくとも第２の主電流制御領域（p型半導体領域１３２）の第３の主電流領域と第４の主電流領域との間の表面上に配設されている。ゲート絶縁膜１５２は、第１のトランジスタＴ１のゲート絶縁膜１５１と同一製造工程により同時にかつ同一製造条件において製造されている。ゲート電極１６２は第１のトランジスタＴ１のゲート電極１６１と同一製造工程により同時にかつ同一製造条件において製造されている。

センス部３において、メイン部２の第１のトランジスタＴ１と同様に、第２のトランジスタＴ２は、その平面構造を示していないが、図３に示す基板１０の上辺から下辺に向かってゲート電極１６２が延在し、かつ一定間隔において離間して複数配列されている。第２のトランジスタＴ２の第２の主電流制御領域並びに第４の主電流領域は、隣り合うゲート電極１６２間においてゲート電極１６２の延在方向と同一方向に延在し、ゲート電極１６２の配列間隔に相応して一定間隔において配列されている。例えば、第２のトランジスタＴ２は、第１のトランジスタＴ１と同様に、平面ストライプ形状において構成されている。なお、第２のトランジスタＴ２の平面形状は必ずしもこのような形状に限定されるものではない。

センス部３の第２のトランジスタＴ２上には層間絶縁膜１７が配設されている。この層間絶縁膜１７はメイン部２上の層間絶縁膜１７と同一層である。第２のトランジスタＴ２の第４の主電流領域上及び第２の主電流制御領域の主電流経路部１３２１に対して第４の主電流領域を介在させた反対側の領域上において、層間絶縁膜１７にはコンタクト開口１７Ｈが配設されている。層間絶縁膜１７上には電極１８が配設され、この電極１８は層間絶縁膜１７に配設されたコンタクト開口１７Ｈを通して第２の主電流制御領域並びに第４の主電流領域に電気的に接続されている。電極１８は、第１の実施の形態においてソース電極（又はソース配線）であり、メイン部２上の電極１８と同一層である。

図１中、中央部分には分離領域（分離バッファ領域）４が配設されている。この分離領域４は、メイン部２とセンス部３との間においてn型半導体領域１１の主面部に配設され、p型半導体領域１３３により構成されている。このp型半導体領域１３３は、第１のトランジスタＴ１の第１の主電流制御領域であるp型半導体領域１３１、第２のトランジスタＴ２の第２の主電流制御領域であるp型半導体領域１３２のそれぞれと同一製造工程により同一製造条件において形成されている。

なお、第１のトランジスタＴ１の第１の主電流制御領域であるp型半導体領域１３１と、それに隣り合う別の第１のトランジスタＴ１の第１の主電流制御領域であるp型半導体領域１３１との間又は隣り合う第２のトランジスタＴ２の第２の主電流制御領域であるp型半導体領域１３２との間の離間距離が十分に大きい場合には、分離領域４のp型半導体領域１３３は必ずしも必要ではない。離間距離が十分に大きいとは、第１のトランジスタＴ１の第２の主電流領域と電極１８との間、第２のトランジスタＴ２の第４の主電流領域と電極１８との間においてコンタクト領域を形成することができる幅を有することである。

［半導体装置の特徴］
このように構成される第１の実施の形態に係る半導体装置１においては、センス部３の第２のトランジスタＴ２の第２の主電流制御領域、詳細にはコンタクト領域部１３２２の接合深さがメイン部２の第１のトランジスタＴ１の第１の主電流制御領域の接合深さに比べて深く構成されている。図１に一点鎖線で示すように、第１のトランジスタＴ１の第１の主電流制御領域（p型半導体領域１３１）と第１の主電流領域（ｎ型半導体領域１１）とのpn接合界面から第１の主電流領域側に伸びる空乏層２１の輪郭形状に対して、第２のトランジスタＴ２の第２の主電流制御領域（p型半導体領域１３２）と第３の主電流領域（ｎ型半導体領域１１）とのpn接合界面から第３の主電流領域側に伸びる空乏層２２の輪郭形状を緩やかにすることができる。この結果、センス部３の第２のトランジスタＴ２の第３の主電流領域と第２の主電流制御領域とのpn接合部におけるアバランシェ破壊を抑制することができ、耐量を高めることができる。

例えば、第１の実施の形態に係る半導体装置１においては、センス部３の第２のトランジスタＴ２の耐量を約２倍に高めることができた。また、第２のトランジスタＴ２の耐圧においては約20 V −30 V 程度高められ、第２のトランジスタＴ２の耐圧は第１のトランジスタＴ１の耐圧よりも高められた。

更に、第１の実施の形態に係る半導体装置１においては、メイン部２の第１のトランジスタＴ１の第１の主電流制御領域の主電流経路部に第１の半導体領域１２１が配設されるとともに、同一製造条件において、センス部３の第２のトランジスタＴ２の第２の主電流制御領域の主電流経路部１３２１に第２の半導体領域１２２が配設される。従って、メイン部２の第１のトランジスタＴ１の電気的特性とセンス部３の第２のトランジスタＴ２の電気的特性とを同等に設定することができる。

［半導体装置の製造方法］
次に、前述の第１の実施の形態に係る半導体装置１の製造方法を、図４及び図９を用いて説明する。

まず、最初に、n型シリコン単結晶基板からなる基板１０が準備される（図４参照。）。図４に示すように、この基板１０の主面上又は主面部にn型半導体領域１１が形成される。メイン部２において、n型半導体領域１１は第１のトランジスタＴ１の第１の主電流領域として使用される。センス部３において、n型半導体領域１１は第２のトランジスタＴ２の第３の主電流領域として使用される。

図５に示すように、n型半導体領域１１の主面上に、メイン部２においてゲート絶縁膜１５１が形成され、センス部３においてゲート絶縁膜１５２が形成される。ここでは、ゲート絶縁膜１５１、１５２のそれぞれは同一製造工程により同一製造条件において形成される。

引き続き、センス部３の第２のトランジスタＴ２の第２の主電流制御領域のコンタクト領域部（１３２２）が形成される領域において、ゲート絶縁膜１５２上にマスク３０が形成される（図６参照。）マスク３０は、センス部３において第２の半導体領域（表面n層）１２２を形成しない領域に形成される。マスク３０は、ここではイオン注入法を用いてn型不純物を注入するので、耐イオン注入マスクとして使用される。マスク３０には例えばフォトリソグラフィ技術を用いて形成されたフォトレジスト膜を実用的に使用することができる。第１の半導体領域（表面n層）１２１及び第２の半導体領域１２２を形成するn型不純物が元々マスクを使用して注入される場合には、マスクパターンを変更するだけで、製造工程を追加することなく、マスク３０を形成することができる。n型不純物がマスクを使用して注入されない場合には、製造工程を追加して、マスク３０が形成される。

図６に示すように、メイン部２、センス部３、分離領域４のそれぞれにn型不純物が注入される。n型不純物の注入にはイオン注入法が使用される。n型不純物は注入後又は後の工程において活性化され、メイン部２（及び分離領域４）においては第１の半導体領域１２１が形成され、センス部３においては第２の半導体領域１２２が形成される。第２の半導体領域１２２は、n型不純物の注入の際にマスク３０を用いてn型不純物の注入が阻止されているので、マスク３０直下のn型半導体領域１１の主面部には形成されない。この非注入領域は第２のトランジスタＴ２の第２の主電流制御領域のコンタクト領域部（１３２２）に相当する。この後、マスク３０が除去される。

図７に示すように、メイン部２においてゲート絶縁膜１５１上にゲート電極１６１が形成されるとともに、センス部３においてゲート絶縁膜１５２上にゲート電極１６２が形成される。ゲート電極１６１、１６２のそれぞれは同一製造工程により同一製造条件において形成される。

図８に示すように、メイン部２においてn型半導体領域１１の主面部にp型半導体領域１３１が形成され、センス部３においてn型半導体領域１１の主面部にp型半導体領域１３２が形成される。p型半導体領域１３１、１３２のそれぞれは同一製造工程により同一製造条件において形成される。p型半導体領域１３１はゲート電極１６１を耐不純物注入マスクとして使用し、p型半導体領域１３２はゲート電極１６２を耐不純物注入マスクとして使用し、p型不純物をイオン注入法により注入することによりp型半導体領域１３１及び１３２を形成することができる。

メイン部２において、p型半導体領域１３１は第１のトランジスタＴ１の第１の主電流制御領域として使用される。センス部３において、p型半導体領域１３２は第２のトランジスタＴ２の第２の主電流制御領域として使用される。センス部３において、第２の主電流制御領域は、第２の半導体領域１２２が形成された領域において第２の半導体領域１２２のn型をう打ち消してp型に形成された主電流経路部１３２１と、第２の半導体領域１２２が形成されない領域においてn型半導体領域１１のn型を打ち消してp型に形成されたコンタクト領域部１３２２とを備えて形成されている。コンタクト領域部１３２２は第２の半導体領域１２２の不純物密度に比べて低い不純物密度を有するn型半導体領域１１に形成されているので、コンタクト領域部１３２２の接合深さは、主電流経路１３２１の接合深さよりも深く、第１の主電流制御領域の接合深さよりも深くなる。

図９に示すように、メイン部２において第１の主電流制御領域の主面部にn型半導体領域１４１が形成され、センス部３において第２の主電流制御領域の主面部にn型半導体領域１４２が形成される。n型半導体領域１４１、１４２のそれぞれは同一製造工程により同一製造条件において形成される。n型半導体領域１４１はゲート電極１６１を耐不純物注入マスクとして使用し、n型半導体領域１４２はゲート電極１６２を耐不純物注入マスクとして使用し、更に図示しないフォトリソグラフィ技術により形成されたマスクを使用し、n型不純物をイオン注入法により注入することによりn型半導体領域１４１及び１４２を形成することができる。

ここで、n型半導体領域１４１及び１４２は、フォトリソグラフィ技術により形成されたマスクを使用する方法以外の方法においても形成可能である。例えば、ゲート電極１６１、１６２のそれぞれを形成した後に、ゲート電極１６１をマスクとしてp型半導体領域１３１の主面部に隣り合うゲート電極１６１間の全域においてn型半導体領域１４１が形成されるとともに、ゲート電極１６２をマスクとしてp型半導体領域１３２の主面部に隣り合うゲート電極１６２間の全域においてn型半導体領域１４２が形成される（図８及び図９参照）。この後、層間絶縁膜１７が形成され、この層間絶縁膜１７にコンタクト開口１７Ｈが形成される（図１参照。）。引き続き、メイン部２において、コンタクト開口１７Ｈから露出するn型半導体領域１４１をp型半導体領域１３１が露出するまでエッチングにより除去し、n型半導体領域１４１が細分化される。同様に、センス部３において、コンタクト開口１７Ｈから露出するn型半導体領域１４２をp型半導体領域１３２が露出するまでエッチングにより除去し、n型半導体領域１４２が細分化される。コンタクト開口１７Ｈをパターンニングのためのマスクとして使用し、n型半導体領域１４１及び１４２の接合深さよりも深く、p型半導体領域１３１及び１３２の接合深さよりも浅い範囲内において、n型半導体領域１４１及び１４２がパターンニングされる。

メイン部２において、n型半導体領域１４１は第１のトランジスタＴ１の第２の主電流領域として使用される。このn型半導体領域１４１が形成した段階において、メイン部２の第１のトランジスタＴ１を完成させることができる。センス部３において、n型半導体領域１４２は第２のトランジスタＴ２の第４の主電流領域として使用される。このn型半導体領域１４２を形成した段階において、センス部３の第２のトランジスタＴ２を完成させることができる。

次に、メイン部２上及びセンス部３上を少なくとも覆う層間絶縁膜１７が形成され、層間絶縁膜１７にコンタクト開口１７Ｈが形成される（図１参照。）。そして、層間絶縁膜１７上にコンタクト開口１７Ｈを通して電気的に接続される電極１８が形成され、前述の図１に示す半導体装置１を完成させることができる。

以上説明したように、第１の実施の形態に係る半導体装置１においては、センス部２の耐量を高め、装置全体として耐量を向上することができる。

また、第１の実施の形態に係る半導体装置１の製造方法においては、メイン部２とセンス部３とが同一製造工程により同一製造条件において製造することができるので、製造が容易になる。

（第２の実施の形態）
本発明の第２の実施の形態は、IGBTを搭載し、電流センス機能を搭載した電力用半導体装置に本発明を適用した例を説明するものである。

第２の実施の形態に係る半導体装置１は、基本的には前述の図１に示す第１の実施の形態に係る半導体装置１と同様の断面構造により構成されている。図１に示す半導体装置１において、メイン部２の第１のトランジスタＴ１はIGBTにより構成され、センス部３の第２のトランジスタＴ２がIGBTにより構成される。

第１のトランジスタＴ１においては、第１の主電流領域（n型半導体領域１１）はn型コレクタ領域として使用され、第１の主電流制御領域（p型半導体領域１３１）はp型ボディ領域（p型ベース領域）として使用され、第２の主電流領域（n型半導体領域１４１）はn型エミッタ領域として使用される。第２のトランジスタＴ２においては、第３の主電流領域（n型半導体領域１１）はn型コレクタ領域として使用され、第２の主電流制御領域（p型半導体領域１３２）はp型ボディ領域（p型ベース領域）として使用され、第４の主電流領域（n型半導体領域１４２）はn型エミッタ領域として使用される。

このように構成される第２の実施の形態に係る半導体装置１においては、第１の実施の形態に係る半導体装置１により得られる作用効果と同様に、センス部２の耐量を高め、装置全体として耐量を向上することができるという作用効果を奏することができる。

（その他の実施の形態）
上記のように、本発明を第１の実施の形態並びに第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、前述の第１の実施の形態においては半導体装置１に縦型パワートランジスタが搭載され、第２の実施の形態においては縦型IGBTが搭載された例を説明したが、本発明は、縦型に限定されるものではない。

また、本発明は、トレンチ内部にゲート絶縁膜及びゲート電極を埋設し、トレンチ側壁に沿ってゲート絶縁膜を介して主電流制御領域を配設したトレンチゲートパワートランジスタ又はトレンチゲートIGBTを搭載した半導体装置に適用することができる。この場合、前述の実施の形態と同様に、センス部の第２のトランジスタにおける第２の主電流制御領域のコンタクト領域部の接合深さが、メイン部の第１のトランジスタの第１の主電流制御領域の接合深さよりも深く設定されている。

また、本発明は、前述の実施の形態に係る半導体装置のメイン部２の第１のトランジスタＴ１並びにセンス部３の第２のトランジスタＴ２の平面形状をストライプ形状において構成したが、このような平面形状に限定されるものではなく、複数のトランジスタがドット状に配列されていてもよい。

本発明の第１の実施の形態に係る半導体装置の要部拡大断面図である。 図１に示す半導体装置の回路構成図である。 図１に示す半導体装置の概略的なチップレイアウト図である。 第１の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。 第２の工程断面図である。 第３の工程断面図である。 第４の工程断面図である。 第５の工程断面図である。 第６の工程断面図である。

符号の説明

１…半導体装置
２…メイン部
３…センス部
４…分離領域
１０…基板
１１…n型半導体領域（第１又は第３の主電流領域）
１２１…第１の半導体領域
１２２…第２の半導体領域
１３１、１３２…p型半導体領域（第１又は第２の主電流制御領域）
１３２１…主電流経路部
１３２２…コンタクト領域部
１４１、１４２…n型半導体領域（第２又は第４の半導体領域）
１５１、１５２…ゲート絶縁膜
１６１、１６２…ゲート電極
１７…層間絶縁膜
１７Ｈ…コンタクト開口
１８…電極
２１、２２…空乏層
３０…マスク
Ｔ１…第１のトランジスタ
Ｔ２…第２のトランジスタ

Claims (7)

1. 第１の導電型を有する第１の主電流領域と、
   前記第１の主電流領域の主面部に配設され、前記第１の導電型に対して逆の第２の導電型を有する第１の主電流制御領域と、
   前記第１の主電流制御領域の主面部に配設され、前記第１の導電型を有する第２の主電流領域と、
   前記第１の主電流領域、前記第１の主電流制御領域及び前記第２の主電流領域を有する第１のトランジスタと、
   前記第１の導電型を有し、前記第１の主電流領域の平面面積に比べて平面面積が小さい第３の主電流領域と、
   前記第３の主電流領域の主面部に配設され、前記第２の導電型を有し、前記第１の主電流制御領域の接合深さに比べて深い接合深さを有する第２の主電流制御領域と、
   前記第２の主電流制御領域の主面部に配設され、前記第１の導電型を有する第４の主電流領域と、
   前記第３の主電流領域、前記第２の主電流制御領域及び前記第４の主電流領域を有する第２のトランジスタと、
   を備えたことを特徴とする半導体装置。
2. 第１の導電型を有する第１の主電流領域、この第１の主電流領域上に配設され前記第１の導電型とは逆の第２の導電型を有する第１の主電流制御領域、及び前記第１の主電流制御領域上に配設され前記第１の導電型を有する第２の主電流領域を備え、主電流のスイッチング制御を行う第１のトランジスタを有するメイン部と、
   前記第１の導電型を有する第３の主電流領域、この第３の主電流領域上に配設され前記第２の導電型を有し前記第１の主電流制御領域の接合深さに比べて深い接合深さを有する第２の主電流制御領域、及び前記第２の主電流制御領域上に配設され前記第１の導電型を有する第４の主電流領域を備え、前記第１のトランジスタの電流検出を行う第２のトランジスタを有するセンス部と、
   を備えたことを特徴とする半導体装置。
3. 前記第１のトランジスタの前記第１の主電流制御領域に沿う第１のゲート絶縁膜を介して配設された第１のゲート電極と、
   前記第２のトランジスタの前記第２の主電流制御領域に沿う第２のゲート絶縁膜を介して配設された第２のゲート電極と、を更に備え、
   前記第１のトランジスタの前記第１の主電流領域と前記第２のトランジスタの前記第３の主電流領域とが電気的に接続され、前記第１のゲート電極と前記第２のゲート電極とが電気的に接続されることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記第２の主電流制御領域は、前記第３の主電流領域と前記第４の主電流領域との間の主電流が流れる主電流経路部と、この主電流経路部とは別の領域であって、上層電極が接続されるコンタクト領域部と、を備え、
   前記第２の主電流制御領域の前記コンタクト領域部の接合深さが、前記第１の主電流制御領域の接合深さに比べて深く構成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
5. 前記第２の主電流制御領域の前記主電流経路部の接合深さが、前記第１の主電流制御領域の接合深さと同等であることを特徴とする請求項４に記載の半導体装置。
6. 前記第１の主電流領域の主面部の全域にはこの第１の主電流領域と同一導電型を有しかつ前記第１の主電流領域に比べて不純物密度が高い第１の半導体領域が配設され、前記第３の主電流領域の主面部には、前記第２の主電流制御領域と前記上層電極との前記コンタクト領域部以外に、この第３の主電流領域と同一導電型を有しかつ前記第３の主電流領域に比べて不純物密度が高い第２の半導体領域が配設されていることを特徴とする請求項４又は請求項５に記載の半導体装置。
7. 前記第２のトランジスタの第４の主電流領域には８００オーム以下の抵抗が電気的に接続されていることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。

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