JP2018157043A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】チップ内のセル間でのゲート電流のやりとりを制御することができ、ゲートに印加する電圧の発振や電流アンバランスを抑制することができる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１導電型の第１半導体層１と、第１半導体層１の一方の表面層に選択的に設けられた第２導電型の第２半導体層４と、第２半導体層４の内部に選択的に設けられた第１導電型の第３半導体層５と、第３半導体層５および第２半導体層４を貫通して第１半導体層１に達するトレンチ６と、トレンチ６の内部にゲート絶縁膜７を介して設けられたゲート電極８と、ゲート電極８と電気的に接続するゲート引き出し配線１５と、を備える。ゲート電極８とゲート引き出し配線１５との間に、ゲート電極８より抵抗の高い高抵抗層１７が設けられている。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

産業用または電気自動車用といった様々な用途の電力変換装置において、その中心的な役割を果たすパワー半導体デバイスへの低消費電力化に対する期待は大きい。パワー半導体デバイスの中でも、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、伝導度変調効果により低オン電圧が達成でき、また電圧駆動のゲート制御で制御が容易であるため、その使用が確実に定着してきている。特にシリコン（Ｓｉ）ウエハの表面に設けたトレンチにゲート電極を形成するトレンチゲート型ＩＧＢＴは、電子の反転層（チャネル）の密度（総チャネル長）を大きくすることができるので、オン電圧を低くすることができる。

図１１は、従来のトレンチゲート型ＩＧＢＴの構造を示す斜視図である。トレンチゲート型ＩＧＢＴの素子の形状としては、幅、奥行きが数ｍｍ程度、厚さが数百μｍ以下の半導体チップ（以下、チップ）と呼ばれるもので、通常チップ内にＩＧＢＴとして機能を持つ構造体（以下、セル）が並列に多層集積された構造となっている。トレンチゲート型ＩＧＢＴの製品としては、チップのゲート、コレクタ、エミッタそれぞれに出力端子を接続して樹脂封止したディスクリートＩＧＢＴや、複数のチップを絶縁基板上に配置し、出力端子と、放熱板、樹脂ケースでパッケージしたＩＧＢＴモジュール等がある。

図１１は、トレンチゲート型ＩＧＢＴの半導体チップ１００の構造を示し、半導体チップ１００は、複数の半導体セル１２０が多層集積されている。図１１に示すように、ｎ^-型ドリフト層１を備えるシリコン基板の一方の表面層にｐ^-型層４が設けられ、他方の表面層にｎ⁺型バッファ層３が設けられ、ｎ⁺型バッファ層３の表面層にｐ⁺型コレクタ領域２が設けられている（以降は、ｐ^-型層４が設けられている側をシリコン基板のおもて面、ｐ⁺型コレクタ領域２が設けられている側をシリコン基板の裏面と定義する）。シリコン基板のおもて面側からは、ｐ^-型層４を深さ方向に貫通してｎ^-型ドリフト層１に達する複数のトレンチ６が設けられている。

ｐ^-型層４は、トレンチ６によって、ｐ^-型ベース領域１２と、ｐ^-型フローティング領域１３とに分割されている。ｐ^-型ベース領域１２とｐ^-型フローティング領域１３は、トレンチ６が並ぶ短手方向に例えば交互に繰り返し配置されており、短手方向と直交する長手方向にはトレンチ６と平行に直線状に延びている。ｐ^-型ベース領域１２の内部には、ｎ⁺型エミッタ領域５が選択的に設けられている。さらに、ｐ^-型ベース領域１２の内部には、ｎ⁺型エミッタ領域５に隣接してｐ⁺型ベース領域１１が選択的に設けられている。ｐ^-型ベース領域１２の、トレンチ６の側壁に沿った部分には、オン状態のときに主電流の電流経路となるｎ型の反転層が形成される。

エミッタ電極（不図示）は、層間絶縁膜（不図示）に設けられたコンタクトホールを介してｐ⁺型ベース領域１１およびｎ⁺型エミッタ領域５に導電接続されている。コレクタ電極１４は、シリコン基板の裏面側においてｐ⁺型コレクタ領域２に導電接続されている。ゲート電極８は、ゲート絶縁膜７を介して、トレンチ６の内部に設けられている。また、各半導体セル１２０間のゲート電極８は、ゲート引き出し配線１５を介してゲート配線１６に接続され、ゲート配線１６はゲートパッド（不図示）に接続される。

このようなＩＧＢＴでは、コレクタ−エミッタ間に電圧（以下、Ｖｃｅ）を印加した状態で、ゲートに順方向の電圧を印加すると、コレクタからエミッタへと電流（以下、Ｉｃ）が流れる。このときに流れる電流量は、ゲートに印加する電圧（以下、Ｖｇｅ）によって増減する。なお、Ｉｃは、Ｖｇｅだけでなく、Ｖｃｅや出力先の負荷の大きさによっても変化する。

一方、ゲートに逆方向の電圧を印加すると、コレクタ−エミッタ間の導通が遮断され、Ｉｃが流れなくなる。この機能を応用して、ＩＧＢＴは、インバータ等の電力変換に用いられる。ＩＧＢＴを大容量の装置に適用する場合は、複数のチップを並列接続したＩＧＢＴモジュールを用い、さらに大容量化する場合は、複数のＩＧＢＴモジュールを並列接続したものを用いる。

上述の通り、ＩｃはＶｇｅによって制御可能であるが、特定の動作条件や周辺回路の影響により、Ｖｇｅが発振することがある。これは主に並列接続されたモジュール、チップ、およびセルのゲート間での電流のやりとりによって引き起こされている。例えば、ＩＧＢＴ等では、ゲート電極はゲート絶縁膜で覆われており、構造としてはコンデンサと同じ構造を持ち、コンデンサと同じ機能を持っている。つまり、複数のセルが並列接続されているチップ内では、複数のコンデンサが低抵抗の配線（上述のゲート配線）によって並列接続されていることになる。従って、回路動作の条件によってそれらのコンデンサ間で共振が発生し、これにより、Ｖｇｅが発振する。この場合、ＶｇｅでＩＧＢＴを制御（オン、オフ）することができなくなる。

これを防止する方法として、例えば、ＩＧＢＴモジュール毎に個別のゲート抵抗を接続する方法がある。図１２は、従来のトレンチゲート型ＩＧＢＴにおいてモジュール毎に個別のゲート抵抗を接続した回路である。図１２では、ＩＧＢＴチップ１００に逆並列に接続されたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）を組み合わせたＩＧＢＴモジュール１１０の例であり、ＩＧＢＴモジュール１１０毎に外部ゲート抵抗２１が接続される。これにより、モジュール間でのゲート電流のやりとりを抑制でき、さらに、ゲート抵抗２１にはモジュール間での電流のアンバランスを抑制できる。

また、Ｖｇｅの発振を防止する方法として、例えば、モジュール内部の各チップのゲートに抵抗チップを接続するか、チップに内蔵ゲート抵抗を搭載する等の方法がある。図１３は、従来のトレンチゲート型ＩＧＢＴにおいて内蔵ゲート抵抗を搭載したチップの等価回路図である。図１３では、ＩＧＢＴチップ１００に内蔵ゲート抵抗２２を搭載し、内蔵ゲート抵抗２２に半導体セル１２０を直列に接続している。また、ゲート配線に金属配線をしない間隔を設けて、この間隔に低抵抗部を設けることで、同じゲート配線に接続されたセルに内蔵ゲート抵抗を搭載する方法がある（例えば、特許文献１参照）。これにより、チップ間でのゲート電流のやりとりを抑制し、チップ間での電流のアンバランスを抑制できる。

特開２００９−１４１００７号公報

しかしながら、従来の個別のゲート抵抗を接続する方法、各チップのゲートに抵抗チップを接続する方法、および、チップに内蔵ゲート抵抗を搭載する方法では、チップ内のセル間でのゲート電流のやりとりは制御できない。また、ゲート配線に低抵抗部を設ける方法では、異なるゲート配線に接続されたセルに対して、ゲート電流のやりとりを制御することはできるが、同じゲート配線に接続されたセルに対して、ゲート電流のやりとりを制御できない。

この発明は、上述した従来技術による問題点を解消するため、チップ内のセル間でのゲート電流のやりとりを制御することができ、ゲートに印加する電圧の発振や電流アンバランスを抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に第１導電型の第３半導体層が設けられる。前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極と電気的に接続するゲート引き出し配線が設けられる。前記ゲート電極と前記ゲート引き出し配線との間に、前記ゲート電極より抵抗の高い高抵抗層が設けられている。

また、この発明にかかる半導体装置は、上述した発明において、前記高抵抗層は、前記トレンチの内部に、前記ゲート電極に挟まれて設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記高抵抗層の抵抗値は、前記半導体装置の内蔵抵抗値と、前記半導体装置に含まれるセル数との積より小さいことを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１半導体層の一方の表面層に選択的に第２導電型の第２半導体層を形成する第１工程を行う。次に、前記第２半導体層の内部に選択的に第１導電型の第３半導体層を形成する第２工程を行う。次に、前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第３工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第４工程を行う。次に、前記ゲート電極と電気的に接続するゲート引き出し配線を形成する第５工程を行う。前記第５工程では、前記ゲート電極と前記ゲート引き出し配線との間に、前記ゲート電極より抵抗の高い高抵抗層を形成する。

上述した発明によれば、ゲート引き出し配線がゲート電極と接する部分には、高抵抗層が設けられているため、各セルに抵抗が接続された形となる。これにより、複数の半導体セル間での共振が発生しにくくなり、また、仮に共振が発生しても、速やかに共振電流を減衰させることが可能となる。このため、同一のゲート引き出し配線上に接続された半導体セル同士でも、ゲート電流のやりとりを制御することができ、ゲートに印加する電圧の発振や電流アンバランスを抑制することができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、チップ内のセル間でのゲート電流のやりとりを制御することができ、ゲートに印加する電圧の発振や電流アンバランスを抑制することができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す斜視図である。 実施の形態１にかかる半導体装置の構造を示す図１のＡ−Ａ’断面図である。 実施の形態１にかかる半導体装置の構造を示す上面図である。 実施の形態１にかかる半導体装置の等価回路図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す斜視図である（その１）。 実施の形態１にかかる半導体装置の製造途中の状態を示す斜視図である（その２）。 実施の形態１にかかる半導体装置の製造途中の状態を示す斜視図である（その３）。 実施の形態１にかかる半導体装置の製造途中の状態を示す斜視図である（その４）。 実施の形態１にかかる半導体装置の製造途中の状態を示す斜視図である（その５）。 実施の形態２にかかる半導体装置の構造を示す斜視図である。 従来のトレンチゲート型ＩＧＢＴの構造を示す斜視図である。 従来のトレンチゲート型ＩＧＢＴにおいてモジュール毎に個別のゲート抵抗を接続した回路である。 従来のトレンチゲート型ＩＧＢＴにおいて内蔵ゲート抵抗を搭載したチップの等価回路図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
本発明にかかる半導体装置として、ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す斜視図である。図２は、実施の形態１にかかる半導体装置の構造を示す図１のＡ−Ａ’断面図である。図１では、ｐ^-型層４の表面より上の構造を一部省略しているが、図２では、省略せずに図示してある。図３は、実施の形態１にかかる半導体装置の構造を示す上面図である。図１は、図３の領域Ｓの部分の斜視図である。

また、図１、図２には、１つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示す実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）からなる半導体基体（シリコン基体：半導体チップ）のおもて面（ｐ^-型層４側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＩＧＢＴである。

図１、図２に示すように、実施の形態１にかかる半導体装置は、ｎ^-型ドリフト層（第１導電型の第１半導体層）１の主面（おもて面）の表面層にｐ^-型層（第２導電型の第２半導体層）４、が選択的に設けられている。ｎ^-型ドリフト層１の裏面側にｎ⁺型バッファ層３が設けられ、ｎ⁺型バッファ層３の表面にｐ⁺型コレクタ領域２が設けられている。

ｎ^-型ドリフト層１のおもて面側には複数のトレンチ６が設けられ、チャネルの設けられるベース部３０とチャネルの設けられないフローティング部３１を形成する。チャネルの設けられるベース部３０には、ｐ^-型ベース領域１２、ｐ^-型ベース領域１２より高不純物濃度のｐ⁺型ベース領域１１およびｎ⁺型エミッタ領域５（第１導電型の第３半導体層）が設けられる。このため、半導体装置がオン状態の場合、ｐ^-型ベース領域１２にチャネルが形成される。

ｎ⁺型エミッタ領域５はｐ⁺型ベース領域１１の外周に配置され、ｐ⁺型ベース領域１１がｎ⁺型エミッタ領域５より深くてもよい。ｎ⁺型エミッタ領域５に隣接した領域には、ｐ^-型ベース領域１２を深さ方向（コレクタ電極１４側）に貫通してｎ^-型ドリフト層１に達するトレンチ６が設けられる。例えば、熱酸化膜であるゲート絶縁膜７を介してポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極８がトレンチ６に埋め込まれる。

また、図１に示すように、ゲート電極８上にゲート引き出し配線１５が設けられ、ゲート配線１６がゲート引き出し配線１５上に設けられる。図３に示すように、ゲート配線１６はゲートパッド１８と接続される。ゲート配線１６は、トレンチ６が並ぶ短手方向に直線上に延びている部分と、半導体チップ１００の周囲を囲む部分とで構成される。図３では、直線上に延びている部分は３本であるが、これより多くても少なくてもかまわない。

図１に示すように、ゲート引き出し配線１５がゲート電極８と接する部分には、高抵抗層１７が設けられている。また、図示していないが、ゲート引き出し配線１５が、ｐ⁺型ベース領域１１等の半導体領域と接する部分には、絶縁膜が設けられている。ここで、高抵抗層１７は、ゲート電極８を構成するポリシリコンより抵抗値が高い層である。例えば、高抵抗層１７の抵抗値は、半導体チップ１００に含まれる半導体セル１２０の個数と内蔵抵抗の積以下である。ＩＧＢＴ等では、内蔵抵抗は２〜４Ωであり、半導体セル１２０のセル数が１００である場合、２００〜４００Ω以下である。高抵抗層１７の抵抗値は、内蔵抵抗とセル数との積より小さい方が好ましい。具体的には、上記積の１０分の１程度が好ましい。このため、高抵抗層１７の抵抗値は、数１０〜数１００Ωの値であり、数１０Ωの値であることが好ましい。

ＩＧＢＴのチップ構造では、ゲートパッド１８からゲート配線１６を介して低抵抗のポリシリコンで形成されたゲート電極８に電流が供給される。本発明では、この低抵抗のポリシリコン層の上に高抵抗層１７を形成し、その上にゲート配線１６を設けている。このような構成とすることで、半導体チップ１００内の各半導体セル１２０に対して個別にゲート抵抗を接続した形となる。

図４は、実施の形態１にかかる半導体装置の等価回路図である。図４に示すように、高抵抗層１７による抵抗が半導体チップ１００内の各半導体セル１２０に接続される。このように、本発明では、ゲート引き出し配線１５がゲート電極８と接する部分に、高抵抗層１７が設けられているため、各半導体セル１２０に抵抗が接続された形となる。これにより、複数の半導体セル１２０間での共振が発生しにくくなり、また、仮に共振が発生しても、速やかに共振電流を減衰させることが可能となる。このため、同一のゲート引き出し配線１５上に接続された半導体セル１２０同士でも、ゲート電流のやりとりを制御することができ、ゲートに印加する電圧の発振や電流アンバランスを抑制することができる。

また、図２に示すように、ゲート電極８上に、エミッタ電極１０と絶縁するための層間絶縁膜９が設けられる。層間絶縁膜９に設けられたコンタクトホールを介して、エミッタ電極１０が、ｎ⁺型エミッタ領域５、ｐ⁺型ベース領域１１およびｐ^-型ベース領域１２と電気的に接続される。エミッタ電極１０は接地されてもよく、負の電圧が印加されてもよい。半導体装置の裏側には、コレクタ電極１４が設けられる。コレクタ電極１４には正の電圧が印加される。

チャネルの設けられないフローティング部３１にはｐ^-型フローティング領域１３が設けられる。ｐ^-型フローティング領域１３は、電気的に浮遊状態にある。具体的には、ｐ^-型フローティング領域１３は、表面を覆うゲート絶縁膜７および層間絶縁膜９によってエミッタ電極１０と電気的に絶縁される。また、ｐ^-型フローティング領域１３は、ｎ^-型ドリフト層１との間のｐｎ接合によりｎ^-型ドリフト層１と電気的に絶縁される。

（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図５〜９は、実施の形態１にかかる半導体装置の製造途中の状態を示す斜視図である。まず、ｎ^-型ドリフト層１となるｎ^-型半導体基板を用意する。ｎ^-型半導体基板の材料は、シリコンであってもよいし、炭化珪素（ＳｉＣ）であってもよい。以下、ｎ^-型半導体基板がシリコンウエハである場合を例に説明する。

次に、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｐ^-型層４を形成する。ここまでの状態が図５に記載される。次に、フォトリソグラフィおよびイオン注入によって、ｐ^-型層４の表面に、ｐ⁺型ベース領域１１を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ^-型層４の表面にｎ⁺型エミッタ領域５を選択的に形成する。ここまでの状態が図６に記載される。

次に、フォトリソグラフィおよびエッチングにより、ｎ⁺型エミッタ領域５、ｐ^-型層４を貫通してｎ^-型ドリフト層１に達するトレンチ６を形成する。ｐ^-型層４は、トレンチ６によって、ｐ^-型ベース領域１２と、ｐ^-型フローティング領域１３とに分割される。トレンチ６は、ｎ^-型ドリフト層１のおもて面から見て、例えば、トレンチ６が並ぶ方向と直交する方向に延びるストライプ状のレイアウトに配置されている。

次に、例えば熱酸化により、ｎ^-型ドリフト層１のおもて面およびトレンチ６の内壁に沿ってゲート絶縁膜７を形成する。次に、ｎ^-型ドリフト層１のおもて面上に、トレンチ６の内部を埋め込むようにポリシリコン層を形成する。次に、このポリシリコン層を例えばエッチバックして、ゲート電極８となる部分をトレンチ６の内部に残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。

これらのｐ^-型ベース領域１２、ｎ⁺型エミッタ領域５、ｐ⁺型ベース領域１１、トレンチ６、ゲート絶縁膜７およびゲート電極８でトレンチゲート構造のＭＯＳゲートが構成される。ゲート電極８の形成後に、ｐ^-型ベース領域１２、ｎ⁺型エミッタ領域５、ｐ⁺型ベース領域１１、ｐ^-型フローティング領域１３を形成してもよい。ここまでの状態が図７に記載される。

次に、ゲート引き出し配線１５が形成されるゲート電極８上に高抵抗層１７を形成する。例えば、ポリシリコンにイオン注入で不純物を埋め込むことにより、所定の抵抗値を有する高抵抗層１７を形成する。また、高抵抗層１７は、エピタキシャル成長により低不純物濃度のｎ型領域やｐ型領域を形成することで形成してもよい。ここまでの状態が図８に記載される。

次に、基板上にポリシリコン層を形成する。次に、このポリシリコン層を例えばエッチバックして、ゲート引き出し配線１５となる部分を基板上に残す。なお、ゲート引き出し配線１５とゲート電極８は同時に形成してもよい。この場合、ゲート引き出し配線１５を形成した後、イオン注入で不純物を埋め込むことにより、所定の抵抗値を有する高抵抗層１７を形成する。

次に、ｎ^-型ドリフト層１のおもて面上に、ゲート電極８およびゲート引き出し配線１５を覆うように層間絶縁膜９を形成する。図９では、層間絶縁膜９の記載を省略している。次に、層間絶縁膜９をパターニングして、層間絶縁膜９を深さ方向に貫通する複数のコンタクトホールを形成する。深さ方向とは、ｎ^-型ドリフト層１のおもて面から裏面に向かう方向である。コンタクトホールには、ｎ⁺型エミッタ領域５、ｐ⁺型ベース領域１１およびゲート引き出し配線１５が露出される。

次に、層間絶縁膜９上に、コンタクトホールを埋め込むようにエミッタ電極１０を形成する。エミッタ電極１０は、ｐ^-型ベース領域１２、ｎ⁺型エミッタ領域５およびｐ⁺型ベース領域１１に電気的に接続される。図９では、エミッタ電極１０の記載を省略している。次に、ゲート引き出し配線１５上にゲート配線１６を形成する。ゲート配線１６は、例えば、アルミニウム（Ａｌ）配線や銅（Ｃｕ）配線により形成する。ここまでの状態が図９に記載される。

次に、ｎ^-型ドリフト層１を裏面側から研削していき（バックグラインド）、半導体装置として用いる製品厚さの位置まで研削する。次に、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１の裏面側にｎ⁺型バッファ層３を形成する。次に、フォトリソグラフィおよびイオン注入によって、ｎ⁺型バッファ層３の表面にｐ⁺型コレクタ領域２を形成する。

次に、ｐ⁺型コレクタ領域２の表面の全面に、コレクタ電極１４を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）して個片化することで、図１に示すＩＧＢＴチップ（半導体チップ）が完成する。

なお、上述した図１、２では、ゲート引き出し配線１５に半導体セル１２０が並列して接続される形態となっているが、ゲート引き出し配線１５に半導体セル１２０が直列して接続される形態にも適用できる。この場合は、ゲート引き出し配線１５、高抵抗層１７、複数の半導体セル１２０が直列して接続されるが、複数の半導体セル１２０の間にはゲート引き出し配線１５のような低抵抗がないため、各半導体セル１２０間でゲート電流のやりとりは少ない。このため、ゲート引き出し配線１５に半導体セル１２０が直列して接続される形態でも、ゲートに印加する電圧の発振や電流アンバランスは発生することは少ない。

以上、説明したように、実施の形態１にかかる半導体装置によれば、ゲート引き出し配線がゲート電極と接する部分には、高抵抗層が設けられているため、各セルに抵抗が接続された形となる。これにより、複数の半導体セル間での共振が発生しにくくなり、また、仮に共振が発生しても、速やかに共振電流を減衰させることが可能となる。このため、同一のゲート引き出し配線上に接続された半導体セル同士でも、ゲート電流のやりとりを制御することができ、ゲートに印加する電圧の発振や電流アンバランスを抑制することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１０は、実施の形態２にかかる半導体装置の構造を示す斜視図である。図１０に示すように、実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、高抵抗層１７がゲート電極８の間に設けられていることである。

高抵抗層１７は、トレンチ６の内部に設けられ、ゲート電極８に挟まれた状態となっている。また、高抵抗層１７は、トレンチ６の底よりゲート引き出し配線１５に近い場所にあることが好ましい。実施の形態２においても、半導体装置のチップの等価回路図は実施の形態１と同様になり、高抵抗層１７による抵抗がチップ内の各半導体セル１２０に接続される。

（実施の形態２にかかる半導体装置の製造方法）
次に、実施の形態２にかかる半導体装置の製造方法について、説明する。実施の形態２にかかる半導体装置の製造方法は、まず、実施の形態１と同様にトレンチ６の内壁に沿ってゲート絶縁膜７を形成する工程を行う。

次に、ｎ^-型ドリフト層１のおもて面上に、トレンチ６の内部を途中まで埋め込むようにポリシリコン層を形成する。次に、ポリシリコン層上に高抵抗層１７を形成する。例えば、ポリシリコンにイオン注入で不純物を埋め込むことにより、所定の抵抗値を有する高抵抗層１７を形成する。次に、ｎ^-型ドリフト層１のおもて面上に、トレンチ６の内部を埋め込むようにポリシリコン層を形成する。この後、実施の形態１と同様に、基板上にポリシリコン層を形成し、ゲート引き出し配線１５となる部分を基板上に残す工程以降の工程を行うことで、図１０に示すＩＧＢＴチップ（半導体チップ）が完成する。

以上、説明したように、実施の形態２にかかる半導体装置によれば、実施の形態１と同様に、高抵抗層による抵抗がチップ内の各半導体セルに接続される。このため、実施の形態２は、実施の形態１と同様の効果を有する。

また、実施の形態１、２では、高抵抗層１７が各半導体セル１２０に設けられる。高抵抗層１７はそれぞれ並列につながれているため、半導体チップ１００全体で見ると、高抵抗層１７によるオン抵抗の上昇は、無視できるほど小さい。例えば、高抵抗層１７一つの抵抗値が数十Ωであり、トレンチ６が１００列程度設けられている場合、オン抵抗の上昇量は、数十Ωの１／１００程度である。

また、実施の形態１、２では、高抵抗層１７が各半導体セル１２０に設けられているが、さらに、ＩＧＢＴモジュール毎に個別のゲート抵抗を接続することも可能である。この場合、高抵抗層１７が半導体チップ１００内の半導体セル１２０間でのゲート電流のやりとりを制御し、個別のゲート抵抗が半導体モジュール１１０間でのゲート電流のやりとりを制御する。

また、実施の形態１、２では、高抵抗層１７による抵抗が半導体チップ１００内の各半導体セル１２０に接続されるが、一部の半導体セル１２０に接続される形態でもよい。例えば、電流がアンバランスになりやすい半導体チップ１００の中央部や外部の電極と接続されるワイヤ直下の部分の半導体セル１２０のみに、高抵抗層１７を接続してもよい。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、トレンチ型のＩＧＢＴを例に説明しているが、これに限らず、プレーナ型のＩＧＢＴにも適用可能である。また、上述した各実施の形態では、ＩＧＢＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な半導体装置にも広く適用可能である。例えば、ＩＧＢＴとは異なる導電型の半導体基板を用いることで、ＭＯＳＦＥＴに適用することができる。また、シリコンを用いた場合を例に説明しているが、シリコン以外の例えば炭化珪素などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

１ ｎ^-型ドリフト層
２ ｐ⁺型コレクタ領域
３ ｎ⁺型バッファ層
４ ｐ^-型層
５ ｎ⁺型エミッタ領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ エミッタ電極
１１ ｐ⁺型ベース領域
１２ ｐ^-型ベース領域
１３ ｐ^-型フローティング領域
１４ コレクタ電極
１５ ゲート引き出し配線
１６ ゲート配線
１７ 高抵抗層
１８ ゲートパッド
２１ 外部ゲート抵抗
２２ 内蔵ゲート抵抗
３０ チャネルの設けられるベース部
３１ チャネルの設けられないフローティング部
１００ 半導体チップ（ＩＧＢＴチップ）
１１０ 半導体モジュール（ＩＧＢＴモジュール）
１２０ 半導体セル

Claims (4)

1. 第１導電型の第１半導体層と、
   前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
   前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記ゲート電極と電気的に接続するゲート引き出し配線と、
   を備え、
   前記ゲート電極と前記ゲート引き出し配線との間に、前記ゲート電極より抵抗の高い高抵抗層が設けられていることを特徴とする半導体装置。
2. 前記高抵抗層は、前記トレンチの内部に、前記ゲート電極に挟まれて設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記高抵抗層の抵抗値は、前記半導体装置の内蔵抵抗値と、前記半導体装置に含まれるセル数との積より小さいことを特徴とする請求項１または２に記載の半導体装置。
4. 第１導電型の第１半導体層の一方の表面層に選択的に第２導電型の第２半導体層を形成する第１工程と、
   前記第２半導体層の内部に選択的に第１導電型の第３半導体層を形成する第２工程と、
   前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第３工程と、
   前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第４工程と、
   前記ゲート電極と電気的に接続するゲート引き出し配線を形成する第５工程と、
   を含み、
   前記第５工程では、前記ゲート電極と前記ゲート引き出し配線との間に、前記ゲート電極より抵抗の高い高抵抗層を形成することを特徴とする半導体装置の製造方法。

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