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TW201836128A - 具有分層的導體的三維記憶體裝置 - Google Patents

具有分層的導體的三維記憶體裝置 Download PDF

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TW201836128A TW106119016A TW106119016A TW201836128A TW 201836128 A TW201836128 A TW 201836128A TW 106119016 A TW106119016 A TW 106119016A TW 106119016 A TW106119016 A TW 106119016A TW 201836128 A TW201836128 A TW 201836128A
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陳光釗
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旺宏電子股份有限公司
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Abstract

一種積體電路包括多層堆疊以及在所述多層堆疊中延伸的多個分層的導體，且所述多個分層的導體延伸至位於所述多層堆疊之下的導體層中。所述分層的導體具有與基板中的所述導電層進行歐姆電性接觸的底部導體層、位於所述底部導體層之上且於對應的溝渠的側壁的一部分加襯墊的中間導電介面層、及位於所述頂部導電介面層之上的頂部導體層。

Description

具有分層的導體的三維記憶體裝置
本發明技術是有關於高密度記憶體裝置，具體而言是有關於具有用於填充對應溝渠的多個分層的導體的三維（three-dimensional，3D）記憶體裝置。
已有提出堆疊多層記憶體單元而達成更大儲存器容量的方案。研究人員已開發出各種結構，例如可分級位元成本（Bit Cost Scalable，BiCS）記憶體、百萬兆位元單元陣列電晶體（Terabit Cell Array Transistor，TCAT）及垂直式反及結構（Vertical NAND，V-NAND）。對於這些結構類型及其他包括被絕緣層（或被動層）分隔開的主動層的堆疊的複雜結構，將用於連接各層的導體形成於所述堆疊深處並於所述堆疊之上設有與周邊電路連接的上部層或圖案化金屬層處通常是有用的。當這些導體需要低電阻或高電流容量時，其可藉由填充穿過所述堆疊而切割出的細長溝渠來形成，而不是在圓柱形的通孔或大致圓柱形的通孔中被形成為柱形狀層間導體。
然而，可能難以形成這些被導體填充的溝渠。一旦在多層的堆疊中形成高長寬比的溝渠，就必須以導體來填充這樣的溝渠。填充深溝渠會對所堆疊結構產生應力。當溝渠深度達到並超過1微米及具有10或大於10的長寬比時，所述應力可能導致溝渠及位於溝渠附近的裝置發生形變。這在形成多個平行的此類型導體時尤其會有問題。
隨著密度儲存器的增大，所述結構將需要更多個層級的記憶體單元，且需要在製造製程中形成更深的高長寬比的溝渠。所述溝渠及位於各溝渠之間的裝置的形變在將堆疊中的導電線連接至後端製程（backend of line，BEOL）路由方面將面臨挑戰。圖1所示圖例是代表三維（3D）NAND非揮發性記憶體裝置，所述三維NAND非揮發性記憶體裝置具有位於基板100上的交替的導電層（例如主動層111、113、115、117）與絕緣層（例如，被動層110、112、116、118）的堆疊，其中所述堆疊中存在多個記憶體柱（例如130至137）。在圖1中，因製程應力（例如，晶圓的彎折/翹曲（warping））、由膜沈積造成的拉伸應力/壓縮應力、以及由溫度變化導致的熱膨脹等，所示導電線120、121、122及123發生形變。所述圖例顯示這種形變可能使柱的定位及導電線的定位改變。位置上的這些改變可能引起與上部層結構的對準問題，並導致未與後端製程（BEOL）路由連接及/或未與後端製程（BEOL）路由對準。
所期望的是以減小的形變在多個高長寬比的溝渠中形成多條導電線。這可改善後端製程路由及其他結構的對準容差（alignment tolerance）。
闡述一種用於製作細長的被導體填充的溝渠的製程及所得結構，以減小所形成裝置的因應力引發的形變。因此，在一個態樣中，本文所述的一種積體電路包括：位於基板之上的主動層與被動層的多層堆疊；位於所述多層堆疊中的多個細長溝渠，所述細長溝渠自所述多層堆疊的上部層延伸至位於所述多層堆疊之下的所述基板，且具有側壁；以及多個分層的導體，填充所述多個細長溝渠中的對應的所述細長溝渠，所述分層的導體包括與所述基板電性接觸的底部導體層、位於所述底部導體層之上的頂部導體層、及位於所述頂部導體層與對應的所述溝渠的側壁的一部分之間的中間導電介面層。
在另一態樣中，本文所述的一種製作積體電路的方法包括：在基板之上形成主動層與被動層的多層堆疊；在所述多層堆疊中形成多個細長溝渠，所述多個細長溝渠中的所述細長溝渠自所述多層堆疊的上部層延伸至位於所述多層堆疊之下的所述基板；以絕緣層對所述多個細長溝渠中的所述細長溝渠的側面進行襯墊；以及以分層的導體來填充所述多個細長溝渠中的所述細長溝渠。所述填充包括藉由以下方式在所述多個細長溝渠中的對應的所述細長溝渠中形成所述分層的導體：在所述絕緣層之上對應的所述溝渠中形成與所述基板電性接觸的底部導體層；在所述底部導體層之上形成對所述絕緣層的一部分進行襯墊的中間導電介面層；以及在所述中間導電介面層上形成頂部導體層。
在又一態樣中，本文所述的一種積體電路包括：多個溝渠，在主動層與被動層的堆疊中延伸且延伸至位於所述堆疊之下的導電板中；多個分層的導體，填充所述多個溝渠中的對應的所述溝渠，每一所述分層的導體包括與所述導電板電性接觸的底部導體層、位於所述底部導體層之上且對對應的所述溝渠的側壁的一部分進行襯墊的中間導電介面層、以及位於所述中間導電介面層之上的頂部導體層；以及多個柱，在所述多個分層的導體中的一對所述分層的導體之間的所述堆疊中，而在所述主動層與所述柱之間的介面區處設置有記憶體單元。
藉由閱讀各圖式、詳細說明、及隨附申請專利範圍可看出本發明技術的其他態樣及優點。
參照圖2至圖9來提供對本發明實施例的詳細說明。
圖2至圖9說明包括垂直通道三維結構的積體電路的示例性製程流程。
圖2是說明所述製程中在基板200之上形成主動層與被動層的堆疊之後的一個階段的立體圖。本文所用用語「基板」是指任何位於本文所述被導體填充的溝渠下方的結構，且「基板」可包括包含更多主動層及更多被動層的多個層、複雜結構（例如，底層電路系統）、晶圓晶粒的主體半導體等等。基板200可為例如藉由添加n型摻雜材料或p型摻雜材料至半導體層或主體半導體以形成導電層201的摻雜製程（doping process）而形成的有界導電板（bounded conductive plate）。接著，藉由任何適合的沈積方法（例如，物理氣相沈積（physical vapor deposition，PVD）、化學氣相沈積（chemical vapor deposition，CVD）、低壓化學氣相沈積（low-pressure chemical vapor deposition，LPCVD）、或原子層沈積（atomic layer deposition，ALD））來形成沈積於基板200之上的堆疊，其包括主動層（例如211、213、215、217）、被動層（例如210、212、214、216）、及頂部導體層218。所述堆疊中的層的數目取決於記憶體裝置的設計及密度。所述堆疊中的主動層（例如，211、213、215、217）包括由導電材料（例如，經摻雜/未經摻雜的多晶矽或金屬）形成的電路結構。所述堆疊中的被動層（例如210、212、214、216）可包含氧化矽、其他絕緣材料、及各種絕緣材料的組合。在此實例中，所有被動層皆由相同材料組成。在其他實例中，可在不同層中使用不同材料來適應特定設計目標。頂部導體層218可包含氧化矽、氮化矽、高密度等離子體氧化物（high-density plasma oxide，HDPOX）、及其組合。
圖3是說明所述製程中在形成穿過所述堆疊進入基板200中的多個柱之後的一個階段的立體圖。實施孔蝕刻（hole etch），以形成穿過所述堆疊的多個圓柱形開口，隨後在所述堆疊上且在所述多個開口內沈積記憶體層301。記憶體層301可為包括第一層、第二層、及第三層的複合多層膜。記憶體層301在開口的側壁及底部上具有共形表面。
形成於開口的所述側壁上的所述第一層包含具有約50埃（Å）至130埃厚度的氧化矽且作為阻擋層（blocking layer）。其他阻擋介電質可包括150埃的高介電常數材料（high-k material）（如氧化鋁）。
形成於所述第一層上的所述第二層包含具有約40埃至90埃厚度的氮化矽且作為電荷捕捉層（charge trapping layer）。可採用其他電荷捕捉材料及結構，例如包括：氮氧化矽（Six Oy Nz ）、富矽氮化物、富矽氧化物、包含內嵌奈米顆粒的捕捉層等等。
形成於所述第二層上的所述第三層包含具有約20埃至60埃厚度的氧化矽且作為穿隧層（tunneling layer）。在另一實例中，可採用例如複合穿隧結構等的其他穿隧材料及結構。
複合穿隧結構可包括小於2奈米厚的氧化矽層、小於3奈米厚的氮化矽層、及小於4奈米厚的氧化矽層。在一個實施例中，所述複合穿隧結構是由超薄氧化矽層O1 （例如≤15埃）、超薄氮化矽層N1 （例如≤30埃）及超薄氧化矽層O2 （例如≤35埃）組成，這使得價帶能階（valence band energy level）在相對於與半導體主體之間的介面偏置15埃或小於15埃的情況下，增大約2.6電子伏特（eV）。O2 層藉由具有較低價帶能階（較高電洞穿隧阻障（hole tunneling barrier））及較高導帶能階（conduction band energy level）的區，而以第二偏置量（例如相對於所述介面偏置約30埃至45埃）將N1 層自電荷捕捉層分隔開。足以引發電洞穿隧的電場會將第二定位之後的價帶能階提升至能有效消除電洞穿隧阻障的水準，乃因第二定位與所述介面相距更遠。因此，O2 層不會顯著干擾與電洞穿隧相關聯的電場，而是會提高工程設計穿隧介電質在低場（low field）期間阻擋洩漏的能力。
可藉由低壓化學氣相沈積（LPCVD）、原子層沈積（ALD）、其他適合的方法或組合來施行被應用於形成複合多層膜的沈積技術。
接下來，施行蝕刻製程，以移除位於所述堆疊的頂部上且位於所述開口的底部上的記憶體層301。接著在所述堆疊之上沈積薄膜302且薄膜302的一部分在所述開口的底部處接觸導電層201。所述薄膜302可包括半導體，藉由選擇所述半導體的材料（例如，矽）及摻雜濃度（例如，未經摻雜或經淺摻雜），所述半導體適合作為垂直通道結構。
在形成半導體薄膜302之後，使用旋塗介電質（spin-on dielectric，SOD）（例如，氧化矽或其他絕緣材料）來實施填補製程（fill-in process），以填充位於各開口內的薄膜302之間的空間，隨後進行化學機械研磨（chemical mechanical polishing，CMP）製程，以移除位於頂部導體層218上的旋塗介電質並進行蝕刻製程以移除位於所述開口的上部部分中的旋塗介電質。如此，得以形成絕緣結構303。在一個實例中，絕緣結構303可被旋塗介電質無空隙（void）地且無縫隙（seam）地完全填充。在另一實例中，在絕緣結構303中可存在縫隙或空隙。
接下來，沈積例如多晶矽等導電材料，以填充開口的上部部分，隨後進行化學機械研磨及/或回蝕製程以形成插塞304，藉此提供自垂直的記憶體單元串中的通道至對應的上層圖案化導體（圖中未示出）的連接。視情況施加自對準矽化物製程（salicide process），以降低電阻來達成更佳的導電性。在另一實例中，插塞304可包含經摻雜的多晶矽。
在又一實例中，絕緣結構303可為在沈積薄膜302期間形成的縫隙或間隙。形成於薄膜302的內表面的頂部上的各懸伸部（overhang）可連接於一起，以形成被薄膜302封閉的所述縫隙或間隙。因此插塞304是由經連接的懸伸部形成。
在又一實例中，薄膜302完全填充堆疊中的開口，且因此，不存在絕緣結構303及插塞304。
所述堆疊中的所述多個柱包括記憶體層301及薄膜302。記憶體單元安置於主動層與柱之間的介面區處。在此實施例中，作為字元線的主動層環繞所述柱，而構成環繞式閘極（all-around gate）。記憶體單元具有環繞式閘極構造（gate-all-around configuration）。
圖4是說明所述製程中使用單一蝕刻圖案在多層堆疊中形成多個細長溝渠之後的一個階段的立體圖，所述多個細長溝渠自所述多層堆疊的上部層延伸至位於所述多層堆疊之下的基板。在堆疊之上形成包含例如氧化矽、氮化矽、或其他絕緣材料等的蓋層410，隨後使用用於圖案化製程的微影技術（photo lithography technique）生成遮罩以在所述堆疊中及在基板200的導電層201中形成多個細長溝渠（例如401、402、403、404）。所述多個細長溝渠可為大於1微米（μm）深（例如深達8微米）且大於0.1微米寬（例如寬達0.8微米）。如此一來，所述多個細長溝渠具有為10或大於10的長寬比。
使用一個單一圖案化步驟形成所述多個細長溝渠，其中包括定義用於溝渠的蝕刻遮罩，並在不使用進一步的蝕刻遮罩的情況下使用所述遮罩進行蝕刻，以便具有自多層堆疊的上部層延伸至位於所述多層堆疊之下的基板200的連續的側壁。本文所用用語「連續的側壁」是指結構的因在對自頂部導體層至底部導體層的溝渠進行蝕刻時使用單一蝕刻圖案（其可使用單一蝕刻遮罩、包含光阻劑的多層蝕刻遮罩、及硬遮罩等來界定）而得到的側壁。具有「連續的側壁」的溝渠可因對多層堆疊的多種材料進行蝕刻（包括針對所述堆疊中的不同層改變蝕刻化學品（etch chemistry））而具有起伏，但不會因使用例如可在雙鑲嵌製程（dual damascene process）中使用的多個蝕刻圖案的多個圖案化步驟而具有非連續性。
所述細長溝渠的連續的側壁可彎曲或錐形的，或者具有呈現其他形狀的輪廓。
在其他實施例中，可使用所謂的閘極替換製程（gate replacement process）來製作三維記憶體結構。在閘極替換製程中，形成包括絕緣體（如氧化矽）及犧牲材料（如氮化矽）的交替材料的堆疊。將所述堆疊圖案化以界定三維結構的中間結構（例如如圖4中所示者）。移除上述犧牲層並在所留下的空隙中沈積導電閘極材料。在閘極替換製程中，主動層包括這些圖案化閘極導體。
圖5是說明所述製程中的一個階段的立體圖，其在溝渠的側壁上共形沈積絕緣層425之後，會移除位於所述溝渠的底部中的絕緣層425以暴露出基板200的導電層201，並接著在絕緣層425之上且在位於所述堆疊上的蓋層410之上形成第一導電介面層420。在沈積第一導電介面層420之前，會先形成覆蓋溝渠的側壁及蓋層410的頂部的絕緣層425。接著進行蝕刻步驟，以移除位於溝渠的底部中的絕緣層。因此，第一導電介面層420可接觸位於基板200上的導電層201。
所述絕緣層425在溝渠的側壁上提供連續的表面，所述連續的表面被視作如本文所述的連續的側壁。
絕緣層425包含例如具有約500埃的厚度的氧化矽且可以例如25℃的低溫來形成絕緣層425。絕緣層425可包含其他絕緣材料且可使用其他沈積方法來形成絕緣層425。
可使用化學氣相沈積、物理氣相沈積、及原子層沈積來沈積第一導電介面層420（例如，鈦與氮化鈦的組合），以形成約30埃至1000埃厚的層。適合於第一導電介面層420的其他材料包括氮化矽（SiN）、鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、其他金屬合金、或其組合。接著視情況對所沈積第一導電介面層420施加退火製程（annealing process）。
圖6是說明所述製程中在沈積第一導電層430（例如，鎢）之後的一個階段的立體圖。可使用化學氣相沈積、物理氣相沈積、原子層沈積、電鍍（electroplating，EP）或其他沈積技術形成第一導電層430，以利用導電材料在第一導電介面層420的各內側壁之間的空間中進行局部填充。在此實施例中，第一導電層430填充所述多個溝渠的下部部分。其他適合於第一導電層430的材料可包括多晶矽、非晶矽、鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬及金屬合金、或其組合。接著視情況對所沈積第一導電介面層420施加退火製程。
圖7是說明所述製程中在溝渠中的相應一者中形成分層的導體的下部部分之後的一個階段的立體圖。在一個實例中，首先施加化學機械研磨製程以移除位於蓋層410的頂部上的第一導電介面層420及第一導電層430，隨後進行蝕刻製程以移除位於溝渠的上側壁上的第一導電介面層420及第一導電層430，以暴露出絕緣層425的一部分。回蝕第一導電層430的及第一導電介面層420的導電材料至所述堆疊中的形成頂表面的頂部高度。在此實例中，第一導電層430的頂表面可處於堆疊厚度的約三分之二的高度，或可處於在堆疊的頂部主動層（例如217）周圍的高度。所述蝕刻製程可包括濕式蝕刻（wet etching）、乾式蝕刻（dry etching）、氬轟擊（Ar bombard）、或其組合。在另一實例中，僅進行一或多個蝕刻製程來形成如圖7中所示的結構。在第一導電介面層420被蝕刻時，位於溝渠的側壁上的絕緣層425提供蝕刻選擇性。
隨著溝渠被局部地填充，所述堆疊將在對所述堆疊引發較小橫向應力的同時，將具有更多供製程期間的熱膨脹用的空間。另外，被局部地填充的高長寬比的溝渠將會減小拉伸應力以改善形變問題。
圖8是說明所述製程中在絕緣層425的暴露部分上的第二導電介面層440上形成第二導電層450之後的一個階段的立體圖。使用化學氣相沈積、物理氣相沈積、原子層沈積、或其他沈積技術形成的第二導電介面層440具有約10埃至1000埃的厚度，且對溝渠的側壁的一部分進行襯墊，藉此使用絕緣層425來對導體的多個層進行對準。適合於第二導電介面層440的材料可包括氮化矽（SiN）、鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、其他金屬合金、或其組合。
使用化學氣相沈積、物理氣相沈積、原子層沈積、電鍍、或其他沈積技術來沈積可與第一導電層不同的第二導電層450以填充溝渠的上部部分。適合於第二導電層450的材料可包括多晶矽、非晶矽、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬及金屬合金、或其組合。在某些實施例中，可在形成柱之前完成溝渠填充步驟。
圖9是說明所述製程中在溝渠中的對應一者中形成分層的導體的上部部分之後的一個階段的立體圖。實施化學機械研磨製程及/或蝕刻製程，以移除位於蓋層410的頂部上的第二導電介面層（圖8所示440）及第二導電層（圖8所示450）。因此會在對應所述多個溝渠中形成多個分層的導體501、502、503、504。所述多個分層的導體501、502、503、504中的每一者包括：與基板200進行歐姆電性接觸（ohmic electrical contact）的底部導體層431、432、433、434；位於底部導體層431、432、433、434之上並對對應溝渠的側壁的一部分進行襯墊的中間導電介面層441、442、443、444；以及位於中間導電介面層441、442、443、444上的頂部導體層451、452、453、454。歐姆接觸提供了在填充細長溝渠的分層的導體與底層導電層201之間具有合適電阻的電流連通，而能夠使用導電層201作為共用源極線。在此實施例中，每一分層的導體包括位於底部導體層431、432、433、434與和底部導體層431、432、433、434鄰近的側壁的下部部分之間的底部導電介面層421、422、423、424。
在一個實例中，底部導電介面層421、422、423、424可具有與中間導電介面層441、442、443、444相同的材料。在另一實例中，第一導電介面層與第二導電介面層可具有不同材料。
類似地，在一個實例中，底部導體層431、432、433、434可具有與頂部導體層451、452、453、454相同的材料。在另一實例中，頂部導體層與底部導體層可具有不同材料。
如所示意性地示出，覆蓋於所述多個分層的導體501、502、503、504及多層堆疊上的多個圖案化導體將所述多個分層的導體501、502、503、504連接至參考電壓，所述參考電壓被配置成共用源極線。另外，覆蓋於多層堆疊上的第二多個圖案化導體（圖中未示出）分別將所述多個柱中的相應一者連接至電壓供應器，其向所述柱中被配置成位元線的對應薄膜（圖3所示302）提供位元線電壓。配置控制電路系統以對多層堆疊中的主動層及柱施加不同偏置電壓，且可將所述控制電路系統配置成執行程式操作，可藉由所述程式操作而將一個或多於一個資料位元儲存於所選擇記憶體單元中。
底部導體層431、432、433、434可為主體導體（bulk conductor），所述主體導體主要用作分層的導體501、502、503、504的導體而非作為薄膜黏合層或薄膜阻障層。在有效實施例中，底部導體層431、432、433、434具有較堆疊中的至少兩個層（例如層210、211）的組合高度大的厚度。在有效實施例中，底部導體層431、432、433、434具有為堆疊高度的至少三分之一的厚度。在有效實施例中，底部導體層431、432、433、434具有為堆疊高度的至少三分之二的厚度、及足以作為溝渠中的分層的導體的主要主體導電材料的其他厚度。底部導體層431、432、433、434可在與基板200正交的維度上厚於頂部導體層451、452、453、454。底部導體層431、432、433、434的主要目的是作為主體導體。
位於底部導體層431、432、433、434下方的底部導電介面層421、422、423、424為薄膜，所述薄膜可主要用作黏合劑以協助或確保將底部導體層黏合至絕緣層425或用作離子阻障以保護底層基板200免受如氟及氯等離子的攻擊。底部導電介面層421、422、423、424亦可用於避免在形成底部導體層期間在基板的表面上形成空隙或丘部（hillock）。另外，底部導電介面層421、422、423、424可有助於生長底部導體層431、432、433、434。
中間導電介面層441、442、443、444為薄膜，所述薄膜可主要用作黏合劑以確保將頂部導體層黏合至絕緣層425並可有助於生長頂部導體層451、452、453、454。
圖10是在另一實施例中的三維記憶體結構的立體圖。大體上對圖10應用與圖9中所用參考編號相同的參考編號以指代實施例中的相同或類似的元件。不再對所述相同或類似的元件予以贅述。相較於圖9所示結構，底部導體層431、432、433、434直接接觸導電層201。在此實施例中，底部導體層可包含例如可在絕緣材料與導電材料之間提供良好黏合的多晶矽或其他材料。因此可省略圖9所示底部導電介面層421、422、423、424。在此實例中，底部導體層431、432、433、434可在與基板200正交的維度上厚於頂部導體層451、452、453、454。
圖11是在又一實施例中的三維記憶體結構的立體圖。圖9中所用的元件符號大體上與用於圖11的相同元件符號代表實施例中的相同或類似的元件。不再對所述相同或類似的元件予以贅述。相較於圖9所示結構，對應溝渠中的每一分層的導體包括在中間導電介面層461至464、481至484上位於頂部導體層451、452、453、454與底部導體層431、432、433、434之間的中間導體層471至474、491至494。在此實施例中，分層的導體包括兩個中間導體層及兩個中間導電介面層。頂部導體層與底部導體層之間的中間導體層及中間導電介面層的數目可有所改變。
中間導電介面層（例如461至464、481至484）主要用作黏合劑，以確保將頂部導體層黏合至絕緣層425且可有助於生長頂部導體層451、452、453、454。由於中間導電介面層（例如441、442、443、444）安置於中間導電介面層（例如461至464、481至484）的頂部上並黏合至溝渠的側壁（絕緣層425），因此可視情況省略頂部導體層與底部導體層之間的中間導電介面層（例如，461至464、481至484）。
圖12是在替代性實施例中的三維記憶體結構的立體圖。圖11中所用的元件符號大體上與用於圖12的相同元件符號代表實施例中的相同或類似的元件。不再對所述相同或類似的元件予以贅述。相較於圖11所示結構，底部導體層431、432、433、434直接接觸導電層201。在此實施例中，底部導體層包含例如可在絕緣層與導電材料之間提供良好黏合的多晶矽。因此可省略圖9所示底部導電介面層421、422、423、424。
在又一替代性實施例中，可視情況省略頂部導體層與底部導體層之間的中間導電介面層（例如461至464、481至484）。
圖13至圖15說明包括垂直通道三維記憶體裝置的積體電路的另一示例性製程流程。
圖13是說明具有形成於交替的氧化矽層（例如1210、1212、1214、1216、1218）與氮化矽層（例如1211、1213、1215、1217）的堆疊中的多個細長溝渠（例如1401、1402、1403、1404）的結構的立體圖。
為了形成如圖13中所示的結構，基板（或導電板）1200可包括藉由以下方式而形成的導電層1202：進行摻雜製程以將n型摻雜材料或p型摻雜材料添加至基板1200，隨後在基板1200上沈積交替的氧化矽層（例如1210、1212、1214、1216、1218）與氮化矽層（例如1211、1213、1215、1217）的堆疊。
接下來，實施孔蝕刻以形成穿過所述堆疊的多個開口，隨後在所述堆疊上且在所述多個開口內沈積記憶體層1301。記憶體層1301為複合多層膜，所述複合多層膜包括被配置成包含氧化矽的阻擋層的第一層、被配置成包含氮化矽的電荷捕捉層的第二層、及被配置成包含氧化矽的穿隧層的第三層。記憶體層1301在所述多個開口的側壁及底部上具有共形表面。接著，施行蝕刻製程以移除位於堆疊的頂部上且位於開口的底部上的記憶體層1301。接著在所述堆疊之上沈積薄膜1302，且薄膜1302的一部分在開口的底部處接觸導電層1201。所述薄膜1302可包括半導體，藉由選擇所述半導體的材料（例如，矽）及摻雜濃度（例如，未經摻雜或經淺摻雜），所述半導體適合作為垂直通道結構。
在形成半導體薄膜1302之後，使用旋塗介電質（SOD）（例如，氧化矽或其他絕緣材料）來實施填補製程，以填充位於各開口內的薄膜1302之間的空間，隨後進行化學機械研磨製程以移除位於頂部導體層1218上的旋塗介電質並進行蝕刻製程以移除位於所述開口的上部部分中的旋塗介電質。因此，絕緣結構1303得以形成。在一個實例中，絕緣結構1303可被旋塗介電質無空隙（void）地且無縫隙（seam）地完全填充。在另一實例中，在絕緣結構1303中可存在縫隙或空隙。
接下來，沈積例如多晶矽等導電材料以填充開口的上部部分，隨後進行化學機械研磨製程及/或回蝕製程以形成插塞1304，藉此提供自垂直的記憶體單元串中的通道至對應上層圖案化導體（圖中未示出）的連接。視情況施加自對準矽化物製程以降低電阻來達成更佳的導電性。在另一實例中，插塞1304可包含經摻雜的多晶矽。
在又一實例中，絕緣結構1303可為在沈積薄膜1302期間形成的縫隙或間隙。形成於薄膜1302的內表面的頂部上的各懸伸部可連接於一起以形成被薄膜1302封閉的縫隙或間隙。因此插塞1304是由經連接的懸伸部形成。
在又一實例中，薄膜1302完全填充堆疊中的開口，且因此，不存在絕緣結構1303及插塞1304。
接下來，在堆疊上沈積包含例如氧化矽的蓋層1410，隨後進行圖案化製程，來形成在所述堆疊中延伸且延伸至基板1200的導電層1201中的多個細長溝渠（例如，1401、1402、1403、1404）。所述多個細長溝渠可為大於1微米深（例如深達8微米）且大於0.1微米寬（例如寬達0.8微米）。如此一來，所述多個細長溝渠具有為10或大於10的長寬比。
使用一個單一圖案化步驟形成所述多個細長溝渠，所述一個單一圖案化步驟包括界定用於溝渠的蝕刻遮罩以及在不使用進一步的蝕刻遮罩的情況下使用所述遮罩進行蝕刻，以使得具有自多層堆疊的上部層延伸至位於多層堆疊之下的基板1200的連續的側壁。
圖14是說明在堆疊中形成金屬閘極來取代氮化物層及在細長溝渠的側壁上形成絕緣層1425之後的結構的立體圖所實施的閘極替換製程，包括：（1）使用磷酸（H3 PO4 ）移除堆疊中的氮化矽層（例如圖13所示1211、1213、1215、1217）以暴露出氧化矽層的表面及記憶體層的表面；（2）在堆疊中的氧化矽層（例如1210、1212、1214、1216、1218）的暴露表面上且在記憶體層1301的暴露表面上形成高介電常數材料（如氧化鋁）的薄層（例如1415、1416、1417、1418）；以及（3）使用化學氣相沈積或其他適合的沈積方法藉由填充如鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、或其組合等導電材料來形成金屬閘極（例如1411、1412、1413、1414）。接著施加濕式蝕刻，以移除位於細長溝渠的側壁及底部上的導電材料，而在所述側壁上形成凹槽。
在所述閘極替換製程之後，所述堆疊包括由氧化矽層（例如1210、1212、1214、1216、1218）組成的被動層及由金屬閘極（例如1411、1412、1413、1414）組成的主動層。在主動層與柱之間的介面區處安置記憶體單元。在此實施例中，作為字元線的主動層環繞所述柱，而構成環繞式閘極。所述記憶體單元具有環繞式閘極構造。
接下來，進行例如25℃的低溫實施氧化製程，以在堆疊之上形成包含氧化矽的絕緣層1425，隨後進行氧化蝕刻，以移除位於細長溝渠的底部上的絕緣層1425。所得結構具有絕緣層1425，絕緣層1425覆蓋堆疊中的氧化矽層（例如1210、1212、1214、1216、1218）的各個側面且填充側壁上的凹槽。在蝕刻步驟之後，絕緣層1425提供細長溝渠（例如1405、1406、1407、1408）的連續的側壁。
圖15是說明具有用於填充細長溝渠的多個分層的導體（例如1501、1502、1503、1504）的結構的立體圖。使用化學氣相沈積、物理氣相沈積、及原子層沈積在堆疊之上沈積第一導電薄層，以形成約30埃至1000埃厚的層。接著視情況對所沈積第一導電薄層施加退火製程。隨後使用化學氣相沈積、物理氣相沈積、原子層沈積、電鍍（EP）或其他沈積技術沈積第一導體以在細長溝渠內的第一導電薄層的各側壁之間的空間中進行局部填充。在此實例中，第一導體填充所述多個溝渠的下部部分。
接下來，先施加化學機械研磨製程，以移除位於蓋層410的頂部上的第一導電薄層及第一導體，隨後進行蝕刻製程，以移除位於細長溝渠的上側壁上的第一導電薄層及第一導體，藉此形成底部導體層（例如1431、1432、1433、1434）及底部導電介面層（例如1421、1422、1423、1424），並暴露出位於底部導體層（例如1431、1432、1433、1434）上方的絕緣層1425的一部分。將底部導體層（例如1431、1432、1433、1434）的導電材料及底部導電介面層（例如1421、1422、1423、1424）的導電材料回蝕至堆疊中的形成底部導體層的頂表面的頂部高度。在此實例中，底部導體層（例如1431、1432、1433、1434）的頂表面可處於所述堆疊厚度的約三分之二的高度，或可處於在堆疊的頂部主動層（例如1414）周圍的高度。所述蝕刻製程可包括濕式蝕刻、乾式蝕刻、氬轟擊、或其組合。在另一實例中，僅實施一或多個蝕刻製程。
適合於分層的導體（例如1501、1502、1503、1504）的底部導體層（例如1431、1432、1433、1434）的材料可包括氮化矽（SiN）、鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、其他金屬合金、或其組合。
適合於分層的導體（例如，1501、1502、1503、1504）的底部導電介面層（例如1421、1422、1423、1424）的材料可包括多晶矽、非晶矽、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬及金屬合金、或其組合。底部導電介面層可為多個層（例如Ti與TiN）的組合。
接著使用化學氣相沈積、物理氣相沈積、原子層沈積、或其他沈積技術在絕緣層1425的暴露部分上且在底部導體層的頂表面上沈積具有約10埃至1000埃厚度，且對細長溝渠的側壁的一部分進行襯墊的第二導電薄層，隨後使用化學氣相沈積、物理氣相沈積、原子層沈積、電鍍、或其他沈積技術沈積第二導體，以填充細長溝渠的上部部分。接著，施加化學機械研磨製程及/或蝕刻製程，以移除位於蓋層1410的頂部上的第二導電薄層及第二導體。因此會在對應底部導體層（例如1431、1432、1433、1434）上形成頂部導體層（例如1451、1452、1453、1454）及中間導電介面層（例如1441、1442、1443、1444）。
適合於中間導電介面層（例如1441、1442、1443、1444）的材料可包括氮化矽（SiN）、鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、其他金屬合金、或其組合。中間導電介面層可為多個層（例如Ti與TiN）的組合。
適合於頂部導體層（例如1451、1452、1453、1454）的材料可包括多晶矽、非晶矽、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬及金屬合金、或其組合。
頂部導體層與底部導體層可具有相同材料或不同材料。類似地，中間導電介面層與底部導電介面層可由相同材料或不同材料組成。
所述多個分層的導體（例如1501、1502、1503、1504）中的每一者包括：與導電層1201進行歐姆電性接觸的底部導體層（例如1431、1432、1433、1434）；位於底部導體層（例如1431、1432、1433、1434）之上並對對應溝渠的側壁的一部分進行襯墊的中間導電介面層（例如1441、1442、1443、1444）；以及位於中間導電介面層（例如1441、1442、1443、1444）上的頂部導體層（例如1451、1452、1453、1454）。歐姆接觸在填充細長溝渠的分層的導體與底層導電層1201之間提供具有適合的電阻的電流連通，以使得能夠使用導電層1201作為共用源極線。在此實施例中，每一分層的導體亦包括位於底部導體層（例如1431、1432、1433、1434）與和底部導體層（例如1431、1432、1433、1434）鄰近的側壁的下部部分之間的底部導電介面層（例如1421、1422、1423、1424）。
如所示意性地示出，覆蓋於所述多個分層的導體（例如1501、1502、1503、1504）及多層堆疊上的多個圖案化導體將所述多個分層的導體連接至參考電壓，所述參考電壓被配置成共用源極線。另外，覆蓋於多層堆疊上的第二多個圖案化導體（圖中未示出）將所述多個柱連接至電壓供應器並向所述柱中被配置成位元線的對應薄膜（圖13所示1302）提供位元線電壓。配置控制電路系統，以對多層堆疊中的主動層及柱施加不同偏置電壓，且可將所述控制電路系統配置成執行程式操作，可藉由所述程式操作而將一個或多於一個資料位元儲存於所選擇記憶體單元中。
底部導體層1431、1432、1433、1434可為主體導體，所述主體導體主要用作分層的導體1501、1502、1503、1504的導體而非作為薄膜黏合層或薄膜阻障層，且具有足以作為溝渠中的分層的導體的主要主體導電材料的厚度。在有效實施例中，底部導體層1431、1432、1433、1434具有較堆疊中的至少兩個層（例如層1210、1211）的組合高度大的厚度。在有效實施例中，底部導體層1431、1432、1433、1434具有為堆疊高度的至少三分之一的厚度。在有效實施例中，底部導體層1431、1432、1433、1434具有所述堆疊高度的至少三分之二的厚度。底部導體層1431、1432、1433、1434可在與基板1200正交的維度上厚於頂部導體層1451、1452、1453、1454。底部導體層1431、1432、1433、1434的主要目的是作為主體導體。
位於底部導體層1431、1432、1433、1434下方的底部導電介面層1421、1422、1423、1424主要用作黏合劑，以協助或確保將底部導體層黏合至絕緣層1425或用作離子阻障，以保護底層基板1200免受如氟及氯等離子的攻擊。底部導電介面層1421、1422、1423、1424亦可用於避免在形成底部導體層期間在基板的表面上形成空隙或丘部。另外，底部導電介面層1421、1422、1423、1424可有助於生長底部導體層1431、1432、1433、1434。
中間導電介面層1441、1442、1443、1444主要用作黏合劑，以確保將頂部導體層黏合至絕緣層1425並可有助於生長頂部導體層1451、1452、1453、1454。
在另一實施例中，若底部導體層包含例如可在絕緣材料與導電材料之間提供良好黏合的多晶矽或其他材料，則可省略底部導電介面層。在此實施例中，參照圖10所述的分層的導體包括與導電層1201直接接觸的底部導體層。底部導體層1431、1432、1433、1434在與基板1200正交的維度上厚於頂部導體層1451、1452、1453、1454。
在又一實施例中，如參照圖11所述的分層的導體可包括位於頂部導體層與底部導體層之間的中間導體層及中間導電介面層。可視情況省略中間導電介面層。
在又一實施例中，如參照圖12所述的分層的導體可包括位於頂部導體層與底部導體層之間的中間導體層及中間導電介面層，且所述底部導體層直接接觸所述導電層。可視情況省略中間導電介面層。
可在形成其他三維記憶體結構時實施所述分層的導體。
圖16是包括三維的垂直薄通道膜反及陣列（vertical thin-channel film NAND array）的積體電路901的簡化晶片方塊圖。積體電路901包括記憶體陣列960，記憶體陣列960包括具有如本文所述的分層的導體的一或多個記憶體區塊。
SSL/GSL解碼器940耦合至排列於記憶體陣列960中的多個SSL/GSL線945。層級解碼器950耦合至多個字元線955。全域位元線行解碼器（global bit line column decoder）970耦合至沿記憶體陣列960中的各行排列的用於自記憶體陣列960讀取資料及向記憶體陣列960寫入資料的多個全域位元線965。位址在匯流排930上自控制邏輯910供應至解碼器970、解碼器940、及解碼器950。感測放大器及程式緩衝器電路980耦合至行解碼器970（在此實例中是經由第一資料線975而耦合至行解碼器970）。電路980中的程式緩衝器可儲存用於多級程式化的程式碼或作為所述程式碼的函數的值，以指示所選擇位元線的程式化狀態（program state）或禁止狀態（inhibit state）。行解碼器970可包括因應於程式緩衝器中的資料值而將程式化電壓及禁止電壓選擇性地施加至記憶體中的位元線的電路。
來自感測放大器/程式緩衝器電路980的感測資料經由第二資料線985而被供應至多級資料緩衝器990，多級資料緩衝器990會進而藉由資料路徑993而耦合至輸入/輸出電路991。此外，在此實例中，輸入資料被施加至多級資料緩衝器990以用於支援針對所述陣列中的獨立雙閘極單元（double gate cell）的獨立側面中的每一者的多級程式操作。
輸入/輸出電路991將資料驅動至位於積體電路901外部的目的地。輸入/輸出資料及控制訊號經由資料匯流排905而在積體電路901上的輸入/輸出電路991、控制邏輯910及輸入/輸出埠、抑或積體電路901內部或外部的其他資料源（例如，通用處理器或專用應用電路系統、或由記憶體陣列960支援的提供系統晶片（system-on-a-chip）功能性的模組的組合）之間移動。
在圖16中所示實例中，控制邏輯910使用偏置排列狀態機（bias arrangement state machine）控制在區塊920中藉由一或多個電壓供應器而產生或提供的供應電壓的施加（例如，對偏置電壓進行讀取、抹除、驗證、及程式化）。控制邏輯910耦合至多級資料緩衝器990及記憶體陣列960。控制邏輯910包括用於控制多級程式操作的邏輯。在支援本文所述環繞式閘極（GAA）反及結構的實施例中，所述邏輯被配置成執行以下方法： 將參考電壓施加至共用源極線，例如藉由本文所述分層的導體而在基板上對導電層施加偏置電壓； 例如使用字元線層解碼器在陣列中選擇記憶體單元層； 例如藉由在垂直通道結構的各個列上使用SSL開關及GSL開關而在所述陣列中的所選擇列中選擇垂直通道結構；以及 使用與所述垂直通道結構的所選擇列耦合的全域位元線上的位元線電路系統（如頁面緩衝器（page buffer）），在所述陣列中在垂直通道結構的所選擇列上的所選擇層中將電荷儲存於電荷捕捉部位中以表示資料。
在某些實施例中，所述邏輯被配置成例如藉由控制字元線層解碼器來選擇層。
在某些實施例中，所述邏輯被配置成儲存多個電荷位準，以在所述陣列中在垂直通道結構中的所選擇列上的所選擇層中的電荷捕捉部位中表示多於一個資料位元。藉此，陣列中的所選擇單元會儲存多於兩個位元（在每一單元上包括多於一個位元）。
可使用此項技術中所習知的專用邏輯電路系統來實施控制邏輯910。在替代性實施例中，控制邏輯包括可實施於同一積體電路上且執行電腦程式以控制裝置的操作的通用處理器。在又一些實施例中，可使用專用邏輯電路系統與通用處理器的組合來實施控制邏輯。
記憶體陣列960可包括電荷捕捉記憶體單元，所述電荷捕捉記憶體單元用以藉由確立與所儲存電荷的量對應的多個程式位準，來對每一單元儲存多個位元，所儲存電荷的量會進而確立記憶體單元臨限電壓VT 。如以上所提及，每一單元單一位元（single-bit-per-cell）實施例可包括本文所述結構。
儘管是通過參照以上所詳述的較佳實施例及實例來揭露本發明，然而應理解，這些實例旨在為說明性的而非具有限制意義。應預期，對於熟習此項技術者而言將顯而易見的是存在將落於本發明的精神及以下申請專利範圍的範圍內的潤飾及組合。
100、200、1200‧‧‧基板
110、112、116、118、212、214、216‧‧‧被動層
111、113、115、117、213、215‧‧‧主動層
120、121、122、123、201、1201‧‧‧導電線
130、131、132、133、134、135、136、137‧‧‧記憶體柱
210‧‧‧層/被動層
211‧‧‧層/主動層
217‧‧‧主動層/頂部主動層
218、451、452、453、454、1451、1452、1453、1454‧‧‧頂部導體層
301、1301‧‧‧記憶體層
302、1302‧‧‧薄膜/半導體薄膜
303、1303‧‧‧絕緣結構
304、1304‧‧‧插塞
401、402、403、404、1401、1402、1403、1404、1405、1406、1407、1408‧‧‧細長溝渠
410、1410‧‧‧蓋層
420‧‧‧第一導電介面層
421、422、423、424、1421、1422、1423、1424‧‧‧底部導電介面層
425、1425‧‧‧絕緣層
430‧‧‧第一導電層
431、432、433、434、1431、1432、1433、1434‧‧‧底部導體層
440‧‧‧第二導電介面層
441、442、443、444、461、462、463、464、481、482、483、484、1441、1442、1443、1444‧‧‧中間導電介面層
450‧‧‧第二導電層
471、472、473、474、491、492、493、494‧‧‧中間導體層
501、502、503、504、1501、1502、1503、1504‧‧‧分層的導體
901‧‧‧積體電路
905‧‧‧資料匯流排
910‧‧‧控制邏輯
920‧‧‧區塊
930‧‧‧匯流排
940‧‧‧解碼器/SSL/GSL解碼器
945‧‧‧SSL/GSL線
950‧‧‧解碼器/層級解碼器
955‧‧‧字元線
960‧‧‧記憶體陣列
965‧‧‧全域位元線
970‧‧‧解碼器/行解碼器/全域位元線行解碼器
975‧‧‧第一資料線
980‧‧‧電路/感測放大器及程式緩衝器電路
985‧‧‧第二資料線
990‧‧‧多級資料緩衝器
991‧‧‧輸入/輸出電路
993‧‧‧資料路徑
1210‧‧‧層/氧化矽層
1211‧‧‧層/氮化矽層
1213、1215、1217‧‧‧氮化矽層
1212、1214、1216‧‧‧氧化矽層
1218‧‧‧氧化矽層/頂部導體層
1411、1412、1413‧‧‧金屬閘極
1414‧‧‧金屬閘極/頂部主動層
1415、1416、1417、1418‧‧‧薄層
x、y、z‧‧‧方向
圖1是說明先前的三維記憶體裝置中的形變的立體圖。 圖2至圖9是說明在本文所述的一個實施例中在三維NAND記憶體的各製造階段期間的結構立體圖。 圖10是說明在另一實施例中的三維NAND記憶體的立體圖。 圖11是說明在又一實施例中的三維NAND記憶體的立體圖。 圖12是說明在替代性實施例中的三維NAND記憶體的立體圖。 圖13至圖15是說明在本文所述的一個實施例中在三維NAND記憶體的各製造階段期間的各種結構中的三維NAND記憶體的立體圖。 圖16是包括具有如上所述的分層的導體的三維記憶體陣列的積體電路記憶體的方塊圖。

Claims (13)

  1. 一種積體電路，包括： 主動層與被動層的多層堆疊，位於基板之上； 多個細長溝渠，位於所述多層堆疊中，所述多個細長溝渠自所述多層堆疊的上部層延伸至位於所述多層堆疊之下的所述基板，且具有側壁；以及 多個分層的導體，填充所述多個細長溝渠中的對應的所述細長溝渠，所述多個分層的導體中的每一分層的導體均包括與所述基板電性接觸的底部導體層、位於所述底部導體層之上的頂部導體層、及位於所述頂部導體層與所述底部導體層之間且位於對應的所述細長溝渠的所述側壁的一部分上的中間介面層。
  2. 如申請專利範圍第1項所述的積體電路，其中所述分層的導體更包括底部導電介面層，位於所述底部導體層與所述基板之間且位於所述側壁的與所述底部導體層鄰近的下部部分上。
  3. 如申請專利範圍第1項所述的積體電路，其中所述多個細長溝渠中的所述細長溝渠具有10或大於10的長寬比，且具有連續側壁的至少一微米的深度。
  4. 如申請專利範圍第1項所述的積體電路，其中所述分層的導體更包括中間導電層，位於所述頂部導體層與所述底部導體層之間，且所述中間介面層接觸所述中間導電層的頂表面。
  5. 如申請專利範圍第1項所述的積體電路，其中所述底部導體層作為主體導體，且在與所述基板正交的維度上厚於所述多層堆疊中的所述層中的至少兩個層的組合高度。
  6. 如申請專利範圍第1項所述的積體電路，其中所述多層堆疊包括三維記憶體結構；且所述基板包括：導電層，與所述多個分層的導體進行電流連通且被配置成共用源極線；以及一或多個圖案化導體層，上覆於所述堆疊上且包括與所述多個分層的導體的連接。
  7. 一種製造積體電路的方法，包括： 在基板之上形成主動層與被動層的多層堆疊； 在所述多層堆疊中形成多個細長溝渠，所述多個細長溝渠中的所述細長溝渠自所述多層堆疊的上部層延伸至位於所述多層堆疊之下的所述基板； 以絕緣層對所述多個細長溝渠中的所述細長溝渠的側面進行襯墊；以及 以分層的導體來填充所述多個細長溝渠中的所述細長溝渠，包括藉由以下方式在所述多個細長溝渠中的對應的所述細長溝渠中形成所述分層的導體：在所述絕緣層之上對應的所述細長溝渠中形成與所述基板電性接觸的底部導體層，在所述底部導體層之上形成對所述絕緣層的一部分進行襯墊的中間導電介面層，以及在所述中間導電介面層上形成頂部導體層。
  8. 如申請專利範圍第7項所述的方法，其中所述形成所述底部導體層包括以導電材料局部地填充對應的所述細長溝渠、並將所述導電材料回蝕至所述堆疊中的形成所述底部導體層的頂表面的頂部高度且暴露出位於所述底部導體層上方的所述絕緣層的一部分。
  9. 如申請專利範圍第7項所述的方法，其中所述形成所述多個分層的導體包括在形成所述中間介面層之前回蝕所述底部導體層的材料、並使用所述絕緣層來達成所述回蝕的對準。
  10. 如申請專利範圍第7項所述的方法，更包括在所述底部導體層與所述基板之間且在所述絕緣層的與所述底部導體層鄰近的下部部分上形成底部導電介面層。
  11. 一種積體電路，包括： 多個溝渠，延伸於在主動層與被動層的堆疊中且延伸至位於所述堆疊之下的導電板中； 多個分層的導體，填充於所述多個溝渠中的對應的所述溝渠，每一所述分層的導體包括與所述導電板電性接觸的底部導體層、位於所述底部導體層之上且對對應的所述溝渠的側壁的一部分進行襯墊的中間導電介面層、以及位於所述中間導電介面層之上的頂部導體層；以及 多個柱，位在所述多個分層的導體中的一對所述分層的導體之間的所述堆疊中，而在所述主動層與所述柱之間的介面區處設置有記憶體單元。
  12. 如申請專利範圍第11項所述的積體電路，更包括底部導電介面層，位於所述底部導體層與所述導電板之間且位於所述側壁的與所述底部導體層鄰近的下部部分上。
  13. 如申請專利範圍第11項所述的積體電路，其中所述分層的導體更包括中間導體層，位於所述頂部導體層與所述底部導體層之間。
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