TWI698985B - 立體記憶體元件及其製作方法 - Google Patents
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Abstract
一種立體記憶體元件包括多層堆疊結構、記憶層通道層以及開關元件。多層堆疊結構包括複數個導電層、複數個絕緣層和至少一個開口。絕緣層與導電層沿著一個堆疊方向交錯堆疊，開口穿過導電層。記憶層與導電層至少部分重疊。通道層位於開口中，並與記憶層至少部分重疊。開關元件包括：位於多層堆疊結構上方，並與通道層電性連接的第一通道插塞；環繞第一通道插塞的閘極介電層；以及環繞閘極介電層的閘極。
Description
本揭露內容是有關於一種記憶體元件及其製造方法，且特別是有關於一種具有高記憶密度之立體(three dimensional，3D)記憶體元件及其製造方法。
記憶體元件係可攜式電子裝置，例如MP3播放器、數位相機、筆記型電腦、智慧型手機等...中重要的資料儲存元件。隨著各種應用程式的增加及功能的提升，對於記憶體元件的需求，也趨向較小的尺寸、較大的記憶容量。而為了因應這種需求，目前設計者轉而開發一種包含有多個記憶胞階層(multiple plane of memory cells)堆疊的立體記憶體元件，例如垂直通道式(Vertical-Channel，VC)立體NAND快閃記憶體元件。
典型的NAND快閃記憶體元件係以具有多層介電電荷捕捉結構(multilayer dielectric charge trapping structure)的薄膜電晶體來作為記憶胞串列的記憶胞及串列/接地選擇開關，並採用較高的汲極或源極電壓與較低的閘極電壓(或浮接)，以誘發帶對帶穿隧(band-to-band tunneling，BBT)產生閘極導致汲極漏電電流(gate
induced drain leakage current，GIDL)的方式來對記憶胞串列進行抹除操作。然而，帶對帶穿隧所產生的電洞經由橫向電場的加速獲得能量注入到閘極氧化層之後，常會引起電荷累積，容易使電荷捕捉式薄膜電晶體的串列/接地選擇開關，在進行後續的寫入操作時無法正常開啟，導致操作失效。
因此，有需要提供一種先進的立體記憶體元件及其製作方法，來解決習知技術所面臨的問題。
本說明書的一實施例揭露一種立體記憶體元件，此立體記憶體元件包括：立體記憶體元件包括多層堆疊結構(multi-layer stacks)、記憶層通道層以及開關元件。多層堆疊結構包括複數個導電層、複數個絕緣層和至少一個開口。絕緣層與導電層沿著一個堆疊方向交錯堆疊，開口穿過導電層。記憶層位於開口中，並與導電層至少部分重疊。通道層位於開口中，並與記憶層重疊。開關元件，包括：位於多層堆疊結構上方，並與通道層電性連接的通道插塞；環繞通道插塞的閘極介電層；以及環繞閘極介電層的閘極。
本說明書的另一實施例揭露一種立體記憶體元件的製作方法，包括下述步驟：首先，提供一個包括複數個導電層、複數個絕緣層和至少一個開口的多層堆疊結構。其中，絕緣層與導電層沿著一個堆疊方向交錯堆疊，開口穿過導電層。於開口中
形成與導電層至少部分重疊的記憶層。於開口中形成與記憶層至少部分重疊的通道層。位於多層堆疊結構上方形成開關元件，使開關元件包括：與通道層電性連接的通道插塞；環繞通道插塞，且不具有介電電荷捕捉結構的閘極介電層；以及環繞閘極介電層的閘極。
根據上述實施例，本說明書是揭露一種立體記憶體元件及其製作方法。其係採用不具有介電電荷捕捉結構之閘極介電層的開關元件，來作為立體記憶體元件中記憶胞串列的串列選擇開關/接地選擇開關。因此不需要採用帶對帶穿隧產生閘極導致汲極漏電電流的方式來對記憶胞串列進行抹除操作。可以避免使用電荷捕捉式薄膜電晶體作為串列選擇開關/接地選擇開關，因電洞注入閘極氧化層，引起電荷累積，導致串列選擇開關/接地選擇開關在寫入操作時無法正常開啟而失效的問題。
在本說明書的一些實施例中，此種結構可以應用於閘極圍繞式結構的立體記憶體元件、包含單閘極垂通道(single-gate vertical channel，SGVC)結構的立體記憶體元件、具有U形垂直通道(U-shaped vertical channel)結構的立體記憶體元件、具有圓柱形通道(cylindrical channel)結構之記憶胞串列的立體記憶體元件或具有半圓柱形通道(hemi-cylindrical channel)結構的立體記憶體元件。
100、200、300:立體記憶體元件
101:基材
102:埋藏氧化層
102a:埋藏氧化層的底部
103:O形開口
103b:O形開口的側壁
103a:O形開口的底部
105:介電柱狀體
105a:介電柱狀體的頂面
105b:介電柱狀體的底部
106:落著接觸墊
108:溝槽
109:絕緣材料
110:多層堆疊結構
110a:多層堆疊結構的頂面
112A:內連線結構
112B:內連線結構
114:記憶層
120:導電層
122:底部閘極層
122a:底部閘極層的底部
124:通道層
125:介電保護層
126:閘極材料層
127:介電覆蓋層
128A、128B:貫穿孔
129:閘介電層
130:絕緣層
131:導電薄膜
132:通道插塞
140、145:記憶胞
141、141a、141b:穿隧式電晶體開關
144:閘極圍繞式記憶胞串列
146:U形記憶胞串列
147A、147B、347:金屬-氧化物-半導體電晶體開關元件
150:圖案化硬罩幕層
201:源極導體層
202:介層插塞
241a、241b:穿隧式電晶體開關
246A、246B:記憶胞串列
S1-S11:切線
H1:高度落差
N+:n型摻質
BL:位元線
CS:共同源極線
U1、U2:U形剖面輪廓
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：第1A圖係根據本發明的一實施例所繪示之多層堆疊結構的結構透視圖；第1B圖係沿著第1A圖的切線S1所繪示的結構剖面圖；第2A圖係繪示，對第1A圖的多層堆疊結構進行圖案化製程，以形成複數個O形開口之後的結構上視圖；第2B圖係沿著第2A圖所繪示的切線S2所繪示的結構剖面圖；第3A圖係繪示在第2A圖所示之結構上形成記憶層、通道層和複數個介電柱狀體之後的結構上視圖；第3B圖係沿著第3A圖的切線S3所繪示的結構剖面圖；第4A圖係繪示對第3A圖所繪示的結構進行回蝕製程之後的結構上視圖；第4B圖係沿著第4A圖所繪示的切線S4所繪示的結構剖面圖；第5A圖係繪示在第4A圖所示之結構上形成複數個落著接觸墊之後的結構上視圖；第5B圖係沿著第5A圖的切線S5所繪示的結構剖面圖；
第6A圖係繪示在第5A圖所示之結構上形成介電保護層、閘極材料層和介電覆蓋層之後的結構上視圖；第6B圖係沿著第6A圖的切線S6所繪示的結構剖面圖；第7A圖係繪示在第6A圖所示之結構上形成貫穿孔之後的結構上視圖；第7B圖係沿著第7A圖的切線S7所繪示的結構剖面圖；第8A圖係繪示在第7A圖所示之結構上形成閘介電層之後的結構上視圖；第8B圖係沿著第8A圖的切線S8所繪示的結構剖面圖；第9A圖係繪示在第8A圖之結構中移除一部份介電保護層之後的結構上視圖；第9B圖係沿著第9A圖的切線S9所繪示的結構剖面圖；第10A圖係繪示在第9A圖之結構中形成複數個通道插塞之後的結構上視圖；第10B圖係沿著第10A圖的切線S10所繪示的結構剖面圖；第11A圖係繪示在第10A圖所示之結構上形成複數條溝槽之後的結構透視圖；
第11B圖係沿著第11A圖的切線S11所繪示的結構剖面圖；第12A圖和第12B圖係依照本說明書的一實施所分別繪示的一種立體記憶體元件的結構透視圖和剖面圖；第13圖係根據本說明書的另一實施例所繪示的一種立體記憶體元件的結構剖面圖；以及第14圖係根據本說明書的又一實施例所繪示的一種立體記憶體元件的結構剖面圖。
本說明書是提供一種立體記憶體元件的製作方法，可解決串列/接地選擇開關因閘極導致汲極漏電電流無法正常開啟的問題。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
製作立體記憶體元件100的方法，包括下述步驟：首先提供一個基材101，並在基材101上形成多層堆疊結構110。請參照第1A圖和第1B圖，第1A圖係根據本發明的一實施例所繪示之多層堆疊結構110的結構透視圖。第1B圖係沿著第1A圖的切線S1所繪示的結構剖面圖。多層堆疊結構110包含複數個導電層120及複數個絕緣層130交錯堆疊在基材101上。
在本發明的一些實施例中，基材101和多層堆疊結構110之間還可以包括一個底部閘極層122和一埋藏氧化(buried oxide)層102。例如在本實施例中，埋藏氧化層102係藉由熱氧化製程，形成在基材101表面；底部閘極層122係使用沉積導電材料的方式形成於埋藏氧化層102上方。而多層堆疊結構110中的導電層120和絕緣層130，則係沿著第1B圖所繪示的Z軸方向(堆疊方向)，彼此交錯堆疊在底部閘極層122上方。在本發明的其他實施例中，埋藏氧化層102也可以使用沉積的方式形成於基材101上。
導電層120可以由金屬材料(例如，金、銅、鋁、鎢或上述合金)、半導體材料(例如，摻雜或無摻雜的多晶或單晶矽/鍺)或其他合適的材料所構成。絕緣層130可以由介電材料，例如矽氧化物(oxide)、矽氮化物(nitride)、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或其他材料，所構成。埋藏氧化層102可以包含矽氧化物。構成導電層120的材料，可以與構成底部閘極層122的材料相同或不同。構成埋藏氧化層102可以與構成絕緣層130的材料相同或不同。
接著，對多層堆疊結構110進行圖案化製程以形成複數個O形開口103，穿過這些導電層120和絕緣層130。請參照第2A圖至第2B圖，第2A圖係繪示，對第1A圖的多層堆疊結構110進行圖案化製程，以形成複數個O形開口103之後的結構上視圖；第2B圖係沿著第2A圖所繪示的切線S2所繪示的結構剖面圖。
在本說明書的一些實施例中，多層堆疊結構110的圖案化製程，包括在多層堆疊結構110上形成圖案化硬罩幕層150，再以圖案化硬罩幕層150為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，來移除一部份的多層堆疊結構110，藉以在多層堆疊結構110之中形成沿著Z軸方向延伸的複數個O形開口103。
在本實施例中，用來形成這些O形開口103的圖案化製程停止於埋藏氧化層102之中，使一部分的導電層120、一部分的絕緣層130、一部分的底部閘極層122和一部分的埋藏氧化層102經由O形開口103暴露於外。換言之，這些O形開口103，並不會穿過埋藏氧化層102的底部102a，而使基材101的半導體材料暴露於外。O形開口103的底部103a由基材101起算的高度，實質上高於的埋藏氧化層102底部表面102a。但值得注意的是，O形開口103的深度並不以此為限，例如在另一實施例中，用來形成O形開口103的圖案化製程可以停止在底部閘極層122之中。意即，O形開口103並未穿過底部閘極層122而將埋藏氧化層102暴露於外。
O形開口103的底部103a，可以位於(但不以此為限)由底部閘極層122的底部122a起算，往上距離約底部閘極層122的三分之一厚度的位置。
而本說明書中所述的O形開口103，是指由多層堆疊結構110的頂面110a，沿著Z軸方向往基材101方向延伸進入多層堆疊結構110之中，進而形成一種具有平行多層堆疊結構110之頂面110a的O形剖面輪廓的一種凹陷結構(recess structure)。在本說明書的一些實施例中，O形剖面輪廓可以例如是橢圓形、圓形、卵形、圓角矩形(rounded rectangle)，而在本說明書的實施例中，O形剖面輪廓為橢圓形，依據多層堆疊結構110中的導電層120和絕緣層130之材料以及蝕刻深度的較佳控制，在靠近多層堆疊結構110之頂面110a之橢圓形的尺寸大於靠近底部閘極層122底部122a之橢圓形的尺寸，此設計能有利於平衡多層堆疊結構110之上下兩端在後續操作中的控制能力。
之後，在每一個O形開口103的側壁103b和底部103a上依序形成一個記憶層114和一個通道層124。請參照第3A圖和第3B圖，第3A圖係繪示在第2A圖所示之結構上形成記憶層114、通道層124和複數個介電柱狀體105之後的結構上視圖；第3B圖係沿著第3A圖的切線S3所繪示的結構剖面圖。在本說明書的一些實施例中，形成記憶層114和通道層124的步驟包括：使用沉積製程，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，在多層堆疊結構110上形成
記憶層114，並且毯覆於每一個O形開口103的側壁103b和底部103a上。接著，再使用一次沉積製程，例如低壓化學氣相沉積製程，於記憶層上114形成通道層124。
在本說明書的一些實施例中，記憶層114至少包含一個氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO結構)。但記憶層114的結構並不以此為限。在本說明書的另一些實施例中，記憶層114的複合層還可以選自於由一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。構成通道層124的材質可以包括半導體材質(例如多晶矽)、金屬矽化物(silicides)(例如，矽化鈦(TiSi)、矽化鈷(CoSi)或矽鍺(SiGe))、氧化物半導體(oxide semiconductors)(例如氧化銦鋅(InZnO)或氧化銦鎵鋅
(InGaZnO))或兩種或多種上述材質之組合物。在本實施例中，記憶層114可以是ONO複合層，通道層124可以是一個多晶矽層。
然後，以位於多層堆疊結構110頂面110a的圖案化硬罩幕層150為停止層，進行平坦化製程(例如化學機械研磨(Chemical-Mechanical Polishing，CMP))，以移除位於多層堆疊結構110之頂面110a上方的一部分記憶層114和一部分通道層124。藉以在每一個導電層120與記憶層114和通道層124的剩餘部分的複數個交叉點上，分別形成複數個記憶胞140；並在底部閘極層122與記憶層114和通道層124的複數個交叉點上，分別形成至少一個穿隧式場效電晶體(tunnel field-effect transistor)開關141。其中，位於每一個O形開口103中的多個記憶胞140和穿隧式電晶體開關141，可以藉由對應的通道層124，串接成一條閘極圍繞(Gate-all-around，GAA)式記憶胞串列144。
再於O形開口103中填充介電材質以形成介電柱狀體105。本說明書的一些實施例中，介電柱狀體105的形成可以包括下述步驟：首先，在多層堆疊結構110上沉積絕緣材料，例如矽氧化物，並填滿每一個O形開口103。之後，以圖案化硬罩幕層150為停止層，進行平坦化步驟，例如化學機械研磨，移除位於多層堆疊結構110之頂面110a上方的一部分絕緣材料，在每一個O形開口103之中，形成具有平行多層堆疊結構110之頂面110a之O形剖面輪廓的介電柱狀體105(如第3B圖所繪示)。
然後，在多層堆疊結構110之頂面110a上形成複數個開關元件。進行回蝕製程，經由每一個O形開口移除位於介電柱狀體105頂部的一部份介電材質，以使介電柱狀體105的頂面105a與多層堆疊結構110之頂面110a之間具有一高度落差(距離)H1，並將一部份的通道層124暴露於外。請參照第4A圖和第4B圖，第4A圖係繪示對第3A圖所繪示的結構進行回蝕製程之後的結構上視圖；第4B圖係沿著第4A圖所繪示的切線S4所繪示的結構剖面圖。
接著，於每一個O形開口103中的介電柱狀體105上方形成落著接觸墊106。請參照第5A圖和第5B圖，第5A圖係繪示在第4A圖所示之結構上形成複數個落著接觸墊106之後的結構上視圖；第5B圖係沿著第5A圖的切線S5所繪示的結構剖面圖。在本說明書的一些實施例中，落著接觸墊106的形成，包括下述步驟：先採用沉積製程，例如低壓化學氣相沉積製程，在多層堆疊結構110之頂面110a上形成導電材料，使以導電材料自對準(self-align)的方式，填滿每一個O形開口103中，並與暴露於外的一部份通道層124電性接觸。之後，再以圖案化硬罩幕層150為停止層，進行平坦化製程(例如，化學機械研磨製程)，以移除位於多層堆疊結構110之頂面110a上的導電材料。其中，構成落著接觸墊106的導電材料，可以是金屬材料(例如，金、銅、鋁、鎢或上述合金)、半導體材料(例如，摻雜或無摻雜的多晶或單晶矽/鍺)或其他合適的材料。在本實施例中，還可對落著接觸墊106進
行一離子植入製程，將n型摻質(以N+表示)，例如磷(P)或砷(As)驅入落著接觸墊106中。
在多層堆疊結構110上方依序形成一個介電保護層125、一個閘極材料層126和一個介電覆蓋層127，覆蓋於落著接觸墊106和圖案化硬罩幕層150上。請參照第6A圖和第6B圖，第6A圖係繪示在第5A圖所示之結構上形成介電保護層125、閘極材料層126和介電覆蓋層127之後的結構上視圖；第6B圖係沿著第6A圖的切線S6所繪示的結構剖面圖。在本說明書的一些實施例中，構成介電保護層125的材料可以是矽氧化物；閘極材料層126可以包括多晶矽；構成介電覆蓋層127的材料可以與構成介電保護層125的材料相同。
之後，以介電保護層125作為蝕刻停止層，進行一蝕刻製程，移除一部份的介電覆蓋層127和一部份的閘極材料層126，以形成複數個貫穿孔，例如貫穿孔128A和128B，分別與對應的O形開口103部分重疊。請參照第7A圖和第7B圖，第7A圖係繪示在第6A圖所示之結構上形成貫穿孔128A和128B之後的結構上視圖；第7B圖係沿著第7A圖的切線S7所繪示的結構剖面圖。在本說明書的一些實施例中，每一個O形開口103分別與二貫穿孔128A和128B對應。例如，在本實施例中，貫穿孔128A和128B分別與O形開口103的橢圓形剖面輪廓之長軸兩端重疊。
接著，在每一個貫穿孔128A和128B的側壁上形成一個閘介電層129。請參照第8A圖和第8B圖，第8A圖係繪示在第
7A圖所示之結構上形成閘介電層129之後的結構上視圖；第8B圖係沿著第8A圖的切線S8所繪示的結構剖面圖。在本說明書的一些實施例中，閘介電層129係藉由熱氧化製程，將經由貫穿孔128A和128B暴露於外的一部分閘極材料層126氧化，以形成具有環型輪廓的閘介電層129。
再進行一次回蝕製程，經由貫穿孔128A和128B將一部份介電保護層125移除，以暴露出一部分的落著接觸墊106。請參照第9A圖和第9B圖，第9A圖係繪示在第8A圖之結構中移除一部份介電保護層125之後的結構上視圖；第9B圖係沿著第9A圖的切線S9所繪示的結構剖面圖。在本說明書的一些實施例中，為了保護閘介電層129，在進行回蝕製程之前，可以在貫穿孔128A和128B的側壁上形成一個導電薄膜131，例如多晶矽薄膜，以覆蓋閘介電層129，並將後續將會被回蝕製程所移除的一部份介電保護層125經由貫穿孔128A和128B暴露於外。
後續以一通道材料，例如半導體材質(例如多晶矽)、金屬矽化物(例如，矽化鈦、矽化鈷或矽鍺)、氧化物半導體(例如氧化銦鋅或氧化銦鎵鋅)或兩種或多種上述材質之組合物，來填充貫穿孔128A和128B，以形成複數個通道插塞132。請參照第10A圖和第10B圖，第10A圖係繪示在第9A圖之結構中形成複數個通道插塞132之後的結構上視圖；第10B圖係沿著第10A圖的切線S10所繪示的結構剖面圖。在本說明書的一些實施例中，形成
複數個通道插塞132之後，還可以藉由離子植入製程，將n型摻質(以N+表示)，例如磷或砷驅入通道插塞132的頂部。
每一個通道插塞132與對應的落著接觸墊106、介電保護層125、閘極材料層126、閘介電層129和通道插塞132可形成一個金屬-氧化物-半導體電晶體(Metal-Oxide-Semiconductor Transistor，MOS Transistor)開關元件，例如形成於貫穿孔128A(或貫穿孔128B)中的金屬-氧化物-半導體電晶體開關元件147A(金屬-氧化物-半導體電晶體開關元件147B)。其中，通道插塞132與介電覆蓋層127重疊的部分和落著接觸墊106，可分別作為金屬-氧化物-半導體電晶體開關元件147A(金屬-氧化物-半導體電晶體開關元件147B)的源極/汲極；通道插塞132與閘介電層129和介電保護層125重疊的部分可分別作為金屬-氧化物-半導體電晶體開關元件147A(金屬-氧化物-半導體電晶體開關元件147B)的通道區；環繞通道插塞132閘極材料層126，可以作為金屬-氧化物-半導體電晶體開關元件147A(金屬-氧化物-半導體電晶體開關元件147B)的閘極。
然後，以蝕刻製程在多層堆疊結構110中形成複數條溝槽108(grooves)，使每一條溝槽108對應一個O形開口103。請參照第11A圖和第11B圖，第11A圖係繪示在第10A圖所示之結構上形成複數條溝槽108之後的結構透視圖；第11B圖係沿著第11A圖的切線S11所繪示的結構剖面圖。
在本說明書的一些實施例中，每一條溝槽108一方面由介電覆蓋層127沿著Z軸方向向下延伸，穿過與對應的O形開口103重疊的一部分介電覆蓋層127、一部分閘極材料層126和一部分介電保護層125，並穿過位於對應的O形開口103中的落著接觸墊106和介電柱狀體105。另一方面，沿著X軸方向(垂直堆疊方向)延伸超過對應O形開口103的兩側側壁103b，並穿過位於O形開口103相對的兩側側壁103b上的一部分記憶層114、一部分的通道層124，延伸進入多層堆疊結構110以及未與O形開口103重疊的一部分閘極材料層126和介電保護層125。
在本實施例中，每一條溝槽108沿著Z方向延伸的深度不會超過介電柱狀體105的底部105b，而未將位於O形開口103底部103a的一部份記憶層114和一部份通道層124斷開。每一條溝槽108沿著X軸橫向延伸的部分，超出O形開口103的側壁103b，並且穿過記憶層114和通道層124的相對兩側，而將位於O形開口103側壁103b上的一部份記憶層114和一部份通道層124斷開；同時將與O形開口103重疊的一部分閘極材料層126以及位於O形開口103中的落著接觸墊106斷開，並且分別將其分隔成兩個部分。從而使原本電性連接的金屬-氧化物-半導體電晶體開關元件147A和147B藉由對應的溝槽108彼此電性隔離。
由於，位於每一個O形開口103之側壁103b上的一部份記憶層114和一部份通道層124係毯附於O形開口103之側壁103b，因此記憶層114和一部份通道層124都具有平行多層堆疊結
構110之頂面110a的一個O形剖面輪廓。當對應的溝槽108延伸超過O形開口103開時，溝槽108會將記憶層114通道層124的O形剖面輪廓斷開，形成兩個平行多層堆疊結構110之頂面110a的U形剖面輪廓U1(如第11A圖所繪示)。又由於溝槽108並未截斷位於O形開口103底部103a的一部份通道層124。因此，通道層124可以具有垂直X軸方向(垂直堆疊方向)的U形剖面輪廓U2(如第11B圖所繪示)。
在本說明書的一些實施例中，每一條溝槽108可以將應O形開口103中的閘極圍繞式記憶胞串列144切割成藉由通道層124相連的二條子記憶胞串列。其中，閘極圍繞式記憶胞串列144中的每一個記憶胞140(具有O形剖面輪廓的通道層)，被切割成二個具有U形剖面輪廓之通道層的記憶胞145；記憶胞串列144中穿隧式電晶體開關141，被切割成二個穿隧式電晶體開關141a和141b。位於同一側的多個記憶胞145和穿隧式電晶體開關(例如，穿隧式電晶體開關141a)，藉由位於O形開口103之同一側側壁103b上的一部分通道層124串聯，構成一條子記憶胞串列；並藉由位於O形開口103之底部103a的一部分通道層124，將此二條子記憶胞串列連接成一條U形記憶胞串列146。使每一條U形記憶胞串列146的記憶胞145數量，為閘極圍繞式記憶胞串列144之記憶胞140數量的兩倍。在本實施例中，穿隧式電晶體開關141a和141b可以作為U形記憶胞串列146的反轉輔助閘極(Inversion assist Gate，IG)。
後續，以絕緣材料109填充溝槽108。再經由一連串後段製程，形成複數個內連線結構，分別將每一個金屬-氧化物-半導體電晶體開關元件147A和147B分別連接至對應的位元線和對應的共同源極線，以形成如第12A圖和第12B圖所繪示之立體記憶體元件100。例如在本實施例中，位於每一條U形記憶胞串列146的一端的金屬-氧化物-半導體電晶體開關元件147A經由內連線結構112A連接至位元線BL；位於每一條U形記憶胞串列146的一端的金屬-氧化物-半導體電晶體開關元件147B經由內連線結構112A連接至共同源極線CS。其中，金屬-氧化物-半導體電晶體開關元件147A可以作為U形記憶胞串列146的串列選擇開關；金屬-氧化物-半導體電晶體開關元件147B可以作為U形記憶胞串列146的接地選擇開關。
由於，立體記憶體元件100的U形記憶胞串列146係採用的金屬-氧化物-半導體電晶體開關元件147A和147B來做為串列選擇開關/接地選擇開關，因此，不需要採用帶對帶穿隧產生閘極導致汲極漏電電流的方式來對記憶胞串列進行抹除操作。可以避免使用電荷捕捉式薄膜電晶體作為串列選擇開關/接地選擇開關，因電洞注入閘極氧化層，引起電荷累積，導致串列選擇開關/接地選擇開關在寫入操作時無法正常開啟而失效的問題。
然而，採用的金屬-氧化物-半導體電晶體開關元件來做為串列選擇開關/接地選擇開關的立體記憶體元件並不以此為限。例如，請參照第13圖，第13圖係根據本說明書的另一實施
例所繪示的一種立體記憶體元件200的結構剖面圖。立體記憶體元件200與第12B圖所繪示的立體記憶體元件100結構類似，差別在於，立體記憶體元件200不具有埋藏氧化層102，且立體記憶體元件200的多層堆疊結構110下方，還包括一個源極導體層201和複數個介層插塞202。其中，源極導體層201可以是位於基材101之中，與通道層接觸124的一個摻雜區；介層插塞202穿過多層堆疊結構110，而將源極導體層201連接至共同源極線CS。
在本實施例中，位於同一側的多個記憶胞145和穿隧式電晶體開關241a(或穿隧式電晶體開關241b)，可以藉由位於同一側的一部分通道層242串聯，而構成一條獨立獨記憶胞串列246A(或記憶胞串列246B)。其中，金屬-氧化物-半導體電晶體開關元件147A和147B可以分別作為記憶胞串列246A和246B的串列選擇開關，並且分別經由內連線結構212A和212B連接至對應的位元線BL。穿隧式電晶體開關241a和241b可以分別作為記憶胞串列246A和246B的接地選擇開關，並且分別經由源極導體層201和對應的介層插塞202和內連線結構212C連接至共同源極線CS。
請參照第14圖，第14圖係根據本說明書的又一實施例所繪示的一種立體記憶體元件300的結構剖面圖。立體記憶體元件300與第13圖所繪示的立體記憶體元件200結構類似，差別在於，立體記憶體元件300並未採用溝槽108，將閘極圍繞式記憶胞串列144中的每一個記憶胞140切割成二個具有U形通道輪廓的記
憶胞；並將記憶胞串列144中的穿隧式電晶體開關141切割成二個穿隧式電晶體開關。立體記憶體元件300的每一條閘極圍繞式記憶胞串列144，包括單一個用來作為串列選擇開關的金屬-氧化物-半導體電晶體開關元件347，形成在並且分別經由內連線結構312A連接至對應的位元線BL。立體記憶體元件300的穿隧式電晶體開關141，則用來作為記憶胞串列144的接地選擇開關，並且經由源極導體層201和對應的介層插塞202和內連線結構312B連接至共同源極線CS。
根據上述實施例，本說明書是揭露一種立體記憶體元件及其製作方法。其係採用不具有介電電荷捕捉結構之閘極介電層的開關元件，來作為立體記憶體元件中記憶胞串列的串列選擇開關/接地選擇開關。因此，不需要採用帶對帶穿隧產生閘極導致汲極漏電電流的方式來對記憶胞串列進行抹除操作。可以避免使用電荷捕捉式薄膜電晶體作為串列選擇開關/接地選擇開關，因電洞注入閘極氧化層，引起電荷累積，導致串列選擇開關/接地選擇開關在寫入操作時無法正常開啟而失效的問題。
在本說明書的一些實施例中，此種結構可以應用於閘極圍繞式記憶胞串列的立體記憶體元件、包含單閘極垂通道記憶胞串列的立體記憶體元件、具有U形垂直通道結構之記憶胞串列的立體記憶體元件、具有圓柱形通道結構之記憶胞串列的立體記憶體元件或具有半圓柱形通道結構之記憶胞串列的立體記憶體元件。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:立體記憶體元件
101:基材
102:埋藏氧化層
102a:埋藏氧化層的底部
103:O形開口
103b:O形開口的側壁
103a:O形開口的底部
105:介電柱狀體
105a:介電柱狀體的頂面
105b:介電柱狀體的底部
109:絕緣材料
110:多層堆疊結構
110a:多層堆疊結構的頂面
112A:內連線結
112B:內連線結構
114:記憶層
120:導電層
122:底部閘極層
122a:底部閘極層的底部
124:通道層
125:介電保護層
126:閘極材料層
127:介電覆蓋層
129:閘介電層
130:絕緣層
132:通道插塞
131:導電薄膜
145:記憶胞
141a、141b:穿隧式電晶體開關
147A、147B:金屬-氧化物-半導體電晶體開關元件
150:圖案化硬罩幕層
CS:共同源極線
Claims (10)
- 一種立體記憶體元件包括：一多層堆疊結構，包括複數個導電層、複數個絕緣層和至少一開口，該複數個絕緣層與該複數個導電層沿著一堆疊方向交錯堆疊，該至少一開口穿過該複數個導電層；一記憶層，位於該至少一開口中，並與該複數個導電層至少部分重疊；一通道層，位於該至少一開口中，並與該記憶層至少部分重疊；以及一開關元件，包括：一通道插塞，位於該多層堆疊結構上方，並與該通道層電性連接；一閘極介電層，環繞該通道插塞；以及一閘極，環繞該閘極介電層。
- 如申請專利範圍第1項所述之立體記憶體元件，其中該通道層具有一U形剖面輪廓，該U形剖面輪廓垂直該堆疊方向。
- 如申請專利範圍第1項所述之立體記憶體元件，更包括：一落著接觸墊，位於該至少一開口之中，分別與該通道插塞和該通道層接觸，且與該閘極電性隔離。
- 如申請專利範圍第1項所述之立體記憶體元件，更包括：一源極導體層，位於該多層堆疊結構下方，且與該通道層接觸；以及一介層插塞，穿過該多層堆疊結構，且與該源極導體層接觸。
- 如申請專利範圍第1項所述之立體記憶體元件，其中該閘極介電層不具有一介電電荷捕捉結構。
- 一種立體記憶體元件的製作方法，包括：提供一多層堆疊結構，使該多層堆疊結構包括複數個導電層、複數個絕緣層和至少一開口，該複數個絕緣層與該複數個導電層沿著一堆疊方向交錯堆疊，該至少一開口穿過該複數個導電層；於該至少一開口中形成一記憶層，使該記憶層與該複數個導電層至少部分重疊；於該至少一開口中形成一通道層，使該通道層與該記憶層至少部分重疊；以及位於該多層堆疊結構上方形成一開關元件，使該開關元件包括：一通道插塞，與該通道層接觸； 一閘極介電層，環繞該通道插塞，且該閘極介電層不具有介電電荷捕捉結構；以及一閘極，環繞該閘極介電層。
- 如申請專利範圍第6項所述之立體記憶體元件的製作方法，其中形成該開關元件的步驟，包括：以一介電材料填充該至少一開口，以形成一介電柱狀體；形成一落著接觸墊，位於該介電柱狀體上方，且與該通道層接觸；形成一介電保護層，覆蓋於該落著接觸墊與該多層堆疊結構；形成一閘極材料層，覆蓋於該介電保護層；形成一貫穿孔，穿過該閘極材料層；於該貫穿孔的一側壁上形成一閘介電層；經由該貫穿孔移除一部份該介電保護層，以暴露一部份該落著接觸墊；以及以一通道材料填充該貫穿孔，形成該通道插塞。
- 如申請專利範圍第7項所述之立體記憶體元件的製作方法，其中移除一部份該介電保護層之前，更包括於該貫穿孔的該側壁上形成一導電薄膜，以覆蓋該閘介電層。
- 如申請專利範圍第7項所述之立體記憶體元件的製作方法，更包括：形成一溝槽，沿著垂直該堆疊方向的一方向延伸，並超過該至少一開口，以穿過該記憶層和該通道層延伸進入一部份該多層堆疊結構之中；並且沿該堆疊方向穿過與該至少一開口對準的一部份該閘極材料層、一部份該介電保護層、該落著接觸墊和一部份該介電柱狀體，使該通道層具有垂直該堆疊方向的一U形剖面輪廓；以及以一絕緣材料填充該溝槽。
- 如申請專利範圍第9項所述之立體記憶體元件的製作方法，更包括形成一介層插塞，穿過該多層堆疊結構，並與該通道層接觸。
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|---|---|---|---|
| TW108116826A TWI698985B (zh) | 2019-05-16 | 2019-05-16 | 立體記憶體元件及其製作方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI698985B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130009229A1 (en) * | 2011-07-08 | 2013-01-10 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| TW201705451A (zh) * | 2015-07-24 | 2017-02-01 | 旺宏電子股份有限公司 | 記憶體元件及其製作方法 |
| TW201717360A (zh) * | 2015-11-12 | 2017-05-16 | 旺宏電子股份有限公司 | 垂直通道結構 |
| TW201836128A (zh) * | 2017-03-17 | 2018-10-01 | 旺宏電子股份有限公司 | 具有分層的導體的三維記憶體裝置 |
| TW201904027A (zh) * | 2017-06-06 | 2019-01-16 | 旺宏電子股份有限公司 | 記憶體元件及其製作方法 |
-
2019
- 2019-05-16 TW TW108116826A patent/TWI698985B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130009229A1 (en) * | 2011-07-08 | 2013-01-10 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW202044556A (zh) | 2020-12-01 |
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