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TWI707461B - 三維記憶裝置及其製造方法 - Google Patents

三維記憶裝置及其製造方法 Download PDF

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TWI707461B
TWI707461B TW108139376A TW108139376A TWI707461B TW I707461 B TWI707461 B TW I707461B TW 108139376 A TW108139376 A TW 108139376A TW 108139376 A TW108139376 A TW 108139376A TW I707461 B TWI707461 B TW I707461B
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王啟光
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大陸商長江存儲科技有限責任公司
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Abstract

提供了一種三維（3D）記憶裝置及其製造方法。3D記憶裝置包括襯底、複數個絕緣層、複數個閘極材料層和垂直結構。該等絕緣層和該等閘極材料層設置在襯底上並且在垂直方向上交替堆疊。該垂直結構沿該垂直方向穿過該等閘極材料層。該垂直結構包括半導體層和捕獲層。該半導體層沿該垂直方向延長。該捕獲層在水平方向上圍繞該半導體層。該捕獲層包括在該垂直方向上對齊並且相互隔開的複數個捕獲區段。可以通過相互隔開的該等捕獲區段改善3D記憶裝置的電性表現。

Description

三維記憶裝置及其製造方法
本公開涉及一種記憶裝置及其製造方法，更具體而言，涉及一種三維（3D）記憶裝置及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製作製程使平面記憶單元縮小到了更小的尺寸。但是，隨著記憶單元的特徵尺寸接近下限，平面加工和製作技術變得更加困難，而且成本更加高昂。結果，平面記憶單元的記憶密度接近上限。
三維（3D）記憶架構能夠解決平面記憶單元中的密度限制。3D記憶架構包括記憶陣列以及用於控制往返於記憶陣列的信號的周圍裝置。在3D記憶架構當中，記憶體串形成於穿過半導體襯底上的多層堆疊結構的通道孔中。磊晶結構形成於每一通道孔的底部，從而對記憶體串的通道層和半導體襯底進行電性連接。然而，隨著堆疊結構中的層的數量的增大以及堆疊結構中的每一層變得更薄以實現更高記憶密度，一些問題變得嚴重而影響了3D記憶裝置的電性表現和製造良率。因此，必須對3D記憶裝置的結構或/及製造製程做出修改，以提高3D記憶裝置的電性表現或/及製造良率。
在本公開中提供了一種三維（3D）記憶裝置及其製造方法。捕獲層包括在垂直方向上對齊並且相互隔開的複數個捕獲區段，以改善3D記憶裝置的電性表現。
根據本公開的實施例，提供了一種3D記憶裝置。3D記憶裝置包括襯底、複數個絕緣層、複數個閘極材料層和垂直結構。所述多個絕緣層和所述多個閘極材料層設置在所述襯底上並且在垂直方向上交替堆疊。所述垂直結構沿所述垂直方向穿過所述多個閘極材料層。所述垂直結構包括半導體層和捕獲層。所述半導體層沿所述垂直方向延長。所述捕獲層在水平方向上圍繞所述半導體層。所述捕獲層包括在所述垂直方向上對齊並且相互隔開的複數個捕獲區段。
在一些實施例中，多個捕獲區段的其中之一者在所述水平方向上位於所述半導體層和所述多個閘極材料層的其中之一者之間。
在一些實施例中，所述多個絕緣層的其中之一者部分地位於所述多個捕獲區段中的在所述垂直方向上彼此相鄰的兩個捕獲區段之間。
在一些實施例中，各該捕獲區段在垂直方向上的長度小於各該閘極材料層在所述垂直方向上的長度。
在一些實施例中，所述3D記憶裝置進一步包括設置在所述絕緣層中的至少一個絕緣層當中的氣隙，並且所述氣隙位於所述多個閘極材料層中的在所述垂直方向上彼此相鄰的兩個閘極材料層之間。
在一些實施例中，所述垂直結構進一步包括在所述水平方向上圍繞所述捕獲層和所述半導體層的阻擋層，並且所述阻擋層包括在所述垂直方向上對齊並且相互隔開的複數個阻擋區段。
在一些實施例中，所述多個阻擋區段的其中之一者在所述水平方向上設置在所述多個捕獲區段的其中之一者和所述多個閘極材料層的其中之一者之間。
在一些實施例中，所述垂直方向與所述水平方向正交。
根據本公開的實施例，提供了一種3D記憶裝置的製造方法。所述製造方法包括下述步驟。在襯底上形成交替犧牲疊層。所述交替犧牲疊層包括在垂直方向上交替堆疊的複數個第一犧牲層和負數個第二犧牲層。形成沿所述垂直方向穿過所述交替犧牲疊層的垂直結構。所述垂直結構包括半導體層和捕獲層。所述半導體層沿垂直方向延長。所述捕獲層在水平方向上圍繞所述半導體層。去除所述第一犧牲層，從而暴露出所述垂直結構的一部分。在去除所述第一犧牲層之後執行第一蝕刻製程。通過所述第一蝕刻製程對所述捕獲層進行蝕刻，使之包括在所述垂直方向上對齊並且相互隔開的複數個捕獲區段。
在一些實施例中，所述垂直結構進一步包括在所述水平方向上圍繞所述捕獲層和所述半導體層的阻擋層，並且所述3D記憶裝置的製造方法進一步包括在去除所述第一犧牲層之後並且在所述第一蝕刻製程之前執行第二蝕刻製程。通過所述第二蝕刻製程對所述阻擋層進行蝕刻，從而暴露出所述捕獲層的一部分。
在一些實施例中，所述3D記憶裝置的製造方法更包括在所述多個第二犧牲層之間形成複數個絕緣層。所述多個絕緣層和所述多個第二犧牲層在所述垂直方向上交替堆疊。
在一些實施例中，在所述多個絕緣層的至少其中之一者中形成氣隙。
在一些實施例中，所述多個絕緣層的其中之一者部分地位於所述多個捕獲區段中的在所述垂直方向上彼此相鄰的兩個捕獲區段之間。
在一些實施例中，所述3D記憶裝置的製造方法進一步包括在形成所述多個絕緣層的步驟之後利用多個閘極材料層替代所述多個第二犧牲層。
在一些實施例中，在所述多個絕緣層的至少一個絕緣層中形成氣隙，並且所述氣隙位於所述多個閘極材料層中的在所述垂直方向上彼此相鄰的兩個閘極材料層之間。
在一些實施例中，所述多個捕獲區段的其中之一者在所述水平方向上位於所述半導體層和所述多個閘極材料層的其中之一者之間。
在一些實施例中，各該捕獲區段在所述垂直方向上的長度小於各該閘極材料層在所述垂直方向上的長度。
在一些實施例中，所述垂直結構更包括設置在所述襯底和所述捕獲層之間的磊晶層，並且在去除所述多個第二犧牲層之後且在形成所述多個閘極材料層之前，所述磊晶層的一部分被氧化成氧化物區。
在一些實施例中，所述氧化物區在所述水平方向上位於所述磊晶層和所述多個閘極材料層的其中之一者之間。
在一些實施例中，所述垂直方向與所述水平方向正交。
本領域技術人員根據所述描述、申請專利範圍和本公開的圖式能夠理解本公開的其他方面。
儘管討論了具體配置和佈置，但是應當理解所述討論只是為了達到舉例說明的目的。本領域技術人員將認識到可以使用其他配置和佈置而不脫離本公開的實質和範圍。本領域技術人員顯然將認識到也可以將本公開用到各種各樣的其他應用當中。
應當指出，在說明書中提到“一個實施例”、“實施例”、“一些實施例”等表示所述的實施例可以包括特定的特徵、結構或特性，但未必每個實施例都必須包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一實施例。此外，在結合實施例描述特定特徵、結構或特性時，結合明確或未明確描述的其他實施例實現這樣的特徵、結構或特性處於本領域技術人員的知識範圍之內。
一般而言，應當至少部分地由上下文中的使用來理解術語。例如，至少部分地根據上下文，文中採用的術語“一個或複數個”可以用於從單數的意義上描述任何特徵、結構或特點，或者可以用於從複數的意義上描述特徵、結構或特點的組合。類似地，還可以將術語“一”、“一個”或“該”理解為傳達單數用法或者傳達複數用法，其至少部分地取決於上下文。此外，可以將術語“基於”理解為未必意在傳達排他的一組因素，相反可以允許存在其他的未必明確表述的因素，其還是至少部分地取決於上下文。
應當理解，儘管第一、第二等術語可在本文中用於描述各種元件、部件、區域、層或/及區段，但這些元件、部件、區域、層或/及區段不應受到這些術語的限制。這些術語只是用來將一個元件、部件、區域、層或/及區段與另一個區分開。因而，下文討論的第一元件、部件、區域、層或區段可以被稱為第二元件、部件、區域、層或區段而不脫離本公開的教導。
應當容易地理解，應當按照最寬的方式解釋本公開中的“在……上”、“在……上方”和“在……之上”，使得“在……上”不僅意味著直接處於某物上，還包含在某物上且其間具有中間特徵或層的含義，“在……上方”或者“在……之上”不僅包含在某物上方或之上的含義，還包含在某物上方或之上且其間沒有中間特徵或層的含義（即，直接處於某物上）。
此外，文中為了便於說明可以採用空間相對術語，例如，“下面”、“之下”、“下方”、“之上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了圖式所示的取向之外的處於使用或操作中的裝置的不同取向。所述設備可以具有其他取向（旋轉90度或者處於其他取向上），並照樣相應地解釋文中採用的空間相對描述詞。
在下文中使用術語“形成”或術語“設置”描述將一層材料施加至物件的行為。這樣的術語意在描述任何可能的層形成技術，其包括但不限於熱生長、濺射、蒸鍍、化學氣相沉積、磊晶生長、電鍍等。
請參考第1圖和第2圖。第1圖是示出了根據本公開的實施例的三維（3D）記憶裝置的示意圖，並且第2圖是示出了第1圖所示的3D記憶裝置的部分的示意圖。如第1圖和第2圖所示，在這一實施例中提供了3D記憶裝置100。3D記憶裝置100包括襯底10、複數個絕緣層38A、複數個閘極材料層50G和垂直結構VS。絕緣層38A和閘極材料層50G設置在襯底10上並且在垂直方向D1上交替堆疊。在一些實施例中，第一方向D1可以被視為襯底10的厚度方向，並且垂直方向D1可以與襯底10的頂表面正交，但不限於此。垂直結構VS沿垂直方向D1穿過閘極材料層50G。垂直結構VS包括半導體層28和捕獲層24。半導體層28沿垂直方向D1延長。捕獲層24在水平方向D2上圍繞半導體層28。垂直方向D1可以與水平方向D2正交，並且水平方向D2可以平行於襯底10的頂表面，但不限於此。捕獲層24包括複數個捕獲區段，例如複數個第一捕獲區段24A和一第二捕獲區段24B。多個第一捕獲區段24A可以在垂直方向D1上設置在第二捕獲區段24B之上，並且多個第一捕獲區段24A可以在垂直方向D1上對準並且相互隔開。
在一些實施例中，垂直結構VS可以進一步包括磊晶層20、阻擋層22、穿隧層26、填充層30和導電結構34。阻擋層22可以在水平方向D2上圍繞捕獲層24、穿隧層26、半導體層28和填充層30。穿隧層26可以設置在半導體層28和捕獲層24之間，並且填充層30可以在水平方向D2上被半導體層28、穿隧層26、捕獲層24和阻擋層22圍繞。在一些實施例中，垂直結構VS可以被視作在垂直方向D1上穿過交替介電/閘極材料疊層ST2的NAND串，但不限於此。在一些實施例中，垂直結構VS可以具有在垂直方向D1上伸長的圓柱形狀，並且半導體層28、穿隧層26、捕獲層24和阻擋層22可以從圓柱中心沿徑向朝圓柱外表面按照這一順序設置。
在一些實施例中，阻擋層22的底部、捕獲層24的底部和隧道層26的底部可以在垂直方向D1上堆疊並且設置在磊晶層20上。因此，磊晶層20可以在垂直方向D1上設置在阻擋層22和襯底10之間。在一些實施例中，開口可以沿垂直方向D1穿過阻擋層22的底部、捕獲層24的底部和穿隧層26的底部，並且暴露出磊晶層20的一部分，半導體層28可以部分地設置在這一開口內，以便接觸磊晶層20並與之直接電性連接，但不限於此。在一些實施例中，磊晶層20可以被視為NAND記憶結構中的底部選擇閘極（BSG）電晶體的通道結構，並且半導體層28可以通過磊晶層20電性連接至襯底10中的摻雜井（未繪示），但不限於此。在一些實施例中，可以將一個或複數個氣隙（例如，第1圖所示的第一氣隙32）設置到填充層30中，並且導電結構34可以被設置到填充層30上方並且與半導體層28直接連接，但不限於此。
在一些實施例中，交替介電/閘極材料疊層ST2中的多個閘極材料層50G的其中至少一些可以用作記憶單元中的閘極結構，並且該記憶單元可以包括在水平方向D2上受到閘極材料層50G圍繞的阻擋層22的一部分、捕獲層24的一部分、穿隧層26的一部分和半導體層28的一部分。換言之，3D記憶裝置100可以包括在垂直方向D1上堆疊的複數個記憶單元。在一些實施例中，閘極材料層50G可以是單層導電材料或者多層不同材料。例如，各閘極材料層50G可以包括閘極介電層52、阻障層54和金屬層56，但不限於此。在各閘極材料層50G中，閘極介電層52可以在水平方向D2上部分地設置在金屬層56和阻擋層22之間，並且在垂直方向D1上部分地設置在金屬層56和絕緣層38A之間，並且阻障層54可以設置在閘極介電層52和金屬層56之間。
如第1圖和第2圖所示，多個第一捕獲區段24A的其中之一者可以在水平方向D2上位於半導體層28與多個閘極材料層50G的其中之一者之間。各第一捕獲區段24A所處位置可以在水平方向D2上對應於多個閘極材料層50G中的一個，而且所處位置對應於不同的閘極材料層50G的第一捕獲區段24A相互隔開，以降低相鄰記憶單元之間的干擾，例如所處位置對應於在垂直方向D1上佈置的複數個記憶單元的連續捕獲層中的橫向電荷擴散以及/或者在水平方向D2上位於絕緣層38A和半導體層28之間的捕獲層中捕獲的電荷產生的耦合效應。換言之，被設置為相互隔開的多個第一捕獲區段24A可以分別屬於不同記憶單元，以改善3D記憶裝置100的電性表現（例如電荷捕獲或/及電荷保持能力），因為可以相應地避免在水平方向D2上位於絕緣層38A和半導體層28之間的捕獲層中捕獲的電荷或/及連續捕獲層中的電荷的橫向擴散。
在一些實施方案中，阻擋層22可以包括複數個第一阻擋區段22A和一第二阻擋區段22B。多個第一阻擋區段22A可以在垂直方向D1上設置在第二阻擋區段22B上方，並且多個第一阻擋區段22A可以在垂直方向D1上對準並且相互隔開。在一些實施例中，各第一阻擋區段22A可以在水平方向D2上位於多個第一捕獲區段24A的其中之一者和多個閘極材料層50G的其中之一者之間，並且被設置為相互隔開的多個第一阻擋區段22A可以分別屬於不同記憶單元。在一些實施例中，多個絕緣層38A的其中之一者可以部分地位於多個第一捕獲區段24A中的在垂直方向D1上彼此相鄰的兩個第一捕獲區段24A之間。換言之，多個第一捕獲區段24A中的在垂直方向D1上彼此相鄰的兩個第一捕獲區段24A可以通過絕緣層38A隔開。此外，在一些實施例中，3D記憶裝置100可以進一步包括設置在多個絕緣層38A的至少其中之一者中的第二氣隙40。在一些實施例中，第二氣隙40可以位於多個閘極材料層50G中的在垂直方向D1上彼此相鄰的兩個閘極材料層50G之間，以降低多個閘極材料層50G之間的電容，並且改善多個閘極材料層50G之間的電阻電容延遲（RC delay）問題。在一些實施例中，第二氣隙40可以部分地位於多個第一阻擋區段22A中的在垂直方向D1上彼此相鄰設置的兩個第一阻擋區段22A之間或/及部分地位於多個第一捕獲區段24A中的在垂直方向D1上彼此相鄰設置的兩個第一捕獲區段24A之間，從而進一步降低相鄰記憶單元之間的干擾問題，但不限於此。在一些實施例中，各第一捕獲區段24A在垂直方向D1上的長度L1可以小於各閘極材料層50G在垂直方向D1上的長度L3，從而避免在水平方向D2上在絕緣層38A和半導體層28之間形成捕獲層24。在一些實施例中，各第一阻擋區段22A在垂直方向D1上的長度L2也可以小於各閘極材料層50G在垂直方向D1上的長度L3，但不限於此。
在一些實施例中，3D記憶裝置100可以進一步包括第一蓋層16、第二蓋層18、摻雜區36、第一氧化物區42、第二氧化物區44、第二絕緣材料60、縫隙結構70和第一開口H1。第一蓋層16和第二蓋層18可以設置在交替介電/閘極材料疊層ST2上，並且垂直結構VS可以進一步穿過第二蓋層18和第一蓋層16。第一氧化物區42可以設置在磊晶層20中，並且第一氧化物區42可以在水平方向D2上位於磊晶層20和多個閘極材料層50G的其中之一者之間。在一些實施例中，第一氧化物區42可以被視為NAND記憶結構中的BSG電晶體的閘極介電層的一部分，但不限於此。摻雜區36可以設置在襯底10中，並且第二氧化物區44可以設置在摻雜區36上。第一開口H1可以在垂直方向D1上穿過位於摻雜區36上方的第二蓋層18、第一蓋層16和交替介電/閘極材料疊層ST2。縫隙結構70可以設置在第一開口H1中，並且穿過位於摻雜區36上方的第二氧化物區44，以接觸摻雜區36並與摻雜區36電性連接。第二絕緣材料60可以設置在第一開口H1中並且在水平方向D2上圍繞縫隙結構70，從而使縫隙結構70與閘極材料層50G絕緣。在一些實施例中，當襯底10是P型半導體襯底時，摻雜區36可以是N型摻雜區，摻雜區36可以被視為公共源極區，並且縫隙結構70可以被視為源極接觸結構，但不限於此。
請參考第3圖至第15圖以及第1圖至第2圖。第3圖是根據本公開的實施例的3D記憶裝置的製造方法的流程圖，並第4圖至第15圖是示出了這一實施例中的3D記憶裝置的製造方法的示意圖。第5圖是繼第4圖之後的步驟當中的示意圖，第6圖是繼第5圖之後的步驟當中的示意圖，第7圖是繼第6圖之後的步驟當中的示意圖，第8圖是繼第7圖之後的步驟當中的示意圖，第9圖是繼第8圖之後的步驟當中的示意圖，第10圖是繼第9圖之後的步驟當中的示意圖，第11圖是繼第10圖之後的步驟當中的示意圖，第12圖是繼第11圖之後的步驟當中的示意圖，第13圖是繼第12圖之後的步驟當中的示意圖，第14圖是繼第13圖之後的步驟當中的示意圖，第15圖是繼第14圖之後的步驟當中的示意圖，並且第1圖可被視為繼第15圖之後的步驟中的示意圖。3D記憶裝置100的製造方法可以包括但不限於下述步驟。如第4圖所示，提供襯底10並且在襯底10上形成交替犧牲疊層ST1。在一些實施例中，襯底10可以包括矽（例如，單晶矽、多晶矽）、矽鍺（SiGe）、氮化矽（SiC）、氮化鎵（GaN）、磷化銦（InP）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）或者它們的任何適當組合。交替犧牲疊層ST1可以包括在垂直方向D1上交替堆疊的複數個第一犧牲層12和複數個第二犧牲層14。第一犧牲層12的材料成分不同於第二犧牲層14的材料成分，從而在後續製程當中提供所需的蝕刻選擇比。例如，第一犧牲層12的材料可以包括氧化矽或氮化矽，並且第二犧牲層14的材料可以包括多晶矽，但不限於此。在一些實施例中，第一犧牲層12和第二犧牲層14也可以由其他具有所需的蝕刻選擇比的適當材料構成。在一些實施例中，所述交替犧牲疊層ST1中的第一犧牲層12和第二犧牲層14的總數可以是32或64，但不限於此。
如第3圖和第4圖所示，在步驟S11中，可以形成在垂直方向D1上穿過交替犧牲疊層ST1的垂直結構VS。在一些實施例中，第一蓋層16和第二蓋層18可以是在形成垂直結構VS的步驟之前形成的，並且垂直結構VS可以進一步在垂直方向D1上穿過第二蓋層18和第一蓋層16。在一些實施例中，第一蓋層16和第二蓋層18可以包括不同於第一犧牲層12的材料和第二犧牲層14的材料的介電材料，從而避免在被配置為去除第一犧牲層12的後續製程和被配置為去除第二犧牲層14的後續製程中被蝕刻。
在一些實施例中，垂直結構VS的形成方法可以包括但不限於下述步驟。首先，可以形成在垂直方向D1上穿過交替犧牲疊層ST1的開口。在一些實施例中，所述開口在3D記憶裝置的頂視圖中的形狀可以是圓形、矩形或者其他適當閉合形狀。在一些實施例中，襯底10的一部分可以通過所述開口暴露出，並且可以通過形成所述開口的步驟去除襯底10的一部分。接下來，可以在所述開口中形成磊晶層20，之後可以在垂直方向D1上在磊晶層20上方形成阻擋層22、捕獲層24和穿隧層26。在一些實施例中，磊晶層20可以是通過選擇性磊晶生長（SEG）製程形成的多晶矽層，並且磊晶層20可以在通過所述開口暴露出的襯底10的表面處生長，但不限於此。在一些實施例中，磊晶層20可以包括其他適當的磊晶材料，並且/或者可以通過其他適當製程形成。此外，阻擋層22、捕獲層24和穿隧層26可以通過沉積製程形成，例如原子層沉積（ALD）製程、化學氣相沉積（CVD）製程或其他適當的成膜製程。在一些實施例中，阻擋層22可以包括氧化矽、氮氧化矽、高介電常數（high-k）介電材料或者它們的任何組合，捕獲層24可以包括氮化矽、氮氧化矽、矽或者它們的任何組合，並且穿隧層26可以包括氧化矽、氮氧化矽或者它們的任何組合。例如，阻擋層22、捕獲層24和穿隧層26可以是氧化物-氮化物-氧化物（ONO）結構，但不限於此。
接下來，可以形成在垂直方向D1上穿過阻擋層22的底部、捕獲層24的底部和穿隧層26的底部並且暴露出磊晶層20的一部分的開口，並且半導體層28可以形成在穿過交替犧牲疊層ST1的開口中，並且形成在穿過阻擋層22、捕獲層24和穿隧層26的開口中。半導體層28可以在垂直方向D1上延長，並且半導體層28可以在水平方向D2上被穿隧層26、捕獲層24和阻擋層22圍繞。填充層30和導電結構34可以是在形成半導體層28的步驟之後形成的。填充層30可以在水平方向D2上被半導體層28、穿隧層26、捕獲層24和填充層22圍繞。在一些實施例中，半導體層28可以包括非晶矽、多晶矽或其他半導體材料，並且填充層30可以包括氧化物或者其他適當絕緣材料，但不限於此。導電結構34可以被形成到填充層30上方的凹陷上，並且導電結構34可以包括多晶矽或者其他適當的導電材料。在一些實施例中，穿隧層26可以被用於穿隧電荷（電子或電洞）。來自半導體層28的電子或電洞可以通過穿隧層26穿隧至捕獲層24，並且捕獲層24可以用於儲存電荷（電子或電洞），以實施記憶操作，但不限於此。因此，垂直結構VS可以包括磊晶層20、阻擋層22、捕獲層24、穿隧層26、半導體層28、填充層30、第一氣隙32和導電結構34，但不限於此。
如第5圖所示，第一開口H1可以被形成為穿過第二蓋層18、第一蓋層16和交替犧牲疊層ST1，並且在形成垂直結構VS的步驟之後暴露出襯底10的一部分，並且摻雜區36可以形成到通過第一開口H1暴露出的襯底10中。在一些實施例中，摻雜區36可以是通過植入製程或者其他適當摻雜方案形成的。在一些實施例中，摻雜區36可以被視為公共源極區，並且第一開口H1可以被視為公共源極溝槽，但不限於此。在一些實施例中，可以在形成第一開口H1的步驟之前形成覆蓋垂直結構VS的圖案化遮罩層（未繪示），以保護垂直結構VS不受形成第一開口H1和摻雜區36的步驟的損害或/及影響，並且可以在形成摻雜區36之後去除圖案化遮罩層，但不限於此。在一些實施例中，垂直結構VS可以不穿過第二蓋層18，並且第二蓋層18可以在後續製程期間覆蓋垂直結構VS，以保護垂直結構VS不受後續製程的損害或/及影響，但不限於此。
如第3圖和第6圖所示，在步驟S12中，可以在形成摻雜區36的步驟之後去除交替犧牲疊層ST1中的第一犧牲層12，以暴露出垂直結構VS的一部分。在一些實施例中，第一犧牲層12可以通過濕式蝕刻製程或者其他能夠完全去除第一犧牲層12而不損害其他材料層的適當去除方案去除。如第3圖、第6圖和第7圖所示，在步驟S13中，可以執行蝕刻製程，以去除通過去除第一犧牲層12的步驟暴露出的阻擋層22的一部分。阻擋層22可以通過所述蝕刻製程蝕刻成暴露出捕獲層24的一部分，並且阻擋層22可以通過所述蝕刻製程蝕刻成包括多個第一阻擋區段22A和第二阻擋區段22B。換言之，阻擋層22的一部分可以通過所述蝕刻製程的蝕刻變成多個第一阻擋區段22A，並且阻擋層22的另一部分可以通過所述蝕刻製程的蝕刻變成第二阻擋區段22B。可以形成複數個沿水平方向D2穿過阻擋層22的第二開口H2，並且暴露出捕獲層24的一部分。多個第一阻擋區段22A可以在垂直方向D1上對齊，並且相互隔開。多個第一阻擋區段22A可以在垂直方向D1上設置在第二阻擋區段22B上方，並且第二阻擋區段22B可以被設置為與第一阻擋區段22A隔開。
如第3圖、第7圖和第8圖所示，在步驟S14中，可以執行另一蝕刻製程，以去除通過第二開口H2暴露出的捕獲層24的一部分。捕獲層24可以通過所述蝕刻製程蝕刻成暴露出穿隧層26的一部分，並且捕獲層24可以通過所述蝕刻製程蝕刻成包括多個第一捕獲區段24A和第二捕獲區段24B。換言之，捕獲層24的一部分可以通過所述蝕刻製程的蝕刻變成多個第一捕獲區段24A，並且捕獲層24的另一部分可以通過所述蝕刻製程的蝕刻變成第二捕獲區段24B。可以形成複數個沿水平方向D2穿過捕獲層24的第三開口H3，並且暴露出穿隧層26的一部分。多個第一捕獲區段24A可以在垂直方向D1上對齊並且相互隔開。多個第一捕獲區段24A可以在垂直方向D1上設置在第二捕獲區段24B上方，並且第二捕獲區段24B可以被設置為與第一捕獲區段24A隔開，但不限於此。在一些實施例中，第二捕獲區段24B可以直接與最底部的第一捕獲區段24A連接。在一些實施例中，被配置為蝕刻捕獲層24的蝕刻製程可以被視為第一蝕刻製程，並且被配置為蝕刻阻擋層22的蝕刻製程可以被視為在第一蝕刻製程之前執行的第二蝕刻製程。所述第一蝕刻製程和第二蝕刻製程可以是在去除第一犧牲層的步驟之後執行的。在一些實施例中，第一蝕刻製程和第二蝕刻製程可以包括濕式蝕刻製程，或者其他具有高蝕刻選擇比的蝕刻方案。在一些實施例中，在第一蝕刻製程中使用的蝕刻劑可以不同於在第二蝕刻製程中使用的蝕刻劑，尤其是在穿隧層26的材料與阻擋層22的材料類似的時候，但是本公開不限於此。在一些實施例中，阻擋層22和捕獲層24也可以通過相同的蝕刻製程蝕刻，從而形成多個第一阻擋區段22A和多個第一捕獲區段24A。
如第3圖、第9圖和第10圖所示，在步驟S15中，多個絕緣層38A可以在垂直方向D1上形成於第二犧牲層14之間。在一些實施例中，通過CVD製程或其他適當的成膜製程，第一絕緣材料38可以部分地形成於第二犧牲層14之間並且部分地形成於第一開口H1中。第一絕緣材料38可以包括氧化物、氮化物、氮氧化物或其他適當的絕緣材料。接下來可以去除形成於第一開口H1中的第一絕緣材料38，從而在多個第二犧牲層14之間形成多個絕緣層38A。因此，可以在垂直方向D1上交替堆疊多個絕緣層38A和多個第二犧牲層14。在一些實施例中，多個絕緣層38A的其中之一者可以部分地位於多個第一捕獲區段24A中的在垂直方向D1上彼此相鄰的兩個第一捕獲區段24A之間。換言之，多個第一捕獲區段24A中的在垂直方向D1上彼此相鄰的兩個第一捕獲區段24A可以通過絕緣層38A隔開。在一些實施例中，可以在多個絕緣層38A的其中之一者當中形成一個或複數個第二氣隙40，尤其是當多個第二犧牲層14中的在垂直方向D1上彼此相鄰的兩個第二犧牲層14之間的距離極短並且/或者第一絕緣材料38的縫隙填充能力相對較差的時候。第二氣隙40可以位於多個第二犧牲層中的在垂直方向D1上彼此相鄰的兩個第二犧牲層14之間。在一些實施例中，第二氣隙40可以部分地位於多個第一阻擋區段22A中的在垂直方向D1上彼此相鄰設置的兩個第一阻擋區段22A之間或/及部分地位於多個第一捕獲區段24A中的在垂直方向D1上彼此相鄰設置的兩個第一捕獲區段24A之間，但不限於此。
如第3圖以及第10圖至第15圖所示，在步驟S16中，可以在形成絕緣層38A的步驟之後利用多個閘極材料層50G替代多個第二犧牲層14。利用閘極材料層50G替代第二犧牲層14的方法可以包括但不限於下述步驟。如第10圖和第11圖所示，可以去除第二犧牲層14，從而形成在垂直方向D1上處於多個絕緣層38A之間的複數個第四開口H4。在一些實施例中，第四開口H4可以被視為閘極溝槽，並且第二犧牲層14可以通過濕式蝕刻製程或者其他能夠完全去除第二犧牲層14而不損害其他材料層的適當去除方案去除，但不限於此。在一些實施例中，當第二犧牲層14的材料與襯底10的材料類似時，通過第一開口H1暴露出的摻雜區36的一部分可以通過被配置為去除第二犧牲層14的蝕刻製程去除。
如第10圖至第12圖所示，在一些實施例中，可以在去除第二犧牲層14的步驟之後並且在形成閘極材料層的步驟之前通過氧化製程將磊晶層20的一部分氧化成第一氧化物區42。在一些實施例中，多個第四開口H4的其中之一者可以暴露出磊晶層20的一部分，並且第一氧化物區42可以形成在通過第四開口H4暴露出的磊晶層20中。在一些實施例中，用於形成第一氧化物區42的氧化製程可以包括熱氧化製程、化學氧化製程或者其他適當的氧化方案，並且摻雜區36的一部分可以通過所述氧化製程被氧化成第二氧化物區44，但不限於此。如第13圖所示，閘極材料50可以部分地形成於絕緣層38A之間並且部分地形成於第一開口H1內。在一些實施例中，閘極材料50可以是單一導電材料，或者可以是包括不同材料層的複合材料，例如，上文描述的第2圖所示的閘極介電層52、阻障層54和金屬層56。在一些實施例中，閘極介電層52可以包括high-k介電材料或者其他適當的介電材料，阻障層54可以包括氮化鈦、氮化鉭或其他適當阻障材料，金屬層56可以包括具有相對較低的電阻率的金屬材料，例如銅、鋁、鎢或其他適當金屬材料。
如第13圖和第14圖所示，接下來可以去除形成於第一開口H1中的閘極材料50，從而在多個絕緣層38A之間形成多個閘極材料層50G。因此，可以使多個絕緣層38A和多個閘極材料層50G在垂直方向D1上交替堆疊，從而形成交替介電/閘極材料疊層ST2。在一些實施例中，可以使多個閘極材料層50G沿水平方向D2凹陷，但不限於此。在一些實施例中，第二氣隙40可以位於多個閘極材料層50G中的在垂直方向D1上彼此相鄰的兩個閘極材料層50G之間，以降低多個閘極材料層50G之間的電容，並且改善多個閘極材料層50G之間的電阻電容延遲問題。在一些實施例中，第一氧化物區42可以在水平方向D2上位於磊晶層20和多個閘極材料層50G的其中之一者之間，並且第一氧化物區42可以被視為NAND記憶結構中的BSG電晶體的閘極介電層的一部分，但不限於此。
如第15圖和第1圖所示，在一些實施例中，第二絕緣材料60可以形成在第一開口H1中，並且可以形成穿過摻雜區36上方的第二絕緣材料60和第二氧化物區44以便接觸摻雜區36並與之電性連接的縫隙結構70。在一些實施例中，第二絕緣材料60可以包括矽氧化物或其他適當絕緣材料，並且縫隙結構70可以包括導電材料，例如鎢、銅、鋁或其他適當導電材料。
綜上所述，在根據本公開的3D記憶裝置及其製造方法中，捕獲層包括在垂直方向上對齊並且相互隔開的複數個第一捕獲區段，以降低相鄰記憶單元之間的干擾。例如可避免所處位置對應於在垂直方向上佈置的複數個記憶單元的連續捕獲層中的橫向電荷擴散以及/或者在水平方向上位於絕緣層和半導體層之間的捕獲層中捕獲的電荷產生的耦合效應的相關問題，而3D記憶裝置的電性表現可以得到相應地改善。此外，氣隙可以形成於設置在多個閘極材料層中的在垂直方向上彼此相鄰的兩個閘極材料層之間的絕緣層中，以降低多個閘極材料層之間的電容，並且改善多個閘極材料層之間的電阻電容延遲問題。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:襯底 12:第一犧牲層 14:第二犧牲層 16:第一蓋層 18:第二蓋層 20:磊晶層 22:阻擋層 22A:第一阻擋區段 22B:第二阻擋區段 24:捕獲層 24A:第一捕獲區段 24B:第二捕獲區段 26:穿隧層 28:半導體層 30:填充層 32:第一氣隙 34:導電結構 36:摻雜區 38:第一絕緣材料 38A:絕緣層 40:第二氣隙 42:第一氧化物區 44:第二氧化物區 50:閘極材料 50G:閘極材料層 52:閘極介電層 54:阻障層 56:金屬層 60:第二絕緣材料 70:縫隙結構 100:3D記憶裝置 D1:垂直方向 D2:水平方向 H1:第一開口 H2:第二開口 H3:第三開口 H4:第四開口 L1:長度 L2:長度 L3:長度 S11:步驟 S12:步驟 S13:步驟 S14:步驟 S15:步驟 S16:步驟 ST1:交替犧牲疊層 ST2:交替介電/閘極材料疊層 VS:垂直結構
被併入本文並形成說明書的部分的圖式例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本公開。 第1圖是示出了根據本公開的實施例的三維（3D）記憶裝置的示意圖。 第2圖是示出了第1圖所示的3D記憶裝置的一部分的示意圖。 第3圖是根據本公開的實施例的3D記憶裝置的製造方法的流程圖。 第4圖至第15圖是示出了根據本公開的實施例的3D記憶裝置的製造方法的示意圖，其中，第5圖是繼第4圖之後的步驟當中的示意圖，第6圖是繼第5圖之後的步驟當中的示意圖，第7圖是繼第6圖之後的步驟當中的示意圖，第8圖是繼第7圖之後的步驟當中的示意圖，第9圖是繼第8圖之後的步驟當中的示意圖，第10圖是繼第9圖之後的步驟當中的示意圖，第11圖是繼第10圖之後的步驟當中的示意圖，第12圖是繼第11圖之後的步驟當中的示意圖，第13圖是繼第12圖之後的步驟當中的示意圖，第14圖是繼第13圖之後的步驟當中的示意圖，並且第15圖是繼第14圖之後的步驟當中的示意圖。
10:襯底
16:第一蓋層
18:第二蓋層
20:磊晶層
22:阻擋層
22A:第一阻擋區段
22B:第二阻擋區段
24:捕獲層
24A:第一捕獲區段
24B:第二捕獲區段
26:穿隧層
28:半導體層
30:填充層
32:第一氣隙
34:導電結構
36:摻雜區
38A:絕緣層
40:第二氣隙
42:第一氧化物區
44:第二氧化物區
50:閘極材料
50G:閘極材料層
60:第二絕緣材料
70:縫隙結構
100:3D記憶裝置
D1:垂直方向
D2:水平方向
H1:第一開口
ST2:交替介電/閘極材料疊層
VS:垂直結構

Claims (20)

  1. 一種三維（3D）記憶裝置，包括： 襯底； 設置在該襯底上的複數個絕緣層； 設置在該襯底上的複數個閘極材料層，其中該等絕緣層和該等閘極材料層在垂直方向上交替堆疊；以及 在該垂直方向上穿過該閘極材料層的垂直結構，其中該垂直結構包括： 在該垂直方向上延長的半導體層；以及 在水平方向上圍繞該半導體層的捕獲層，其中該捕獲層包括在該垂直方向上對齊並且相互隔開的複數個捕獲區段。
  2. 如請求項1所述的3D記憶裝置，其中該等捕獲區段的其中之一者在該水平方向上位於該半導體層和該等閘極材料層的其中之一者之間。
  3. 如請求項1所述的3D記憶裝置，其中該等絕緣層的其中之一者部分地位於該等捕獲區段中的在該垂直方向上彼此相鄰的兩個捕獲區段之間。
  4. 如請求項1所述的3D記憶裝置，其中各該捕獲區段在該垂直方向上的長度小於各該閘極材料層在該垂直方向上的長度。
  5. 如請求項1所述的3D記憶裝置，更包括： 設置在該等絕緣層中的至少一個絕緣層中的氣隙，其中該氣隙位於該等閘極材料層中的在該垂直方向上彼此相鄰的兩個閘極材料層之間。
  6. 如請求項1所述的3D記憶裝置，其中該垂直結構更包括在該水平方向上圍繞該捕獲層和該半導體層的阻擋層，並且該阻擋層包括在該垂直方向上對齊並且相互隔開的多個阻擋區段。
  7. 如請求項6所述的3D記憶裝置，其中該等阻擋區段的其中之一者在該水平方向上設置在該等捕獲區段的其中之一者和該等閘極材料層的其中之一者之間。
  8. 如請求項1所述的3D記憶裝置，其中該垂直方向與該水平方向正交。
  9. 一種三維（3D）記憶裝置的製造方法，包括： 在襯底上形成交替犧牲疊層，其中該交替犧牲疊層包括在垂直方向上交替堆疊的複數個第一犧牲層和複數個第二犧牲層； 形成在該垂直方向上穿過該交替犧牲疊層的垂直結構，其中該垂直結構包括： 在該述垂直方向上延長的半導體層；以及 在水平方向上圍繞該半導體層的捕獲層； 去除該等第一犧牲層，以暴露出該垂直結構的一部分；以及 在去除該等第一犧牲層之後執行第一蝕刻製程，其中通過該第一蝕刻製程蝕刻該捕獲層，以使該捕獲層包括在該垂直方向上對齊並且相互隔開的複數個捕獲區段。
  10. 如請求項9所述的3D記憶裝置的製造方法，其中該垂直結構更包括在該水平方向上圍繞該捕獲層和該半導體層的阻擋層，並且該3D記憶裝置的製造方法更包括： 在去除該等第一犧牲層之後並且在該第一蝕刻製程之前執行第二蝕刻製程，其中通過該第二蝕刻製程對該阻擋層進行蝕刻，以暴露出該捕獲層的一部分。
  11. 如請求項9所述的3D記憶裝置的製造方法，更包括： 形成位於該等第二犧牲層之間的複數個絕緣層，其中該等絕緣層和該等第二犧牲層在該垂直方向上交替堆疊。
  12. 如請求項11所述的3D記憶裝置的製造方法，其中氣隙形成於該等絕緣層中的至少一個絕緣層中。
  13. 如請求項11所述的3D記憶裝置的製造方法，其中該等絕緣層的其中之一者部分地位於該等捕獲區段中的在該垂直方向上彼此相鄰的兩個捕獲區段之間。
  14. 如請求項11所述的3D記憶裝置的製造方法，更包括： 在形成該等絕緣層之後，利用複數個閘極材料層替代該等第二犧牲層。
  15. 如請求項14所述的3D記憶裝置的製造方法，其中氣隙形成於該等絕緣層中的至少一個絕緣層中，並且該氣隙位於該等閘極材料層中的在該垂直方向上彼此相鄰的兩個閘極材料層之間。
  16. 如請求項14所述的3D記憶裝置的製造方法，其中該等捕獲區段的其中之一者在該水平方向上位於該半導體層和該等閘極材料層的其中之一者之間。
  17. 如請求項14所述的3D記憶裝置的製造方法，其中各該捕獲區段在該垂直方向上的長度小於各該閘極材料層在該垂直方向上的長度。
  18. 如請求項14所述的3D記憶裝置的製造方法，其中該垂直結構更包括設置在該襯底和該捕獲層之間的磊晶層，並且在去除該等第二犧牲層之後並且在形成該等閘極材料層之前，該磊晶層的一部分被氧化成氧化物區。
  19. 如請求項18所述的3D記憶裝置的製造方法，其中該氧化物區在該水平方向上位於該磊晶層和該等閘極材料層的其中之一者之間。
  20. 如請求項9所述的3D記憶裝置的製造方法，其中該垂直方向與該水平方向正交。
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