[go: up one dir, main page]

TWI743695B - 包括具有經調節的氮重量百分比的穿隧層的通道結構及其形成方法 - Google Patents

包括具有經調節的氮重量百分比的穿隧層的通道結構及其形成方法 Download PDF

Info

Publication number
TWI743695B
TWI743695B TW109107153A TW109107153A TWI743695B TW I743695 B TWI743695 B TW I743695B TW 109107153 A TW109107153 A TW 109107153A TW 109107153 A TW109107153 A TW 109107153A TW I743695 B TWI743695 B TW I743695B
Authority
TW
Taiwan
Prior art keywords
layer
annealing
present
weight percentage
nitrogen
Prior art date
Application number
TW109107153A
Other languages
English (en)
Other versions
TW202127634A (zh
Inventor
劉松
沈超
陳德建
汪文婷
黃欣欣
許芷萍
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202127634A publication Critical patent/TW202127634A/zh
Application granted granted Critical
Publication of TWI743695B publication Critical patent/TWI743695B/zh

Links

Images

Classifications

    • H10P14/6529—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H10P14/6339—
    • H10P14/662—
    • H10P14/6927—
    • H10P95/00—

Landscapes

  • Semiconductor Memories (AREA)
  • Engineering & Computer Science (AREA)
  • Non-Volatile Memory (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Abstract

公開了記憶體元件及其製造方法的實施例。在示例中，一種記憶體元件，包括：一基底、一儲存堆疊體、以及一通道結構。所述儲存堆疊體包括在所述基底之上的交錯的多個導體層和多個介電層。所述通道結構延伸透過所述儲存堆疊體到達所述基底中，並且包括一功能層，所述功能層包括一穿隧層，其中所述穿隧層的氮重量百分比不大於28%。

Description

包括具有經調節的氮重量百分比的穿隧層的通道結構及其形 成方法
本發明的實施例涉及立體(3D)記憶體元件及其重量百分比和製造方法。
透過改進製程技術、電路設計、程式設計演算法以及製造製程，平面儲存單元被縮小到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高昂。因此，平面儲存單元的儲存密度接近上限。
立體(3D)儲存架構可以解決平面儲存單元中的密度限制。3D儲存架構包括記憶體陣列和用於控制信號來往於記憶體陣列的週邊設備。
於此公開了包括具有經調節的氮重量百分比的穿隧層的通道結構的實施例及其製造方法。
根據本發明的其中一種實施例，提供一種記憶體元件，包括一基底，一儲存堆疊體，包括在所述基底之上的交錯的多個導體層和多個介電層，以及一通道結構，延伸通過所述儲存堆疊體到達所述基底中，其中，所述通道結構包括一功能層，所述功能層包括一穿隧層，其中所述穿隧層的一氮重量百分比不大於約28%。
在本發明的其中一實施例中，其中，所述功能層還包括一阻擋層和一儲存層，其中所述阻擋層、所述儲存層和所述穿隧層依序從所述通道結構的一側壁到一中心徑向地排列分佈。
在本發明的其中一實施例中，其中，所述氮重量百分比在約10%至約28%的範圍內。
在本發明的其中一實施例中，其中，所述穿隧層中的一氧重量百分比在約32%至約46%的範圍內。
在本發明的其中一實施例中，其中，所述通道結構還包括：在所述穿隧層之上的一半導體層，以及在所述半導體層之上並填充所述通道結構的一介電芯。
在本發明的其中一實施例中，其中，所述穿隧層包括一氮氧化矽層。
在本發明的其中一實施例中，其中，所述穿隧層包括一複合結構，所述複合結構包括多個氮氧化矽層。
在本發明的其中一實施例中，還包括與所述基底和所述通道結構接觸的一半導體插塞。
在本發明的其中一實施例中，其中，所述氮重量百分比不大於約20%。
根據本發明的其中一種實施例，提供了一種用於形成記憶體元件的方法，包括：首先，在一基底之上的一堆疊結構中形成一通道孔，接著從所述通道孔的一側壁朝向所述通道孔的一中心徑向依次沉積一阻擋層、一儲存層和一穿隧層，然後執行一熱處理，以將所述穿隧層中的氮重量含量調節為不大於約28%，以及在所述通道孔中的所述穿隧層之上沉積一半導體層。
在本發明的其中一實施例中，其中，利用所述熱處理來降低所述穿隧層中的一氮重量含量。
在本發明的其中一實施例中，其中，執行所述熱處理包括執行一退火製程。
在本發明的其中一實施例中，其中，執行所述退火製程包括提供填充有氧氣的一退火氣體。
在本發明的其中一實施例中，其中，執行所述退火製程包括提供填充有氧氣和氯化氫氣體的一混合物的所述退火氣體。
在本發明的其中一實施例中，其中，氧氣的一流動速率高於氯化氫氣體的一流動速率。
在本發明的其中一實施例中，其中，提供所述退火製程還包括提供一退火時間範圍、一退火溫度或一退火壓力中的至少一個，並且其中，所述退火時間範圍在約20分鐘至約150分鐘的範圍內，所述退火溫度在約攝氏700度至約攝氏1000度的範圍內，並且所述退火壓力約為標準大氣壓。
在本發明的其中一實施例中，其中，利用所述熱處理來減小所述穿隧層中的一缺陷數量。
在本發明的其中一實施例中，其中，執行所述熱處理包括在一連續的時間範圍中調節所述熱處理的參數值，其中所述參數值包括一處理壓力、一處理溫度或一氣體的流動速率中的至少一個。
在本發明的其中一實施例中，其中，沉積所述阻擋層、所述儲存層和所述穿隧層的方法均包括原子層沉積(ALD)。
在本發明的其中一實施例中，其中，所述退火製程在所述半導體層的沉積步驟之前執行。
100:通道結構
101:閘極電極
102:阻擋層
103:儲存層
104:穿隧層
105:半導體層
106:元件
200:退火裝置
202:爐
204:氣體源
206:樣品
208:樣品支撐基座
210:入口
212:排氣口
214:控制器
220:反應器腔室
300:製造方法
302:基底
304:堆疊結構
306:犧牲層
308:介電層
310:通道孔
312:阻擋層
314:儲存層
316:穿隧層
318:半導體層
320:介電芯
322:半導體插塞
326:退火的穿隧層
600:流程圖
602:操作步驟
604:操作步驟
606:操作步驟
608:操作步驟
t1:時間
t2:時間
t3:時間
t4:時間
t5:時間
t6:時間
t7:時間
P1:參數值
P2:參數值
P3:參數值
P4:參數值
併入本文中並形成申請檔一部分的附圖繪示出了本發明的實施例，並且與說明書一起進一步用於解釋本發明的原理並使本領域技術人員能夠實現和使用本發明。
圖1繪示出了根據一些實施例的3D記憶體元件中的通道結構的一部分的橫截面的示意圖。
圖2繪示出了在本發明的各種實施例中使用的退火裝置。
圖3A至圖3D繪示出了根據一些實施例中，形成具有穿隧層的通道結構的示例性製造製程，該穿隧層具有降低後的氮重量百分比。
圖4繪示出了根據一些實施例的在不同退火條件下形成的氮重量百分比。
圖5繪示出了根據一些實施例的在不同退火條件下形成的氮重量百分比和氧重量百分比。
圖6繪示出了根據一些實施例的形成具有示例性穿隧層的通道結構的示例性製造製程的流程圖，該穿隧層具有降低後的氮重量百分比。
圖7A-7C繪示出了根據一些實施例的在退火製程期間的示例性參數調節。
將參考附圖描述本發明的實施例。
儘管討論了特定的配置和佈置，但是應當理解，這樣做僅出於說明的目的。本領域技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對本領域技術人員將顯而易見的是，本發明還可以用於多種其他應用中。
應當注意，申請檔中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示描述的實施例可以包括特定特徵、結構、 或特性，但是每一個實施例不必然包括該特定特徵、結構、或特性。此外，該短語不必然指相同的實施例。此外，當聯繫實施例描述特定特徵、結構或特性時，不管是否明確描述，與其它實施例相聯繫來改變該特徵、結構或特性都在本領域技術人員的知識範圍內。
通常，至少部分根據上下文中的使用來理解術語學。例如，於此使用的術語“一個或多個”，至少部分取決於上下文，可以用於在單數的意義上描述任何特徵、結構、或特性，或可以用於在複數的意義上描述特徵、結構或特性的組合。類似地，例如“一”、“一個”、或“所述”的術語再次可以被理解為傳達單數使用或傳達複數使用，至少部分取決於上下文。另外，術語“基於”可以被理解為不必然旨在傳達一組排他的因素，並且可以替代地允許存在不必然明確描述的附加因素，仍然至少部分地取決於上下文。
將易於理解的是，本發明中的“在……上”、“在……上方”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……(某物)上”，而且也包括“在……(某物)上”且其間具有中間特徵或層的意思，並且“在……上方”或“在……之上”不僅意指“在……(某物)上方”或“在……(某物)之上”的意思，而且也能夠包括“在……(某物)上方”或“在……(某物)之上”，而其間沒有中間特徵或層(即，直接在某物上)的意思。
此外，空間上的相對術語，例如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等於此可以用於易於描述，以描述如圖中示出的一個元件或特徵與別的元件(單個或多個)或特徵(單個或多個) 的關係。除圖中描繪的取向之外，空間上的相對術語還意圖涵蓋使用或操作步驟中的元件的不同取向。裝置可以另外地取向(旋轉90度或以其它取向)並且可以同樣地相應解釋於此使用的空間上的相對描述符。
如於此使用的，術語“基底”指一種材料，隨後的材料層要增加到該材料上。能夠對基底自身進行圖案化。能夠對增加到基底頂上的材料進行圖案化，或者增加到基底頂上的材料能夠保持未被圖案化。此外，基底能夠包括多種系列的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底能夠由例如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層能夠在下覆或上覆結構的整個之上延伸，或可以具有比最低或最高結構之間的寬度更小的寬度。此外，層能夠是厚度小於同質或異質連續結構的厚度的該連續結構的區域。例如，層能夠位於連續結構的頂部表面和底部表面之間的水準平面的任何對之間，或位於連續結構的頂部表面和底部表面處的水準平面的任何對之間。層能夠水準地、垂直地、和/或沿著錐形表面延伸。基底能夠是層，能夠在其中包括一個或多個層，和/或能夠在其上、其上方、和/或其下方具有一個或多個層。層能夠包括多個層。例如，互連層能夠包括一個或多個導體和接觸層(其中，形成了互連線和/或過孔接觸部)和一個或多個介電層。
如於此使用的，術語“標稱的/標稱地”指在產品或製程的設計階段期間設定的用於元件或製程操作步驟的特性或參數的期望或目標值與期望值以上和/或以下的值的範圍一起。值的範圍能夠歸因於製造製程或公差的稍微變化。如於此使用的，術語“約”指示能夠基於與主題半導體元件相關聯的特定 技術節點而變化的給定量的值。基於特定技術節點，術語“約”能夠指示給定量的值能夠在例如該值的10-30%(例如，該值的±10%、±20%、或±30%)之內變化。
如本文所使用的，術語“(3D NAND儲存串”是指在橫向取向的基底上串聯連接的儲存單元電晶體的垂直取向的串，使得儲存單元電晶體的串相對於基底在垂直方向上延伸。如本文所使用的，術語“垂直/垂直地”意指標稱上垂直於基底的橫向表面。
如本文所使用的，術語“樓梯”、“台階”和“層級”可以互換使用。如本文所用，階梯結構是指一組表面，其包括至少兩個水準表面和至少兩個垂直表面，使得各個水準表面與從該水準表面的第一邊緣向上延伸的第一垂直表面鄰接，並與從該水平面的第二邊緣向下延伸的第二垂直表面鄰接。“樓梯”指一組鄰接表面的高度的垂直偏移。
在3D記憶體元件中，儲存單元形成在閘極電極和3D NAND儲存串的交叉處。3D NAND記憶體串通常包括通道結構，該通道結構具有從通道結構的側壁到通道結構的中心徑向佈置的阻擋層、儲存層、穿隧層和半導體層。
穿隧層通常包括例如氮氧化矽(SiOxNy，在本文中也稱為“SiON”)的介電材料，其提供/確定穿隧層中氮重量百分比(wt%)。其中氮的重量百分比，對穿隧層的電性能和膜的品質都至關重要。因此，重要的是形成高品質的膜和所需氮重量百分比的穿隧層。在常規的元件製造中，在不進行任何後沉積處理的情況下，透過沉積形成穿隧層，並且限制調節穿隧層中氮重量百分比，例如， 穿隧層中氮重量百分比通常在約28%至約40%的範圍內。在此情況下，穿隧層中的缺陷可能無法修復。換句話說，可能難以調節穿隧層中的氮重量百分比，並同時獲得期望的膜品質。即，用於控制穿隧層中的氮重量百分比的製程彈性相對小。
根據本發明的各種實施例，提供了一種具有通道結構的3D記憶體元件，該通道結構具有降低的氮重量百分比的穿隧層。所公開的穿隧層中的氮重量百分比的範圍，大致上低於常規形成的穿隧層中的氮重量百分比的範圍，使得所公開的方法可以用於增廣穿隧層中的氮重量百分比的範圍，進而更容易對穿隧層中的氮重量百分比進行調節。也就是說，可以擴大用於控制穿隧層中的氮重量百分比的製程範圍，特別是在最小值(最低範圍)。根據一些實施例，為了形成穿隧層，在沉積半導體層之前執行退火製程，以降低穿隧層中的氮重量百分比並改善穿隧層的膜品質。可以控制和調節退火製程的各種參數以產生具有期望的氮重量百分比的穿隧層。
為了形成用於退火製程的期望氣體，在本發明的其中一些實施例中，將氧氣引入反應器腔室中；並且在本發明的其中一些實施例中，將氧氣和氯化氫氣體的混合物引入反應器腔室中。氧氣的流動速率可以高於氯化氫氣體的流動速率。退火時間範圍可以控制在約30分鐘至約120分鐘的範圍內。可以將退火溫度控制在約攝氏800度至約攝氏950度的範圍內。所得的穿隧層可具有約10%至約28%的氮重量百分比，低於常規形成的穿隧層中的氮重量百分比。同時，退火製程可以減少穿隧層中的缺陷數量和/或允許氮原子的分佈更均勻，進而改善穿隧層的膜品質。
圖1繪示出了根據一些實施例的通道結構100的一部分的橫截面視圖。通道結構100可以是在包括多個交錯的導體層和介電層的記憶體堆疊體中延伸的3D NAND儲存串的一部分。導體層用作儲存串的閘極電極(例如101)。如圖1所示，閘極電極101與通道結構形成接觸。為了簡單起見，僅描繪了一部分通道結構，繪出為元件106，其包括阻擋層102、儲存層103、穿隧層104和半導體層105(例如，在其中形成半導體通道)，阻擋層102、儲存層103、穿隧層104和半導體層105(例如，在其中形成半導體通道)沿x軸(例如，水準地)或基本正交於半導體層105沿伸的方向順序佈置。在本發明的其中一些實施例中，元件106還包括介電芯(未示出)，其中半導體層105位於穿隧層104和介電芯之間。阻擋層102、儲存層103、穿隧層104和半導體層105可以沿著z軸(例如，垂直地)延伸。閘極電極101可以包括任何合適的導體材料，例如鎢(W)、鈷(Co)、鋁(Al)、銅(Cu)、矽化物和/或摻雜的多晶矽。
阻擋層102、儲存層103和穿隧層104中的每一個可以包括單層結構或多層結構。阻擋層102減少或防止電荷逸出到閘極電極101中，並且儲存層103捕獲電荷。穿隧層104在適當的偏壓下促進電荷穿隧。其中形成有半導體通道的半導體層105有助於在通道結構中垂直地傳輸電荷。穿隧層104可以影響儲存單元的電特性，例如程式數據寫入/抹除速度、漏電流、耐久性和資料保留。
在本發明的其中一些實施例中，阻擋層102包括介電材料，例如，介電金屬氧化物。例如，第一阻擋層可以包括具有足夠高的介電常數(例如，大於7.9)的介電金屬氧化物。第一阻擋層的示例包括氧化鋁、氧化鉿、氧化鑭、氧化釔、氧化鉭、其矽酸鹽、其氮摻雜化合物和/或其合金。阻擋層102可以包括與前述介電材料不同的介電材料。例如，阻擋層102可以包括氧化矽、氮氧化矽 和/或氮化矽。
儲存層103可以是在阻擋層102之上形成的電荷俘獲層。在本發明的其中一些實施例中，儲存層103包括一種或多種絕緣材料，例如氮化矽和/或氮氧化矽SiON。
穿隧層104可以在儲存層103之上包括介電材料。穿隧層104可以包括氧化矽層、一個或多個氮氧化矽層、介電金屬氧化物、介電金屬氮氧化物、介電金屬矽酸鹽和/或其合金。在本發明的其中一些實施例中，穿隧層104包括氧化矽層和多個氮氧化矽層，其中，氧化矽層位於多個氮氧化矽層和儲存層103之間。在本發明的其中一些實施例中，穿隧層104的厚度在約5奈米至約20奈米的範圍內，例如在5奈米與20奈米之間(例如5奈米、6奈米、7奈米、8奈米、9奈米、10奈米、11奈米、12奈米、13奈米、14奈米、15奈米、16奈米、17奈米、18奈米、19奈米、20奈米，透過任何這些值以最小值限制的任何範圍，或這些值中的任何兩個限定的任何範圍)。
穿隧層104的氮重量百分比(例如，Nwt%)可以不大於約28%。在本發明的其中一些實施例中，氮重量百分比在約10%至約28%的範圍內，例如在10%與28%之間(例如，10%、11%、12%、13%、14%、15%、16%、17%、18%、19%、20%、21%、22%、23%、24%、25%、26%、27%、28%，透過任何這些值以最小值限制的任何範圍，或這些值中的任何兩個限定的任何範圍)。例如，氮重量百分比可以在10%與28%之間，例如，在約10%與約20%之間，在約12%與約28%之間，在約12%與約20%之間，在約14%與20%之間，在約12%與約18%之間，在約14%與約18%之間，以及在約16%與約18%之間。在 本發明的其中一些實施例中，氮重量百分比可以為約10%、12%、15%、16.5%、18%、20%、21.5%、23%、25%、26.5%和28%。在本發明的其中一些實施例中，氮重量百分比可以不大於約20%，例如在10%與20%之間(例如，10%、11%、12%、13%、14%、15%、16%、17%、18%、19%、20%，透過任何這些值以最小值限制的任何範圍，或這些值中的任何兩個限定的任何範圍)。例如，氮重量百分比可以在10%與20%之間，例如在約10%與約18%之間，在約12%與約18%之間，在約12%與約16%之間，以及在約14%與約16%之間。在本發明的其中一些實施例中，氮重量百分比可以為約10%、12%、15%、16.5%、18%和20%。與透過不涉及本文公開的退火製程的傳統製程製成的穿隧層相比，可以減少/調節穿隧層104的氮重量百分比。
在本發明的其中一些實施例中，可以將穿隧層104的氧重量百分比調節為例如不小於約32%。在本發明的其中一些實施例中，氧重量百分比在約32%至約46%的範圍內，例如在32%與46%之間(例如，32%、33%、34%、35%、36%、37%、38%、39%、40%、41%、42%、43%、44%、45%、46%，透過任何這些值以最小值限制的任何範圍，或這些值中的任何兩個限定的任何範圍)。例如，氧重量百分比可以在約32%與46%之間，例如，在約32%與約44%之間，在約34%與約46%之間，在約34%與約44%之間，在約36%與約44%之間，在約36%與約42%之間，在約38%與約42%之間，以及在約36%與約40%之間。在本發明的其中一些實施例中，氧重量百分比可以為約32%、34%、35.5%、37%、39.5%、41%、42.5%和43%。
半導體層105可以包括一種或多種半導體材料，例如單元素半導體材料、III-V化合物半導體材料、II-VI化合物半導體材料和/或有機半導體材料。在 本發明的其中一些實施例中，半導體層105包括多晶矽層。在本發明的其中一些實施例中，元件106還包括位於半導體層105之上的介電芯。介電芯可以包括合適的介電材料，並且可以完全或部分地填充(沒有或有空氣間隙)被半導體層105包圍的剩餘空間(在通道結構100中)。在本發明的其中一些實施例中，介電芯包括SiO，例如，足夠高的純度的SiO。
圖2繪示出了根據一些實施例的在形成通道結構100的退火製程中使用的退火裝置200的圖。具體地，退火裝置200可以用於在沉積半導體層105之前在3D記憶體元件中形成穿隧層104。圖3A-3D繪示出了根據一些實施例的形成例如類似於通道結構100的通道結構的示例性製造方法300。圖6繪示出了根據一些實施例的方法300的流程圖600。圖4和圖5繪示出了在各種退火條件下氮重量百分比和氧重量百分比的變化趨勢。為了便於說明，一起繪示出了圖1至圖6。應當理解，方法300中示出的操作步驟不具有排他性，並且也可以在任何所示的操作步驟之前、之後或之間執行其他操作步驟。此外，一些操作步驟可以同時執行，或者與圖3和圖6中所示的不同地執行。在本發明的其中一些實施例中，採用方法300來形成圖1中的通道結構100。
參照圖6，方法300在操作步驟602處開始，其中在基底之上的堆疊結構中形成通道孔。圖3A繪示出了對應的結構。
如圖3A所示，形成一個或多個通道孔310，該通道孔310在基底302上方的堆疊結構304中延伸。堆疊結構304可以是介電堆疊體，其包括交錯的多個犧牲層306和多個介電層308。基底302可以包括矽(例如單晶矽，c-Si)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)或任何其他合適的材料。
堆疊結構304可以包括沿著垂直方向交替堆疊的多個介電層308和多個犧牲層306。各個犧牲層306和下面的介電層308可以形成犧牲/介電對。在本發明的其中一些實施例中，堆疊結構304是包括多個樓梯的階梯結構(未示出)，其中各個樓梯包括一個或多個犧牲/介電對。在本發明的其中一些實施例中，犧牲層306和介電層308可以包括不同的材料，因此可以例如在閘極替代製程中被選擇性地蝕刻。
堆疊結構304可以透過在基底302之上形成多個交錯的初始介電層和初始犧牲層的材料堆疊體並使用蝕刻遮罩(例如，在材料堆疊體之上的圖案化的光阻層(PR層))重複蝕刻該材料堆疊體而形成。各個初始犧牲層和下面的初始介電層可以被稱為初始介電對。在本發明的其中一些實施例中，一個或多個初始介電對可以形成一個層級/樓梯。初始犧牲和介電層可以透過在基底302之上交替沉積犧牲材料層和介電材料層來形成。在本發明的其中一些實施例中，初始犧牲層包括氮化矽，並且初始介電層包括氧化矽。初始犧牲層和介電層的沉積可以包括原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或其任意組合。
修整圖案化的光阻層(例如，從材料堆疊體的邊界(通常從所有方向)遞增地且向內蝕刻)，並將圖案化的光阻層用作蝕刻遮罩，以蝕刻材料堆疊體的曝露部分。修整的光阻的量可以與樓梯的尺寸直接相關(例如，決定因素)。光阻層的修整可以使用適當的蝕刻，例如各向同性蝕刻製程，例如濕式蝕刻，來獲得。可以連續形成並修整一個或多個光阻層，以形成堆疊結構304。在修整光阻層之後，可以使用合適的蝕刻劑以蝕刻各個介電對，以去除初始犧牲層和 下麵的初始介電層二者的一部分。蝕刻的初始犧牲層和初始介電層可以分別形成犧牲層306和介電層308，它們在堆疊結構304中形成樓梯。然後可以去除光阻層(單層或多層)。材料堆疊體和蝕刻遮罩的蝕刻可以包括例如乾式蝕刻的異向性蝕刻製程和/或例如濕式蝕刻的各向同性蝕刻製程。
可以透過例如乾式蝕刻的異向性蝕刻製程和/或例如濕式蝕刻的各向同性蝕刻製程來形成通道孔310。在本發明的其中一些實施例中，採用深反應離子蝕刻(DRIE)來形成通道孔310。在本發明的其中一些實施例中，通道孔310各自在堆疊結構304中延伸並且曝露基底302。在本發明的其中一些實施例中，通道孔310延伸到基底302中。可選地，半導體插塞322可以透過磊晶生長和/或沉積在通道孔310的下部處形成。半導體插塞322可以與基底302在通道孔310的下部中接觸。
返回參考圖6，在形成通道孔之後，方法300進行到操作步驟604，其中形成功能層，該功能層包括依次沉積在各個通道孔的側壁之上的阻擋層、儲存層和穿隧層。圖3B繪示出了對應的結構。
如圖3B所示，可以在通道孔310的側壁之上順序沉積阻擋層312、包括儲存層314和穿隧層316(以上三層皆屬於功能層)。在本發明的其中一些實施例中，阻擋層312、儲存層314和穿隧層316的沉積方法包括例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或其任何組合的薄膜沉積製程。在本發明的其中一些實施例中，阻擋層312、儲存層314和/或穿隧層316的沉積包括原子層沉積(ALD)。在本發明的其中一些實施例中，阻擋層312、儲存層314和穿隧層316從通道孔310的側壁朝向通道孔310的中心徑向排列。穿隧層 316可以在儲存層314之上並且可以在通道孔310中曝露。
返回參考圖6，在沉積阻擋層、儲存層和穿隧層之後，方法300進行到操作步驟606，其中執行熱處理。圖3C繪示出了對應的結構。
如圖3C所示，可以執行熱處理。在本發明的其中一些實施例中，熱處理包括退火製程。在本發明的其中一些實施例中，熱處理降低了穿隧層316中的氮重量百分比，進而形成了具有降低的氮重量百分比的退火的穿隧層326。在本發明的其中一些實施例中，熱處理還導致退火的穿隧層326中的氧重量百分比增大。在本發明的其中一些實施例中，熱處理修復了穿隧層316中的缺陷並改善了穿隧層316的膜品質。例如，退火的穿隧層326可具有更緻密的膜。在本發明的其中一些實施例中，反應氣體例如氧氣和/或氯化氫氣體，修復穿隧層316中的懸掛鍵和缺陷。在本發明的其中一些實施例中，熱處理改善了3D記憶體元件的電性能。例如，退火的穿隧層326可以改善3D記憶體元件中的資料保留。在本發明的其中一些實施例中，退火的穿隧層326中的氮重量百分比降低，例如在約10%至約28%的範圍內。在本發明的其中一些實施例中，氮重量百分比在約10%至約20%的範圍內。在本發明的其中一些實施例中，熱處理對儲存層314和阻擋層312的材料組成幾乎沒有影響。
熱處理可以在退火裝置200中進行。返回參照圖2，退火裝置200可以包括爐202、多個氣體源204、容納多個樣品206的樣品支撐基座208、以及控制熱處理的各種操作步驟和參數的控制器214。爐202可以包括電阻加熱爐，其提供反應器腔室220，在反應器腔室220中對樣品進行退火。反應器腔室220中的退火條件可以透過控制各種參數來控制，各種參數是，例如，退火時間範圍、退火溫 度、退火壓力、氣體流動速率或與熱處理相關的任何其他參數。這些參數和操作步驟可以由控制器214，例如電腦和/或操作步驟來控制。氣體源204提供產生退火氣體的氣體。在本發明的其中一些實施例中，氣體源204至少提供氧氣。在本發明的其中一些實施例中，氣體源204至少提供氮氣。在本發明的其中一些實施例中，氣體源204至少提供氫氣。在本發明的其中一些實施例中，氣體源204提供氧氣、氯化氫氣體、和/或氮氣的混合物。在本發明的其中一些實施例中，氣體，例如氧氣、氯化氫氣體和氮氣，包括包含相應元素並且不限於單個元素的任何合適的氣體。氣體源204中的氣體可以透過入口210引入到爐202中以混合並填充反應器腔室220。控制器214可以控制氧氣和氯化氫氣體的流動速率，以獲得期望的退火壓力和期望的流動速率比率。在本發明的其中一些實施例中，樣品支撐基座208包括石英。氣體透過排氣口212排出。
樣品206，例如可以包括具有堆疊結構304和在堆疊結構304中形成的穿隧層316的3D記憶體元件，可以放置在反應器腔室220中的樣品支撐基座208上以進行熱處理。在各個實施例中，可以將樣品206水準和/或垂直放置在反應器腔室220中。可以調節各種參數以獲得改善的結構，該結果可以減少穿隧層104中的氮重量百分比，並使穿隧層104中的氮重量百分比的範圍最大化。由例如控制器214控制的退火溫度可以在約攝氏700度至約攝氏1000度的範圍內。在本發明的其中一些實施例中，退火溫度在約攝氏800度至約攝氏950度的範圍內。由例如控制器214控制的退火時間範圍，可以在例如約20分鐘至約150分鐘的範圍內。在本發明的其中一些實施例中，退火時間範圍在約30分鐘至約120分鐘的範圍內。在本發明的其中一些實施例中，由控制器214控制的退火壓力約為標準大氣壓。在各種實施例中，基於期望的氮重量百分比靈活地調節例如退火溫度、退火時間範圍和退火壓力的退火參數，並且該些參數值不應受到本發明的實施例的限制。
在本發明的其中一些實施例中，透過控制器214經入口210將氧氣引入到反應器腔室220中以進行熱處理。在本發明的其中一些實施例中，透過控制器214經入口210將氧氣和氯化氫氣體的混合物引入到反應器腔室220中。在本發明的其中一些實施例中，在大氣中使用氯化氫氣體和氧氣的混合物的熱處理，比起僅使用氧氣的熱處理，可以更大部分地降低在穿隧層104中的氮重量百分比。在本發明的其中一些實施例中，在引入混合物時，氧氣的流動速率高於氯化氫氣體的流動速率。在本發明的其中一些實施例中，氧氣的流動速率在每分鐘約5升至約10升的範圍內，且氯化氫氣體的流動速率在每分鐘約50立方釐米(ccm)至約150ccm的範圍內。在本發明的其中一些實施例中，當其他退火參數(例如，退火壓力，退火時間範圍、以及氣體和相應的流動速率)保持相同時，較高的退火溫度導致在穿隧層中較低的氮重量百分比。
作為示例，在圖4和圖5中繪示出了在不同退火條件下形成的氮重量百分比和/或氧重量百分比。圖4繪示出了根據一些實施例的在退火製程中在大氣中使用不同氣體時穿隧層中的氮重量百分比的比較。橫軸表示穿隧層的深度，並且縱軸表示每立方釐米的氮(N)原子數。圖4因此繪示出了作為穿隧層的深度的函數的氮重量百分比的趨勢，並且可以基於二次離子質譜(SIMS)的結果對其進行確定。穿隧層的深度(例如，在圖4中從左至右增大)表示沿著x軸從穿隧層/半導體層介面(或如果在沉積半導體層之前執行氮重量百分比的測量，則為穿隧層的曝露表面)朝向儲存層的距離。例如，如圖3B和圖3C中所示，深度表示，例如沿著x軸，從穿隧層316/退火的穿隧層326的曝露表面到穿隧層316/退火的穿隧層326中的測量點的距離。測量點可以是穿隧層316/退火的穿隧層326中直到穿隧層/儲存層介面的任何位置。在沉積半導體層318之後，如圖3D所示，深度從穿隧層/半導體層介面而不是穿隧層316/退火的穿隧層326的曝露表面開 始。深度小於或等於穿隧層的厚度，其在約5奈米至約20奈米的範圍內。在圖4中，在穿隧層中，(i)“As Dep”表示未經任何退火製程的氮重量百分比；(ii)“Post N2 ANN”表示使用N2的氮重量百分比；(iii)“Post N2O ANN”表示使用N2O的氮重量百分比；(iv)“Post O2 ANN”表示僅使用O2的氮重量百分比；並且(v)“Post HCL+O2 ANN”表示使用O2和氯化氫氣體的混合物的氮重量百分比。在退火製程(i)-(v)中，其他退火參數，例如退火溫度、退火壓力和退火時間範圍可以相同。如圖4中所示，與使用O2或含氧氣體的其他退火製程相比，僅使用N2(例如不使用任何氧氣)的退火製程的退火製程(ii)具有最高的氮重量百分比。與在退火製程中僅使用O2相比，對退火製程使用N2O導致較低的氮重量百分比。在退火製程中使用O2和氯化氫氣體的混合物可以獲得最低的氮重量百分比。
圖5繪示出了根據一些實施例的在不同退火時間範圍下的氧和氮重量百分比。橫軸表示穿隧層的深度，並且縱軸表示氮(N)和氧(O)的百分比。穿隧層的深度的解釋可以與圖4的解釋相似或相同，穿隧層的深度(例如，在圖5中從左至右增大)表示沿著x軸從穿隧層/半導體層介面(或如果在沉積半導體層之前執行氮重量百分比的測量，則為穿隧層的曝露表面)朝向儲存層的距離。因此，圖5繪示出了氮重量百分數和氧重量百分數作為穿隧層深度的函數的趨勢，並且可以基於x射線光電子能譜(XPS)的表徵結果來對其進行確定。在圖5中，在穿隧層中，(i)“80min ANL N”表示在80分鐘的退火時間範圍下的氮重量百分比；(ii)“50min ANL N”表示在50分鐘的退火時間下的氮重量百分比；(iii)“Skip ANL N”表示未經任何退火製程的氮重量百分比；(iv)“80min ANL O”表示在80分鐘的退火時間範圍下的氧重量百分比；(ii)“50min ANL O”表示在50分鐘的退火時間範圍下的氧重量百分比；(iii)“Skip ANL O”表示未經任何退火製程的氧重量百分比。在退火製程(i)-(vi)中，例如退火溫度、退 火壓力和氣體的退火參數可以相同。在本發明的其中一些實施例中，氧氣和氯化氫氣體的混合物用於填充反應器腔室220用於退火製程(i)-(vi)。如圖5所示，較長的退火時間範圍可以導致較低的氮重量百分比和較高的氧重量百分比。沒有經過任何退火製程的穿隧層，則可以具有最高的氮重量百分比和最低的氧重量百分比。在本發明的其中一些實施例中，隨著退火製程的進行，氮重量百分比的變化可以逐漸減小。
在一個示例中，退火溫度為約攝氏800度至約900攝氏度，並且退火時間範圍為約30分鐘，退火壓力為約標準大氣壓，並且將氧氣以及氧氣和氯化氫氣體的混合物分別引入到反應器腔室220中用於退火製程。從僅使用氧氣的退火製程得到的氮重量百分比是約22%，並且從使用氧氣和氯化氫氣體的退火製程得到的氮重量百分比為約15%。在另一個示例中，隨著退火時間範圍增大到約80分鐘，氮重量百分比分別降低至約15%(僅使用氧氣)和10%(使用混合物)。
在本發明的其中一些實施例中，在退火製程之前或之後執行凹陷蝕刻製程，以去除通道孔310下部的穿隧層316(或退火的穿隧層326)、儲存層314和阻擋層312的相應部分以曝露出半導體插塞322(或者如果沒有形成半導體插塞322則為基底302)。凹槽蝕刻製程可以包括合適的蝕刻製程，例如乾式蝕刻和/或濕式蝕刻。
返回參考圖6，在退火製程之後，方法300進行到操作步驟608，其中，半導體層和介電芯隨後沉積在通道孔中以完全或部分填充通道孔。圖3D繪示出了對應的結構。
如圖3D所示，可以在退火的穿隧層326之上沉積半導體層318。半導體層318可以與基底302接觸(如果沒有形成半導體插塞322)或者與半導體插塞322接觸。半導體通道可以形成在半導體層318中，並且可以被導電地連接到基底302。在本發明的其中一些實施例中，介電芯320被沉積在半導體層318之上以完全或部分地填充通道孔310中的剩餘空間。半導體層318和介電芯320的沉積可以包括薄膜沉積製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或其任何組合。可以形成具有阻擋層312、儲存層314、退火的穿隧層326、半導體層318和介電芯320的通道結構。
在本發明的其中一些實施例中，執行凹陷蝕刻，例如乾式蝕刻和/或濕式蝕刻，以去除通道結構的頂部，並且在凹陷區域中形成另一個插塞。可以透過使用原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或其任意組合中的一種或多種沉積半導體材料來形成另一個插塞。另一個插塞可以在後續的製造操作步驟中，用作通道結構中的層的蝕刻停止層，並且還可以用作相應的3D NAND儲存串的汲極。在本發明的其中一些實施例中，執行閘極替代製程以用多個導體層代替犧牲層306，所述多個導體層用作3D NAND儲存串的閘極電極。可以透過各向同性蝕刻製程(例如，濕式蝕刻)去除犧牲層306，以在堆疊結構304中形成多個橫向凹陷。導體材料，例如，W、Co、Al、Cu、矽化物和/或摻雜的多晶矽可以被沉積以填充橫向凹槽，進而形成導體層。導體材料的沉積可以包括原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍或其任何組合。多個儲存單元可以由閘極電極和3D NAND儲存串形成，並且堆疊結構304因此可以被稱為儲存堆疊體。
圖7A至圖7C各自繪示出了根據一些實施例的在熱處理(例如，退火 製程)期間根據時間而調節的參數值的示例。可以在不同的例如連續的時間範圍中調節參數。在本發明的其中一些實施例中，在各個時間範圍中，參數作為時間的線性函數變化或保持恒定值。該參數可以表示在退火製程期間可以被控制/調節的任何合適的條件/變數。例如，參數可以包括處理壓力(例如，退火壓力)、處理溫度(例如，退火溫度)和/或氣體的流動速率。這些不同的條件/變數可以被獨立或同時調節到各自的期望值。應當理解，為了便於說明，符號“t1”、“t2”、“t3”、“t4”、“t5”、“t6”、“t7”……在各個圖中可以表示相同時間或不同時間，而“P1”、“P2”、“P3”、“P4”……在各個圖中可以表示相同的值或不同的值。在本發明的其中一些實施例中，例如t1、t2、t3、……、的時間均小於熱處理的最大處理時間，並且例如P1、P2、……、的參數值均小於熱處理的最大參數值。還應該理解的是，圖7A至圖7C僅表示參數調節中的不同的示例性趨勢，並且不應限制實際參數值和與熱處理中的各個參數相對應的時間。例如，可以獨立或同時調節處理壓力和處理溫度，並且可以遵循相同的趨勢或不同的趨勢。從一個參數值到另一參數值和/或單個參數值的變化可以是線性的、指數的和/或拋物線的。
作為示例，在圖7A中，參數值在時間範圍(t1，t2)中可以是P1，在時間範圍(t2，t3)中從P1增大到P2，在時間範圍(t3，t4)中保持P2，在時間範圍(t4，t5)中從P2增大到P3，在時間範圍(P5，P6)中保持P3，在時間範圍(t6，t7)中從P3減小到P1，並且從t7開始保持P1。在另一個示例中，在圖7B中，參數值可以在時間範圍(t1，t2)中為P1，在時間範圍(t2，t3)中從P1增大到P2，並且在時間範圍(t3，t4)中保持P2。在本發明的其中一些實施例中，在圖7B中，P表示退火溫度。在本發明的其中一些實施例中，P1表示約攝氏800度至約850攝氏度，P2表示約850攝氏度至約900攝氏度，時間範圍(t1，t2)表示約30分鐘， 時間範圍(t2，t3)表示約5分鐘，並且時間範圍(t3，t4)表示約30分鐘。作為進一步的例子，在圖7C中，參數值可以在時間範圍(t1，t2)中保持P4，在時間範圍(t2，t3)中從P4減小到P3，在時間範圍(t3，t4)中從P3減小到P2，在時間範圍(t4，t5)中從P2減小到P1，從t5起保持P1。在各種實施例中，參數值的實際值和參數值隨時間的變化將受退火條件的影響，並根據所需的材料特性(例如，穿隧層的氮重量百分比)受到靈活控制，並且不應被本發明的實施例所限制。
根據本發明的實施例，一種記憶體元件，包括：基底；儲存堆疊體；以及通道結構。所述儲存堆疊體包括在所述基底之上的交錯的導體層和介電層。所述通道結構延伸透過所述儲存堆疊體到達所述基底中，並且包括功能層，所述功能層具有穿隧層，所述穿隧層的氮重量百分比不大於約28%。
在本發明的其中一些實施例中，所述功能層還包括阻擋層和儲存層。所述阻擋層、所述儲存層和所述穿隧層從所述通道結構的側壁到中心徑向地佈置。
在本發明的其中一些實施例中，所述氮重量百分比在約10%至約28%的範圍內。
在本發明的其中一些實施例中，所述穿隧層中的氧重量百分比在約32%至約46%的範圍內。
在本發明的其中一些實施例中，所述通道結構還包括：在所述穿隧層之上的半導體層；以及在所述半導體層之上並填充所述通道結構的介電芯。
在本發明的其中一些實施例中，所述穿隧層包括氮氧化矽。
在本發明的其中一些實施例中，所述穿隧層包括複合結構，所述複合結構包括多個氮氧化矽層。
在本發明的其中一些實施例中，所述記憶體元件還包括與所述基底和所述通道結構接觸的半導體插塞。
在本發明的其中一些實施例中，所述氮重量百分比不大於約20%。
根據本發明的實施例，一種用於形成記憶體元件的方法，包括以下操作步驟。首先，在基底之上的堆疊結構中形成通道孔。從所述通道孔的側壁朝向所述通道孔的中心徑向佈置地依次沉積阻擋層、儲存層和穿隧層。執行熱處理以將所述穿隧層中的氮重量含量調節為不大於約28%。在所述通道孔中的所述穿隧層之上沉積半導體層。
在本發明的其中一些實施例中，所述熱處理降低了所述穿隧層中的氮重量含量。
在本發明的其中一些實施例中，執行所述熱處理包括執行退火製程。
在本發明的其中一些實施例中，執行所述退火製程包括提供填充有氧氣的退火氣體。
在本發明的其中一些實施例中，執行所述退火製程包括提供填充有氧氣和氯化氫氣體的混合物的所述退火氣體。
在本發明的其中一些實施例中，氧氣的流動速率高於氯化氫氣體的流動速率。
在本發明的其中一些實施例中，提供所述退火製程還包括提供退火時間範圍、退火溫度或退火壓力中的至少一個。在本發明的其中一些實施例中，所述退火時間範圍在約20分鐘至約150分鐘的範圍內。在本發明的其中一些實施例中，所述退火溫度在約攝氏700度至約攝氏1000度的範圍內。在本發明的其中一些實施例中，所述退火壓力約為標準大氣壓。
在本發明的其中一些實施例中，所述熱處理減小了所述穿隧層中的缺陷數量。
在本發明的其中一些實施例中，執行所述熱處理包括在連續的時間範圍中調節所述熱處理的參數值。所述參數值包括處理壓力、處理溫度或氣體的流動速率中的至少一個。
在本發明的其中一些實施例中，沉積所述阻擋層、所述儲存層和所述穿隧層均包括原子層沉積(ALD)。
在本發明的其中一些實施例中，所述退火製程在所述半導體層的沉 積之前執行。
在本發明的其中一些實施例中，所述方法還包括在所述半導體層之上沉積介電芯以至少部分地填充所述通道孔。
特定實施例的前述描述將揭露本發明的一般性質，透過應用本領域內的知識，在沒有不適當的試驗的情況下，不脫離本發明的一般概念，其他人能夠容易地修改和/或調整該特定實施例的各種應用。因此，基於於此呈現的教導和指導，意圖該調整和修改在公開的實施例的等同的意思和範圍內。應當理解，於此的措詞或術語用於描述目的，而不是限制，使得本申請檔的術語或措詞由本領域技術人員基於教導和指導解釋。
以上借助於示例特定功能及其關係的實施的功能構建塊描述了本發明的實施例。於此為描述方面任意限定了這些功能構建塊的邊界。能夠定義替代的邊界，只要其規定的功能及關係被合適地執行了就行。
發明內容和摘要部分可以闡述如發明人(單個或多個)設想的本發明的一個或更多示範性實施例，但不是本發明的所有示範性實施例，並且進而不意圖以任何方式限制本發明和所附申請專利範圍。
本發明的寬度和範圍不應當受到任何上述示範性實施例的限制，而是僅應當根據以下申請專利範圍及其等同來限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化 與修飾，皆應屬本發明之涵蓋範圍。
100:通道結構
101:閘極電極
102:阻擋層
103:儲存層
104:穿隧層
105:半導體層
106:元件

Claims (6)

  1. 一種用於形成記憶體元件的方法，包括：在一基底之上的一堆疊結構中形成一通道孔；從所述通道孔的一側壁朝向所述通道孔的一中心徑向依次沉積一阻擋層、一儲存層和一穿隧層，其中所述穿隧層包括一氮氧化矽層；執行一熱處理，以將所述穿隧層中的氮重量含量調節為不大於約28%，其中利用所述熱處理來降低所述穿隧層中的一氮重量含量，執行所述熱處理包括執行一退火製程，執行所述退火製程包括提供填充有氧氣和氯化氫氣體的一混合物的所述退火氣體，且氧氣的一流動速率高於氯化氫氣體的一流動速率；以及在所述通道孔中的所述穿隧層之上沉積一半導體層。
  2. 根據申請專利範圍第1項所述的方法，其中，提供所述退火製程還包括提供一退火時間範圍、一退火溫度或一退火壓力中的至少一個，並且其中，所述退火時間範圍在約20分鐘至約150分鐘的範圍內；所述退火溫度在約攝氏700度至約攝氏1000度的範圍內；並且所述退火壓力約為標準大氣壓。
  3. 根據申請專利範圍第1項所述的方法，其中，利用所述熱處理來減小所述穿隧層中的一缺陷數量。
  4. 根據申請專利範圍第1項所述的方法，其中，執行所述熱處理包括在一連續的時間範圍中調節所述熱處理的參數值，其中所述參數值包括一 處理壓力、一處理溫度或一氣體的流動速率中的至少一個。
  5. 根據申請專利範圍第1項所述的方法，其中，沉積所述阻擋層、所述儲存層和所述穿隧層的方法均包括原子層沉積(ALD)。
  6. 根據申請專利範圍第1項所述的方法，其中，所述退火製程在所述半導體層的沉積步驟之前執行。
TW109107153A 2020-01-14 2020-03-04 包括具有經調節的氮重量百分比的穿隧層的通道結構及其形成方法 TWI743695B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2020/071896 2020-01-14
PCT/CN2020/071896 WO2021142602A1 (en) 2020-01-14 2020-01-14 Channel structure having tunneling layer with adjusted nitrogen weight percent and methods for forming the same

Publications (2)

Publication Number Publication Date
TW202127634A TW202127634A (zh) 2021-07-16
TWI743695B true TWI743695B (zh) 2021-10-21

Family

ID=71001196

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109107153A TWI743695B (zh) 2020-01-14 2020-03-04 包括具有經調節的氮重量百分比的穿隧層的通道結構及其形成方法

Country Status (4)

Country Link
US (1) US11444163B2 (zh)
CN (4) CN111403396B (zh)
TW (1) TWI743695B (zh)
WO (1) WO2021142602A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420731B (zh) * 2020-11-17 2021-12-17 长江存储科技有限责任公司 在深孔中形成薄膜层的方法及半导体器件的制备方法
TWI775534B (zh) * 2021-07-16 2022-08-21 旺宏電子股份有限公司 三維及式快閃記憶體及其形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969886B1 (en) * 2002-12-03 2005-11-29 Fasl, Llc ONO fabrication process for reducing oxygen vacancy content in bottom oxide layer in flash memory devices
US6991987B1 (en) * 2002-11-27 2006-01-31 Advanced Micro Devices, Inc. Method for producing a low defect homogeneous oxynitride
US20100102376A1 (en) * 2008-03-31 2010-04-29 Applied Materials, Inc. Atomic Layer Deposition Processes for Non-Volatile Memory Devices
US8169835B2 (en) * 2009-09-28 2012-05-01 Macronix International Co., Ltd. Charge trapping memory cell having bandgap engineered tunneling structure with oxynitride isolation layer
US9287290B1 (en) * 2015-02-11 2016-03-15 Sandisk Technologies Inc. 3D memory having crystalline silicon NAND string channel
US9449985B1 (en) * 2015-05-26 2016-09-20 Sandisk Technologies Llc Memory cell with high-k charge trapping layer
TW201836128A (zh) * 2017-03-17 2018-10-01 旺宏電子股份有限公司 具有分層的導體的三維記憶體裝置
TW201947326A (zh) * 2018-05-14 2019-12-16 美商格芯（美國）集成電路科技有限公司 包含有在ｒａｍ位置的主動區而具有沉積所決定之間距的半導體裝置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050704A (ja) * 2000-08-01 2002-02-15 Sony Corp メモリ素子およびその製造方法並びに集積回路
JP2004023008A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP3548563B2 (ja) * 2002-10-25 2004-07-28 沖電気工業株式会社 半導体装置の製造方法
US7405125B2 (en) * 2004-06-01 2008-07-29 Macronix International Co., Ltd. Tunnel oxynitride in flash memories
US8008214B2 (en) * 2005-12-16 2011-08-30 Samsung Electronics Co., Ltd. Method of forming an insulation structure and method of manufacturing a semiconductor device using the same
US7759747B2 (en) * 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
JP2008182035A (ja) * 2007-01-24 2008-08-07 Toshiba Corp 半導体記憶装置およびその製造方法
US7670963B2 (en) * 2007-05-25 2010-03-02 Cypress Semiconductor Corportion Single-wafer process for fabricating a nonvolatile charge trap memory device
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8088683B2 (en) * 2008-03-31 2012-01-03 Cypress Semiconductor Corporation Sequential deposition and anneal of a dielectic layer in a charge trapping memory device
US8980382B2 (en) * 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8450221B2 (en) * 2010-08-04 2013-05-28 Texas Instruments Incorporated Method of forming MOS transistors including SiON gate dielectric with enhanced nitrogen concentration at its sidewalls
TWI604595B (zh) * 2012-07-01 2017-11-01 賽普拉斯半導體公司 非揮發性電荷捕獲記憶體元件以及其製造方法
CN103489771A (zh) * 2013-09-22 2014-01-01 上海华力微电子有限公司 氮氧化硅绝缘结构及其制作方法
US8916432B1 (en) * 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
KR102263315B1 (ko) * 2014-08-06 2021-06-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조방법
KR20160060850A (ko) * 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
CN105226027B (zh) * 2015-09-06 2019-03-15 中国科学院微电子研究所 半导体器件及其制造方法
CN105374757B (zh) * 2015-10-19 2019-05-21 中国科学院微电子研究所 半导体器件及其制造方法
US9876025B2 (en) * 2015-10-19 2018-01-23 Sandisk Technologies Llc Methods for manufacturing ultrathin semiconductor channel three-dimensional memory devices
US9537016B1 (en) * 2016-02-03 2017-01-03 Taiwan Semiconductor Manufacturing Company Ltd. Memory device, gate stack and method for manufacturing the same
US9711530B1 (en) * 2016-03-25 2017-07-18 Sandisk Technologies Llc Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
CN107658302A (zh) * 2016-07-25 2018-02-02 上海新昇半导体科技有限公司 一种存储器结构及其制备方法
CN108305877B (zh) * 2017-01-13 2020-09-25 上海新昇半导体科技有限公司 一种后栅无结与非门闪存存储器及其制作方法
US10680009B2 (en) * 2017-08-23 2020-06-09 Yangtze Memory Technologies Co., Ltd. Method for forming gate structure of three-dimensional memory device
CN107731823A (zh) * 2017-08-23 2018-02-23 长江存储科技有限责任公司 制造三维存储器的后栅工艺
CN107731849B (zh) * 2017-08-25 2019-02-12 长江存储科技有限责任公司 3d nand闪存沟道孔的制备方法及3d nand闪存
CN108987408A (zh) * 2018-07-25 2018-12-11 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
CN109300900B (zh) * 2018-10-16 2020-07-07 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法
CN110010617A (zh) * 2019-03-27 2019-07-12 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN110596157A (zh) * 2019-09-20 2019-12-20 长江存储科技有限责任公司 半导体结构中氮含量的测量方法及装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6991987B1 (en) * 2002-11-27 2006-01-31 Advanced Micro Devices, Inc. Method for producing a low defect homogeneous oxynitride
US6969886B1 (en) * 2002-12-03 2005-11-29 Fasl, Llc ONO fabrication process for reducing oxygen vacancy content in bottom oxide layer in flash memory devices
US20100102376A1 (en) * 2008-03-31 2010-04-29 Applied Materials, Inc. Atomic Layer Deposition Processes for Non-Volatile Memory Devices
US8169835B2 (en) * 2009-09-28 2012-05-01 Macronix International Co., Ltd. Charge trapping memory cell having bandgap engineered tunneling structure with oxynitride isolation layer
US9287290B1 (en) * 2015-02-11 2016-03-15 Sandisk Technologies Inc. 3D memory having crystalline silicon NAND string channel
US9449985B1 (en) * 2015-05-26 2016-09-20 Sandisk Technologies Llc Memory cell with high-k charge trapping layer
TW201836128A (zh) * 2017-03-17 2018-10-01 旺宏電子股份有限公司 具有分層的導體的三維記憶體裝置
TW201947326A (zh) * 2018-05-14 2019-12-16 美商格芯（美國）集成電路科技有限公司 包含有在ｒａｍ位置的主動區而具有沉積所決定之間距的半導體裝置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Y. T. Kim et al., "Influence of hydrogen on SiON thick film for silica waveguide deposited by PECVD and annealing effect," Surface and Coatings Technology, vol.174-175, pp. 204-207, Sep.-Oct. 2003.

Also Published As

Publication number Publication date
CN111279481A (zh) 2020-06-12
WO2021142602A1 (en) 2021-07-22
CN111403396A (zh) 2020-07-10
CN114388529A (zh) 2022-04-22
CN114242732A (zh) 2022-03-25
US20210217856A1 (en) 2021-07-15
US11444163B2 (en) 2022-09-13
CN111403396B (zh) 2021-11-23
TW202127634A (zh) 2021-07-16
CN114388529B (zh) 2025-10-03
CN111279481B (zh) 2022-01-28

Similar Documents

Publication Publication Date Title
US12477735B2 (en) Apparatuses including insulative structures of stack structures having different portions and related memory devices
KR102560513B1 (ko) 비등각 희생 층을 이용하여 3차원 메모리 디바이스에 채널 홀을 형성하는 방법
TWI689087B (zh) 利用自然氧化層形成具有通道結構的三維記憶體件的方法
WO2020034147A1 (en) Methods for forming structurally-reinforced semiconductor plug in three-dimensional memory device
US11621270B2 (en) Methods of forming an array of elevationally-extending strings of memory cells, methods of forming polysilicon, elevationally-extending strings of memory cells individually comprising a programmable charge storage transistor, and electronic components comprising polysilicon
KR102668062B1 (ko) 3차원 메모리 디바이스들 및 그 제조 방법들
TWI743695B (zh) 包括具有經調節的氮重量百分比的穿隧層的通道結構及其形成方法
US11925019B2 (en) Channel structures having protruding portions in three-dimensional memory device and method for forming the same
US20250038046A1 (en) Methods for forming stairs in three-dimensional memory devices
CN113228279A (zh) 用于形成半导体结构的方法
US20220246626A1 (en) Raised pad formations for contacts in three-dimensional structures on microelectronic workpieces
TW202243024A (zh) 積體電路裝置的形成方法
US20080073692A1 (en) Semiconductor chip and method of forming the same