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TWI749701B - Ｎａｎｄ記憶體陣列、整合記憶體結構及其製造方法 - Google Patents

Ｎａｎｄ記憶體陣列、整合記憶體結構及其製造方法 Download PDF

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TWI749701B
TWI749701B TW109127309A TW109127309A TWI749701B TW I749701 B TWI749701 B TW I749701B TW 109127309 A TW109127309 A TW 109127309A TW 109127309 A TW109127309 A TW 109127309A TW I749701 B TWI749701 B TW I749701B
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約翰 D 霍普金斯
夏安 瑟喜
喬登 Ｄ 格林利
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美商美光科技公司
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Abstract

一些實施例包含一種具有交替之絕緣層級及導電層級之一垂直堆疊之NAND記憶體陣列。該等導電層級包含端子區，且包含靠近該等端子區之非端子區。該等端子區在垂直方向上比該等非端子區厚，且組態為彼此垂直上下堆疊且彼此垂直間隔之段。區塊鄰近於該等段且具有與該等段近似相同之一垂直厚度。該等區塊包含高介電係數材料、電荷阻擋材料及電荷儲存材料。通道材料沿著該堆疊垂直延伸且鄰近於該等區塊。一些實例包含整合組件。一些實施例包含形成整合組件之方法。

Description

NAND記憶體陣列、整合記憶體結構及其製造方法
本發明係關於具有垂直間隔之通道材料段之整合組件(例如，整合NAND記憶體)及形成整合組件之方法。
記憶體為電子系統提供資料儲存。快閃記憶體係一個類型之記憶體，且在現代電腦及裝置中具有許多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置利用固態硬碟中之快閃記憶體來取代習知硬碟變得愈來愈常見。作為又一實例，快閃記憶體在無線電子裝置中流行，此係因為其使製造商能夠在其等變得標準化時支援支持新的通信協定，且提供遠端升級裝置以改進特徵之能力。
NAND可為快閃記憶體之一基本架構，且可經組態以包括垂直堆疊記憶體胞元。
在具體描述NAND之前，更一般地描述一記憶體陣列在一整合配置內之關係可為有幫助的。圖1展示一先前技術裝置1000之一方塊圖，裝置1000包含具有配置成列及行之複數個記憶體胞元1003之一記憶 體陣列1002，以及存取線1004(例如，傳導信號WL0至WLm之字線)及第一資料線1006(例如，傳導信號BL0至BLn之位元線)。存取線1004及第一資料線1006可用於傳送資訊至記憶體胞元1003且自記憶體胞元1003傳送資訊。一列解碼器1007及一行解碼器1008解碼位址線1009上之位址信號A0至AX以判定待存取哪些記憶體胞元1003。一感測放大器電路1015操作以判定自記憶體胞元1003讀取之資訊之值。一I/O電路1017在記憶體陣列1002與輸入/輸出(I/O)線1005之間傳送資訊之值。I/O線1005上之信號DQ0至DQN可表示自記憶體胞元1003讀取或待寫入至記憶體胞元1003中之資訊之值。其他裝置可透過I/O線1005、位址線1009或控制線1020與裝置1000通信。一記憶體控制單元1018用於控制待對記憶體胞元1003執行之記憶體操作，且利用控制線1020上之信號。裝置1000可分別在一第一供應線1030及一第二供應線1032上接收供應電壓信號Vcc及Vss。裝置1000包含一選擇電路1040及一輸入/輸出(I/O)電路1017。選擇電路1040可經由I/O電路1017對信號CSEL1至CSELn作出回應而選擇第一資料線1006及第二資料線1013上之可表示待自記憶體胞元1003讀取或待程式化至記憶體胞元1003中之資訊之值的信號。行解碼器1008可基於位址線1009上之A0至AX位址信號選擇性地啟動CSEL1至CSELn信號。在讀取及程式化操作期間，選擇電路1040可選擇第一資料線1006及第二資料線1013上之信號以提供記憶體陣列1002與I/O電路1017之間之通信。
圖1之記憶體陣列1002可為一NAND記憶體陣列，且圖2展示可用於圖1之記憶體陣列1002之一三維NAND記憶體裝置200之一示意圖。裝置200包括電荷儲存裝置之複數個串。在一第一方向(Z-Z’)上，電荷儲存裝置之各串可包括例如彼此上下堆疊之三十二個電荷儲存裝置，其 中各電荷儲存裝置對應於例如三十二個層(例如，層0至層31)之一者。一各自串之電荷儲存裝置可共用一共同通道區，諸如形成於半導體材料(例如，多晶矽)之一各自支柱中之一區，電荷儲存裝置之串圍繞該支柱形成。在一第二方向(X-X’)上，各第一群組(例如，十六個第一群組)之複數個串可包括例如共用複數個(例如，三十二個)存取線(即，「全域控制閘極(CG)線」，亦稱為字線(WL))之八個串。存取線之各者可耦合一層內之電荷儲存裝置。當各電荷儲存裝置包括能夠儲存兩個資訊位元之一胞元時，可將由相同存取線耦合(且因此對應於相同層)之電荷儲存裝置邏輯群組至例如兩個頁中，諸如P0/P32、P1/P33、P2/P34等。在一第三方向(Y-Y’)上，各第二群組(例如，八個第二群組)之複數個串可包括由八個資料線之一對應者耦合之十六個串。一記憶體區塊之大小可包括1,024個頁及總共約16 MB(例如，16個WL x 32個層x 2個位元=1,024個頁/區塊，區塊大小=1,024個頁x 16 KB/頁=16 MB)。串、層、存取線、資料線、第一群組、第二群組及/或頁之數目可大於或小於圖2中所展示之數目。
圖3展示圖2之3D NAND記憶體裝置200之一記憶體區塊300在一X-X’方向上之一橫截面視圖，記憶體區塊300包含參考圖2描述之十六個第一群組之串之一者中的電荷儲存裝置之十五個串。記憶體區塊300之複數個串可群組成複數個子組310、320、330(例如，方塊(tile)行)(諸如方塊行I、方塊行J及方塊行K)，其中各子組(例如，方塊行)包括記憶體區塊300之一「部分區塊」。一全域汲極側選擇閘極(SGD)線340可耦合至複數個串之SGD。例如，全域SGD線340可經由複數個(例如，三個)子SGD驅動器332、334、336之一對應者耦合至複數個(例如，三個)子SGD線342、344、346，其中各子SGD線對應於一各自子組(例如，方塊行)。 子SGD驅動器332、334、336之各者可同時耦合或切斷一對應部分區塊(例如，方塊行)之串之SGD，而與其他部分區塊之串之SGD無關。一全域源極側選擇閘極(SGS)線360可耦合至複數個串之SGS。例如，全域SGS線360可經由複數個子SGS驅動器322、324、326之一對應者耦合至複數個子SGS線362、364、366，其中各子SGS線對應於各自子組(例如，方塊行)。子SGS驅動器322、324、326之各者可同時耦合或切斷一對應部分區塊(例如，方塊行)之串之SGS，而與其他部分區塊之串之SGS無關。一全域存取線(例如，一全域CG線)350可耦合對應於複數個串之各者之各自層之電荷儲存裝置。各全域CG線(例如，全域CG線350)可經由複數個子串驅動器312、314及316之一對應者耦合至複數個子存取線(例如，子CG線)352、354、356。子串驅動機之各者可同時耦合或切斷對應於各自部分區塊及/或層之電荷儲存裝置，而與其他部分區塊及/或其他層之電荷儲存裝置無關。對應於各自子組(例如，部分區塊)及各自層之電荷儲存裝置可包括電荷儲存裝置之一「部分層」(例如，一單一「方塊」)。對應於各自子組(例如，部分區塊)之串可耦合至子源極372、374及376(例如，「方塊源極」)之一對應者，其中各子源極耦合至一各自電源。
替代地參考圖4之一示意圖描述NAND記憶體裝置200。
記憶體陣列200包含字線2021至202N及位元線2281至228M。
記憶體陣列200亦包含NAND串2061至206M。各NAND串包含電荷儲存電晶體2081至208N。電荷儲存電晶體可使用浮動閘極材料(例如，多晶矽)來儲存電荷，或可使用電荷捕獲材料(舉例而言，諸如氮化矽、金屬奈米點等)來儲存電荷。
電荷儲存電晶體208(例如，電荷儲存電晶體2081至208N)定位於字線202(例如，字線2021至202N)與串206(例如，NAND串2061至206M)之交叉點處。電荷儲存電晶體208表示用於資料儲存之非揮發性記憶體胞元。各NAND串206之電荷儲存電晶體208在一源極選擇裝置(例如，源極側選擇閘極(SGS))210(例如，源極選擇裝置2101至210M)與一汲極選擇裝置(例如，汲極側選擇閘極(SGD))212(例如，汲極選擇裝置2121至212M)之間源極至汲極串聯連接。各源極選擇裝置210定位於一串206與一源極選擇線214之一交叉點處，而各汲極選擇裝置212定位於一串206與一汲極選擇線215之一交叉點處。選擇裝置210及212可為任何適合存取裝置，且在圖4中以方框大體繪示。
各源極選擇裝置210之一源極連接至一共同源極線216。各源極選擇裝置210之汲極連接至對應NAND串206之第一電荷儲存電晶體208之源極。例如，源極選擇裝置2101之汲極連接至對應NAND串2061之電荷儲存電晶體2081之源極。源極選擇裝置210連接至源極選擇線214。
各汲極選擇裝置212之汲極在一汲極接觸件處連接至一位元線(即，數位線)228(例如，位元線2281至228M)。例如，汲極選擇裝置2121之汲極連接至位元線2281。各汲極選擇裝置212之源極連接至對應NAND串206之最後電荷儲存電晶體208之汲極。例如，汲極選擇裝置2121之源極連接至對應NAND串2061之電荷儲存電晶體208N之汲極。
電荷儲存電晶體208包含一源極230、一汲極232、一電荷儲存區234及一控制閘極236。電荷儲存電晶體208使其等之控制閘極236耦合至一字線202。電荷儲存電晶體208之一行係耦合至一給定位元線228之一NAND串206內之電晶體。電荷儲存電晶體208之一列係共同耦合至 一給定字線202之電晶體。
期望發展出經改良NAND架構及用於製造NAND架構之經改良方法。
本申請案係關於一種整合結構，其包括：交替之絕緣層級及導電層級之一垂直堆疊；該等導電層級具有端子區，且具有靠近該等端子區之非端子區；該等端子區在垂直方向上比該等非端子區厚，且具有一第一垂直厚度；介電阻障材料，其鄰近該等端子區，該介電阻障材料組態為彼此垂直上下堆疊且彼此垂直間隔之第一段，該等第一段具有一第二垂直厚度；電荷阻擋材料，其鄰近該介電阻障材料；該電荷阻擋材料組態為彼此垂直上下堆疊且彼此垂直間隔之第二段，該等第二段具有一第三垂直厚度；電荷儲存材料，其鄰近該電荷阻擋材料；該電荷儲存材料組態為彼此垂直上下堆疊且彼此垂直間隔之第三段，該等第三段具有一第四垂直厚度；該等第一、第二、第三及第四垂直厚度彼此大約相同；電荷通路材料，其鄰近該電荷儲存材料；及通道材料，其鄰近該電荷通路材料。
本申請案亦係關於一種NAND記憶體陣列，其包括：交替之絕緣層級及導電層級之一垂直堆疊；該等導電層級包含端子區，及靠近該等端子區之非端子區；該等端子區在垂直方向上比該等非端子區厚，且組態為彼此垂直上下堆疊且彼此垂直間隔之段；區塊，其等鄰近該等段且具有與該等段實質上相同之一垂直厚度，該等區塊包含高介電係數材料、電荷阻擋材料及電荷儲存材料；及通道材料，其沿著該堆疊垂直延伸且鄰近該等區塊。
本申請案亦係關於一種形成一整合結構之方法，其包括： 形成交替之第一及第二層級之一垂直堆疊；該等第一層級包括第一材料且該等第二層級包括第二材料；形成延伸穿過該堆疊之一開口；在該開口內形成第三材料以使該開口變窄；在該變窄之開口內形成介電阻障材料、電荷阻擋材料、電荷儲存材料、電荷通路材料及通道材料；移除該第二材料以留下第一空隙且曝露沿著該等第二層級之該第三材料之區；將沿著該等第二層級之該第三材料之該等經曝露區轉換為一導電第四材料，該轉換亦轉換沿著該等第一層級之一些該第三材料；在該等第一空隙內且直接抵靠該導電第四材料形成導電結構；移除該第一材料以留下第二空隙，而保留在該等第二空隙之末端處曝露之該第三材料之區；移除該第三材料之該等剩餘區以形成間隙；該等間隙在該導電第四材料之段之間；及使該等間隙延伸穿過該介電阻障材料、該電荷阻擋材料及該電荷儲存材料，以形成包括該介電阻障材料、該電荷阻擋材料及該電荷儲存材料之區塊；該等區塊彼此垂直間隔。
10:構造
12:垂直堆疊
14:第一層級
16:第二層級/導電層級
18:基底
20:第一段
22:導電結構
24:導電材料/核心材料
26:導電材料/外部導電材料/氮化鈦
28:介電阻障材料
34:電荷阻擋材料
36:第二段
38:電荷儲存材料
40:第三段
42:電荷通路材料/穿隧材料/閘極介電材料
44:通道材料
46:絕緣材料
52:NAND記憶體胞元
54:控制閘極區/閘極
57:前表面
58:區/字線區
60:第一材料
62:第二材料
64:開口
65:側壁
66:第三材料
68:空隙
70:區
72:區/經曝露區
74:導電第四材料/導電材料/導電段
76:插塞
78:第二空隙
80:間隙
82:段/導電段
83:頂表面
84:端子區/端子段
85:底表面
86:非端子區
87:側壁表面
88:區塊
89:側壁表面
90:絕緣材料
200:三維NAND記憶體裝置/記憶體陣列
202:字線
2021至202N:字線
206:串、NAND串
2061至206M:NAND串
208:電荷儲存電晶體
2081至208N:電荷儲存電晶體
210:源極選擇裝置
2101至210M:源極選擇裝置
212:汲極選擇裝置
2121至212M:汲極選擇裝置
214:源極選擇線
215:汲極選擇線
216:共同源極線
228:位元線
2281至228M:位元線
230:源極
232:汲極
234:電荷儲存區
236:控制閘極
300:記憶體區塊
310:子組
312:子串驅動器
314:子串驅動器
316:子串驅動器
320:子組
322:子SGS驅動器
324:子SGS驅動器
326:子SGS驅動器
330:子組
332:子SGD驅動器
334:子SGD驅動器
336:子SGD驅動器
340:全域汲極側選擇閘極(SGD)線
342:子SGD線
344:子SGD線
346:子SGD線
350:全域存取線
352:子存取線
354:子存取線
356:子存取線
360:全域源極側選擇閘極(SGS)線
362:子SGS線
364:子SGS線
366:子SGS線
372:子源極
374:子源極
376:子源極
1000:先前技術裝置
1002:記憶體陣列
1003:記憶體胞元
1004:記憶體胞元
1005:輸入/輸出(I/O)線
1006:第一資料線
1007:列解碼器
1008:行解碼器
1009:位址線
1013:第二資料線
1015:感測放大器電路
1017:輸入/輸出(I/O)電路
1018:記憶體控制單元
1020:控制線
1030:第一供應線
1032:第二供應線
1040:選擇電路
A0至AX:位址信號
BL0至BLn:信號
CSEL1至CSELn:信號
D1:水平尺寸
DQ0至DQN:信號
T1:垂直厚度
T2:垂直厚度
T3:垂直厚度
Vcc:供應電壓信號
Vss:供應電壓信號
WL0至WLm:信號
圖1展示具有具記憶體胞元之一記憶體陣列之一先前技術記憶體裝置之一方塊圖。
圖2展示呈一3D NAND記憶體裝置之形式之圖1之先前技術記憶體陣列之一示意圖。
圖3展示圖2之先前技術3D NAND記憶體裝置在一X-X’方向上之一橫截面視圖。
圖4係一先前技術NAND記憶體陣列之一示意圖。
圖5及圖6係以用於形成一例示性NAND記憶體陣列之一例示性方法之例示性循序程序階段展示之一整合組件之一區之圖解橫截面側 視圖。
圖6A係圖6之整合組件之一部分之一圖解俯視圖。
圖7至圖14係以用於形成一例示性NAND記憶體陣列之一例示性方法之例示性循序程序階段展示之圖5之整合組件之區之圖解橫截面側視圖。圖7之程序階段在圖6之程序階段之後。
圖14A係沿著圖14之線A-A之圖解橫截面自上而下視圖。
圖15係替代圖14之以一例示性程序階段展示之一整合組件之一區之一圖解橫截面側視圖。
圖16係替代圖14之以一例示性程序階段展示之一整合組件之一區之一圖解橫截面側視圖。
NAND記憶體胞元之操作包括在一通道材料與一電荷儲存材料之間之電荷移動。例如，一NAND記憶體胞元之程式化可包括使電荷(即，電子)自通道材料移動至電荷儲存材料中，且接著將電荷儲存於電荷儲存材料內。NAND記憶體胞元之擦除可包括使電洞移動至電荷儲存材料中以與儲存於電荷儲存材料中之電子重組，且藉此自電荷儲存材料釋放電荷。電荷儲存材料可包括電荷捕獲材料(例如，氮化矽、金屬點等)。習知NAND之一問題可為電荷捕獲材料跨一記憶體陣列之多個記憶體胞元延伸，且此可能導致自一個記憶體胞元至另一記憶體胞元之電荷遷移。電荷遷移可導致資料保存問題。一些實施例包含在記憶體胞元之間之區中之電荷捕獲材料中具有斷裂之NAND架構；且此等斷裂可有利地阻礙電荷在記憶體胞元之間之遷移。參考圖5至圖16描述實例實施例。
參考圖5，一構造(整合組件、整合結構)10包含交替之第 一層級14及第二層級16之一垂直堆疊12。第一層級14包括一第一材料60，且第二層級16包括一第二材料62。第一及第二材料可包括任何適合組合物且具有彼此不同之組合物。在一些實施例中，第一材料60可包括二氧化矽，基本上由二氧化矽組成或由二氧化矽組成；且第二材料62可包括氮化矽，基本上由氮化矽組成或由氮化矽組成。層級14及16可具有任何適合厚度；且可為彼此相同之厚度或可為彼此不同之厚度。在一些實施例中，層級14及16可具有在自約10奈米(nm)至約400nm之一範圍內之垂直厚度。在一些實施例中，層級14及16可具有在自約10nm至約50nm之一範圍內之厚度。
堆疊12被展示為支撐於一基底18上方。基底18可包括半導體材料；且可例如包括單晶矽、基本上由單晶矽組成或由單晶矽組成。基底18可稱為一半導體基板。術語「半導體基板」意謂包括半導電材料之任何構造，包含但不限於塊體半導電材料，諸如一半導電晶圓(單獨或在包括其他材料之組件中)及半導電材料層(單獨或在包括其他材料之組件中)。術語「基板」指代任何支撐結構，包含但不限於上文描述之半導體基板。在一些應用中，基底18可對應於含有與積體電路製造相關聯之一或多個材料之一半導體基板。此等材料可包含例如耐火金屬材料、阻障材料、擴散材料、絕緣體材料等之一或多者。
一間隙提供於堆疊12與基底18之間以指示其他零組件及材料可提供於堆疊12與基底18之間。此等其他零組件及材料可包括堆疊之額外層級、一源極線層級、源極側選擇閘極(SGS)等。
參考圖6，一開口64經形成以延伸穿過堆疊12。開口64具有沿著第一材料60及第二材料62延伸之側壁65。當從上方觀看時(如圖6A 中所展示)，開口64可具有一封閉形狀(圓形、橢圓形、多邊形等)，且圖6之橫截面中所展示之側壁65可為圍繞開口64之封閉形狀延伸之一單一連續側壁之部分(如圖6A中所展示)。開口64可代表在圖6之程序階段形成且用於製造一NAND記憶體陣列之NAND記憶體胞元之大量實質上相同之開口。術語「實質上相同」意謂在合理製造及量測容限內相同。
參考圖7，沿著開口64之側壁65形成一第三材料66。第三材料66內襯於開口64，且使開口變窄。第三材料66可包括任何(若干)適合組合物；且在一些實施例中可包括硼、鍺及矽(例如，多晶矽)之一或多者，基本上由其等之一或多者組成或由其等之一或多者組成。在其中第三材料包括多晶矽之實施例中，可將碳(及/或其他材料)併入至多晶矽中以改良多晶矽對在後續程序步驟利用之蝕刻之抗性。
介電阻障材料28、電荷阻擋材料34、電荷儲存材料38、電荷通路材料(閘極介電材料)42、通道材料44及絕緣材料46形成於變窄之開口64內。在一些實施例中，材料28、34、38、42、44及46可被視為形成為彼此鄰近，且垂直延伸穿過堆疊12。
介電阻障材料28可為高介電係數材料。術語「高介電係數」意謂大於二氧化矽之介電常數之一介電常數。在一些實施例中，介電阻障材料28可包括氧化鋁(AlO)、氧化鉿(HfO)、矽酸鉿(HfSiO)、氧化鋯(ZrO)及矽酸鋯(ZrSiO)之一或多者，基本上由其等之一或多者組成或由其等之一或多者組成；其中化學式指示主成分而非特定化學計量。
電荷阻擋材料34可包括任何(若干)適合組合物；且在一些實施例中，可包括氮氧化矽(SiON)及二氧化矽(SiO2)之一者或兩者，基本上由其等之一者或兩者組成或由其等之一者或兩者組成。
電荷儲存材料38可包括任何(若干)適合組合物。在一些實施例中，電荷儲存材料38可包括電荷捕獲材料；舉例而言，諸如氮化矽、氮氧化矽、導電奈米點等。例如，在一些實施例中，電荷儲存材料38可包括氮化矽，基本上由氮化矽組成或由氮化矽組成。在替代實施例中，電荷儲存材料38可經組態以包含浮動閘極材料(舉例而言，諸如多晶矽)。
電荷通路材料(閘極介電材料、穿隧材料)42可包括任何(若干)適合組合物。在一些實施例中，電荷通路材料42可包括例如二氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鋯等之一或多者。電荷通路材料42可經帶隙設計以達成所要電性質；且因此，可包括兩個或更多個不同材料之一組合。
通道材料44包括半導體材料；且可包括任何適合組合物或組合物之組合。例如，通道材料44可包括矽、鍺、III/V族半導體材料(例如，磷化鎵)、半導體氧化物等之一或多者；其中術語III/V族半導體材料指代包括選自週期表之III族及V族之元素之半導體材料(其中III族及V族係舊命名法，且現在稱為13族及15族)。在一些實施例中，通道材料44可包括矽，基本上由矽組成或由矽組成。
絕緣材料46可包括任何(若干)適合組合物；且在一些實施例中可包括二氧化矽，基本上由二氧化矽組成或由二氧化矽組成。
在圖7之所繪示實施例中，通道材料44組態為包圍絕緣材料46之一環形環。通道材料之此組態可被視為包括一中空通道組態，其中絕緣材料46提供於環形緩狀之通道組態中之一「中空」內。在其他實施例中(未展示)，通道材料可組態為一實心支柱組態。
參考圖8，第二材料62(圖7)經移除以留下空隙68。空隙68 可被稱為第一空隙，以區別其等與在稍後程序階段形成之其他空隙。
沿著第二層級16之材料66之區(部分)72藉由空隙68曝露。沿著第一層級14之材料66之其他區(部分)70未藉由空隙68曝露。在一些實施例中，區70及72可分別稱為第一區及第二區。
參考圖9，第三材料66之經曝露區72(即，沿著第二層級16之第三材料之部分)轉換為一導電第四材料74。在所繪示之實施例中，沿著第一層級14之一些第三材料66(即，第三材料66之部分70之一些)亦轉換為第四材料74。第三材料66之剩餘區係插塞76，其等沿著第一層級14近似垂直居中。第四材料74可具有沿著圖9之橫截面之任何適合水平尺寸D1；且在一些實施例中可具有在自約1nm至約10nm之一範圍內之一水平尺寸D1。
導電材料74可包括任何(若干)適合組合物；且在一些實施例中，可包括一或多種金屬(例如，鈷、鉬、鎳、釕、鉭、鈦及鎢之一或多者)，基本上由該一或多種金屬組成或由該一或多種金屬組成。
可利用流動至空隙68中之一或多個含金屬前驅體來形成導電材料74。(若干)含金屬前驅體可為(若干)金屬鹵化物材料及/或(若干)金屬有機材料。在一些實施例中，導電材料74可包括鎢，基本上由鎢組成或由鎢組成；且可利用包括鎢鹵化物(例如，氟化鎢(WF6))之一前驅體形成。作為另一實例，導電材料74可包括鈦，基本上由鈦組成或由鈦組成；且可利用包括鈦鹵化物(例如，氯化鈦(TiCl4))之一前驅體形成。可在任何適合反應條件下利用(若干)含金屬前驅體；且在一些實施例中，可在至少約300℃之一溫度下且在約大氣壓之一壓力下利用(若干)含金屬前驅體。在一些實施例中，第三材料66可包括矽(例如，多晶矽)，基本上由矽組成 或由矽組成，且(若干)含金屬前驅體可與此矽反應以形成導電材料74。
導電材料74可為純金屬或可包括一或多個非金屬成分。在一些實施例中，導電材料74可包括金屬，且另外可包括硼、碳、氮、氧及矽之一或多者。因此，導電材料74內之一或多種金屬可作為金屬硼化物、金屬碳化物、金屬氮化物、金屬矽化物及/或金屬氧化物存在。金屬氮化物可藉由在材料74之形成期間併入氮化(滲氮)物種(例如，NH3)以及(若干)含金屬前驅體；及/或藉由在材料66內包含氮而形成。金屬氧化物可藉由在材料74之形成期間併入氧化物種(例如，O2及/或O3)以及(若干)含金屬前驅體及/或藉由在材料66內包含氧而形成。金屬碳化物可藉由在材料74之形成期間併入含碳物種(例如，碳鹵化物)以及(若干)含金屬前驅體及/或藉由在材料66內包含碳而形成。金屬硼化物可藉由在材料74之形成期間併入含硼物種(例如，B2H6)與(若干)含金屬前驅體及/或藉由在材料66內包含硼而形成。金屬矽化物可藉由在材料74之形成期間併入含矽物種(例如，矽烷)以及(若干)含金屬前驅體及/或藉由在材料66內包含矽而形成。
在一些實施例中，導電材料74可包括TiSi、TiSiN、W、WSiN及WN之一或多者，基本上由其等之一或多者組成或由其等之一或多者組成；其中化學式指示主成分而非特定化學計量。
參考圖10，導電結構22形成於空隙68(圖9)內。導電結構22包括導電材料24及26。導電材料24及26可包括任何(若干)適合導電組合物；舉例而言，諸如各種金屬(例如，鈦、鎢、鈷、鎳、鉑、釕等)、含金屬組合物(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)之一或多者。導電材料24及26在組合物上彼此不同。在一些實施例中，核心材料24可包括一或多 種金屬(例如，可包括鎢)，且外部導電材料26可包括一或多種金屬氮化物(例如，可包括氮化鈦)。儘管導電結構22被展示為包括兩個材料，但在其他實施例中，導電結構可包括兩個以上材料或僅包括一單一材料。
導電結構22直接接觸導電材料74；且在所展示之實施例中，外部導電材料26(例如，氮化鈦)直接接觸導電材料74。
參考圖11，第一材料60(圖10)經移除以形成第二空隙78。
參考圖12，第三材料66之剩餘區(圖11)經移除以形成間隙80。導電第四材料74可視為組態為段82，其中此等段彼此垂直上下堆疊，且藉由中介間隙80彼此垂直間隔。在一些實施例中，間隙80可被視為延伸穿過導電材料74之存取埠。
間隙80可具有任何適合垂直厚度(垂直尺寸)T1；且在一些實施例中，此垂直厚度可在自約1nm至約20nm之一範圍內。
導電結構22以及直接鄰近此等導電結構之導電段74可被視為導電層級(即，圖12之層級16可為包括結構22及段74之導電層級)。在一些實施例中，導電層級可被視為一NAND字線層級。
導電層級16之各者包括一端子區84及靠近端子區之一非端子區86。端子區84對應於導電段82，且非端子區86對應於導電結構22。
端子區84在垂直方向上比非端子區86厚。在所繪示之實施例中，端子區84具有一垂直厚度(垂直尺寸)T2，且非端子區86具有一垂直厚度T3。在一些實施例中，垂直厚度T2將比垂直厚度T3大達在自T3之約10%至約90%之一範圍內之一量。
在一些實施例中，端子區84可包括與直接鄰近此等端子區之導電結構22之區相同之一組合物。例如，在一些實施例中，端子區84 之導電材料74可包括氮化鈦，且非端子區86之導電材料26亦可包括氮化鈦。在其他實施例中，端子區84可包括與直接鄰近此等端子區之導電結構22之區不同之一組合物。例如，在一些實施例中，非端子區86之導電材料26可包括氮化鈦，基本上由氮化鈦組成或由氮化鈦組成；且端子區84之導電材料74可包括TiSi、TiSiN、W、WSiN及WN之一或多者，基本上由其等之一或多者組成或由其等之一或多者組成；其中化學式指示主成分而非特定化學計量。
在圖12之所繪示實施例中，非端子區86沿著導電層級16之各者相對於端子區84實質上垂直居中。術語「實質上垂直居中」意謂在合理製造及量測容限內垂直居中。
參考圖13，間隙80延伸穿過介電阻障材料28、電荷阻擋材料34及電荷儲存材料38以形成包括材料28、34及38之區塊88。區塊88藉由中介間隙80彼此垂直間隔。區塊具有一垂直厚度，該垂直厚度與導電材料74之段82之垂直厚度T2實質上相同；其中術語「實質上相同」意謂在合理製造及量測容限內相同。
在所繪示之實施例中，區塊88之各者具有一實質上水平之頂表面83及一實質上水平之底表面85(其中術語「實質上水平」意謂在合理製造及量測容限內水平)。圖13之橫截面視圖亦展示區塊88之各者具有一對實質上垂直之側壁表面87及89，其等相對於彼此在區塊之相對側上，且延伸於實質上水平之頂表面83與底表面85之間。
在一些實施例中，區塊88內之介電阻障材料28可被視為組態為第一段20，區塊88內之電荷阻擋材料34可被視為組態為第二段36，且區塊88內之電荷儲存材料可被視為組態為第三段40。第一段20、第二 段36及第三段40可被視為分別具有第一、第二及第三垂直厚度；其中此等第一、第二及第三垂直厚度彼此大約相同，且與端子區84之垂直厚度T2大約相同(其中術語「大約相同」意謂在合理製造及量測容限內相同)。
在圖13之所繪示實施例中，間隙80並未穿透穿隧材料42。因此，穿隧材料42及通道材料44保持為線性結構，其等垂直延伸穿過交替之層級14及16。在其他實施例中(下文關於圖16描述)，間隙80可延伸穿過穿隧材料42。
參考圖14，絕緣材料90形成於空隙78(圖13)內。絕緣材料90可包括任何(若干)適合組合物；且在一些實施例中可包括二氧化矽，基本上由二氧化矽組成或由二氧化矽組成。絕緣材料90可被稱為一第五材料，以區別其與上文所描述之第一材料60、第二材料62、第三材料66及第四材料74。
圖14之層級14及16可被分別視為交替之絕緣層級及導電層級(例如，NAND字線層級)。
NAND記憶體胞元52包括介電阻障材料28、電荷阻擋材料34、電荷儲存材料38、閘極介電材料42及通道材料44。所繪示之NAND記憶體胞元52形成記憶體胞元之一垂直延伸串之一部分。此串可代表在一NAND記憶體陣列之製造期間形成之大量實質上相同之NAND串(其中術語「實質上相同」意謂在合理製造及量測容限內相同)。
NAND記憶體胞元52之各者包含靠近介電阻障材料28之一控制閘極區54；其中控制閘極區包含導電層級16之端子區84。控制閘極區54包括類似於上文關於圖1至圖4描述之控制閘極之控制閘極。導電層級16包括鄰近於(靠近)控制閘極區54之區58。區58可被稱為第二區或字線 區；且包含導電層級之非端子區86。
在圖14之實施例中，控制閘極區54可被視為包括面向介電阻障材料28之前表面57。此等前表面具有與材料28、34及38大約相同之垂直厚度。因此，一記憶體胞元52之整個電荷儲存材料38可沿著與此記憶體胞元相關聯之控制閘極區54之前表面57。此可使電荷儲存區內之電荷能夠藉由相關聯控制閘極區54良好控制。同樣地，控制閘極區之垂直延伸段82(即，端子段84)可使控制閘極區能夠在垂直方向上比鄰近此等控制閘極區之字線區58更寬(更厚)。與在將控制閘極區保持為與字線區58相同之垂直厚度之情況下可達成相比，垂直方向上更寬之控制閘極區及垂直方向上更窄之字線區可能夠將更大量之電荷儲存材料38與控制閘極區耦合，而使與在將字線區保持為與控制閘極區54相同之垂直厚度之情況下可達成相比，字線區58能夠垂直間隔達更大距離。字線區58之間之相對較大垂直間距可有利地降低垂直相鄰字線區之間之電容耦合。
圖14A展示沿著圖14之線A-A之一橫截面，且展示完全圍繞記憶體胞元52之材料28、34、38、42、44及46延伸之導電材料74之一代表性段82。同樣地，圖14A之視圖展示材料28、34及38之區塊88係一環形環(一圓環形狀)，其圍繞通道材料44延伸(且在所展示之實施例中，亦圍繞穿隧材料42延伸)。
圖14及圖14A之組態之一優點可為記憶體胞元52可形成為高堆積密度(packing density)。
在圖14之實施例中，空隙78(圖13)由絕緣材料90完全填充。在其他實施例中，空隙可僅由此絕緣材料部分填充。
圖15展示類似於圖14之組態之一組態，但其中空隙78僅由 絕緣材料90部分填充。因此，空隙78之部分保留在絕緣層級14內。空隙78之剩餘部分由絕緣材料90罩蓋。空隙78可由空氣或任何其他適合氣體填充。
圖15之組態(即，在絕緣層級14內具有空隙之一組態)之一優點係此可在發現垂直相鄰材料之間之電容耦合成問題時減輕此電容耦合。
如上文關於圖13論述，在一些實施例中，間隙80除延伸穿過材料28、34及38之外亦可延伸穿過穿隧材料42。因此，穿隧材料42可併入至區塊88中。圖16展示類似於圖14之實施例之一實施例，但其中區塊88亦包含穿隧材料(電荷通路材料、閘極介電材料)42。
通道材料44在圖14至圖16之組態中係「平坦的」(即，具有實質上連續之厚度，且實質上垂直筆直)，而非起伏的。相較於非平坦組態，平坦通道材料可積極影響串電流。在一些實施例中，通道材料44之組態可稱為一「平坦組態」。值得注意的是，電荷儲存材料38之段40亦為「平坦的」；且可被視為各自呈一「平坦組態」(在圖13中標記段40)。相較於電荷儲存材料之非平坦段，平坦段40可具有一有利的電荷分佈。
在操作中，電荷儲存材料38可經組態以將資訊儲存於本文中所描述之各種實施例之NAND記憶體胞元52中。儲存於一個別記憶體胞元中之資訊之值(其中術語「值」表示一個位元或多個位元)可基於儲存於記憶體胞元之一電荷儲存區中之電荷量(例如，電子數量)。可至少部分基於施加至一相關聯閘極54之電壓之值及/或基於施加至通道材料44之電壓之值來控制(例如，增加或減小)一個別電荷儲存區內之電荷量。
電荷通路材料(穿隧材料、閘極介電材料)42形成記憶體胞 元52之穿隧區。此等穿隧區可經組態以容許電荷儲存材料38與通道材料44之間之所要電荷(例如，電子)遷移(例如，運輸、傳遞)。穿隧區可經組態(即，經設計)以達成一選定準則，舉例而言，諸如但不限於等效氧化物厚度(EOT)。EOT在一代表性實體厚度方面量化穿隧區之電性質(例如，電容)。例如，EOT可被定義為具有與一給定介電質相同之電容密度將需要之理論二氧化矽層之厚度，忽略洩漏電流及可靠性考量。
鄰近電荷儲存材料38之電荷阻擋材料34可提供阻擋電荷自電荷儲存材料38流至相關聯閘極54之一機制。
提供於電荷阻擋材料34與相關聯閘極54之間之介電阻障材料(高介電係數材料)28可用於抑制電荷載子自閘極54朝向電荷儲存材料38之反向穿隧。在一些實施例中，介電阻障材料28可被視為形成記憶體胞元52內之介電阻障區。
本文中所描述之實施例有利地提供可用於定製(tailor)閘極長度(即，控制閘極54之端子區之垂直厚度)之方法論，其中此等閘極長度近似為NAND記憶體胞元(即，記憶體胞元52)內之儲存節點(即，電荷儲存材料38之段40)之長度。在一些實施例中，導電結構22可具有用於其中之非常少量氮化鈦26，此可改良沿著導電結構之字線區58之電阻。氮化鈦26可主要用作在導電結構22內生長鎢24之一成核材料，此係因為導電材料74可被選擇為具有NAND記憶體胞元52內之之一所要功函數、所要導電性、與鄰近材料之所要黏著性等。
上文所論述之組件及結構可用於積體電路內(其中術語「積體電路」意謂由一半導體基板支撐之一電子電路)；且可併入至電子系統中。此等電子系統可用於例如記憶體模組、裝置驅動器、電源模組、通信 數據機、處理器模組及應用特定模組中，且可包含多層、多晶片模組。電子系統可為廣範圍之系統之任何者，舉例而言，諸如相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、手機、個人電腦、汽車、工業控制系統、飛機等。
除非另有指定，否則本文中所描述之各種材料、物質、組合物等可用現在已知或尚待發展之任何適合方法論形成，包含例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等。
術語「介電」及「絕緣」可用於描述具有絕緣電性質之材料。該等術語在本發明中被視為同義的。在一些例項中利用術語「介電」且在其他例項中利用術語「絕緣」(或「電絕緣」)可在本發明內提供語言變動以簡化以下發明申請專利範圍內之前提基礎，且不用於指示任何顯著化學或電差異。
術語「電連接」及「電耦合」兩者皆可用於本發明中。該等術語被視為同義的。在一些例項中利用一個術語且在其他例項中利用另一術語可在本發明內提供語言變動以簡化以下發明申請專利範圍內之前提基礎。
圖式中之各種實施例之特定定向僅用於闡釋性目的，且該等實施例可在一些應用中相對於所展示定向旋轉。本文中所提供之描述及以下發明申請專利範圍係關於具有各種特徵之間之所描述關係之任何結構，而不管該等結構是處於圖式之特定定向還是相對於此定向旋轉。
隨附圖式之橫截面視圖僅展示在橫截面之平面內之特徵，且未展示在橫截面之平面後面之材料(除非另有指示)，以便簡化圖式。
當一結構在上文被稱為「在另一結構「上」、「鄰近」或 「抵靠」另一結構時，其可直接在該另一結構上或亦可存在中介結構。相比而言，當一結構被稱為「直接在另一結構上」、「直接鄰近」或「直接抵靠」另一結構時，不存在中介結構。術語「直接在......下方」、「直接在......上方」等不指示直接實體接觸(除非另有明確陳述)，而是指示直立對準。
結構(例如，層、材料等)可被稱為「垂直延伸」以指示結構大體上從一下層基底(例如，基板)向上延伸。垂直延伸結構可實質上相對於基底之一上表面正交地延伸，或並非如此。
一些實施例包含一種整合結構，其具有交替之絕緣層級及導電層級之一垂直堆疊。導電層級具有端子區，且具有靠近端子區之非端子區。端子區在垂直方向上比非端子區厚，且具有一第一垂直厚度。介電阻障材料鄰近於端子區。介電阻障材料組態為彼此垂直上下堆疊且彼此垂直間隔之第一段。第一段具有一第二垂直厚度。電荷阻擋材料鄰近於介電阻障材料。電荷阻擋材料組態為彼此垂直上下堆疊且彼此垂直間隔之第二段。第二段具有一第三垂直厚度。電荷儲存材料鄰近於電荷阻擋材料。電荷儲存材料組態為彼此垂直上下堆疊且彼此垂直間隔之第三段。第三段具有一第四垂直厚度。第一、第二、第三及第四垂直厚度彼此大約相同。電荷通路材料鄰近於電荷儲存材料。通道材料鄰近於電荷通路材料。
一些實施例包含一種NAND記憶體陣列，其具有交替之絕緣層級及導電(字線)層級之一垂直堆疊。導電層級包含端子區及靠近端子區之非端子區。端子區在垂直方向上比非端子區厚，且組態為彼此垂直上下堆疊且彼此垂直間隔之段。區塊鄰近於段且具有與段近似相同之一垂直厚度。區塊包含高介電係數材料、電荷阻擋材料及電荷儲存材料。通道材 料沿著堆疊垂直延伸且鄰近於區塊。
一些實施例包含一種形成一整合結構之方法。形成交替之第一及第二層級之一垂直堆疊。第一層級包括第一材料且第二層級包括第二材料。形成延伸穿過堆疊之一開口。在開口內形成第三材料以使開口變窄。在變窄之開口內形成介電阻障材料、電荷阻擋材料、電荷儲存材料、電荷通路材料及通道材料。移除第二材料以留下第一空隙且曝露沿著第二層級之第三材料之區。將沿著第二層級之第三材料之經曝露區轉換為一導電第四材料。轉換亦將沿著第一層級之一些第三材料轉換為導電第四材料。在第一空隙內且直接抵靠導電第四材料形成導電結構。移除第一材料以形成第二空隙。在第二空隙之末端處曝露第三材料之剩餘區。移除第三材料之剩餘區以形成間隙。間隙係在導電第四材料之段之間。使間隙延伸穿過介電阻障材料、電荷阻擋材料及電荷儲存材料，以形成包括介電阻障材料、電荷阻擋材料及電荷儲存材料之區塊。區塊彼此垂直間隔。
遵從法規，已依或多或少關於結構及方法論特徵特定之語言描述本文中所揭示之標的物。然而，應理解，發明申請專利範圍不限於所展示及描述之特定特徵，因為本文中揭示之手段包括實例實施例。因此，發明申請專利範圍應被給予字面上所表達之全範疇，且應根據均等論加以適當解釋。
10:構造
12:垂直堆疊
14:第一層級
16:第二層級/導電層級
18:基底
22:導電結構
24:導電材料/核心材料
26:導電材料/外部導電材料/氮化鈦
28:介電阻障材料
34:電荷阻擋材料
38:電荷儲存材料
42:電荷通路材料/穿隧材料/閘極介電材料
44:通道材料
46:絕緣材料
52:NAND記憶體胞元
54:控制閘極區/閘極
57:前表面
58:區/字線區
74:導電第四材料/導電材料/導電段
80:間隙
82:段/導電段
84:端子區/端子段
86:非端子區
88:區塊
90:絕緣材料

Claims (33)

  1. 一種整合記憶體結構，其包括：交替之絕緣層級及導電層級之一垂直堆疊；該等導電層級具有端子區，且具有靠近該等端子區之非端子區；該等端子區在垂直方向上比該等非端子區厚，且具有一第一垂直厚度；介電阻障材料，其鄰近該等端子區，該介電阻障材料組態為彼此垂直上下堆疊(vertically stacked one atop another)且彼此垂直間隔之第一段，該等第一段具有一第二垂直厚度；電荷阻擋材料，其鄰近該介電阻障材料；該電荷阻擋材料組態為彼此垂直上下堆疊且彼此垂直間隔之第二段，該等第二段具有一第三垂直厚度；電荷儲存材料，其鄰近該電荷阻擋材料；該電荷儲存材料組態為彼此垂直上下堆疊且彼此垂直間隔之第三段，該等第三段具有一第四垂直厚度；該等第一、第二、第三及第四垂直厚度彼此大約相同；電荷通路(charge-passage)材料，其鄰近該電荷儲存材料；及通道材料，其鄰近該電荷通路材料。
  2. 如請求項1之整合記憶體結構，其中該等端子區在垂直方向上比該等非端子區厚達在自該等非端子區之一垂直厚度之約10%至約90%之一範圍內之一量。
  3. 如請求項1之整合記憶體結構，其中該等端子區包括與該等非端子區 相同之一組合物。
  4. 如請求項1之整合記憶體結構，其中該等端子區包括與該等非端子區不同之一組合物。
  5. 如請求項1之整合記憶體結構，其中該等端子區包含一或多種金屬。
  6. 如請求項5之整合記憶體結構，其中該一或多種金屬包含鈷、鉬、鎳、釕、鉭、鈦及鎢之一或多者。
  7. 如請求項6之整合記憶體結構，其中該等端子區進一步包含硼、碳、氮、氧及矽之一或多者。
  8. 如請求項1之整合記憶體結構，其中該等非端子區包括圍繞一含金屬導電核心之一金屬氮化物層；其中該金屬氮化物層包括氮化鈦；且其中該含金屬導電核心由鎢組成。
  9. 如請求項8之整合記憶體結構，其中該等端子區包含TiSi、TiSiN、W、WSiN及WN之一或多者；其中該等化學式指示主成分(primary constituents)而非特定化學計量(stoichiometries)。
  10. 如請求項1之整合記憶體結構，其中該等非端子區沿著該等導電層級之各者相對於該等端子區實質上垂直居中。
  11. 一種NAND記憶體陣列，其包括：交替之絕緣層級及導電層級之一垂直堆疊；該等導電層級包含端子區及靠近該等端子區之非端子區；該等端子區在垂直方向上比該等非端子區厚，且組態為彼此垂直上下堆疊且彼此垂直間隔之段；區塊，其等鄰近該等段且具有與該等段實質上相同之一垂直厚度，該等區塊包含高介電係數材料(high-k dielectric material)、電荷阻擋材料及電荷儲存材料；及通道材料，其沿著該堆疊垂直延伸且鄰近該等區塊。
  12. 如請求項11之NAND記憶體陣列，其中該等區塊具有實質上水平之頂表面及底表面。
  13. 如請求項11之NAND記憶體陣列，其中該等區塊之各者沿著一橫截面具有自該等實質上水平之頂表面之一者延伸至該等實質上水平之底表面之一者的一對相對之實質上垂直側壁表面。
  14. 如請求項11之NAND記憶體陣列，其中該等區塊藉由具有在自約1nm至約20nm之一範圍內之垂直厚度的中介(intervening)間隙彼此垂直間隔。
  15. 如請求項11之NAND記憶體陣列，其中該等段具有與直接鄰近於該 等段之該等非端子區之部分相同之一組合物。
  16. 如請求項11之NAND記憶體陣列，其中該等段具有與直接鄰近於該等段之該等非端子區之部分不同之一組合物。
  17. 如請求項11之NAND記憶體陣列，其中該等段包含一或多種金屬。
  18. 如請求項17之NAND記憶體陣列，其中該等段進一步包含硼、碳、氮、氧及矽之一或多者。
  19. 如請求項11之NAND記憶體陣列，其中該等段包含TiSi、TiSiN、W、WSiN及WN之一或多者；其中該等化學式指示主成分而非特定化學計量。
  20. 如請求項19之NAND記憶體陣列，其中該等導電層級之該等非端子區包含直接抵靠該等段之氮化鈦。
  21. 如請求項11之NAND記憶體陣列，其中該等區塊包含電荷通路材料。
  22. 如請求項11之NAND記憶體陣列，其中電荷通路材料沿著該堆疊垂直延伸且在該等區塊與該通道材料之間。
  23. 一種形成一整合記憶體結構之方法，其包括：形成交替之第一層級及第二層級之一垂直堆疊；該等第一層級包括第一材料且該等第二層級包括第二材料；形成延伸穿過該堆疊之一開口；在該開口內形成第三材料以使該開口變窄；在該變窄之開口內形成介電阻障材料、電荷阻擋材料、電荷儲存材料、電荷通路材料及通道材料；移除該第二材料以留下第一空隙且曝露沿著該等第二層級之該第三材料之區；將沿著該等第二層級之該第三材料之該等經曝露區轉換為一導電第四材料，該轉換亦轉換沿著該等第一層級之一些該第三材料；在該等第一空隙內且直接抵靠該導電第四材料形成導電結構；移除該第一材料以留下第二空隙，該第三材料之剩餘區(remaining regions)係曝露在該等第二空隙之末端處；移除該第三材料之該等剩餘區以形成間隙；該等間隙在該導電第四材料之段之間；及使該等間隙延伸穿過該介電阻障材料、該電荷阻擋材料及該電荷儲存材料，以形成包括該介電阻障材料、該電荷阻擋材料及該電荷儲存材料之區塊；該等區塊彼此垂直間隔。
  24. 如請求項23之方法，其進一步包括在形成該等區塊之後，運用絕緣第五材料至少部分填充該等第二空隙。
  25. 如請求項24之方法，其中該等第二空隙完全由該絕緣第五材料填充。
  26. 如請求項24之方法，其中該等第二空隙僅部分由該絕緣第五材料填充。
  27. 如請求項23之方法，其中使該等間隙延伸穿過該電荷通路材料以形成包含該電荷通路材料之該等區塊。
  28. 如請求項23之方法，其中該第三材料包括硼、鍺及矽之一或多者。
  29. 如請求項23之方法，其中該第三材料包括多晶矽。
  30. 如請求項29之方法，其中該第三材料進一步包括碳。
  31. 如請求項23之方法，其中該第三材料包括多晶矽，且其中該將該第三材料轉換為該導電第四材料包括：使該第三材料曝露於一或多個含金屬前驅體(precursor)以形成包含一或多種金屬之該導電第四材料。
  32. 如請求項31之方法，其中該導電第四材料進一步包括硼、碳、氮、氧及矽之一或多者。
  33. 如請求項23之方法，其中該第三材料包括矽，且其中該導電第四材 料包括TiSi、TiSiN、W、WSiN及WN之一或多者；其中該等化學式指示主成分而非特定化學計量。
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