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TW201901935A - 積體電路元件及其製造方法 - Google Patents

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洪永泰
鄭俊民
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Abstract

積體電路包括多層疊層以及多個層狀導體。多個層狀導體在多層疊層中延伸並進入多層疊層下方的導體層中。層狀導體具有底部導體層、中間導電襯層以及頂部導體層。底部導體層與基底中的導電層歐姆電性接觸。中間導電襯層在底部導體層上方並且襯在對應溝渠的部分側壁上。頂部導體層在中間導電襯層上。

Description

積體電路元件及其製造方法
本申請是2017年3月17日提交的美國專利申請第15 / 462,201號的部分延續申請案，其併入本案參考，如同在此完全闡述。
本技術涉及包含具有溝渠導體的高密度記憶元件的積體電路元件。
疊層多階記憶單元可實現更大的儲存電容量，研究人員開發了諸如位元可變成本（Bit Cost Scalable，BiCS）記憶體、太比特單元陣列電晶體（Terabit Cell Array Transistor，TCAT）和垂直與非（V-NAND）等各種結構。對於這類的結構以及其他疊層（包含以絕緣（或被動層）分隔主動層）的複雜結構，通常需要形成連接疊層的深層與上層的導體，或用於連接到週邊電路的疊層上的圖案化金屬層。當這些導體需要低電阻或高電流電容量時，可以透過填充切穿疊層的細長溝渠來形成，而不是在圓柱體狀或大致圓柱體狀的介層窗中形成柱體狀的層間導體來形成。
然而，這些導體填充溝渠的形成可能是困難的。在層疊層中形成高高寬比的溝槽，必須再於溝槽中填充導體。填充深溝渠會對疊層結構造成應力。當溝渠深度達到且超過1微米，高寬比為10或大於10時，應力可能導致溝渠和溝渠附近的元件發生形變。當形成這些多個平行導體時，可能會是特別有問題的。
隨著密度儲存量的增加，結構需要更多階的記憶單元，並且在製造過程中必須形成更深的高高寬比的溝渠。溝渠以及溝渠之間的元件形變可能會對疊層中的導線連接到後段（BEOL）配線造成挑戰。
圖1的示出三維（3D）NAND非揮發性記憶元件的立體圖。基底100上具有導電層（例如主動層111、113、115、117）和絕緣層（例如被動層110、112、116、118）交替的疊層，且在疊層中具有多個記憶體柱體（例如130-137）。如圖1所示，所示的溝渠導體（導線）120、121、122和123由於膜沉積引起的拉伸/壓縮應力和由於溫度變化引起的熱膨脹等等製程應力而形變，例如晶圓的彎曲/翹曲。該圖顯示，這種形變可能會導致柱體和導線的位置發生改改變。位置的改變可能導致上層結構的對準問題，並導致與後端線（BEOL）配線的錯誤連接和/或造成後端線（BEOL）配線的錯誤對準。
其他包含二維或三維電路結構的積體電路可能包括受彎曲和翹曲的溝渠導體。
當溝渠導體是形成在高寬比為10以上且深度為1微米以上的溝渠之中時更可能發生這些問題。
在多個高高寬比溝渠中形成形變減小的多溝渠導體是業界所期望的。其可提高BEOL配線和其他結構的對準容忍度，並提高積體電路的可靠度和密度。
製作細長的導體填充溝渠（即溝渠導體）及其結構，從而減少所形成的元件的應力所引起的形變。因此，在一方面，本文描述的積體電路包括電路結構，該電路結構可以包括在基底上的主動層和被動層的多層疊層；電路結構中有多個細長溝渠，多個細長溝渠延伸穿過電路結構至多層疊層下方的基底，並具有側壁；以及多個層狀溝渠導體填充於多個細長溝渠中的多個對應的細長溝渠。在實施例中，層間溝渠導體包括與基底電性接觸的底部導體層、在底部導體層上的頂部導體層以及在頂部導體層與部分的對應溝渠側壁之間的中間介電質或導電層。
根據另一方面，在多個溝渠導體中的溝渠導體包括與對應的細長溝渠的側壁共形並與基底電性接觸的襯導體。第一填充主體填充在襯導體之上的對應細長溝渠的側壁之間的細長溝渠的下部。第一填充主體做為從電路結構的頂面凹入的上表面。頂部導體主體填充在襯導體上的所對應的細長溝渠的側壁之間的細長溝渠的上部，並與襯導體電流流動連通。所描述的實施例中，頂部導體主體包括襯在襯導體和導電填充物之上的對應細長溝渠的上部的襯層。襯層可以起到黏著層的作用，用於提高第一填充主體和頂部導體主體之間的界面結構的品質。
在實施例中，填充主體具有應力特性，能夠有效補償在電路結構上之頂部導體主體引起的應力。這可以減少或消除形成多個溝渠導體所導致的電路結構的翹曲。在此描述的示例中，填充主體包括介電材料。
在另一方面，本文所述的製作積體電路的方法包括：在基底上形成主動層和被動層的多層疊層；在多層疊層中形成多個細長溝渠，細長溝渠中從多層疊層的上層延伸到多層疊層下方的基底；在多個細長溝渠的側壁襯以絕緣間隙壁層；並依照上述各種形式在多個細長溝渠中填充層狀溝渠導體。
在一個方面中，該方法包括藉由在絕緣層上的對應溝渠中形成底部導體層並與基底電性接觸，以在多個細長溝渠中的對應的細長溝渠中形成層狀導體，在所述底部導體層上形成中間導電襯層並襯於部分的所述絕緣層，以及在所述中間導電襯層上形成頂部導體層。
此外，這裡描述的方法包括在基底上形成電路結構，並在電路結構中形成多個細長溝渠。本方法中的細長溝渠從電路結構的上層延伸到電路結構下的基底，並具有側壁。方法包括沉積與細長溝渠的側壁共形的襯導體並與基底電性接觸。另外，該方法包括藉由填充在襯導體之上的側壁之間細長溝渠的下部，並從電路結構的頂面凹入填充主體的上表面來形成填充主體。此外，該方法包括沉積頂部導體主體，以填充在襯導體上之側壁之間的細長溝渠的上部，並且與襯導體電流流動連通。
在另一方面，本文所述的積體電路包括在主動層和被動層的疊層中延伸並進入疊層下方的導電板中的多個溝渠；多個層狀導體填充多個溝渠中的對應溝槽，每個層狀導體包括與導電板電性接觸的底部導體層、在底部導體層上並襯於對應溝渠的部分側壁的中間導電襯層以及位於中間導電襯層上的頂部導體層；以及多層狀導體中的一對層狀導體之間的疊層中的多個柱體，位於主動層和柱體之間的界面區處的記憶單元。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明實施例將參照圖2-16詳細描述。
圖2至圖9示出了第一實施例中用於包括垂直通道三維結構積體電路的示例製程流程。
圖2是繪示在形成電路結構之後製程階段的立體圖，在該例子中包括在基底200上的主動層和被動層的疊層。本文所使用的用語“基底”是指本文描述的導體填充溝渠下方的任何結構，並且可以包括多層。多層包括更多主動層和被動層、複雜結構（例如底電路）、晶圓晶粒的塊材半導體等等。基底200可以例如是由摻雜製程形成的有界導電板（bounded conductive plate），其中將n型或p型摻雜材料加入於半導體層或塊材半導體中以形成導電層201。然後，透過任何合適的沉積方法將包含主動層（例如211、213、215、217）、被動層（例如210、212、214、216）以及頂層218的疊層沉積形成在基底200上，所述沉積方法諸如PVD、CVD、LPCVD或ALD。若為記憶元件，疊層的層數取決於記憶元件的設計和密度。疊層中的主動層（例如211、213、215、217）包括導電材料的電路結構，例如摻雜/未摻雜的多晶矽或金屬。疊層中的被動層（例如210、212、214、216）可以包括氧化矽、其他絕緣材料以及絕緣材料的組合。在這個例子中，所有的被動層都由相同的材料組成。在其他例子中，不同層可以採用不同的材料，以適合特定的設計目標。頂層218可以包括例如像是氧化矽、氮化矽、高密度電漿氧化物（HDPOX）及其組合的絕緣材料的帽蓋。
圖3是示出在穿過疊層至基底200形成多個柱體之後的製程階段的立體圖。實施孔蝕刻以形成穿過疊層的多個圓柱體形開口，接著沉積記憶體層301在疊層上和在多個開口內。記憶體層301可以是包括第一層、第二層和第三層的複合多層膜。記憶體層301在開口的側壁和底部具有共形表面。
形成在開口側壁上的第一層包括厚度約為50埃至130埃的氧化矽，做為阻擋層。其他阻擋介電質可以包括高介電常數k材料，例如是150埃的氧化鋁等。
形成在第一層上的第二層包括厚度約為40埃至90埃的氮化矽，並做為電荷捕獲層。電荷捕獲層也可採用其他的電荷捕獲材料和結構，包括例如是氮氧化矽（SixOyNz）、富矽氮化物、富矽氧化物、包含嵌入式奈米顆粒等。
形成於第二層上的第三層包括厚度約為20埃至60埃的氧化矽，並做為穿隧層。在另一例子中，可以採用其他穿隧材料和結構，例如是複合的穿隧結構。
複合的穿隧結構可以包括小於2nm厚的氧化矽層、小於3nm厚的氮化矽層和小於4nm厚的氧化層。在一實施例中，複合的穿隧結構由超薄氧化矽層O1 （例如≤15埃）、超薄氮化層N1 （例如≤30埃）和超薄氧化矽層O2 （例如≤35埃）所構成，導致在離半導體主體接面15埃或更小的偏移處價帶能階增加約2.6 eV。O2 層在第二偏移（例如距界面約30埃至45埃）處藉由較低的價帶能階（較高的電洞穿隧障礙）和較高的導帶能階，而將N1 層與電荷捕獲層分隔開。由於第二個位置距離接面的距離較大，足以誘發電洞穿隧的電場將第二個位置之後的價帶能階提升到有效消除電洞穿隧障礙的階段。因此，O2 層不會顯著干擾電場輔助電洞穿隧，同時提高工程穿隧介電質在低場下阻止漏電的能力。
用於形成複合的多層膜的沉積技術可以藉由低壓化學氣相沉積（LPCVD）、原子層沉積（ALD）、其他合適的方法或其組合來進行。
接下來，執行蝕刻製程，以去除疊層頂部和開口底部上的記憶體層301。然後在疊層上沉積薄膜302，並且薄膜302具有與開口底部處的導電層201接觸的部分。薄膜302可以包括透過選擇材料（例如矽）和摻雜濃度（例如未摻雜或輕摻雜）而合用的半導體，以做為垂直通道結構。
在形成半導體薄膜302之後，使用旋塗介電質（SOD）例如是氧化矽或其他絕緣材料來實施填充製程，以填充開口內薄膜302之間的空間，隨後藉由CMP製程去除頂部導體層218上的SOD，並藉由蝕刻製程去除開口上部中的SOD。因此形成絕緣結構303。在一例中，絕緣結構303可以被SOD完全填充，並且沒有空隙和接縫。在另一個例子中，絕緣結構303中可能存在接縫或空隙。
接下來，沉積導電材料，以填充開口的上部，隨後進行CMP和/或回蝕製程，以形成插塞304，藉此提供從記憶單元的垂直串中的通道到對應的上覆圖案化的導體（未示出）的連接。為了提供更好的電導率，可以選擇在電阻下進行自對準矽化物製程。在另一例中，插塞304可以包括摻雜多晶矽。
在又一例中，絕緣結構303可以是在薄膜302的沉積期間形成的接縫或間隙。在薄膜302的內側表面的頂部上形成的懸突可以連接在一起，以形成由薄膜302包圍的接縫或間隙。插塞304因此透過懸突連接而形成。
在又一例中，薄膜302完全填充疊層中的開口，因此不存在絕緣結構303和插塞304。
疊層中的多個柱體包括記憶體層301和薄膜302。記憶單元設置在主動層和柱體之間的界面區處。在本實施例中，做為字元線的主動層環繞著柱體，構成了環繞式閘極。記憶單元具有環繞式閘極的配置。
圖4是表示在多層疊層中形成多個細長溝渠之後的製程階段的立體圖，使用單一蝕刻圖案，多層疊層中的細長溝渠從多層疊層的上層延伸到多層疊層之下的基底。在疊層上形成頂蓋層410，頂蓋層410包括例如氧化矽、氮化矽或其他絕緣材料，然後以圖案化製程的微影技術來形成罩幕，以形成多個細長溝渠（例如401、402、403、404）在疊層中並進入到基底200的導電層201中。多個細長溝渠可以大於1μm深，例如是高達8μm，而寬度大於0.1μm，例如是高達0.8μm。因此，多個細長溝渠的高寬比在10或大於10。
多個單元中的細長溝渠是利用單一的圖案化步驟形成的，其中包括用於溝渠定義的蝕刻罩幕和使用幕幕的蝕刻，而無需其他的蝕刻罩幕，從而使多層疊層的上層到多層疊層下方的基底200具有連續側壁。本文使用的用語“連續側壁”是指在從頂部導體層到底部導體層蝕刻溝渠時，使用單一蝕刻圖案（其可以使用單一蝕刻罩幕，包括光阻和硬罩幕的多層蝕刻罩幕或以其他方式來定義）所產生的結構的側壁。由於蝕刻多層疊層的多種材料包括改變疊層中不同層的蝕刻化學成分，具有“連續側壁”的溝渠可能具有起伏，但是由於多重蝕刻圖案的多個圖案化步驟（諸如可以用於雙鑲嵌製程）而不會產生不連續性。
細長溝渠的連續側壁可以是弓形或錐形或具有其他形狀的輪廓。
在其他實施例中，3D記憶體結構可以使用所謂的閘極置換製程來製造。在閘極置換製程中，形成了包括像氧化矽的絕緣體和像氮化矽的犧牲材料的交替材料的疊層。疊層被圖案化以定義3D結構的中間結構，如圖4所示。去除犧牲材料並將導電閘極材料沉積在左側的空隙中。在閘極置換製程中，主動層包括這些圖案化的閘極導體。
圖5示出了進行以下步驟之後的製程階段的立體圖。所述的步驟包括在溝渠的側壁上共形沉積絕緣層425，並去除溝渠底部的絕緣層425，以留下絕緣間隙壁，並裸露出基底200的導電層201。然後在絕緣層425上和疊層上的頂蓋層410上方形成第一導電界面（或襯層）420。因此，第一導電襯層420可以在溝渠的底部（例如220）處與基底200上的導電層201電性接觸。
絕緣層425在溝渠的側壁上提供連續表面，溝槽側壁被認為是如本文所述的連續側壁，並且將溝渠導體與疊層中的電路結構隔離。
絕緣層425例如是包括厚度約為500埃的氧化矽，並且可在例如是25°C的低溫下形成。絕緣層425可以包括其他絕緣材料並且使用其他沉積方法形成。絕緣層425還可以包括二氧化矽、氮化矽、氮氧化矽以及如SiO2 /SiN（例如SiO2 /SiN/SiO2 /SiN...）的多層疊層。
在此例子中，第一導電襯層420（也稱為襯導體、襯導體層、導電襯、第一導電層、第一導電界面襯），諸如鈦和氮化鈦的雙層組合，可以使用化學氣相沉積CVD、物理氣相沉積PVD和原子層沉積ALD形成厚度例如是約為30埃到1000埃的層。其他可用於第一導電襯層420的材料可以是包括鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、其他金屬和金屬合金或其組合之單層或是多層結構。然後可選地對所沉積的第一導電襯層420進行回火製程。
圖6是示出在第一導電層430（例如鎢）的沉積之後的製程的階段以在溝渠中形成填充主體的立體圖。第一導電層430可以使用CVD、PVD、ALD、電鍍（EP）或其他沉積技術來形成，以部分地將導電填充材料填充於溝渠的內側壁上的第一導電襯層420的空間（例如，襯導體420A）。襯導體420A又稱為導電襯、第一導電襯層。在本實施例中，第一導電層430填充側壁與接觸襯導體420A之間的多個溝渠的下部分。用於第一導電層430的其他的合適的材料可以包括多晶矽、非晶矽、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬和金屬合金或其組合。然後可選地進行回火製程。
圖7是示出在多個溝渠中相應的一個溝渠中形成層狀導體的下部分之後的製程階段的立體圖。在一例中，首先進行CMP製程，以移除頂蓋層410頂部的第一導電襯層420和第一導電層430，接著藉由蝕刻製程，以非等向性地移除第一導電層420和溝渠的上側壁上的第一導電層430，以暴露絕緣層425的間隙壁層（例如是絕緣間隙壁層）425A。第一導電層430和第一導電襯層420的導電材料被回蝕刻至疊層中的上表面420B、430B，形成從電路結構的上表面凹入的頂面。在此例中，第一導電層430的上表面430B可以位於疊層厚度的大約三分之二的高度處，或者可以位於圍繞疊層的頂主動層（例如217）的高度處。蝕刻製程可以包括濕式蝕刻、乾式蝕刻、Ar轟擊或其組合。在另一例中，可以省略CMP製程，從而僅執行蝕刻，以形成如圖7所示的結構。當第一導電襯層420和第一導電層430被回蝕刻以凹入由此形成的填充主體的上表面420B、430B時，溝渠的側壁上的絕緣間隙壁層425A提供了蝕刻選擇性。
由於多溝渠被部分填充，疊層在製程中具有更大的熱膨脹空間，同時對疊層產生較小的橫向應力。此外，部分填充的高高寬比溝渠會降低張應力，從而改善形變問題。
圖8是表示在絕緣層425所暴露部分上的第二導電層440上形成第二導電層450以做為行成頂部導體主體的製程的一部分製程之後的製程階段的立體圖。第二導電襯層440可以使用CVD、PVD、ALD或厚度約為10埃至1000埃的沉積技術形成，溝渠襯440A在溝渠側壁的部分內襯中，從而使用絕緣間隙壁層425A用於對導體的多層進行對準。
第二導電層450可以不同於第一導電層，其可以使用CVD、PVD、ALD、EP或其他沉積技術沉積，以填充溝渠的上部分。適用於第二導電層450的材料可以包括多晶矽、非晶矽、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬和金屬合金或其組合。用於第二導電層450的材料可以選擇可使得材料的應力特性透過在第一導電層430中使用的材料的應力特性而補償（offset）或平衡。
在一些實施例中，溝渠填充步驟可以在柱體形成之前完成。
圖9是表示在形成各溝渠內的層狀導體的上部的頂部導體主體之後的製程的階段的立體圖。可以使用CMP和/或平坦化學蝕刻製程移除頂蓋層410的頂部上的第二導電襯層（圖8的440）和第二導電層（圖8的450），以形成在溝渠導體中的頂部導體主體。頂部導體主體包括溝渠襯440A的片段和平坦化製程之後剩餘的第二導電層的材料。雖然在這個例子中未示出，在平面化結構上可以形成介電層。
因而在對應的多個溝渠中形成了多個層狀溝渠導體501、502、503、504。多個層狀溝槽導體501、502、503、504中的每一個包括底部導體層431、432、433、434、中間導電襯層441、442以及頂部導體層451、452、453、454、443、444。底部導體層431、432、433、434與基底200歐姆電性接觸以使電流流動；中間導電襯層（又稱為襯層）441、442、443、444在底部導體層431、432、433、434之上並且襯於對應溝渠的部分側壁；頂部導體層451、452、453、454在中間導電襯層441、442、443、444上。歐姆接觸提供與在細長溝渠和底部導體層201之間的合適電阻之間的電流連通，以使得導電層201能夠用作共源極線。本實施例中，每個層狀導體包括位於底部導體層431、432、433、434和位於該底部導體層431、432、433、434附近的側壁的下部分之間的底部導電襯層421、422、423、424。
在一例中，底部導電襯層421、422、423、424可以具有與中間導電襯層441、442、443、444相同的材料。在另一例中，第一和第二導電襯層可以具有不同的材料。
類似地，在一例中，形成填充主體的底部導體層431、432、433、434可以具有與頂部導體層451、452、453、454相同的材料。在另一例中，形成填充主體的頂部和底部導體層和頂部導體主體可以具有不同的材料，並且可以選擇以減少不需要的形變的方式來管理結構的應力特性。
如圖所示，覆蓋多個層狀溝渠導體501、502、503、504和多層疊層的多個圖案化導體將多個層狀溝渠導體501、502、503、504連接到參考電壓，其被配置為共源極線。舉例來說，溝渠導體的接觸窗是透過在上覆介質層中形成對準的介層窗（其被層間導體所填滿）而形成的。由於形變減少，因而改善了接觸窗的對準。另外，覆於多層疊層的各個第二多個圖案化的導體（未示出）將多個柱體中的相應一個連接到電壓電源，從而將位元線電壓提供給對應的薄膜（圖3的302），其配置為位元線。控制電路被配置為將不同的偏壓施加於多層疊層中的主動層和柱體，並且可以被配置為執行程式化操作，藉由該程式化操作，可以將一個或多於一個的資料位元儲存在選定的記憶中單元中。
形成填充主體的底部導體層431、432、433、434可以是主要用作導體的層狀導溝體導體501、502的塊材導體，而不是薄膜黏著層或薄膜阻障層。在有效實施例中，底部導體層431、432、433、434的厚度大於疊層中至少兩層（例如層210、211）的組合高度。在有效實施例中，底部導體層431、432、433、434的厚度至少為疊層高度的三分之一。在有效實施例中，底部導體層431、432、433、434的厚度至少為疊層高度的三分之二，而其他厚度足以做為溝渠中的層狀導體的主塊材導電材料。與導頂層451、452、453、454相比，底部導體層431、432、433、434可以在與基底200垂直的方向上較厚。底部導體層431、432、433、434的主要目的是塊材導體。
底部導體層431、432、433、434之下的底部導電襯層421、422、423、424是薄膜，其主要起到黏著的作用，以輔助或確保底部導體層對絕緣層425的黏著或離子阻障，以保護底基底200免受離子如氟和氯的攻擊。底導電層421、422、423、424還可以用於避免在形成底部導體層期間在基底的表面上形成空隙或小丘。另外，底部導電襯層421、422、423、424有助於底部導體層431、432、433、434的成長。
中間導電襯層441、442、443、444是薄膜，其主要起到黏著劑的作用，以確保頂部導體層與絕緣層425的黏著並且有助於頂部導體層451、452、453、454的成長。
圖6A示出了另一種實施例，其可以與圖6形成對比。在圖6A中，圖6中的構件也給出了相同的參考數字。在圖6A中，代替沉積用於形成填充主體的第一導電層430，沉積應力平衡層630。應力平衡層630覆蓋溝渠的側面和底部上的導電襯420、420A。
應力平衡層630可以是介電材料，例如二氧化矽、氮化矽、氮氧化矽，其可使用電漿增強化學氣相沉積PECVD、高密度電漿氧化HDP、原子層沉積ALD、低溫度氧化物LTO和/或旋塗電介質SOD或其他沉積技術形成，以部分填充第一導電層420A的內側壁與低應力材料之間的空間。在本實施例中，應力平衡層630填充多溝渠的下部。
圖7A是示出在多溝渠的相應一個溝渠中形成層狀導體的下部之後的製程階段的立體圖，其可以與圖7對比。在一例中，先進行CMP製程，以去除頂蓋層410頂部上的應力平衡層630，接著進行蝕刻製程，以選擇性地去除溝渠上部上的應力平衡層630，同時留下側壁上的層420A所形成的導電襯底側壁進入溝渠的上部，從而露出部分導電襯420A。用於應力平衡層630的材料被回蝕至疊層中的頂部高度，形成填充主體630A的頂面630B。在此例中，由應力平衡層630形成的填充主體630A的頂面可以位於疊層厚度的大約三分之二的高度處，或者可以位於圍繞頂部主動層（例如217）疊層的高度處。蝕刻製程可以包括濕式蝕刻、乾式蝕刻、Ar轟擊或其組合。在另一例中，可以省略CMP製程，從而只執行蝕刻，以形成如圖7A所示的結構。溝渠側壁上的襯導體420A提供相對於應力平衡層630的蝕刻選擇性。
由於多溝渠是以部分填充的方式，因此，疊層在製程過程中具有更大的熱膨脹空間，同時對疊層產生較小的橫向應力。此外，部分填充的高高寬比溝渠會降低張應力，從而改善形變問題。
圖8A、8B和8C是示出替代步驟的簡化剖面圖，其可以與圖8形成對比。圖8A是示出在第二導電襯層640上形成第二導電層650之後的製程階段的立體圖。導電襯層640與第二導電層650歐姆接觸，用於與襯導體420A的暴露部分電流流動連通。第二導電襯層640可以使用CVD、PVD、ALD、或其他沉積技術形成，具有約10至1000的厚度，襯於溝渠的部分的側壁，藉此使用導電襯420A來對準多層的導體。
第二導電層650填充溝渠的上部分，並且可以使用CVD、PVD、ALD、EP或其他沉積技術沉積。適於用於第二導電層650可以包括多晶矽、非晶矽、矽、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬和金屬合金或其組合。
圖8B示出了替代製程中的另一個階段。在此階段，已採用CMP製程或者回蝕製程對結構的表面650B平面化，該製程移除了電路上以及如圖所示的剩餘頂部導體主體的表面650B上方的襯導體420、第二導電襯層640和第二導電層650結構。因此，頂部導體主體留在溝渠的上部分中，頂部導體主體包括第二導電層650的部分650A和第二導電襯層640的部分640A。此外，襯導體420A的頂面與頂部導體主體的表面650B共面。因此，溝渠導體包括通過襯導體420A到頂部導體主體的電流路徑。填充主體630A可以包括如上所述的介電材料，並用於平衡或補償頂部導體主體的應力特性。
圖8C示出了在介電層670沉積之後的製程的下一個階段，例如溝渠導體上的層間介電質和電路結構。如圖9所述的接觸窗可以形成以連接到上覆的圖案化的導體。
再參照圖5，在沉積襯導體420之後，溝渠的寬度和深度隨著沉積製程和溝渠側壁和溝渠的底部和側壁的襯導體的厚度而減小。然而，在此步驟中，經襯的溝渠（在襯導體420內）的深度在一些實施例之中為沉積襯導體420之前的深度（1至8微米）的至少約90％，並且在一些實施例中為95％或更多。類似地，溝渠側壁上的襯導體420的厚度減小了經襯的溝渠的寬度，並且在此實施例中維持在沉積襯導體420之前的溝渠的寬度（0.1至0.8微米）的至少70％或更多。填充主體和頂部導體主體的體積構成溝渠導體大部分的體積，並且由於其相對於襯導體420的體積而在應力性質上有顯著的貢獻。由於填充主體630A中材料的體積，填充主體630A的應力特性有助於平衡頂部導體主體的應力特性，並減少電路結構的彎曲或翹曲。
本文描述的溝渠導體包括不同材料的多層。不同的材料可以具有不同的應力特性。舉例來說，材料與張應力特性傾向於拉動其所連接的結構，材料與壓縮應力特性傾向於推動其所連接的結構。如上所述，這些應力條件可能對電路結構和溝渠導體的彎曲或翹曲有所貢獻。
藉由使用多層不同材料的溝渠導體，可以平衡這些應力特性，以減少彎曲或翹曲。
舉例來說，實施例中的頂部導體主體和填充主體可以具有不同的應力特性，特別是在溝渠導體形成期間以及在完成積體電路期間使用的其他步驟，該電路結構可能容易在不想要的應力條件下造成形變。
下面的表格總體顯示了應用平衡條件，該條件可以使用本文所述的技術來實施。表中的第一欄表示溝渠導體中頂部導體主體或上導體組件的應力特性。表中的第1欄顯示了同一溝渠導體中填充主體的應力特性。第3欄列出了應力特性組合的相對優點。
在該表的第1-8列中，列出了溝渠導體的頂部導體主體和填充主體的的應力特性的八個可能條件。就本表而言，頂部導體主體的特徵可能是傾向於拉鄰電路結構的拉伸應力（拉伸++）特性，或傾向於推鄰近結構的壓縮應力（壓縮--）特性。如本文所述，這些應力特性對於用作溝渠導體中的頂部導體主體而言可以認為是典型的所期望的良導體（具有相對高的電導率）。對於本表而言，填充主體可以具有更寬範圍的應力特性，包括拉伸應力（拉伸++）特性，相對低的拉伸應力（拉伸+）特性，相對低的壓縮應力（壓縮特性-）和壓縮應力（壓縮--）特性。
填充主體的應力特性可以有效地補償由頂部導體主體引起的應力，以及頂部導體主體的應力特性與填充主體的應力特性相反的情況。因此，在表的第3-6列中，組合的作用是平衡溝渠導體中的應力，從而導致溝渠導體的品質更好或最好，因為其涉及彎曲或翹曲。
如上所述，即使在表中的第1和2列以及第7和8列表示的條件中，使用各種材料層的多個層以形成溝渠導體的製程也可以減小彎曲或翹曲。然而，使用能夠建立由第3-6列表示的條件的材料可以獲得更好或最好的結果。
當填充主體包括介電材料且頂部導體主體包括以導致相反類型的應力特性的方式沉積的金屬、摻雜半導體或金屬化合物時，第3-6列所表示的條件可以在一些實施例中實現。
其他可用於改善應力平衡的特性包括溝渠導體的填充主體和其他構件的相對體積、不同材料的層數以及其他特徵，將更詳細討論如下。
圖10是另一實施例中三維記憶體結構的立體圖。圖9中使用的相同參考數字普遍應用於圖10以表示實施例的相同或類似組件。關於相同或類似組件的描述不再重複。與圖9的結構相比，底部導體層431、432、433、434（填充主體）直接接觸導電層201。在本實施例中，底部導體層可以包括例如是多晶矽或其他材料，其可以在絕緣材料和導電材料之間提供良好的黏著性。因此可以省略圖9的底部導電襯層421、422、423、424或襯導體。在此例中，底部導體層431、432、433、434在與基底200垂直的尺寸上比頂部導體層451、452、443、454更厚。
圖11是另一實施例中的三維記憶體結構的立體圖。圖9中使用的相同參考數字普遍應用於圖11以表示實施例的相同或類似組件。關於相同或類似組件的描述不再重複。與圖9的結構相比，對應溝渠中的每個層狀溝渠導體包括中間襯層上的中間層471-474、491-494，或頂部導體層451、452、453、454和底部導體層431、432、433、434之間的導電襯層（又可稱為中間導電界面襯）461-464、481-484。中間層可以包括選擇用於應力平衡效應的材料，例如上述的介電材料、導體或半導體材料。在本實施例中，層狀導體包括兩個中間層和兩個中間導電襯或襯層。頂部和底部導體層之間的中間導體層和中間導電襯層的數量可以改變。中間層可以包括用於應力平衡效應而選擇的一種材料或多種材料，例如上述的介電材料、導體或半導體材料。
中間導電襯或導電襯層（461-464、481-484）可起到黏著劑的作用，以確保頂導體的黏著到絕緣層425，並且有助於頂導體主體之頂部導體層451、452、453、454的生長。由於頂導體主體的襯層（441、442、443、444）設置在中間導電界面襯（461-464、481-484）的頂部並黏附在溝渠側壁（絕緣層425），因此頂部和底部導體層之間的中間導電襯層（例如461-464、481-484）可以可選地省略。
圖12是另一實施例中的三維記憶體結構的立體圖。圖11中使用的相同參考數字普遍應用於圖12以指示實施例的相同或類似組件。關於相同或類似組件的描述不再重複。與圖11的結構相比，底部導體層431、432、433、434直接接觸導電層201。在本實施例中，底部導體層包括例如是多晶矽、導電材料，其可以在絕緣材料和導電材料之間提供良好的黏著性。因此可以省略圖9的底部導電襯層421、422、423、424。
在另一個實施例中，頂和底部導體層之間的中間導電襯層（例如461-464、481-484）可以可選地省略。
圖13至圖15示出了用於包括垂直通道3D記憶元件積體電路的另一示例製程流程。
圖13是示出具有多個細長溝渠（例如1401、1402、1403、1404）的結構的立體圖，該溝渠形成在交替的氧化矽層（例如1210、1212、1214、1216、1218）和氮化矽層的疊層中（例如1211、1213、1215、1217）。
為了形成如圖13所示的結構，基底（或導電板）1200可以包括由摻雜製程形成的導電層1201，以對基底1200添加n型或p型摻雜材料，接著在基底1200上沉積交替的氧化矽層（例如1210、1212、1214、1216、1218）和氮化矽層（例如1211、1213、1215、1217）的疊層。
接下來，藉由進行孔蝕刻以形成穿過疊層的多個開口，隨後在疊層上和多個開口內沉積記憶體層1301。記憶體層1301是複合的多層膜，包括構成為阻擋層的第一層（包括氧化矽）、構成為電荷捕獲層的第二層（包括氮化矽）以及構成為穿隧層的第三層（包括氧化矽）。記憶體層1301在多個開口的側壁和底部具有共形表面。然後，執行蝕刻製程，以去除疊層頂部和開口底部上的記憶體層1301。然後，將薄膜1302沉積在疊層上並且薄膜1302有一部分與開口底部處的導電層1201接觸。薄膜1302可以包括經由材料（例如矽）和摻雜濃度（例如未摻雜或輕摻雜）選擇而適合做為垂直通道結構的半導體。
在形成薄膜（例如半導體薄膜）1302之後，使用旋塗介電質（SOD），例如是氧化矽或其他絕緣材料來實施填充製程，以填充開口內薄膜1302之間的空間，隨後藉由CMP製程移除頂部導體層1218上的SOD，並藉由蝕刻製程移除開口上部中的SOD。因此形成了絕緣結構1303。在一例中，絕緣結構303可以被SOD完全填充，並且沒有空隙和接縫。在另一例中，絕緣結構1303中可能存在接縫或空隙。
接下來，沉積導電材料，例如多晶矽，以填充開口的上部，隨後通過CMP和/或回蝕製程形成插塞1304，由此提供從記憶單元的垂直串中的通道到對應的上覆圖案化的導體（未示出）的連接。為了得到更好的導電性，可以選擇在電阻下施加自對準矽化物製程以降低阻值。在另一例中，插塞1304可以包括摻雜多晶矽。
在又一例中，絕緣結構1303可以是在薄膜1302的沉積期間形成的接縫或間隙。在薄膜1302的內側表面的頂部上形成的懸突可以連接在一起，以形成由薄膜1302包圍的接縫或間隙。插塞1304因此通過懸突連接而形成。
在又一示例中，薄膜1302完全填充疊層中的開口，因此絕緣結構1303和插塞1304不存在。
接下來，在疊層上沉積頂蓋層1410，頂蓋層1410包括例如是氧化矽。然後進行圖案化製程，以形成在疊層中延伸以及進入基底200的導電層201的多個細長溝渠（例如1401、1402、1403、1404）。多個細長溝渠可以例如是大於1μm深，高達8μm；又例如是大於0.1μm寬，高達0.8μm。因此，多個細長溝渠的高寬比在10或大於10。
多個細長溝渠是利用單一的圖案化步驟形成的，其中包括定義用於溝渠的蝕刻罩幕和使用幕幕蝕刻，而無更多的蝕刻罩幕，從而使多層疊層的上層到多層疊層下的基底1200具有連續的側壁。
圖14是表示在金屬閘極置換疊層中的氮化物層並在細長溝渠的側壁上形成絕緣層1425的結構之後的立體圖。實施閘極極置換製程，其包括（1）使用磷酸（H3 PO4 ）去除疊層中的氮化矽層（例如圖13的1211、1213、1215、1217、1218）以暴露氧化矽層的表面；（2）在疊層的氧化矽層（例如1210、1212、1214、1216）的暴露表面上以及記憶層1301的暴露表面上形成高介電常數材料（如氧化鋁）的薄層（例如1415、1416、1417、1418）；（3）使用CVD或其他合適的沉積方法通過填充例如是鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）或其組合的導電材料（例如1411、1412、1413、1414）以形成金屬閘極。然後用濕式蝕刻去除細長溝渠側壁和底部的導電材料，以在側壁上形成凹陷。
在閘極置換製程之後，疊層包括由氧化矽層（例如1210、1212、1214、1216、1218）所構成的被動層和由金屬閘極（例如1411、1412、1413、1414）所構成的主動層。記憶單元設置在主動層和柱體之間的界面區域。在本實施例中，做為字元線的主動層環繞著柱體，其構成了環繞式閘極。記憶單元具有環繞式閘極的配置。
接下來，在低溫下實施氧化製程，例如是25℃，以在疊層上形成包括氧化矽的絕緣層1425，隨後進行氧化蝕刻以移除細長溝渠的底部上的絕緣層1425。所得到的結構具有絕緣層1425，該絕緣層1425覆蓋疊層中的氧化矽層（例如1210、1212、1214、1216、1218）的側面並填充側壁上的凹槽。在蝕刻步驟之後，絕緣層1425提供細長溝渠的連續側壁（例如1405、1406、1407、1408）。
圖15是示出具有填充細長溝渠的多個層狀導體（例如1501、1502、1503、1504）的結構的立體圖，其可以使用在此描述的製程和結構中的任何一種來實現。在此例中，使用CVD、PVD和ALD在疊層上沉積第一導電薄層，以形成厚度為約30埃至1000埃的層。然後可選地對所沉積的第一導電薄層進行回火製程。使用CVD、PVD、ALD、電鍍（EP）或其他沉積技術來沉積第一導體，以部分填充細長溝渠內第一導電薄層的側壁之間空間。在此例中，第一導體填充多個溝渠的下部。
接下來，進行CMP製程，以移除頂蓋層410頂部的第一導電薄層與第一導體，接著進行蝕刻製程，以移除在細長溝渠的上側壁上的第一導電薄層與第一導體，由此形成底部填充主體或稱為底部導電層（例如1431、1432、1433、1434）和底部導電襯層（例如1421、1422、1423、1424）以及暴露底部填充主體（例如1431、1432、1433、1434）上的部分的絕緣層1425。用於底部填充主體（例如1431、1432、1433、1434）的導電材料和用於底導電襯或襯層（例如1421、1422、1423、1424）的一些實施例的導電材料被回蝕刻至疊層頂的高度，從而形成填充主體的頂面。在此例中，底部填充主體（例如1431、1432、1433、1434）的頂面可以位於疊層厚度的大約三分之二的高度處，或者可以位於圍繞疊層的頂主動層（例如1414）的高度處。蝕刻製程可以包括濕式蝕刻、乾式蝕刻、Ar轟擊或其組合。在另一例中，僅實施了蝕刻製程。
適用於層狀導體（例如1501、1502、1503、1504）的底部填充主體（例如1431、1432、1433、1434）的材料可以包括氮化矽（SiN）、鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、其他金屬合金或其組合。
適用於層狀導體（例如1501、1502、1503、1504）的底部導電襯層（例如1421、1422、1423、1424）的材料可以包括多晶矽、非晶矽、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬和金屬合金或其組合。底部導電襯層可以是多層的組合，例如Ti和TiN。
然後使用CVD、PVD、ALD或其他沉積技術將第二導電薄層沉積在絕緣層1425的暴露部分上和填充主體的頂面上，以具有約10埃至1000埃的厚度，而襯於填充細長溝渠的部分側壁。然後用CVD、PVD、ALD、EP或其他沉積技術沉積第二導體，以填充細長溝渠的上部。然後，以CMP和/或蝕刻製程去除頂蓋層1410的頂部上的第二導電薄層和第二導體。因此，在對應的填充主體（例如1431、1432、1433、1434）上形成頂部導體層（例如1451、1452、1453、1454）和中間導電襯層（例如1441、1442、1443、1444）。
適用於中間導電襯層（例如1441、1442、1443、1444）的材料可以包括鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、其他金屬合金或其組合。中間導電襯層可以是多層的組合，例如Ti和TiN。
適用於頂部導體層（例如1451、1452、1453、1454）的材料可以包括多晶矽、非晶矽、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬和金屬合金或其組合。
頂導體和底部填充主體可以具有相同或不同的材料。同樣地，中間導電襯層和底部導電襯層可以由相同或不同的材料組成。在本文所述的實施例中，選擇頂部導體主體和填充主體的材料以用於應力平衡效應。
多個層狀導體（例如1501、1502、1503、1504）中的每一個包括與導電層1201歐姆電性接觸的底部導體層或稱為底部填充主體（例如1431、1432、1433、1434）、在底部填充主體（例如1431、1432、1433、1434）上並且襯於對應溝渠的部分的側壁上的中間導電襯層（例如，1441、1442、1443、1444）以及在中間導電襯層（例如1441、1442、1443、1444）上的頂部導體層（例如1451、1452、1453、1454）。歐姆接觸提供與填於細長溝渠的層狀導體之間的合適電阻和底部導體層1201之間的電流連通，以使得導電層1201能夠用作共源極線。在本實施例中，每個層狀導體還包括在底部填充主體（例如1431、1432、1433、1434）與鄰近底部導體層的側壁的下部分之間的底部導電襯層（例如1421、1422、1423、1424）。
如圖所示，上覆於多個層狀導體（如1501、1502、1503、1504）以及多層疊層的多個圖案化導體將多個層狀導體連接到一個參考電壓，配置為共源極線。另外，上覆於多層疊層的第二多個圖案化導體（未示出）將多個柱體連接到電壓電源，從而向柱體的對應薄膜（圖13的1302）提供位元線電壓，配置為位元線。控制電路被配置為將不同的偏壓施加於多層疊層中的主動層和柱體，並且可以被配置為執行程式化操作，通過該程式化操作，可以將一個或多於一個的資料位儲存在所選擇的記憶單元中。
底部填充主體1431、1432、1433、1434可以是塊材導體，主要用作導體，而不是層狀導體1501、1502、1503、1504的薄層黏著層或薄膜阻障層，具有厚度，足以做為溝渠中層狀導體的主要塊狀導電材料。在有效的實施例中，底部填充主體1431、1432、1433、1434的厚度大於疊層中至少兩層（例如層1210、1411）的組合高度。在有效實施例中，底部填充主體1431、1432、1433、1434的厚度至少為疊層高度的三分之一。在有效實施例中，底部填充主體1431、1432、1433、1434的厚度至少為疊層高度的三分之二。底部填充主體1431、1432、1433、1434在與基底1200垂直的尺寸上可以比導頂層1451、1452、1453、1454厚。在某些實施例中，底部填充主體1431、1432、1433、1434的主要目的是塊材導體。
在其他實施例中，填充主體主要是為了相對於頂導體的應力平衡效果而實施的。在這些實施例中，填充主體可以包括介電材料，或者其他材料不一定是良好的導體，並且底襯層形成導電襯墊以提供電流流向溝渠導體的頂部導體主體。
底部填充主體1431、1432、1433、1434下方的底部導電襯層1421、1422、1423、1424主要用作黏著劑，以輔助或確保底部導體層對絕緣層425的黏著或離子阻擋，以保護底基底200在某些實施例中受氟離子和氯離子的攻擊。底部導電襯層1421、1422、1423、1424也可用於避免在形成底部導體層期間在基底的表面上形成空隙或小丘。另外，底部導電襯層1421、1422、1423、1424有助於底部填充主體1431、1432、1433、1434的生長。在某些實施例中，特別是當填充主體不是良導體時，底部導電襯層可做為導電襯，對溝渠導體的頂部導體主體提供電流路徑。
中間導電襯層1441、1442、1443、1444在一些實施例中主要做為黏著劑，以確保頂部導體層與絕緣層1425的黏著並且可以幫助頂部導體層1451、1452、1453、1454的生長。
在另一個實施例中，如果底部填充主體包括例如是多晶矽或其他材料，則可以省略底部導電襯層，其可以在絕緣層和導電材料之間提供良好的黏著性。在本實施例中，如參考圖10所述，層狀導體包括與導電層1201直接接觸的底部填充主體。底部填充主體1431、1432、1433、1434在與基底1200垂直的尺寸上比頂部導體層1451、1452、1453、1454厚。
在另一實施例中，如參考圖11所述，層狀導體可以包括頂部和底部導體層之間的中間填充體和中間導電襯層。中間導電襯層可以選擇省略。
在另一個實施例中，如參考圖12所述，層狀導體可以包括頂部和底部導體之間的中間填充體和中間導電襯層。中間導電襯層可以選擇省略。
層狀導體可以用於形成其他3D記憶體結構。
圖16是包括3D垂直薄通道膜NAND陣列的積體電路901的簡化晶片方塊圖。積體電路901包括記憶陣列960，記憶陣列960包括具有如本文所述的層狀溝渠導體的一個或多個記憶區塊。
SSL/GSL解碼器940耦合到設置在記憶陣列960中的多個SSL/GSL線945。位準解碼器（又稱解碼器）950耦合到多個字元線955。全域位元線行解碼器（又稱行解碼器）970被耦合到多個全域位線965，沿記憶陣列960中的行排列，用於從記憶陣列960讀取資料並將資料寫入記憶陣列960。位址在匯流排930上從控制邏輯910提供到行解碼器970、解碼器940和解碼器950。在此實例中，感測放大器和程式化緩衝電路980經由第一資料線975耦合到行解碼器970。電路980中的程式化緩衝器可以儲存多階程式化用的程式化編碼，或是程式化編碼的函數的值，以指示程式化或禁能所選位元線的狀態。行解碼器970可以包括電路，用於響應程式化緩衝器中的資料值，而選擇性地施加程式化以及禁能電壓到記憶體中的位元線。
來自感測放大器/程式化緩衝電路980的感測資料經由第二資料線985提供給多階資料緩衝器990，其經由資料路徑993依次耦合至輸入/輸出電路991。另外，在本例中輸入資料被施加於多階資料緩衝器990，用於支持多階程式化操作。
輸入/輸出電路991將資料驅動到積體電路901外部的目的地。輸入/輸出資料和控制訊號經由資料匯流排905，在輸入/輸出電路991、控制邏輯910以及積體電路901上的輸入/輸出埠或積體電路901內部或外部其他資料源之間移動，例如通用處理器或專用應用電路，或提供由記憶陣列960支持的系統晶片功能的模組的組合。
在圖16所示的例子中，使用偏置設置狀態機的控制邏輯910，對由方塊920中一個或多個電壓電源產生或提供的電源電壓的施加進行控制，例如讀取、抹除、驗證和程式化偏壓。控制邏輯910耦合到多階資料緩衝器990和記憶陣列960。控制邏輯910包括控制多階程式化操作的邏輯。在此處描述的實施例全環繞閘極（GAA）NAND結構中，邏輯被配置為執行以下方法： 對共源極線施加參考電壓，例如經由本文所述的層狀導體偏置基底上的導電層； 在陣列中選擇一層記憶單元，如使用字元線層解碼器； 例如藉由在垂直通道結構列上使用SSL開關和GSL開關選擇陣列中的選定列中的垂直通道結構；以及 將電荷儲存在陣列中所選擇的垂直通道結構的列上的選定層中的電荷捕獲位置中，以使用位元線電路（例如耦合到選定列的垂直通道結構的全域位線上的頁緩衝器）來表示資料
在某些實施例中，邏輯被配置為例如是藉由控制字元線層解碼器來選擇層。
在某些實施例中，邏輯被配置為儲存多階電荷，以表示陣列中所選擇的垂直通道結構列上所選層中的電荷捕捉位置的多於一個位元的資料。以這種方式，陣列中的選擇單元存儲超過兩位元，每個單元包括多於一個的位元。
控制邏輯910可以使用本領域已知的專用邏輯電路來實施。在另一個實施例中，控制邏輯包括一個通用處理器，其可以在同一個積體電路上實施，其執行計算機程式化來控制元件的操作。在另一個實施例中，可以利用專用邏輯電路和通用處理器的組合來實施控制邏輯。
記憶陣列960可以包括電荷捕獲記憶單元，該電荷捕獲記憶單元被配置為通過建立與儲存的電荷量相對應的多個程式化位準（program level）來儲存每個單元的多個位元，進而建立記憶體單元閾值電壓VT。如上所述，每單元單一位元的實施例可以包括在此描述的結構。
雖然本發明經由參考上述較佳實施例和上面詳述的實施例揭露如上，但應該理解的是，這些實施例的目的是說明性的而不是限制性的。預期本領域技術人員將容易想到修改和組合，所述修改和組合將在下面的申請專保護範圍的發明和範圍內。
100、200‧‧‧基底
110、112、116、118、210、212、214、216‧‧‧被動層
111、113、115、117、211、213、215、217‧‧‧主動層
120、121、122、123‧‧‧導線
130-137‧‧‧記憶柱體
201‧‧‧導電層
218‧‧‧頂層、頂部導體層
301‧‧‧記憶體層
302、302‧‧‧薄膜、半導體薄膜
303‧‧‧絕緣結構
304‧‧‧插塞
401、402、403、404‧‧‧細長溝渠
410‧‧‧頂蓋層
420‧‧‧第一導電界面層、第一導電襯層、導電襯、襯導體、襯導體層、第一導電層
420A‧‧‧襯導體、導電襯、第一導電層、層
420B‧‧‧上表面
421、422、423、424‧‧‧底導電襯層
425‧‧‧絕緣層
425A‧‧‧間隙壁層
425A‧‧‧絕緣間隙壁層
430‧‧‧第一導電層
430B‧‧‧上表面
431、432、433、434‧‧‧底部導體層
440‧‧‧第二導電襯層
440A‧‧‧溝渠襯
441、442、443、444‧‧‧中間導電襯層
441、442、443、444‧‧‧襯層
450‧‧‧第二導電層
451、452、453、454‧‧‧頂部導體層
461-464‧‧‧導電襯層、中間導電界面襯
471-474‧‧‧中間層
481-484‧‧‧導電 襯層、中間導電界面襯
491-494‧‧‧中間層
501、502、503、504‧‧‧層狀溝渠導體
630A‧‧‧填充主體
630B‧‧‧頂面
640‧‧‧第二導電襯層
640A‧‧‧部分
650‧‧‧第二導電層
650A‧‧‧部分
650B‧‧‧表面
670‧‧‧界電層
901‧‧‧積體電路
905‧‧‧匯流排
910‧‧‧控制 邏輯
920‧‧‧方塊
930‧‧‧匯流排
940‧‧‧解碼器
945‧‧‧SSL/GSL線解碼器
950‧‧‧位準解碼器、解碼器
955‧‧‧字元線
960‧‧‧記憶陣列
965‧‧‧全域位元線
970‧‧‧全域位元線行解碼器、行解碼器
975‧‧‧第一資料線
980‧‧‧感測放大器/程式化緩衝電路、電路
985‧‧‧第二資料線
990‧‧‧多階資料緩衝器
991‧‧‧輸入/輸出電路
993‧‧‧資料路徑
1200‧‧‧導電板、基底
1201‧‧‧導電層
1210、1212、1214、1216‧‧‧氧化矽層
1211、1213、1215、1217、1219‧‧‧氮化矽層
1218‧‧‧頂部導體層、氧化矽層
1301‧‧‧記憶體 層
1302‧‧‧薄膜
1303‧‧‧絕緣 結構
1304‧‧‧插塞
1401、1402、1403、1404、1405、1406、1407、1408‧‧‧細長溝渠
1410‧‧‧頂蓋層
1411、1412、1413、1414‧‧‧金屬閘極
1415、1416、1417、1418‧‧‧薄層
1421、1422、1423、1424‧‧‧底部導電襯層
1425‧‧‧絕緣層
1431、1432、1433、1434‧‧‧底部導體層、底部填充主體
1441、1442、1443、1444‧‧‧中間導電襯層
1451、1452、1453、1454‧‧‧頂部導體層
1501、1502、1503、1504‧‧‧層狀導體
圖1是示出習知3D記憶元件形變的立體圖。 圖2-9是本文所述實施例中3D NAND記憶體製造階段結構的立體圖。 圖6A示出了替代製程期間的結構，其可以與圖6形成對比。 圖7A示出了替代製程期間的結構，其可以與圖7形成對比。 圖8A、8B和8C示出了替代製程期間的結構，其可以與圖8形成對比。 圖10是繪示出另一實施例中3D NAND記憶體的立體圖。 圖11是繪示在另一實施例中3D NAND記憶體的立體圖。 圖12是繪示在另一實施例中3D NAND記憶體的立體圖。 圖13-15是繪示在實施例中3D NAND記憶體的製造階段期間結構中的3D NAND記憶體的立體圖。 圖16是包括如本文所述的具有層狀導體的3D記憶陣列的積體電路記憶體的方塊圖。

Claims (20)

  1. 一種積體電路，包括： 電路結構，其在基底上有一頂面； 多個細長溝渠，在所述電路結構中，所述多個細長溝渠自所述電路結構的上層延伸到所述電路結構下方的所述基底，並且具有側壁；以及 多個溝渠導體，填充所述多個溝渠導體中之所述對應的細長溝渠，所述多個溝渠導體中的溝渠導體包括： 襯導體，與所述對應的細長溝渠的側壁共形，並與所述基底電性接觸； 第一填充主體，填充所述襯導體上的所對應的細長溝渠的側壁之間的所有細長溝渠的下部，所述第一填充主體具有從所述電路結構的所述頂面凹入的上表面；以及 頂部導體主體，填充在所述襯導體上的所對應的細長溝渠的側壁之間的所述細長溝渠的上部，並與所述襯導體電流流動連通。
  2. 如申請專利範圍第1項所述之積體電路，其中所述頂部導體主體包括： 襯層，襯於所述襯導體之上的所述對應的細長溝渠中；以及 導電填充物。
  3. 如申請專利範圍第1項所述之積體電路，更包括絕緣間隙壁層，在所述多個細長溝渠的側面上，將所述襯導體與電路結構的組件絕緣。
  4. 如申請專利範圍第3項所述之積體電路，其中所述多個細長溝渠中的所述細長溝渠的高寬比為10或大於10，並且具有連續側壁，至少為1微米的深度。
  5. 如申請專利範圍第1項所述之積體電路，其中所述襯導體在所述對應的細長溝渠的所述側壁上的厚度，在鄰近所述填充主體的所述下部的平均厚度小於所述填充主體的寬度。
  6. 如申請專利範圍第1項所述之積體電路，其中所述填充主體具有應力特性，以有效補償在所述電路結構上的所述頂部導體主體引起的應力。
  7. 如申請專利範圍第1項所述之積體電路，其中所述填充主體包括介電材料。
  8. 如申請專利範圍第1項所述之積體電路，其中所述填充主體包括含矽和氮的化合物。
  9. 如申請專利範圍第1項所述之積體電路，其中所述電路結構包括3D記憶體結構；以及所述基底包括與被配置為共源極線的所述多個溝渠導體的電流流動連通的導電層，以及一個或多個圖案化的導體層上覆所述疊層，包括連接到所述溝渠導體的所述多個溝渠導體。
  10. 如申請專利範圍第1項所述之積體電路，其中所述襯導體以及頂部導體主體包括不同的導電材料。
  11. 一種積體電路的製造方法，包括： 在基底上形成電路結構； 在所述電路結構中形成多個細長溝渠，所述多個細長溝渠從所述電路結構的上層延伸到所述電路結構下方的所述基底，並且具有側壁； 沉積與所述多個細長溝渠側壁共形的襯導體，並與所述基底電性接觸； 藉由在所述襯導體之間的所述多個細長溝渠之間填充所述細長溝渠的下部，以形成填充主體，所述填充主體具有從所述電路結構的所述頂面凹入的上表面；以及 沉積頂部導體主體，以填充所述襯導體上的所述側壁之間的所述細長溝渠的上部，並且與所述襯導體電流流動連通。
  12. 如申請專利範圍第11項所述之積體電路的製造方法，其中沉積所述頂部導體主體包括形成襯層，襯於所述襯導體上所述對應的細長溝渠的所述上部以及在界面襯上沉積導電填充物。
  13. 如申請專利範圍第11項所述之積體電路的製造方法，更包括在所述多個細長溝渠的側面上形成絕緣間隙壁層，將所述襯導體與所述電路結構的組件絕緣。
  14. 如申請專利範圍第11項所述之積體電路的製造方法，其中所述多個細長溝渠中的所述細長溝渠的高寬比為10或大於10，並且具有連續側壁，深度至少1微米。
  15. 如申請專利範圍第11項所述之積體電路的製造方法，其中所述襯導體在所述對應的細長溝渠的所述側壁上的厚度，在鄰近所述填充主體的所述下部的平均厚度小於所述填充主體的寬度。
  16. 如申請專利範圍第11項所述之積體電路的製造方法，其中所述填充主體具有應力特性，以有效補償在所述電路結構上的所述頂部導體主體引起的應力。
  17. 如申請專利範圍第11項所述之積體電路的製造方法，其中所述填充主體包括介電材料。
  18. 如申請專利範圍第11項所述之積體電路的製造方法，其中所述襯導體以及頂部導體主體包括不同的導電材料。
  19. 一種積體電路，包括： 多個溝渠，在疊層中的主動層以及被動層延伸，並延伸至所述疊層下方的導電板； 多個層狀導體，填充所述多個溝渠中的對應溝渠之中，每一層狀導體包括： 襯導體，與所述導電板電性接觸的並且襯於對應溝渠的部分的側壁； 中間填充主體，位於襯導體上；以及 頂部導體主體，位於所述中間填充體上並且與所述襯導體電流流動連通；以及 多個柱體，在所述多個層狀導體中的一對所述層狀導體之間的所述疊層中，以及記憶單元，設置在所述主動層與所述多個柱體之間的界面區處。
  20. 如申請專利範圍第19項所述之積體電路，其中所述填充主體具有應力特性，以有效補償在所述疊層上的所述頂部導體主體引起的應力。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
CN109300907B (zh) * 2018-10-17 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
CN112002696B (zh) * 2018-10-26 2023-08-04 长江存储科技有限责任公司 3dnand存储器件的结构及其形成方法
JP2020092168A (ja) * 2018-12-05 2020-06-11 キオクシア株式会社 半導体記憶装置
JP2020150218A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020150234A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
TWI698985B (zh) * 2019-05-16 2020-07-11 旺宏電子股份有限公司 立體記憶體元件及其製作方法
KR102710535B1 (ko) * 2019-06-10 2024-09-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102702088B1 (ko) 2019-06-18 2024-09-03 삼성전자주식회사 블로킹 배리어 패턴들을 가진 셀 게이트 패턴들을 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법
US11024644B2 (en) * 2019-08-22 2021-06-01 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
CN112768461B (zh) 2019-09-20 2023-10-20 长江存储科技有限责任公司 三维存储器件及其制造方法
WO2021068222A1 (en) * 2019-10-12 2021-04-15 Yangtze Memory Technologies Co., Ltd. Methods for wafer warpage control
CN110998845B (zh) * 2019-11-22 2022-01-07 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
WO2021097797A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
CN111403396B (zh) 2020-01-14 2021-11-23 长江存储科技有限责任公司 包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法
CN111295756B (zh) * 2020-01-28 2022-06-21 长江存储科技有限责任公司 垂直存储器件
KR102803399B1 (ko) 2020-07-24 2025-05-02 삼성전자주식회사 반도체 메모리 장치
JP7502122B2 (ja) * 2020-09-09 2024-06-18 キオクシア株式会社 半導体装置およびその製造方法
FR3115046B1 (fr) * 2020-10-09 2023-12-01 Aveni Procédé pour la fabrication d’une mémoire 3D-NAND
US11856783B2 (en) * 2021-03-04 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with different thicknesses of word lines and methods of manufacturing thereof
JP2022136434A (ja) 2021-03-08 2022-09-21 キオクシア株式会社 半導体記憶装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
JP3708732B2 (ja) * 1998-12-25 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6670879B2 (en) * 2001-07-27 2003-12-30 Edward Carter Transformer container
US8679970B2 (en) * 2008-05-21 2014-03-25 International Business Machines Corporation Structure and process for conductive contact integration
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
US20120117838A1 (en) * 2010-11-17 2012-05-17 Hugh Riley Portable Message Panel System
US8470684B2 (en) * 2011-05-12 2013-06-25 International Business Machines Corporation Suppression of diffusion in epitaxial buried plate for deep trenches
KR20130110733A (ko) * 2012-03-30 2013-10-10 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
CN104425592B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法、静态随机存储器及其形成方法
CN104766863B (zh) * 2014-01-06 2017-09-15 旺宏电子股份有限公司 三维存储器及其制造方法
US9230979B1 (en) * 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9524981B2 (en) * 2015-05-04 2016-12-20 Sandisk Technologies Llc Three dimensional memory device with hybrid source electrode for wafer warpage reduction
US9698152B2 (en) * 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
EP3038141B1 (en) * 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US9812398B2 (en) * 2015-03-13 2017-11-07 Toshiba Memory Corporation Semiconductor memory device having memory cells provided in a height direction
US20160322377A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9443861B1 (en) * 2015-05-28 2016-09-13 Sandisk Technologies Llc Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures
US20160358932A1 (en) * 2015-06-03 2016-12-08 Macronix International Co., Ltd. Gate-all-around vertical gate memory structures and semiconductor devices, and methods of fabricating gate-all-around vertical gate memory structures and semiconductor devices thereof
CN106328654B (zh) * 2015-07-08 2019-03-26 上海复旦微电子集团股份有限公司 半导体器件及其形成方法
US9659956B1 (en) * 2016-01-06 2017-05-23 Sandisk Technologies Llc Three-dimensional memory device containing source select gate electrodes with enhanced electrical isolation
US9728551B1 (en) * 2016-02-04 2017-08-08 Sandisk Technologies Llc Multi-tier replacement memory stack structure integration scheme

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