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TW201721867A - 碳化矽半導體裝置及其製造方法 - Google Patents

碳化矽半導體裝置及其製造方法 Download PDF

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TW201721867A
TW201721867A TW105116343A TW105116343A TW201721867A TW 201721867 A TW201721867 A TW 201721867A TW 105116343 A TW105116343 A TW 105116343A TW 105116343 A TW105116343 A TW 105116343A TW 201721867 A TW201721867 A TW 201721867A
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中村俊一
菅井昭彥
井上徹人
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新電元工業股份有限公司
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Abstract

碳化矽半導體裝置100，其特徵在於，包括：n型半導體區域114，形成在n-型異質外延層112的表面；p型體區域116，形成在比n型半導體區域114更深的位置上；p-型溝道區域118，被形成為從n-型異質外延層的表面側到達p型體區域；以及n++型源極區域120，從n-型異質外延層的表面側向p型體區域形成，其中，p-型溝道區域以及n++型源極區域被形成為，p-型溝道區域與n++型源極區域之間殘存有n型半導體區域，並且，p-型溝道區域與n型半導體區域的介面中，外周側的介面從平面上看位於比p型體區域的外周面116a更加內側的平面位置上。能夠依靠一次的掩膜工序來形成溝道區域，並且，能夠在不發生短溝道效應的程度上以實用的流程，並且高精度地劃定足夠長的溝道長度。

Description

碳化矽半導體裝置及其製造方法
本發明涉及一種碳化矽半導體裝置及其製造方法。
圖18為以往的碳化矽半導體裝置700的主要部分的斷面圖。
以往的碳化矽半導體裝置700如圖18所示，包括：n+型低電阻碳化矽基板710；n-型異質外延（Heteroepitaxial）層712，形成於n+型低電阻碳化矽基板710上；p型體（Body）區域716，形成於該n-型異質外延層712的表面；溝道（Channel）區域718，形成於p型體區域716的表面；n++型源極（Source）區域720以及p++型體接觸（Body contact）區域722；以及柵（Gate）電極726，至少是在溝道區域718上經由柵極絕緣層724形成。再有，圖18中元件符號728展示層間絕緣層，元件符號730表示源電極，元件符號732表示漏（Drain）電極。
先行技術文獻 專利文獻 專利文獻1 專利第4502407號公報 專利文獻2專利第4173629號公報
在使用矽（Silicon）的功率場效應電晶體（Power MOSFET）中，利用雙重擴散法自主整合地形成溝道區域的方法已被廣泛地使用。在使用碳化矽功率場效應電晶體中，同樣的方法（第一方法）也已被公開（例如，參照上述專利文獻1）。但是，該第一方法由於碳化矽中摻雜物的擴散係數極小，因此在不發生短溝道效應的程度上形成具有長的溝道長度的溝道區域就需要在高溫下長時間地擴散，所以並不具備實用性。
另一方面，利用側牆（Side wall）自主整合地形成溝道區域的方法（第二方法）也已被提出（例如，參照上述專利文獻2）。但是，該第二方法中，為了在不發生短溝道效應的程度上形成具有長的溝道長度的溝道區域，就需要厚厚地形成構成側牆的膜（例如SiO2 膜），因此側牆的上方面會顯著地圓弧（Round）化，從而導致高精度地形成溝道長度變得極其困難。
另外，可以考慮在形成p型體區域後在該p型體區域上配合n++源極區域來形成溝道區域的方法（協力廠商法）。但是，由於該協力廠商法要經過兩次的掩膜（Mask）工序來形成溝道區域，所以導致因掩膜校準誤差難以高精度地劃定溝道長度。
其結果就是，在該協力廠商法的情況下，由於考慮到掩膜校準誤差就有必要將溝道長度設定地更長，導致溝道電阻甚至是作為零部件的導通（On）電阻變大，另外，柵極電容也將變大。
因此，本發明鑒於上述問題的解決，目的是通過一次的掩膜工序就可以形成溝道區域，並且不發生短溝道效應的程度上通過實用的流程，且可高精度地劃定長的溝道長度的一種碳化矽半導體裝置及其製造方法。
本發明的第一形態所涉及的碳化矽半導體裝置，其特徵在於，包括：第一導電型異質外延層；第一導電型的第一半導體區域，被形成在所述第一導電型異質外延層的表面，摻雜物濃度高於所述第一導電型異質外延層；第二導電型體區域，被形成在比所述第一導電型的第一半導體區域更深的位置上；第二導電型溝道區域，被形成為從所述第一導電型異質外延層的表面側貫穿所述第一導電型的第一半導體區域後到達所述第二導電型體區域，摻雜物濃度低於所述第二導電型體區域；第一導電型的第二半導體區域，被從所述第一導電型異質外延層的表面側向所述第二導電型體區域形成，摻雜物濃度高於所述第一導電型的第一半導體區域；第二導電型體接觸區域，被形成為從所述第一導電型異質外延層的表面側貫穿所述第一導電型的第一半導體區域後到達所述第二導電型體區域，摻雜物濃度高於所述第二導電型體區域；以及柵電極，至少在所述第二導電型溝道區域上通過柵極絕緣膜形成，其中，所述第二導電型溝道區域以及所述第一導電型的第二半導體區域被形成為，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存有所述第一導電型的第一半導體區域，並且，所述第二導電型溝道區域與所述第一導電型的第一半導體區域的介面中，外周側的介面從平面上看位於比所述第二導電型體區域的外周面更加內側的平面位置上。
再有，在本發明的第一形態所涉及的碳化矽半導體裝置中，所述第二導電型溝道區域也可稱為位於從所述第一導電型異質外延層的表面側貫穿所述第一導電型的第一半導體區域後到達所述第二導電型體區域的位置上，摻雜物濃度低於所述第二導電型體區域的第二導電型溝道區域。另外，所述第二導電型體接觸區域也可稱為位於從所述第一導電型異質外延層的表面側貫穿所述第一導電型的第一半導體區域後到達所述第二導電型體區域的位置上，摻雜物濃度高於所述第二導電型體區域的第二導電型體接觸區域。
在本發明的第一形態所涉及的碳化矽半導體裝置中，所述柵電極的端部從平面上看位於所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型的第一半導體區域上為佳。
在本發明的第一形態所涉及的碳化矽半導體裝置中，所述柵電極的端部從平面上看位於所述第一導電型的第二半導體區域上為佳。
在本發明的第一形態所涉及的碳化矽半導體裝置中，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型的第一半導體區域，與所述第一導電型的第二半導體區域之間形成摻雜物濃度高於所述第一導電型的第一半導體區域，並且低於所述第一導電型的第二半導體區域的第一導電型的第三半導體區域，所述柵電極的端部從平面上看位於所述第一導電型的第三半導體區域上為佳。
本發明的第二形態所涉及的碳化矽半導體裝置，其特徵在於，包括：第一導電型異質外延層；第二導電型體區域，被形成在所述第一導電型異質外延層的表面側的所定深度的位置上；第二導電型溝道區域，被形成為從所述第一導電型異質外延層的表面側到達所述第二導電型體區域，摻雜物濃度低於所述第二導電型體區域；第一導電型的第二半導體區域，被從所述第一導電型異質外延層的表面側向所述第二導電型體區域形成，摻雜物濃度高於所述第一導電型異質外延層；第二導電型體接觸區域，被形成為從所述第一導電型異質外延層的表面側到達所述第二導電型體區域，摻雜物濃度高於所述第二導電型體區域；以及柵電極，至少在所述第二導電型溝道區域上通過柵極絕緣膜形成，其中，所述第二導電型溝道區域以及所述第一導電型的第二半導體區域被形成為，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存有所述第一導電型異質外延層，並且，所述第二導電型溝道區域與所述第一導電型異質外延層的介面中，外周側的介面從平面上看位於比所述第二導電型體區域的外周面更加內側的平面位置上。
再有，在本發明的第二形態所涉及的碳化矽半導體裝置中，所述第二導電型溝道區域也可稱為位於從所述第一導電型異質外延層的表面側到達所述第二導電型體區域的位置上，摻雜物濃度低於所述第二導電型體區域的第二導電型溝道區域。另外，所述第二導電型體接觸區域也可稱為位於從所述第一導電型異質外延層的表面側到達所述第二導電型體區域的位置上，摻雜物濃度高於所述第二導電型體區域的第二導電型體接觸區域。 在本發明的第二形態所涉及的碳化矽半導體裝置中，所述柵電極的端部從平面上看位於所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型異質外延層上為佳。
在本發明的第二形態所涉及的碳化矽半導體裝置中，所述柵電極的端部從平面上看位於所述第一導電型的第二半導體區域上為佳。
在本發明的第二形態所涉及的碳化矽半導體裝置中，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型異質外延層，與所述第一導電型的第二半導體區域之間形成摻雜物濃度高於所述第一導電型異質外延層，並且低於所述第一導電型的第二半導體區域的第一導電型的第三半導體區域，所述柵電極的端部從平面上看位於所述第一導電型的第三半導體區域上為佳。
本發明的第一形態所涉及的碳化矽半導體裝置的製造方法為，用於製造上述本發明的第一形態所涉及的碳化矽半導體裝置的製造方法，其特徵在於，包含：碳化矽半導體基板準備工序，準備具備所述第一導電型異質外延層的碳化矽半導體基板；第二導電型體區域形成工序，在所述第一導電型異質外延層的表面形成所述第二導電型體區域，使表示第二導電型摻雜物的最大濃度的深度位置比作為所述第二導電型溝道區域的底面的深度位置更深；第一導電型的第一半導體區域形成工序，在所述第二導電型體區域的表面形成所述第一導電型的第一半導體區域；第二導電型溝道區域等形成工序，在所述第一導電型的第一半導體區域內形成所述第二導電型溝道區域、所述第一導電型的第二半導體區域、以及第二導電型體接觸區域；以及柵電極形成工序，所述至少在所述第二導電型溝道區域上通過柵極絕緣膜形成所述柵電極，其中，在所述第二導電型溝道區域等形成工序中，所述第二導電型溝道區域以及所述第一導電型的第二半導體區域被形成為，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存有所述第一導電型的第一半導體區域，並且，形成所述第二導電型溝道區域、所述第一導電型的第二半導體區域、以及所述第二導電型體接觸區域時，使所述第二導電型溝道區域與所述第一導電型的第一半導體區域的介面中，外周側的介面從平面上看位於比所述第二導電型體區域的外周面更加內側的平面位置上。
再有，在本發明的第一形態所涉及的碳化矽半導體裝置的製造方法中的所述柵電極形成工序中，在形成所述柵電極時，使所述柵電極的端部從平面上看位於所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型的第一半導體區域上為佳。
另外，在本發明的第一形態所涉及的碳化矽半導體裝置的製造方法中的所述柵電極形成工序中，在形成所述柵電極時，使所述柵電極的端部從平面上看位於所述第一導電型的第二半導體區域上為佳。
另外，在本發明的第一形態所涉及的碳化矽半導體裝置的製造方法中的所述第二導電型溝道區域等形成工序中，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型的第一半導體區域，與所述第一導電型的第二半導體區域之間形成摻雜物濃度高於所述第一導電型的第一半導體區域，並且低於所述第一導電型的第二半導體區域的第一導電型的第三半導體區域，同時，在所述柵電極形成工序中，形成所述柵電極時，使所述柵電極的端部從平面上看位於所述第一導電型的第三半導體區域上為佳。
本發明的第二形態所涉及的碳化矽半導體裝置的製造方法為，用於製造上述本發明的第二形態所涉及的碳化矽半導體裝置的製造方法，其特徵在於，包含：碳化矽半導體基板準備工序，準備具備所述第一導電型異質外延層的碳化矽半導體基板；第二導電型體區域形成工序，在所述第一導電型異質外延層的表面的所定深度的區域上形成所述第二導電型體區域；第二導電型溝道區域等形成工序，在所述第一導電型異質外延層的表面形成所述第二導電型溝道區域、所述第一導電型的第二半導體區域、以及第二導電型體接觸區域；以及柵電極形成工序，所述至少在所述第二導電型溝道區域上通過柵極絕緣膜形成所述柵電極，其中，在所述第二導電型溝道區域等形成工序中，所述第二導電型溝道區域以及所述第一導電型的第二半導體區域被形成為，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存有所述第一導電型異質外延層，並且，形成所述第二導電型溝道區域、所述第一導電型的第二半導體區域、以及所述第二導電型體接觸區域時，使所述第二導電型溝道區域與所述第一導電型異質外延層的介面中，外周側的介面從平面上看位於比所述第二導電型體區域的外周面更加內側的平面位置上。
再有，在本發明的第二形態所涉及的碳化矽半導體裝置的製造方法中的所述柵電極形成工序中，在形成所述柵電極時，使所述柵電極的端部從平面上看位於所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型異質外延層上為佳。
另外，在本發明的第二形態所涉及的碳化矽半導體裝置的製造方法中的所述柵電極形成工序中，在形成所述柵電極時，使所述柵電極的端部從平面上看位於所述第一導電型的第二半導體區域上為佳。
另外，在本發明的第二形態所涉及的碳化矽半導體裝置的製造方法中的所述第二導電型溝道區域等形成工序中，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型異質外延層，與所述第一導電型的第二半導體區域之間形成摻雜物濃度高於所述第一導電型異質外延層，並且低於所述第一導電型的第二半導體區域的第一導電型的第三半導體區域，同時，在所述柵電極形成工序中，形成所述柵電極時，使所述柵電極的端部從平面上看位於所述第一導電型的第三半導體區域上為佳。
發明效果
根據本發明的碳化矽半導體裝置以及其製造方法，與上述協力廠商法不同，由於能夠僅通過一次的掩膜工序來形成溝道區域，所以就沒有了因掩膜校準誤差導致難以高精度地劃定溝道長度的問題。另外，根據本發明的碳化矽半導體裝置以及其製造方法，由於能夠在不採用如上述第一方法和第二方法中的雙重擴散法和側牆的情況下對所定的溝道長度進行劃定，因此就能夠在不發生短溝道效應的程度上以實用的流程，並且高精度地劃定足夠長的溝道長度。
再有，在特開2007-13058號公報中，記載的是碳化矽半導體裝置(MOSFET800)具備的第二導電型溝道區域（p型層827）被形成為貫穿第一導電型的第一半導體區域（n型層積溝道層824）後到達第二導電型體區域（p型體層832）（參照圖19）。但是，在該碳化矽半導體裝置800中，由於p型層827的底面外露至n-型漂移（Drift）層834，導致p型層827與n-型漂移層834的介面中耗盡層從p型層827的底面部分的介面向p型層827的表面延伸，因此容易產生電晶體（Transistor）的閥值變動或是發生擊穿（Punch-through）的問題。
相對于此，根據本發明的碳化矽半導體裝置，由於是被形成為所述第二導電型溝道區域與所述第一導電型的第一半導體裝置的介面中，外周側的介面從平面上看位於比所述第二導電型體區域的外周面更加內側的平面位置上，使第二導電型溝道區域的底面全部被第二導電型體區域所覆蓋。因此，耗盡層就不會從第二導電型溝道區域的底面向第二導電型溝道區域的表面延伸，從而就不容易產生電晶體的閥值變動或是發生擊穿的問題。
另外，在特開2014-29952號公報中，記載的是碳化矽半導體裝置(MOSFET900)具備的第二導電型溝道區域（基（Base）極區域920與第一區域911相重合的區域991）被形成為貫穿第一導電型的第一半導體區域（第一區域911）後到達第二導電型體區域（基極區域920）（參照圖20）。但是，在該碳化矽半導體裝置900中，從特開2014-29952號公報的圖4以及圖5中也可得知，由於要經過兩次的掩膜工序來形成區域991，因此無法解決因掩膜校準誤差導致難以高精度地劃定溝道長度的問題。
下面參照附圖中所示的實施方式，對本發明的碳化矽半導體裝置以及其製造方法進行說明。
實施方式一
1.實施方式一所涉及的碳化矽半導體裝置 實施方式一所涉及的碳化矽半導體裝置100為本發明的第一形態所涉及的碳化矽半導體裝置。實施方式一所涉及的碳化矽半導體裝置100為功率MOSFET。
再有，在以下的實施方式中，n型按照n-、n、n+、n++的順序，p型按照p-、p、p++的順序分別表示該導電型的摻雜物濃度變高。這些是表示摻雜物濃度的相對的大小的概略，例如n+型的區域具有比n-型的區域以及n型的區域高，並且比n++型的區域低的摻雜物濃度，但不表示一定具有特定的同一摻雜物濃度。
實施方式一所涉及的碳化矽半導體裝置100，如圖1所示，包括：n+型低電阻碳化矽基板110；n-型異質外延層112，形成在n+型低電阻碳化矽基板110的第一主面側的表面；n型半導體區域114，形成在n-型異質外延層112的表面；p型體區域116，形成在比n型半導體區域114更深的位置上；p-型溝道區域118，被形成為從n-型異質外延層112的表面側貫穿n型半導體區域114後到達p型體區域116；n++型源極區域120，從n-型異質外延層的表面側向p型體區域形成；p++型體接觸區域122，被形成為從n-型異質外延層112的表面側貫穿n型半導體區域114後到達p型體區域116；以及柵電極126，至少是在p-型溝道區域118上通過柵極絕緣層124形成。並且，實施方式一所涉及的碳化矽半導體裝置100中，p-型溝道區域118以及n++型源極區域120被形成為，p-型溝道區域118與n++型源極區域120之間殘存有n型半導體區域114，並且，p-型溝道區域118與n型半導體區域114的介面中，外周側的介面從平面上看位於比p型體區域116的外周面更加內側的平面位置上。
此情況下，n-型異質外延層112相當於本發明的第一導電型異質外延層；n型半導體區域114相當於本發明的第一導電型的第一半導體區域；p型體區域116相當於本發明的第二導電型體區域；p-型溝道區域118相當於本發明的第二導電型溝道區域；n++型源極區域120相當於本發明的第一導電型的第二半導體區域；p++型體接觸區域122相當於本發明的第二導電型體接觸區域。
再有，圖1中雖然n型半導體區域114、p-型溝道區域118、n++型源極區域120、以及p++型體接觸區域122被表示為在同一深度上，但並沒有這樣的必要，上述這些區域也可分別位於不同的深度。
實施方式一所涉及的碳化矽半導體裝置100中，柵電極126的端部從平面上看位於p-型溝道區域118與所述n++型源極區域120之間殘存的所述n型半導體區域114上。
實施方式一所涉及的碳化矽半導體裝置100中，平視狀態下p-型溝道區域118與n型半導體區域114的介面中，外周側的介面與p型體區域116的外周面的間隔a，例如滿足0.1μm≦a≦0.5μm的關係。
間隔a太窄的話，由於製造誤差，就會有平視狀態下p-型溝道區域118的底面與n型半導體區域114或者n-型異質外延層112接觸的情況發生，其結果是，可能使電晶體的閾值變動或是發生擊穿。另一方面，間隔a太寬的話，能夠在圖1中左右方向的單位長度上製作的溝道數量就會減少，從而導致導通電阻增大。
再有，圖1中，元件符號128展示層間絕緣層；元件符號130表示源電極；元件符號132表示漏電極。另外，本說明書中，在n+型低電阻碳化矽基板110與n-型異質外延層112中形成有n-型異質外延層112一側的主面稱為第一主面，與該第一主面相反一側的主面稱為第二主面。
n+型低電阻碳化矽基板110例如為摻雜了作為摻雜物的氮1~10 x 1018 cm-3 程度的n+型半導體的低電阻碳化矽基板。碳化矽（SiC）周所周知，由於C原子以及Si原子的排列，存在有2H、3C、4H、6H、8H、10H、15R等不同種類的結晶構造，無論何種結晶構造的碳化矽，均可作為n+型低電阻碳化矽基板110使用。
n-型異質外延層112的厚度例如為5~15μm程度。n-型異質外延層112的摻雜物濃度例如為0.5~1.5 x 1016 cm-3 程度。
n型半導體區域114的深度例如為0.4～0.8μm程度。n型半導體區域114的摻雜物濃度例如為2～3 x 1016 cm-3 程度。n型半導體區域114是通過從n-型異質外延層112的第一主面一側的表面注入n型摻雜物離子（Ion）（例如N離子）從而形成的。
p型體區域116的最淺部的深度例如為0.05～0.5μm程度。p型體區域116的最深部的摻雜物濃度例如為1.0～2.0μm程度。p型體區域116中摻雜物濃度最高的深度位置例如位於0.6～0.9μm的深度位置，其位置上的摻雜物濃度例如為2 x 1017 ~ 1 x 1019 cm-3 程度。p型體區域116是通過從n-型異質外延層112的第一主面一側的表面注入p型摻雜物離子（例如Al離子）從而形成的。
p-型溝道區域118的深度例如為0.2～0.5μm程度（未到達p型體區域116的深度除外）。p-型溝道區域118的摻雜物濃度例如為0.5～5 x 1017 cm-3 程度。p-型溝道區域118是通過從n-型異質外延層112的第一主面一側的表面注入p型摻雜物離子（例如Al離子）從而形成的。
p-型溝道區域118的深度例如為0.2～0.5μm程度（未到達p型體區域116的深度除外）。p-型溝道區域118的摻雜物濃度例如為0.5～5 x 1017 cm-3 程度。p-型溝道區域118是通過從n-型異質外延層112的第一主面一側的表面注入p型摻雜物離子（例如Al離子）從而形成的。
n++型源極區域120的深度例如為0.2～0.6μm程度。n++型源極區域120的摻雜物濃度例如為1～50 x 1019 cm-3 程度。n++型源極區域120是通過從n-型異質外延層112的第一主面一側的表面注入n型摻雜物離子（例如P離子）從而形成的。
p++型體接觸區域122的深度例如為0.2～0.6μm程度（未到達p型體區域116的深度除外）。p++型體接觸區域122的摻雜物濃度例如為1～5 x 5019 cm-3 程度。p++型體接觸區域122是通過從n-型異質外延層112的第一主面一側的表面注入p型摻雜物離子（例如Al離子）從而形成的。
實施方式一所涉及的碳化矽半導體裝置100中，沿p-型溝道區域118的紙面的橫方向的長度（溝道長度）例如為0.5～1.0μm程度。另外，p-型溝道區域118與n++型源極區域120的間隔例如為0.1～0.3μm程度。
2.實施方式一所涉及的碳化矽半導體裝置的製造方法
實施方式一所涉及的碳化矽半導體裝置100可通過下述展示的製造方法（實施方式一所涉及的碳化矽半導體裝置的製造方法）來製造。
以下，將使用圖2至圖9依次對實施方式一所涉及的碳化矽半導體裝置的製造方法進行說明。再有，圖2(b)、圖3(b)、圖4(b)、以及圖5(b)中，橫軸方向表示以第一主面為基準的深度，元件符號d0表示第一主面所處的深度；元件符號d1表示n型半導體區域114的底部的深度；元件符號d2表示p型體區域116的底部的深度；元件符號d3表示n-型異質外延層112與n+型低電阻碳化矽基板110的介面的深度；元件符號d4表示第二主面所處的深度。
1.碳化矽半導體基板準備工序
首先，準備包括n+型低電阻碳化矽基板110；以及在n+型低電阻碳化矽基板110的第一主面一側的表面上形成的n-型異質外延層112的碳化矽半導體基板（參照圖2）。
2. p型體區域形成工序
接下來，在n-型異質外延層112的表面形成所定的掩膜M1後，通過經由該掩膜M1注入Al離子來形成p型體區域116（參照圖3(a)）。此時，在n-型異質外延層112的表面形成p型體區域116（參照圖3(b)），使表示p型摻雜物的最大濃度的深度位置比作為p-型溝道區域118的底面的深度位置更深（具體為例如0.6～0.9μm的深度位置）。
3. n型半導體區域形成工序 接下來，在去除掩膜M1後，通過注入n型摻雜物離子，從而n-型異質外延層112的表面形成n型半導體區域114（參照圖4(a)）。此時，在n型半導體區域114中以n型摻雜物濃度高於p型摻雜物的條件注入離子（參照圖4(b)）。從而n型半導體區域114形成為碳化矽半導體裝置100中能動區域的全部。
4. p-型溝道區域等形成工序 接下來，在n型半導體區域114內，依次實施：形成p-型溝道區域118的p-型溝道區域形成工序（參照圖5）；形成p++型體接觸區域122的p++型體接觸區域形成工序（參照圖6）；以及形成n++型源極區域120的n++型源極區域形成工序（參照圖7）。
（1）p-型溝道區域形成工序
首先，在n-型異質外延層112的表面形成所定的掩膜M2後，通過經由該掩膜M2注入p型摻雜物離子（例如Al離子），在n型半導體區域114內形成p-型溝道區域118（參照圖5(a)）。此時，使p-型溝道區域118貫穿n型半導體區域114後到達p型體區域116並且形成在n型半導體區域114內（參照圖5(b)）。另外，p-型溝道區域118被形成在 p-型溝道區域118與n型半導體區域114的介面中，外周側的介面從平面上看位於比p型體區域116的外周面更加內側的平面位置上。
（2）p++型體接觸區域形成工序 接下來，在去除掩膜M2後，在n-型異質外延層112的表面形成所定的掩膜M3後，通過經由該掩膜M3注入p型摻雜物離子（例如Al離子），在n型半導體區域114內形成p++型體接觸區域122（參照圖6）。此時，使p++型體接觸區域122貫穿n型半導體區域114後到達p型體區域116並且形成在n型半導體區域114內。
（3）n++型半導體區域形成工序 接下來，在去除掩膜M3後，在n-型異質外延層112的表面形成所定的掩膜M4後，通過經由該掩膜M4注入n型摻雜物離子，在n型半導體區域114內形成n++型源極區域120（參照圖7）。此時，使n++型源極區域120貫穿n型半導體區域114後到達p型體區域116並且形成在n型半導體區域114內。另外，n++型源極區域120被形成在 p-型溝道區域118與n++型源極區域120之間殘存有n型半導體區域114的平面位置上。再有，n++型源極區域120也可形成為不到達p型體區域116。
5. 柵電極形成工序
接下來，去除掩膜M4，並進行活化退火處理後，至少在p-型溝道區域118上通過柵極絕緣層124形成柵電極126（參照圖8）。
6. 源電極以及漏電極形成工序
接下來，在覆蓋柵電極126的同時，形成層間絕緣層128（參照圖9），使n++型源極區域120與 p++型體接觸區域122分別有一部分外露。然後，在覆蓋n-型異質外延層112以及層間絕緣層128的同時，形成與n++型源極區域120以及p++型體接觸區域122歐姆接觸的源電極130。進一步地，形成與n+型低電阻碳化矽基板110的表面（背面）歐姆接觸的漏電極132（參照圖1）。
通過實施上述的工序，就能夠製造實施方式一所涉及的碳化矽半導體裝置100。
再有，p型體區域形成工序、n型半導體區域形成工序、以及p-型溝道區域等形成工序沒有必要一定按照上述順序進行，但在被注入的離子間可能產生相互干涉的情況下，按照上述順序的話，會使設計變得容易。另外，p-型溝道區域等形成工序中包含的p-型溝道區域形成工序、p++型體接觸區域形成工序、以及n++型源極區域形成工序也沒有必要一定按照上述順序進行。
3.實施方式一所涉及的碳化矽半導體裝置以及其製造方法的效果 根據實施方式一所涉及的碳化矽半導體裝置100以及其製造方法，與上述的協力廠商法不同，由於能夠僅通過一次的掩膜工序來形成溝道區域，所以就沒有了因掩膜校準誤差導致難以高精度地劃定溝道長度的問題。另外，根據實施方式一所涉及的碳化矽半導體裝置100以及其製造方法，由於能夠在不採用如上述第一方法和第二方法中的雙重擴散法和側牆的情況下對所定的溝道長度進行劃定，因此就能夠在不發生短溝道效應的程度上以實用的流程，並且高精度地劃定足夠長的溝道長度。
另外，根據實施方式一所涉及的碳化矽半導體裝置100以及其製造方法，由於是被形成為p-型溝道區域118與n型半導體區域114的介面中，外周側的介面從平面上看位於比p型體區域116的外周面116a更加內側的平面位置上，使p-型溝道區域118的底面全部被p型體區域116所覆蓋。因此，耗盡層就不會從p-型溝道區域118的底面向p-型溝道區域118的表面延伸，從而就不容易產生電晶體的閥值變動或是發生擊穿的問題。
另外，根據實施方式一所涉及的碳化矽半導體裝置100以及其製造方法，由於p-型溝道區域118以及n++型源極區域120被形成在 p-型溝道區域118與n++型源極區域120之間殘存有n型半導體區域114的平面位置上，使p-型溝道區域形成工序中注入p型摻雜物離子的部分切實地稱為了p-型溝道區域118，從而能夠依靠一次的掩膜工序來形成溝道區域。
另外，根據實施方式一所涉及的碳化矽半導體裝置100以及其製造方法，由於柵電極126的端部從平面上看位於p-型溝道區域118與n++型源極區域120之間殘存的n型半導體區域114上，假設即使在形成柵電極126時柵電極126的端部產生若干的位置偏移，柵電極也會切實地覆蓋溝道區域。因此，就能夠將溝道長度一直維持在穩定的值，從而能夠高精度地劃定所期望的溝道長度。
另外，根據實施方式一所涉及的碳化矽半導體裝置100以及其製造方法，由於在柵電極126的正下方的JFET區域被導入了n型摻雜物並低電阻化，從而也具有降低導通電阻的效果。
再有，實施方式一所涉及的碳化矽半導體裝置100中，「n++型源極區域120」與「n++型源極區域120與p-型溝道區域118之間殘存的n型半導體區域114」構成功率MOSFET的源極區域。
實施方式二
實施方式二所涉及的碳化矽半導體裝置102為本發明的第一形態所涉及的碳化矽半導體裝置。實施方式二所涉及的碳化矽半導體裝置102為功率MOSFET。
實施方式二所涉及的碳化矽半導體裝置102基本上與實施方式一所涉及的碳化矽半導體裝置100具有同樣的構成，但柵電極的端部的平面位置與實施方式一所涉及的碳化矽半導體裝置100不同。即，實施方式二所涉及的碳化矽半導體裝置102中，如圖10所示，柵電極126的端部從平面上看位於n++型源極區域120上。
像這樣，實施方式二所涉及的碳化矽半導體裝置102雖然柵電極的端部的平面位置與實施方式一所涉及的碳化矽半導體裝置100不同，但由於具有和實施方式一所涉及的碳化矽半導體裝置100同樣構成的p-型溝道區域118，所以就能夠在不發生短溝道效應的程度上以實用的流程，且高精度地劃定足夠長的溝道長度。另外，又不容易產生電晶體的閥值變動或是發生擊穿的問題。
另外，根據實施方式二所涉及的碳化矽半導體裝置102，由於柵電極126的端部從平面上看位於n++型源極區域120上，因此，與實施方式一所涉及的碳化矽半導體裝置100一樣，假設即使在形成柵電極126時柵電極126的端部產生若干的位置偏移，柵電極也會切實地覆蓋溝道區域。因此，就能夠將溝道長度一直維持在穩定的值，從而能夠高精度地劃定所期望的溝道長度。
另外，根據實施方式二所涉及的碳化矽半導體裝置102，由於柵電極126的端部從平面上看位於n++型源極區域120上，因此相比實施方式一所涉及的碳化矽半導體裝置100更加能夠在p-型溝道區域118的表面全部區域上切實地形成溝道，另外，由於n型半導體區域114的表面變為層積狀態後電阻變小，所以導通電阻相比實施方式一所涉及的碳化矽半導體裝置100更小。
再有，當半導體裝置為碳化矽半導體裝備時，即使n型半導體區域114的表面變為了層積狀態，由於n++型源極區域120一般為低電阻，所以即便產生了製造誤差也希望在使n++型源極區域120與p-型溝道區域118之間殘存有n型半導體區域114的同時，使n++型源極區域120與p-型溝道區域118之間盡可能得靠近。通過這樣，導通電阻就會進一步地減小。
由於實施方式二所涉及的碳化矽半導體裝置102除了柵電極的端部的平面位置以外，與實施方式一所涉及的碳化矽半導體裝置100具有同樣的構成，因此具有實施方式一所涉及的碳化矽半導體裝置100所具有的效果中的相關效果。
實施方式三
實施方式三所涉及的碳化矽半導體裝置104為本發明的第一形態所涉及的碳化矽半導體裝置。實施方式三所涉及的碳化矽半導體裝置104為功率MOSFET。
實施方式三所涉及的碳化矽半導體裝置104基本上與實施方式一所涉及的碳化矽半導體裝置100具有同樣的構成，但柵電極的端部的平面位置與實施方式一所涉及的碳化矽半導體裝置100不同。即，實施方式三所涉及的碳化矽半導體裝置104中，如圖11所示，柵電極126的端部從平面上看位於n++型源極區域120與n型半導體區域114之間形成的n+型半導體區域134上。再有，在實施方式三中，n+型半導體區域134相當於本發明的第一導電型的第三半導體區域。
n+型半導體區域134的深度例如為0.2～0.6μm程度。n+型半導體區域134的摻雜物濃度例如為0.5～10 x 1018 cm-3 程度。n+型半導體區域134是通過從n-型異質外延層112的第一主面一側的表面注入n型摻雜物離子（例如N離子）從而形成的。
像這樣，實施方式三所涉及的碳化矽半導體裝置104雖然柵電極的端部的平面位置與實施方式一所涉及的碳化矽半導體裝置100不同，但由於具有和實施方式一所涉及的碳化矽半導體裝置100同樣構成的p-型溝道區域118，所以就能夠在不發生短溝道效應的程度上以實用的流程，且高精度地劃定足夠長的溝道長度。另外，又不容易產生電晶體的閥值變動或是發生擊穿的問題。
另外，根據實施方式三所涉及的碳化矽半導體裝置104，由於柵電極126的端部從平面上看位於n++型源極區域120與n型半導體區域114之間形成的n+型半導體區域134上，因此，與實施方式一所涉及的碳化矽半導體裝置100一樣，假設即使在形成柵電極126時柵電極126的端部產生若干的位置偏移，柵電極也會切實地覆蓋溝道區域。因此，就能夠將溝道長度一直維持在穩定的值，從而能夠高精度地劃定所期望的溝道長度。
另外，根據實施方式三所涉及的碳化矽半導體裝置104，由於柵電極126的端部從平面上看位於n++型源極區域120與n型半導體區域114之間形成的n+型半導體區域134上，所以相比實施方式二所涉及的碳化矽半導體裝置102，就會減少與柵電極126相向的碳化矽半導體裝置所包含的以離子注入為起因的表面粗糙和結晶缺陷，從而能夠獲得表面粗糙和結晶缺陷的影響較小的器件。關於表面粗糙和結晶缺陷的影響，例如會降低柵極耐壓和可靠性。
由於實施方式三所涉及的碳化矽半導體裝置104除了柵電極的端部的平面位置以外，與實施方式一所涉及的碳化矽半導體裝置100具有同樣的構成，因此具有實施方式一所涉及的碳化矽半導體裝置100所具有的效果中的相關效果。
根據實施方式三所涉及的碳化矽半導體裝置104，雖然柵電極的端部的位置有位於n++型源極區域120上和位於n+型半導體區域134上的區別，但是與實施方式二同樣由於n型半導體區域114的表面變為層積狀態後電阻變小，所以導通電阻相比實施方式一所涉及的碳化矽半導體裝置100更小。
再有，當半導體裝置為碳化矽半導體裝備時，即使n型半導體區域114的表面變為了層積狀態，由於n+型半導體區域134一般為低電阻，所以即便產生了製造誤差也希望在使n+型半導體區域134與p-型溝道區域118之間殘存有n型半導體區域114的同時，使n+型半導體區域134與p-型溝道區域118之間盡可能得靠近。通過這樣，導通電阻就會進一步地減小。
再有，實施方式三所涉及的碳化矽半導體裝置104中，「n++型源極區域120」與「n+型半導體區域134」與「n+型半導體區域134與p-型溝道區域118之間殘存的n型半導體區域114」構成功率MOSFET的源極區域。
實施方式四
實施方式四所涉及的碳化矽半導體裝置106為本發明的第一形態所涉及的碳化矽半導體裝置。實施方式四所涉及的碳化矽半導體裝置106為功率MOSFET。實施方式四所涉及的碳化矽半導體裝置106如圖12所示，基本上具有與實施方式一所涉及的碳化矽半導體裝置100幾乎同樣的構成。
實施方式四所涉及的碳化矽半導體裝置雖然如上述具有與實施方式一所涉及的碳化矽半導體裝置100幾乎同樣的構成，但圖13所示，在實施方式四所涉及的碳化矽半導體裝置的製造方法（n型半導體區域形成工序）中由於對應p++型體接觸區域122的部分不注入n型摻雜物離子，所以作為製造出的碳化矽半導體裝置，是對應p++型體接觸區域122的部分不注入n型摻雜物離子的碳化矽半導體裝置這一點上不同於實施方式一所涉及的碳化矽半導體裝置100。
像這樣，實施方式四所涉及的碳化矽半導體裝置106雖然在對應p++型體接觸區域122的部分不注入n型摻雜物離子的碳化矽半導體裝置這一點上不同於實施方式一所涉及的碳化矽半導體裝置100，但由於具有和實施方式一所涉及的碳化矽半導體裝置100同樣構成的p-型溝道區域118，所以就能夠在不發生短溝道效應的程度上以實用的流程，且高精度地劃定足夠長的溝道長度。另外，又不容易產生電晶體的閥值變動或是發生擊穿的問題。
另外，根據實施方式四所涉及的碳化矽半導體裝置106，由於對應p++型體接觸區域122的部分不注入n型摻雜物離子，所以能夠獲得進一步降低源電極130與p++型體接觸區域的接觸電阻的效果。
實施方式四所涉及的碳化矽半導體裝置，由於除了對應p++型體接觸區域122的部分不注入n型摻雜物離子以外，與實施方式一所涉及的碳化矽半導體裝置100具有同樣的構成，因此具有實施方式一所涉及的碳化矽半導體裝置100所具有的效果中的相關效果。
再有，在本發明中，不僅是p++型體接觸區域122，在與相鄰接的n++型源極區域120相對應區域的一部分處，在形成n型半導體區域114時也可不注入n型摻雜物離子。
實施方式五
實施方式五所涉及的碳化矽半導體裝置108為本發明的第二形態所涉及的碳化矽半導體裝置。實施方式五所涉及的碳化矽半導體裝置108為功率MOSFET。實施方式五所涉及的碳化矽半導體裝置108基本上具有與實施方式一所涉及的碳化矽半導體裝置100幾乎同樣的構成。
實施方式五所涉及的碳化矽半導體裝置108如上述雖然基本上與實施方式一所涉及的碳化矽半導體裝置100具有同樣的構成，但如圖14所示，就不具有n型半導體區域這一點上與實施方式一所涉及的碳化矽半導體裝置100不同。即，實施方式五所涉及的碳化矽半導體裝置108中，「n++型源極區域120與p-型溝道區域118之間殘存的區域」不是「n型半導體區域」，而是「n-型異質外延層112」。
實施方式五所涉及的碳化矽半導體裝置108，如圖14所示，包括：n+型低電阻碳化矽基板110；n-型異質外延層112，形成在n+型低電阻碳化矽基板110的第一主面側的表面；p型體區域116，形成在n-型異質外延層112的表面側的所定的深度位置上；p-型溝道區域118，被形成為從n-型異質外延層112的表面側到達p型體區域116；n++型源極區域120，從n-型異質外延層的表面側向p型體區域形成；p++型體接觸區域122，被形成為從n-型異質外延層112的表面側到達p型體區域116；以及柵電極126，至少是在p-型溝道區域118上通過柵極絕緣層124形成。並且，p-型溝道區域118以及n++型源極區域120被形成為，p-型溝道區域118與n++型源極區域120之間殘存有n-型異質外延層112，並且，p-型溝道區域118與n-型異質外延層112的介面中，外周側的介面從平面上看位於比p型體區域116的外周面更加內側的平面位置上。
實施方式五所涉及的碳化矽半導體裝置108，除了在p型體區域形成工序中，在n-型異質外延層112的表面側的所定的深度位置上形成p型體區域116（參照圖15），以及在n-型異質外延層112的表面形成p-型溝道區域118（參照圖16）、n++型源極區域120、以及p++型體接觸區域122以外，能夠通過實施與實施方式一所涉及的碳化矽半導體裝置100的製造方法同樣的工序來進行製造。
像這樣，實施方式五所涉及的碳化矽半導體裝置108雖然在不具有n型半導體區域這一點上不同於實施方式一所涉及的碳化矽半導體裝置100，但由於具有和實施方式一所涉及的碳化矽半導體裝置100同樣構成的p-型溝道區域118，所以就能夠在不發生短溝道效應的程度上以實用的流程，且高精度地劃定足夠長的溝道長度。另外，又不容易產生電晶體的閥值變動或是發生擊穿的問題。
另外，根據實施方式五所涉及的碳化矽半導體裝置108，也能夠得到省略n型半導體區域形成工序的效果。
實施方式五所涉及的碳化矽半導體裝置，由於除了不具有n型半導體區域以外，與實施方式一所涉及的碳化矽半導體裝置100具有同樣的構成，因此具有實施方式一所涉及的碳化矽半導體裝置100所具有的效果中的相關效果。
實施方式六
實施方式六所涉及的碳化矽半導體裝置200，為本發明的第一形態所涉及的碳化矽半導體裝置。實施方式六所涉及的碳化矽半導體裝置200為功率IGBT。圖17是實施方式六所涉及的碳化矽半導體裝置200的主要部分斷面圖。在圖17中，元件符號210表示p+型低電阻碳化矽基板；元件符號212表示n-異質外延層；元件符號214表示n型半導體區域；元件符號216表示p型體區域；元件符號218表示p-型溝道區域；元件符號220表示n++型射極（Emitter）區域；元件符號222表示p++型體接觸區域；元件符號224表示柵極絕緣層；元件符號226表示柵電極；元件符號228展示層間絕緣層；元件符號230表示射電極；元件符號232表示集（Collector）電極。再有，在實施方式六中，n++型射極區域220相當於本發明的第一導電型的第二半導體區域。
實施方式六所涉及的碳化矽半導體裝置200，基本上與實施方式一所涉及的碳化矽半導體裝置100具有幾乎同樣的構成，但如圖11所示，在具備作為低電阻碳化矽基板的p+型低電阻碳化矽基板210這點上與實施方式一所涉及的碳化矽半導體裝置100不同。即，實施方式六所涉及的碳化矽半導體裝置200為IGBT。
像這樣，實施方式六所涉及的碳化矽半導體裝置200雖然在具備作為低電阻碳化矽基板的p+型低電阻碳化矽基板210這一點上不同於實施方式一所涉及的碳化矽半導體裝置100，但由於具有和實施方式一所涉及的碳化矽半導體裝置100同樣構成的p-型溝道區域118，所以就能夠在不發生短溝道效應的程度上以實用的流程，且高精度地劃定足夠長的溝道長度。另外，又不容易產生電晶體的閥值變動或是發生擊穿的問題。
實施方式六所涉及的碳化矽半導體裝置200，由於除了具備作為低電阻碳化矽基板的p+型低電阻碳化矽基板210這一點上之外，與實施方式一所涉及的碳化矽半導體裝置100具有同樣的構成，因此具有實施方式一所涉及的碳化矽半導體裝置100所具有的效果中的相關效果。
以上，雖然基於上述的實施方式對本發明進行了說明，但本發明不僅限於上述的實施方式，能夠在不脫離本發明主旨的範圍內在多種的方式下實施。
（1）在上述的各實施方式中，雖然以第一導電型作為n型，以第二導電型作為p型對本發明進行了說明，但本發明不僅限於此，也可以第一導電型作為p型，以第二導電型作為n型。
（2）在上述的各實施方式中，雖然是以電晶體為被形成為條狀（Stripe）的碳化矽半導體裝置為例對本發明進行了說明，但本發明不僅限於此。本發明也可以適用於電晶體為被形成為方形（Square）的碳化矽半導體裝置。
100、102、104、106、108、200、700‧‧‧碳化矽半導體裝置
110、710‧‧‧n+型低電阻碳化矽基板
112、212、712‧‧‧n-型異質外延層
114、214、714‧‧‧n型半導體區域
116、216、716‧‧‧p型體區域
116a‧‧‧p型體區域116的外周面
118、218、318‧‧‧p-型溝道區域
120、720‧‧‧n++型源極區域
122、222、722‧‧‧p++型體接觸區域
124、224、724‧‧‧柵極絕緣層
126、226、726‧‧‧柵電極
128、228、728‧‧‧層間絕緣層
130、730‧‧‧源電極
132、720‧‧‧漏電極
134‧‧‧n+型半導體區域
210‧‧‧p+型低電阻碳化矽基板
220‧‧‧n++型射極區域
230‧‧‧射電極
232‧‧‧集電極
718‧‧‧溝道區域
732‧‧‧漏電極
800‧‧‧碳化矽半導體
820‧‧‧源電極
822‧‧‧n+型源極層
824‧‧‧n型層積溝道層
826‧‧‧柵極氧化膜
827‧‧‧p型層
828‧‧‧柵電極
832‧‧‧p型體層
834‧‧‧n-型漂移層
836‧‧‧n+型漏極層
838‧‧‧漏電極
900‧‧‧電晶體
901‧‧‧構造體
901a‧‧‧上方面
910‧‧‧漂移區域
911‧‧‧第一區域
912‧‧‧第二區域
915‧‧‧基板
915a‧‧‧第一面
915b‧‧‧第二面
920‧‧‧基極區域
920b‧‧‧下端
930‧‧‧源極區域
940‧‧‧柵極絕緣膜
950‧‧‧柵電極
951‧‧‧源電極
952‧‧‧漏電極
955‧‧‧接點
980‧‧‧層間絕緣膜
d0‧‧‧第一主面所處的深度
d1‧‧‧n型半導體區域114的底部的深度
d2‧‧‧p型體區域116的底部的深度
d3‧‧‧n-型異質外延層112與n+型低電阻碳化矽基板110的介面的深度
d4‧‧‧第二主面所處的深度
M1、M2、M3、M4、M5、M6‧‧‧掩膜
圖1是實施方式一所涉及的碳化矽半導體裝置100的說明圖。圖1(a)是碳化矽半導體裝置100的主要部分斷面圖；圖1(b)是圖1(a)中的A1-A1’的斷面圖；圖1(c)是圖1(a)中的A2-A2’的斷面圖。 圖2是實施方式一所涉及的碳化矽半導體裝置100的製造工序的說明圖。圖2(a)是展示實施方式一所涉及的碳化矽半導體裝置100的製造工序的主要部分斷面圖；圖2(b)是沿圖2(a)中的A3-A3’的摻雜物濃度分佈圖。 圖3是實施方式一所涉及的碳化矽半導體裝置100的製造工序的說明圖。圖3(a)是展示實施方式一所涉及的碳化矽半導體裝置100的製造工序的主要部分斷面圖；圖3(b)是沿圖3(a)中的A3-A3’的摻雜物濃度分佈圖。 圖4是實施方式一所涉及的碳化矽半導體裝置100的製造工序的說明圖。圖4(a)是展示實施方式一所涉及的碳化矽半導體裝置100的製造工序的主要部分斷面圖；圖4(b)是沿圖4(a)中的A3-A3’的摻雜物濃度分佈圖。 圖5是實施方式一所涉及的碳化矽半導體裝置100的製造工序的說明圖。圖5(a)是展示實施方式一所涉及的碳化矽半導體裝置100的製造工序的主要部分斷面圖；圖5(b)是沿圖5(a)中的A3-A3’的摻雜物濃度分佈圖。 圖6是展示實施方式一所涉及的碳化矽半導體裝置100的製造工序的主要部分斷面圖。 圖7是展示實施方式一所涉及的碳化矽半導體裝置100的製造工序的主要部分斷面圖。 圖8是展示實施方式一所涉及的碳化矽半導體裝置100的製造工序的主要部分斷面圖。 圖9是展示實施方式一所涉及的碳化矽半導體裝置100的製造工序的主要部分斷面圖。 圖10是實施方式二所涉及的碳化矽半導體裝置102的主要部分斷面圖。 圖11是實施方式三所涉及的碳化矽半導體裝置104的主要部分斷面圖。 圖12是實施方式四所涉及的碳化矽半導體裝置106的主要部分斷面圖。 圖13是展示實施方式四所涉及的碳化矽半導體裝置106的製造工序的主要部分斷面圖。 圖14是實施方式五所涉及的碳化矽半導體裝置108的說明圖。圖14(a)是碳化矽半導體裝置108的主要部分斷面圖；圖14(b)是圖14(a)中的A1-A1’的斷面圖；圖14(c)是圖14(a)中的A2-A2’的斷面圖。 圖15是實施方式五所涉及的碳化矽半導體裝置108的製造工序的說明圖。圖15(a)是展示實施方式五所涉及的碳化矽半導體裝置108的製造工序的主要部分斷面圖；圖15(b)是沿圖15(a)中的A3-A3’的摻雜物濃度分佈圖。 圖16是實施方式五所涉及的碳化矽半導體裝置108的製造工序的說明圖。圖16(a)是展示實施方式五所涉及的碳化矽半導體裝置108的製造工序的主要部分斷面圖；圖16(b)是沿圖16(a)中的A3-A3’的摻雜物濃度分佈圖。 圖17是實施方式六所涉及的碳化矽半導體裝置200的主要部分斷面圖。 圖18是以往的碳化矽半導體裝置700的主要部分斷面圖。 圖19是特開2007-13058號公報中記載的碳化矽半導體裝置800的主要部分斷面圖。圖19中，元件符號800表示MOSFET；元件符號820表示源電極；元件符號822表示n+型源極層；元件符號824表示n型層積溝道層；元件符號826表示柵極氧化膜；元件符號827表示p型層；元件符號828表示柵電極；元件符號832表示p型體層；元件符號834表示n-型漂移層；元件符號836表示n+型漏極層；元件符號838表示漏電極。 圖20是特開2014-29952號公報中記載的碳化矽半導體裝置900的主要部分斷面圖。圖20中，元件符號900表示電晶體；元件符號901表示構造體；元件符號901a表示上方面；元件符號910表示漂移區域；元件符號911表示第一區域；元件符號912表示第二區域；元件符號915表示基板；元件符號915a表示第一面；元件符號915b表示第二面；元件符號920表示基極區域；元件符號920b表示下端；元件符號930表示源極區域；元件符號940表示柵極絕緣膜；元件符號950表示柵電極；元件符號951表示源電極；元件符號952表示漏電極；元件符號955表示接點（Contact）；元件符號980展示層間絕緣膜。
100‧‧‧碳化矽半導體裝置
110‧‧‧n+型低電阻碳化矽基板
112‧‧‧n-型異質外延層
114‧‧‧n型半導體區域
116‧‧‧p型體區域
116a‧‧‧p型體區域116的外周面
118‧‧‧p-型溝道區域
120‧‧‧n++型源極區域
122‧‧‧p++型體接觸區域
124‧‧‧柵極絕緣層
126‧‧‧柵電極
128‧‧‧層間絕緣層
130‧‧‧源電極
132‧‧‧漏電極

Claims (10)

  1. 一種碳化矽半導體裝置，其特徵在於，包括： 第一導電型異質外延層； 第一導電型的第一半導體區域，被形成在所述第一導電型異質外延層的表面，摻雜物濃度高於所述第一導電型異質外延層； 第二導電型體區域，被形成在比所述第一導電型的第一半導體區域更深的位置上； 第二導電型溝道區域，被形成為從所述第一導電型異質外延層的表面側貫穿所述第一導電型的第一半導體區域後到達所述第二導電型體區域，摻雜物濃度低於所述第二導電型體區域； 第一導電型的第二半導體區域，被從所述第一導電型異質外延層的表面側向所述第二導電型體區域形成，摻雜物濃度高於所述第一導電型的第一半導體區域； 第二導電型體接觸區域，被形成為從所述第一導電型異質外延層的表面側貫穿所述第一導電型的第一半導體區域後到達所述第二導電型體區域，摻雜物濃度高於所述第二導電型體區域；以及 柵電極，至少在所述第二導電型溝道區域上通過柵極絕緣膜形成， 其中，所述第二導電型溝道區域以及所述第一導電型的第二半導體區域被形成為，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存有所述第一導電型的第一半導體區域，並且，所述第二導電型溝道區域與所述第一導電型的第一半導體區域的介面中，外周側的介面從平面上看位於比所述第二導電型體區域的外周面更加內側的平面位置上。
  2. 根據請求項1所述的碳化矽半導體裝置，其特徵在於： 其中，所述柵電極的端部從平面上看位於所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型的第一半導體區域上。
  3. 根據請求項1所述的碳化矽半導體裝置，其特徵在於： 其中，所述柵電極的端部從平面上看位於所述第一導電型的第二半導體區域上。
  4. 根據請求項1所述的碳化矽半導體裝置，其特徵在於： 其中，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型的第一半導體區域，與所述第一導電型的第二半導體區域之間形成摻雜物濃度高於所述第一導電型的第一半導體區域，並且低於所述第一導電型的第二半導體區域的第一導電型的第三半導體區域， 所述柵電極的端部從平面上看位於所述第一導電型的第三半導體區域上。
  5. 一種碳化矽半導體裝置，其特徵在於，包括： 第一導電型異質外延層； 第二導電型體區域，被形成在所述第一導電型異質外延層的表面側的所定深度的位置上； 第二導電型溝道區域，被形成為從所述第一導電型異質外延層的表面側到達所述第二導電型體區域，摻雜物濃度低於所述第二導電型體區域； 第一導電型的第二半導體區域，被從所述第一導電型異質外延層的表面側向所述第二導電型體區域形成，摻雜物濃度高於所述第一導電型異質外延層； 第二導電型體接觸區域，被形成為從所述第一導電型異質外延層的表面側到達所述第二導電型體區域，摻雜物濃度高於所述第二導電型體區域；以及 柵電極，至少在所述第二導電型溝道區域上通過柵極絕緣膜形成， 其中，所述第二導電型溝道區域以及所述第一導電型的第二半導體區域被形成為，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存有所述第一導電型異質外延層，並且，所述第二導電型溝道區域與所述第一導電型異質外延層的介面中，外周側的介面從平面上看位於比所述第二導電型體區域的外周面更加內側的平面位置上。
  6. 根據請求項5所述的碳化矽半導體裝置，其特徵在於： 其中，所述柵電極的端部從平面上看位於所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型異質外延層上。
  7. 根據請求項5所述的碳化矽半導體裝置，其特徵在於： 其中，所述柵電極的端部從平面上看位於所述第一導電型的第二半導體區域上。
  8. 根據請求項5所述的碳化矽半導體裝置，其特徵在於： 其中，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存的所述第一導電型異質外延層，與所述第一導電型的第二半導體區域之間形成摻雜物濃度高於所述第一導電型異質外延層，並且低於所述第一導電型的第二半導體區域的第一導電型的第三半導體區域， 所述柵電極的端部從平面上看位於所述第一導電型的第三半導體區域上。
  9. 一種用於製造根據請求項1所述的碳化矽半導體裝置的製造方法，其特徵在於，包含： 碳化矽半導體基板準備工序，準備具備所述第一導電型異質外延層的碳化矽半導體基板； 第二導電型體區域形成工序，在所述第一導電型異質外延層的表面形成所述第二導電型體區域，使表示第二導電型摻雜物的最大濃度的深度位置比作為所述第二導電型溝道區域的底面的深度位置更深； 第一導電型的第一半導體區域形成工序，在所述第二導電型體區域的表面形成所述第一導電型的第一半導體區域； 第二導電型溝道區域等形成工序，在所述第一導電型的第一半導體區域內形成所述第二導電型溝道區域、所述第一導電型的第二半導體區域、以及第二導電型體接觸區域；以及 柵電極形成工序，所述至少在所述第二導電型溝道區域上通過柵極絕緣膜形成所述柵電極， 其中，在所述第二導電型溝道區域等形成工序中，所述第二導電型溝道區域以及所述第一導電型的第二半導體區域被形成為，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存有所述第一導電型的第一半導體區域，並且，形成所述第二導電型溝道區域、所述第一導電型的第二半導體區域、以及所述第二導電型體接觸區域時，使所述第二導電型溝道區域與所述第一導電型的第一半導體區域的介面中，外周側的介面從平面上看位於比所述第二導電型體區域的外周面更加內側的平面位置上。
  10. 一種用於製造根據請求項5所述的碳化矽半導體裝置的製造方法，其特徵在於，包含： 碳化矽半導體基板準備工序，準備具備所述第一導電型異質外延層的碳化矽半導體基板； 第二導電型體區域形成工序，在所述第一導電型異質外延層的表面的所定深度的區域上形成所述第二導電型體區域； 第二導電型溝道區域等形成工序，在所述第一導電型異質外延層的表面形成所述第二導電型溝道區域、所述第一導電型的第二半導體區域、以及第二導電型體接觸區域； 以及柵電極形成工序，所述至少在所述第二導電型溝道區域上通過柵極絕緣膜形成所述柵電極， 其中，在所述第二導電型溝道區域等形成工序中，所述第二導電型溝道區域以及所述第一導電型的第二半導體區域被形成為，所述第二導電型溝道區域與所述第一導電型的第二半導體區域之間殘存有所述第一導電型異質外延層，並且，形成所述第二導電型溝道區域、所述第一導電型的第二半導體區域、以及所述第二導電型體接觸區域時，使所述第二導電型溝道區域與所述第一導電型異質外延層的介面中，外周側的介面從平面上看位於比所述第二導電型體區域的外周面更加內側的平面位置上。
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