[go: up one dir, main page]

CN105874603B - 碳化硅半导体装置及其制造方法 - Google Patents

碳化硅半导体装置及其制造方法 Download PDF

Info

Publication number
CN105874603B
CN105874603B CN201580003110.6A CN201580003110A CN105874603B CN 105874603 B CN105874603 B CN 105874603B CN 201580003110 A CN201580003110 A CN 201580003110A CN 105874603 B CN105874603 B CN 105874603B
Authority
CN
China
Prior art keywords
conductive type
region
type
silicon carbide
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580003110.6A
Other languages
English (en)
Other versions
CN105874603A (zh
Inventor
中村俊一
菅井昭彦
井上徹人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Publication of CN105874603A publication Critical patent/CN105874603A/zh
Application granted granted Critical
Publication of CN105874603B publication Critical patent/CN105874603B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/153—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H10P30/22—

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

碳化硅半导体装置100，其特征在于，包括：n型半导体区域114，形成在n‑型异质外延层112的表面；p型体区域116，形成在比n型半导体区域114更深的位置上；p‑型沟道区域118，被形成为从n‑型异质外延层的表面侧到达p型体区域；以及n++型源极区域120，从n‑型异质外延层的表面侧向p型体区域形成，其中，p‑型沟道区域以及n++型源极区域被形成为，p‑型沟道区域与n++型源极区域之间残存有n型半导体区域，并且，p‑型沟道区域与n型半导体区域的界面中，外周侧的界面从平面上看位于比p型体区域的外周面116a更加内侧的平面位置上。能够依靠一次的掩膜工序来形成沟道区域，并且，能够在不发生短沟道效应的程度上以实用的流程，并且高精度地划定足够长的沟道长度。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及一种碳化硅半导体装置及其制造方法。
背景技术
图18为以往的碳化硅半导体装置700的主要部分的断面图。
以往的碳化硅半导体装置700如图18所示，包括：n+型低电阻碳化硅基板710；n-型异质外延(Heteroepitaxial)层712，形成于n+型低电阻碳化硅基板710上；p型体(Body)区域716，形成于该n-型外延层712的表面；沟道(Channel)区域718,形成于p型体区域716的表面；n++型源极(Source)区域720以及p++型体接触(Body contact)区域722；以及栅(Gate)电极726，至少是在沟道区域718上经由栅极绝缘膜724形成。再有，图18中符号728表示层间绝缘膜，符号730表示源电极，符号732表示漏(Drain)电极。
先行技术文献
专利文献
专利文献1专利第4502407号公报
专利文献2专利第4173629号公报
在使用硅(Silicon)的功率场效应晶体管(Power MOSFET)中，利用双重扩散法自主整合地形成沟道区域的方法已被广泛地使用。在使用碳化硅功率场效应晶体管中，同样的方法(第一方法)也已被公开(例如，参照上述专利文献1)。但是，该第一方法由于碳化硅中掺杂物的扩散系数极小，因此在不发生短沟道效应的程度上形成具有长的沟道长度的沟道区域就需要在高温下长时间地扩散，所以并不具备实用性。
另一方面，利用侧墙(Side wall)自主整合地形成沟道区域的方法(第二方法)也已被提出(例如，参照上述专利文献2)。但是，该第二方法中，为了在不发生短沟道效应的程度上形成具有长的沟道长度的沟道区域，就需要厚厚地形成构成侧墙的膜(例如SiO2膜)，因此侧墙的上方面会显著地圆弧(Round)化，从而导致高精度地形成沟道长度变得极其困难。
另外，可以考虑在形成p型体区域后在该p型体区域上配合n++源极区域来形成沟道区域的方法(第三方法)。但是，由于该第三方法要经过两次的掩膜(Mask)工序来形成沟道区域，所以导致因掩膜校准误差难以高精度地划定沟道长度。
其结果就是，在该第三方法的情况下，由于考虑到掩膜校准误差就有必要将沟道长度设定地更长，导致沟道电阻甚至是作为零部件的导通(On)电阻变大，另外，栅极电容也将变大。
因此，本发明鉴于上述问题的解决，目的是通过一次的掩膜工序就可以形成沟道区域，并且不发生短沟道效应的程度上通过实用的流程，且可高精度地划定长的沟道长度的一种碳化硅半导体装置及其制造方法。
发明内容
本发明的第一形态所涉及的碳化硅半导体装置，其特征在于，包括：第一导电型异质外延层；第一导电型的第一半导体区域，被形成在所述第一导电型异质外延层的表面，掺杂物浓度高于所述第一导电型异质外延层；第二导电型体区域，被形成在比所述第一导电型的第一半导体区域更深的位置上；第二导电型沟道区域，被形成为从所述第一导电型异质外延层的表面侧贯穿所述第一导电型的第一半导体区域后到达所述第二导电型体区域，掺杂物浓度低于所述第二导电型体区域；第一导电型的第二半导体区域，被从所述第一导电型异质外延层的表面侧向所述第二导电型体区域形成，掺杂物浓度高于所述第一导电型的第一半导体区域；第二导电型体接触区域，被形成为从所述第一导电型异质外延层的表面侧贯穿所述第一导电型的第一半导体区域后到达所述第二导电型体区域，掺杂物浓度高于所述第二导电型体区域；以及栅电极，至少在所述第二导电型沟道区域上通过栅极绝缘膜形成，其中，所述第二导电型沟道区域以及所述第一导电型的第二半导体区域被形成为，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存有所述第一导电型的第一半导体区域，并且，所述第二导电型沟道区域与所述第一导电型的第一半导体区域的界面中，外周侧的界面从平面上看位于比所述第二导电型体区域的外周面更加内侧的平面位置上。
再有，在本发明的第一形态所涉及的碳化硅半导体装置中，所述第二导电型沟道区域也可称为位于从所述第一导电型异质外延层的表面侧贯穿所述第一导电型的第一半导体区域后到达所述第二导电型体区域的位置上，掺杂物浓度低于所述第二导电型体区域的第二导电型沟道区域。另外，所述第二导电型体接触区域也可称为位于从所述第一导电型异质外延层的表面侧贯穿所述第一导电型的第一半导体区域后到达所述第二导电型体区域的位置上，掺杂物浓度高于所述第二导电型体区域的第二导电型体接触区域。
在本发明的第一形态所涉及的碳化硅半导体装置中，所述栅电极的端部从平面上看位于所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型的第一半导体区域上为佳。
在本发明的第一形态所涉及的碳化硅半导体装置中，所述栅电极的端部从平面上看位于所述第一导电型的第二半导体区域上为佳。
在本发明的第一形态所涉及的碳化硅半导体装置中，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型的第一半导体区域，与所述第一导电型的第二半导体区域之间形成掺杂物浓度高于所述第一导电型的第一半导体区域，并且低于所述第一导电型的第二半导体区域的第一导电型的第三半导体区域，所述栅电极的端部从平面上看位于所述第一导电型的第三半导体区域上为佳。
本发明的第二形态所涉及的碳化硅半导体装置，其特征在于，包括：第一导电型异质外延层；第二导电型体区域，被形成在所述第一导电型异质外延层的表面侧的所定深度的位置上；第二导电型沟道区域，被形成为从所述第一导电型异质外延层的表面侧到达所述第二导电型体区域，掺杂物浓度低于所述第二导电型体区域；第一导电型的第二半导体区域，被从所述第一导电型异质外延层的表面侧向所述第二导电型体区域形成，掺杂物浓度高于所述第一导电型异质外延层；第二导电型体接触区域，被形成为从所述第一导电型异质外延层的表面侧到达所述第二导电型体区域，掺杂物浓度高于所述第二导电型体区域；以及栅电极，至少在所述第二导电型沟道区域上通过栅极绝缘膜形成，其中，所述第二导电型沟道区域以及所述第一导电型的第二半导体区域被形成为，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存有所述第一导电型异质外延层，并且，所述第二导电型沟道区域与所述第一导电型异质外延层的界面中，外周侧的界面从平面上看位于比所述第二导电型体区域的外周面更加内侧的平面位置上。
再有，在本发明的第二形态所涉及的碳化硅半导体装置中，所述第二导电型沟道区域也可称为位于从所述第一导电型异质外延层的表面侧到达所述第二导电型体区域的位置上，掺杂物浓度低于所述第二导电型体区域的第二导电型沟道区域。另外，所述第二导电型体接触区域也可称为位于从所述第一导电型异质外延层的表面侧到达所述第二导电型体区域的位置上，掺杂物浓度高于所述第二导电型体区域的第二导电型体接触区域。
在本发明的第二形态所涉及的碳化硅半导体装置中，所述栅电极的端部从平面上看位于所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型异质外延层上为佳。
在本发明的第二形态所涉及的碳化硅半导体装置中，所述栅电极的端部从平面上看位于所述第一导电型的第二半导体区域上为佳。
在本发明的第二形态所涉及的碳化硅半导体装置中，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型异质外延层，与所述第一导电型的第二半导体区域之间形成掺杂物浓度高于所述第一导电型异质外延层，并且低于所述第一导电型的第二半导体区域的第一导电型的第三半导体区域，所述栅电极的端部从平面上看位于所述第一导电型的第三半导体区域上为佳。
本发明的第一形态所涉及的碳化硅半导体装置的制造方法为，用于制造上述本发明的第一形态所涉及的碳化硅半导体装置的制造方法，其特征在于，包含：碳化硅半导体基板准备工序，准备具备所述第一导电型异质外延层的碳化硅半导体基板；第二导电型体区域形成工序，在所述第一导电型异质外延层的表面形成所述第二导电型体区域，使表示第二导电型掺杂物的最大浓度的深度位置比作为所述第二导电型沟道区域的底面的深度位置更深；第一导电型的第一半导体区域形成工序，在所述第二导电型体区域的表面形成所述第一导电型的第一半导体区域；第二导电型沟道区域等形成工序，在所述第一导电型的第一半导体区域内形成所述第二导电型沟道区域、所述第一导电型的第二半导体区域、以及第二导电型体接触区域；以及栅电极形成工序，所述至少在所述第二导电型沟道区域上通过栅极绝缘膜形成所述栅电极，其中，在所述第二导电型沟道区域等形成工序中，所述第二导电型沟道区域以及所述第一导电型的第二半导体区域被形成为，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存有所述第一导电型的第一半导体区域，并且，形成所述第二导电型沟道区域、所述第一导电型的第二半导体区域、以及所述第二导电型体接触区域时，使所述第二导电型沟道区域与所述第一导电型的第一半导体区域的界面中，外周侧的界面从平面上看位于比所述第二导电型体区域的外周面更加内侧的平面位置上。
再有，在本发明的第一形态所涉及的碳化硅半导体装置的制造方法中的所述栅电极形成工序中，在形成所述栅电极时，使所述栅电极的端部从平面上看位于所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型的第一半导体区域上为佳。
另外，在本发明的第一形态所涉及的碳化硅半导体装置的制造方法中的所述栅电极形成工序中，在形成所述栅电极时，使所述栅电极的端部从平面上看位于所述第一导电型的第二半导体区域上为佳。
另外，在本发明的第一形态所涉及的碳化硅半导体装置的制造方法中的所述第二导电型沟道区域等形成工序中，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型的第一半导体区域，与所述第一导电型的第二半导体区域之间形成掺杂物浓度高于所述第一导电型的第一半导体区域，并且低于所述第一导电型的第二半导体区域的第一导电型的第三半导体区域，同时，在所述栅电极形成工序中，形成所述栅电极时，使所述栅电极的端部从平面上看位于所述第一导电型的第三半导体区域上为佳。
本发明的第二形态所涉及的碳化硅半导体装置的制造方法为，用于制造上述本发明的第二形态所涉及的碳化硅半导体装置的制造方法，其特征在于，包含：碳化硅半导体基板准备工序，准备具备所述第一导电型异质外延层的碳化硅半导体基板；第二导电型体区域形成工序，在所述第一导电型异质外延层的表面的所定深度的区域上形成所述第二导电型体区域；第二导电型沟道区域等形成工序，在所述第一导电型异质外延层的表面形成所述第二导电型沟道区域、所述第一导电型的第二半导体区域、以及第二导电型体接触区域；以及栅电极形成工序，所述至少在所述第二导电型沟道区域上通过栅极绝缘膜形成所述栅电极，其中，在所述第二导电型沟道区域等形成工序中，所述第二导电型沟道区域以及所述第一导电型的第二半导体区域被形成为，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存有所述第一导电型异质外延层，并且，形成所述第二导电型沟道区域、所述第一导电型的第二半导体区域、以及所述第二导电型体接触区域时，使所述第二导电型沟道区域与所述第一导电型异质外延层的界面中，外周侧的界面从平面上看位于比所述第二导电型体区域的外周面更加内侧的平面位置上。
再有，在本发明的第二形态所涉及的碳化硅半导体装置的制造方法中的所述栅电极形成工序中，在形成所述栅电极时，使所述栅电极的端部从平面上看位于所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型异质外延层上为佳。
另外，在本发明的第二形态所涉及的碳化硅半导体装置的制造方法中的所述栅电极形成工序中，在形成所述栅电极时，使所述栅电极的端部从平面上看位于所述第一导电型的第二半导体区域上为佳。
另外，在本发明的第二形态所涉及的碳化硅半导体装置的制造方法中的所述第二导电型沟道区域等形成工序中，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型异质外延层，与所述第一导电型的第二半导体区域之间形成掺杂物浓度高于所述第一导电型异质外延层，并且低于所述第一导电型的第二半导体区域的第一导电型的第三半导体区域，同时，在所述栅电极形成工序中，形成所述栅电极时，使所述栅电极的端部从平面上看位于所述第一导电型的第三半导体区域上为佳。
发明效果
根据本发明的碳化硅半导体装置以及其制造方法，与上述第三方法不同，由于能够仅通过一次的掩膜工序来形成沟道区域，所以就没有了因掩膜校准误差导致难以高精度地划定沟道长度的问题。另外，根据本发明的碳化硅半导体装置以及其制造方法，由于能够在不采用如上述第一方法和第二方法中的双重扩散法和侧墙的情况下对所定的沟道长度进行划定，因此就能够在不发生短沟道效应的程度上以实用的流程，并且高精度地划定足够长的沟道长度。
再有，在特开2007-13058号公报中，记载的是碳化硅半导体装置(MOSFET800)具备的第二导电型沟道区域(p型层827)被形成为贯穿第一导电型的第一半导体区域(n型层积沟道层824)后到达第二导电型体区域(p型体层832)(参照图19)。但是，在该碳化硅半导体装置800中，由于p型层827的底面外露至n-型漂移(Drift)层834，导致p型层827与n-型漂移层834的界面中耗尽层从p型层827的底面部分的界面向p型层827的表面延伸，因此容易产生晶体管(Transistor)的阀值变动或是发生击穿(Punch-through)的问题。
相对于此，根据本发明的碳化硅半导体装置，由于是被形成为所述第二导电型沟道区域与所述第一导电型的第一半导体装置的界面中，外周侧的界面从平面上看位于比所述第二导电型体区域的外周面更加内侧的平面位置上，使第二导电型沟道区域的底面全部被第二导电型体区域所覆盖。因此，耗尽层就不会从第二导电型沟道区域的底面向第二导电型沟道区域的表面延伸，从而就不容易产生晶体管的阀值变动或是发生击穿的问题。
另外，在特开2014-29952号公报中，记载的是碳化硅半导体装置(MOSFET900)具备的第二导电型沟道区域(基(Base)区域920与第一区域911相重合的区域991)被形成为贯穿第一导电型的第一半导体区域(第一区域911)后到达第二导电型体区域(基极区域920)(参照图20)。但是，在该碳化硅半导体装置900中，从特开2014-29952号公报的图4以及图5中也可得知，由于要经过两次的掩膜工序来形成区域991，因此无法解决因掩膜校准误差导致难以高精度地划定沟道长度的问题。
附图说明
图1是实施方式一所涉及的碳化硅半导体装置100的说明图。图1(a)是碳化硅半导体装置100的主要部分断面图；图1(b)是图1(a)中的A1-A1’的断面图；图1(c)是图1(a)中的A2-A2’的断面图。
图2是实施方式一所涉及的碳化硅半导体装置100的制造工序的说明图。图2(a)是展示实施方式一所涉及的碳化硅半导体装置100的制造工序的主要部分断面图；图2(b)是沿图2(a)中的A3-A3’的掺杂物浓度分布图。
图3是实施方式一所涉及的碳化硅半导体装置100的制造工序的说明图。图3(a)是展示实施方式一所涉及的碳化硅半导体装置100的制造工序的主要部分断面图；图3(b)是沿图3(a)中的A3-A3’的掺杂物浓度分布图。
图4是实施方式一所涉及的碳化硅半导体装置100的制造工序的说明图。图4(a)是展示实施方式一所涉及的碳化硅半导体装置100的制造工序的主要部分断面图；图4(b)是沿图4(a)中的A3-A3’的掺杂物浓度分布图。
图5是实施方式一所涉及的碳化硅半导体装置100的制造工序的说明图。图5(a)是展示实施方式一所涉及的碳化硅半导体装置100的制造工序的主要部分断面图；图5(b)是沿图5(a)中的A3-A3’的掺杂物浓度分布图。
图6是展示实施方式一所涉及的碳化硅半导体装置100的制造工序的主要部分断面图。
图7是展示实施方式一所涉及的碳化硅半导体装置100的制造工序的主要部分断面图。
图8是展示实施方式一所涉及的碳化硅半导体装置100的制造工序的主要部分断面图。
图9是展示实施方式一所涉及的碳化硅半导体装置100的制造工序的主要部分断面图。
图10是实施方式二所涉及的碳化硅半导体装置102的主要部分断面图。
图11是实施方式三所涉及的碳化硅半导体装置104的主要部分断面图。
图12是实施方式四所涉及的碳化硅半导体装置106的主要部分断面图。
图13是展示实施方式四所涉及的碳化硅半导体装置106的制造工序的主要部分断面图。
图14是实施方式五所涉及的碳化硅半导体装置108的说明图。图14(a)是碳化硅半导体装置108的主要部分断面图；图14(b)是图14(a)中的A1-A1’的断面图；图14(c)是图14(a)中的A2-A2’的断面图。
图15是实施方式五所涉及的碳化硅半导体装置108的制造工序的说明图。图15(a)是展示实施方式五所涉及的碳化硅半导体装置108的制造工序的主要部分断面图；图15(b)是沿图15(a)中的A3-A3’的掺杂物浓度分布图。
图16是实施方式五所涉及的碳化硅半导体装置108的制造工序的说明图。图16(a)是展示实施方式五所涉及的碳化硅半导体装置108的制造工序的主要部分断面图；图16(b)是沿图16(a)中的A3-A3’的掺杂物浓度分布图。
图17是实施方式六所涉及的碳化硅半导体装置200的主要部分断面图。
图18是以往的碳化硅半导体装置700的主要部分断面图。
图19是特开2007-13058号公报中记载的碳化硅半导体装置800的主要部分断面图。图19中，符号800表示MOSFET；符号820表示源电极；符号822表示n+型源极层；符号824表示n型层积沟道层；符号826表示栅极氧化膜；符号827表示p型层；符号828表示栅电极；符号832表示p型体层；符号834表示n-型漂移层；符号836表示n+型漏极层；符号838表示漏电极。
图20是特开2014-29952号公报中记载的碳化硅半导体装置900的主要部分断面图。图20中，符号900表示晶体管；符号901表示构造体；符号901a表示上方面；符号910表示漂移区域；符号911表示第一区域；符号912表示第二区域；符号915表示基板；符号915a表示第一面；符号915b表示第二面；符号920表示基极区域；符号920b表示下端；符号930表示源极区域；符号940表示栅极绝缘膜；符号950表示栅电极；符号951表示源电极；符号952表示漏电极；符号955表示接点(Contact)；符号980表示层间绝缘膜。
具体实施方式
下面参照附图中所示的实施方式，对本发明的碳化硅半导体装置以及其制造方法进行说明。
实施方式一
1.实施方式一所涉及的碳化硅半导体装置
实施方式一所涉及的碳化硅半导体装置100为本发明的第一形态所涉及的碳化硅半导体装置。实施方式一所涉及的碳化硅半导体装置100为功率MOSFET。
再有，在以下的实施方式中，n型按照n-、n、n+、n++的顺序，p型按照p-、p、p++的顺序分别表示该导电型的掺杂物浓度变高。这些是表示掺杂物浓度的相对的大小的概略，例如n+型的区域具有比n-型的区域以及n型的区域高，并且比n++型的区域低的掺杂物浓度，但不表示一定具有特定的同一掺杂物浓度。
实施方式一所涉及的碳化硅半导体装置100，如图1所示，包括：n+型低电阻碳化硅基板110；n-型异质外延层112，形成在n+型低电阻碳化硅基板110的第一主面侧的表面；n型半导体区域114，形成在n-型异质外延层112的表面；p型体区域116，形成在比n型半导体区域114更深的位置上；p-型沟道区域118，被形成为从n-型异质外延层112的表面侧贯穿n型半导体区域114后到达p型体区域116；n++型源极区域120，从n-型异质外延层的表面侧向p型体区域形成；p++型体接触区域122，被形成为从n-型异质外延层112的表面侧贯穿n型半导体区域114后到达p型体区域116；以及栅电极126，至少是在p-型沟道区域118上通过栅极绝缘膜124形成。并且，实施方式一所涉及的碳化硅半导体装置100中，p-型沟道区域118以及n++型源极区域120被形成为，p-型沟道区域118与n++型源极区域120之间残存有n型半导体区域114，并且，p-型沟道区域118与n型半导体区域114的界面中，外周侧的界面从平面上看位于比p型体区域116的外周面更加内侧的平面位置上。
此情况下，n-型异质外延层112相当于本发明的第一导电型异质外延层；n型半导体区域114相当于本发明的第一导电型的第一半导体区域；p型体区域116相当于本发明的第二导电型体区域；p-型沟道区域118相当于本发明的第二导电型沟道区域；n++型源极区域120相当于本发明的第一导电型的第二半导体区域；p++型体接触区域122相当于本发明的第二导电型体接触区域。
再有，图1中虽然n型半导体区域114、p-型沟道区域118、n++型源极区域120、以及p++型体接触区域122被表示为在同一深度上，但并没有这样的必要，上述这些区域也可分别位于不同的深度。
实施方式一所涉及的碳化硅半导体装置100中，栅电极126的端部从平面上看位于p-型沟道区域118与所述n++型源极区域120之间残存的所述n型半导体区域114上。
实施方式一所涉及的碳化硅半导体装置100中，平视状态下p-型沟道区域118与n型半导体区域114的界面中，外周侧的界面与p型体区域116的外周面的间隔a，例如满足0.1μm≦a≦0.5μm的关系。
间隔a太窄的话，由于制造误差，就会有平视状态下p-型沟道区域118的底面与n型半导体区域114或者n-型异质外延层112接触的情况发生，其结果是，可能使晶体管的阈值变动或是发生击穿。另一方面，间隔a太宽的话，能够在图1中左右方向的单位长度上制作的沟道数量就会减少，从而导致导通电阻增大。
再有，图1中，符号128表示层间绝缘膜；符号130表示源电极；符号132表示漏电极。另外，本说明书中，在n+型低电阻碳化硅基板110与n-型异质外延层112中形成有n-型异质外延层112一侧的主面称为第一主面，与该第一主面相反一侧的主面称为第二主面。
n+型低电阻碳化硅基板110例如为掺杂了作为掺杂物的氮1～10×1018cm－3程度的n+型半导体的低电阻碳化硅基板。碳化硅(SiC)周所周知，由于C原子以及Si原子的排列，存在有2H、3C、4H、6H、8H、10H、15R等不同种类的结晶构造，无论何种结晶构造的碳化硅，均可作为n+型低电阻碳化硅基板110使用。
n-型异质外延层112的厚度例如为5～15μm程度。n-型异质外延层112的掺杂物浓度例如为0.5～1.5×1016cm－3程度。
n型半导体区域114的深度例如为0.4～0.8μm程度。n型半导体区域114的掺杂物浓度例如为2～3×1016cm－3程度。n型半导体区域114是通过从n-型异质外延层112的第一主面一侧的表面注入n型掺杂物离子(Ion)(例如N离子)从而形成的。
p型体区域116的最浅部的深度例如为0.05～0.5μm程度。p型体区域116的最深部的掺杂物浓度例如为1.0～2.0μm程度。p型体区域116中掺杂物浓度最高的深度位置例如位于0.6～0.9μm的深度位置，其位置上的掺杂物浓度例如为2×1017～1×1019cm－3程度。p型体区域116是通过从n-型异质外延层112的第一主面一侧的表面注入p型掺杂物离子(例如Al离子)从而形成的。
p-型沟道区域118的深度例如为0.2～0.5μm程度(未到达p型体区域116的深度除外)。p-型沟道区域118的掺杂物浓度例如为0.5～5×1017cm－3程度。p-型沟道区域118是通过从n-型异质外延层112的第一主面一侧的表面注入p型掺杂物离子(例如Al离子)从而形成的。
p-型沟道区域118的深度例如为0.2～0.5μm程度(未到达p型体区域116的深度除外)。p-型沟道区域118的掺杂物浓度例如为0.5～5×1017cm－3程度。p-型沟道区域118是通过从n-型异质外延层112的第一主面一侧的表面注入p型掺杂物离子(例如Al离子)从而形成的。
n++型源极区域120的深度例如为0.2～0.6μm程度。n++型源极区域120的掺杂物浓度例如为1～50×1019cm－3程度。n++型源极区域120是通过从n-型异质外延层112的第一主面一侧的表面注入n型掺杂物离子(例如P离子)从而形成的。
p++型体接触区域122的深度例如为0.2～0.6μm程度(未到达p型体区域116的深度除外)。p++型体接触区域122的掺杂物浓度例如为1～5×5019cm－3程度。p++型体接触区域122是通过从n-型异质外延层112的第一主面一侧的表面注入p型掺杂物离子(例如Al离子)从而形成的。
实施方式一所涉及的碳化硅半导体装置100中，沿p-型沟道区域118的纸面的横方向的长度(沟道长度)例如为0.5～1.0μm程度。另外，p-型沟道区域118与n++型源极区域120的间隔例如为0.1～0.3μm程度。
2.实施方式一所涉及的碳化硅半导体装置的制造方法
实施方式一所涉及的碳化硅半导体装置100可通过下述展示的制造方法(实施方式一所涉及的碳化硅半导体装置的制造方法)来制造。
以下，将使用图2至图9依次对实施方式一所涉及的碳化硅半导体装置的制造方法进行说明。再有，图2(b)、图3(b)、图4(b)、以及图5(b)中，横轴方向表示以第一主面为基准的深度，符号d0表示第一主面所处的深度；符号d1表示n型半导体区域114的底部的深度；符号d2表示p型体区域116的底部的深度；符号d3表示n-型异质外延层112与n+型低电阻碳化硅基板110的界面的深度；符号d4表示第二主面所处的深度。
1.碳化硅半导体基板准备工序
首先，准备包括n+型低电阻碳化硅基板110；以及在n+型低电阻碳化硅基板110的第一主面一侧的表面上形成的n-型异质外延层112的碳化硅半导体基板(参照图2)。
2.p型体区域形成工序
接下来，在n-型异质外延层112的表面形成所定的掩膜M1后，通过经由该掩膜M1注入Al离子来形成p型体区域116(参照图3(a))。此时，在n-型异质外延层112的表面形成p型体区域116(参照图3(b))，使表示p型掺杂物的最大浓度的深度位置比作为p-型沟道区域118的底面的深度位置更深(具体为例如0.6～0.9μm的深度位置)。
3.n型半导体区域形成工序
接下来，在去除掩膜M1后，通过注入n型掺杂物离子，从而n-型异质外延层112的表面形成n型半导体区域114(参照图4(a))。此时，在n型半导体区域114中以n型掺杂物浓度高于p型掺杂物的条件注入离子(参照图4(b))。从而n型半导体区域114形成为碳化硅半导体装置100中能动区域的全部。
4.p-型沟道区域等形成工序
接下来，在n型半导体区域114内，依次实施：形成p-型沟道区域118的p-型沟道区域形成工序(参照图5)；形成p++型体接触区域122的p++型体接触区域形成工序(参照图6)；以及形成n++型源极区域120的n++型源极区域形成工序(参照图7)。
(1)p-型沟道区域形成工序
首先，在n-型异质外延层112的表面形成所定的掩膜M2后，通过经由该掩膜M2注入p型掺杂物离子(例如Al离子)，在n型半导体区域114内形成p-型沟道区域118(参照图5(a))。此时，使p-型沟道区域118贯穿n型半导体区域114后到达p型体区域116并且形成在n型半导体区域114内(参照图5(b))。另外，p-型沟道区域118被形成在p-型沟道区域118与n型半导体区域114的界面中，外周侧的界面从平面上看位于比p型体区域116的外周面更加内侧的平面位置上。
(2)p++型体接触区域形成工序
接下来，在去除掩膜M2后，在n-型异质外延层112的表面形成所定的掩膜M3后，通过经由该掩膜M3注入p型掺杂物离子(例如Al离子)，在n型半导体区域114内形成p++型体接触区域122(参照图6)。此时，使p++型体接触区域122贯穿n型半导体区域114后到达p型体区域116并且形成在n型半导体区域114内。
(3)n++型半导体区域形成工序
接下来，在去除掩膜M3后，在n-型异质外延层112的表面形成所定的掩膜M4后，通过经由该掩膜M4注入n型掺杂物离子，在n型半导体区域114内形成n++型源极区域120(参照图7)。此时，使n++型源极区域120贯穿n型半导体区域114后到达p型体区域116并且形成在n型半导体区域114内。另外，n++型源极区域120被形成在p-型沟道区域118与n++型源极区域120之间残存有n型半导体区域114的平面位置上。再有，n++型源极区域120也可形成为不到达p型体区域116。
5.栅电极形成工序
接下来，去除掩膜M4，并进行活化退火处理后，至少在p-型沟道区域118上通过栅极绝缘膜124形成栅电极126(参照图8)。
6.源电极以及漏电极形成工序
接下来，在覆盖栅电极126的同时，形成层间绝缘膜128(参照图9)，使n++型源极区域120与p++型体接触区域122分别有一部分外露。然后，在覆盖n-型异质外延层112以及层间绝缘膜128的同时，形成与n++型源极区域120以及p++型体接触区域122欧姆接触的源电极130。进一步地，形成与n+型低电阻碳化硅基板110的表面(背面)欧姆接触的漏电极132(参照图1)。
通过实施上述的工序，就能够制造实施方式一所涉及的碳化硅半导体装置100。
再有，p型体区域形成工序、n型半导体区域形成工序、以及p-型沟道区域等形成工序没有必要一定按照上述顺序进行，但在被注入的离子间可能产生相互干涉的情况下，按照上述顺序的话，会使设计变得容易。另外，p-型沟道区域等形成工序中包含的p-型沟道区域形成工序、p++型体接触区域形成工序、以及n++型源极区域形成工序也没有必要一定按照上述顺序进行。
3.实施方式一所涉及的碳化硅半导体装置以及其制造方法的效果
根据实施方式一所涉及的碳化硅半导体装置100以及其制造方法，与上述的第三方法不同，由于能够仅通过一次的掩膜工序来形成沟道区域，所以就没有了因掩膜校准误差导致难以高精度地划定沟道长度的问题。另外，根据实施方式一所涉及的碳化硅半导体装置100以及其制造方法，由于能够在不采用如上述第一方法和第二方法中的双重扩散法和侧墙的情况下对所定的沟道长度进行划定，因此就能够在不发生短沟道效应的程度上以实用的流程，并且高精度地划定足够长的沟道长度。
另外，根据实施方式一所涉及的碳化硅半导体装置100以及其制造方法，由于是被形成为p-型沟道区域118与n型半导体区域114的界面中，外周侧的界面从平面上看位于比p型体区域116的外周面116a更加内侧的平面位置上，使p-型沟道区域118的底面全部被p型体区域116所覆盖。因此，耗尽层就不会从p-型沟道区域118的底面向p-型沟道区域118的表面延伸，从而就不容易产生晶体管的阀值变动或是发生击穿的问题。
另外，根据实施方式一所涉及的碳化硅半导体装置100以及其制造方法，由于p-型沟道区域118以及n++型源极区域120被形成在p-型沟道区域118与n++型源极区域120之间残存有n型半导体区域114的平面位置上，使p-型沟道区域形成工序中注入p型掺杂物离子的部分切实地称为了p-型沟道区域118，从而能够依靠一次的掩膜工序来形成沟道区域。
另外，根据实施方式一所涉及的碳化硅半导体装置100以及其制造方法，由于栅电极126的端部从平面上看位于p-型沟道区域118与n++型源极区域120之间残存的n型半导体区域114上，假设即使在形成栅电极126时栅电极126的端部产生若干的位置偏移，栅电极也会切实地覆盖沟道区域。因此，就能够将沟道长度一直维持在稳定的值，从而能够高精度地划定所期望的沟道长度。
另外，根据实施方式一所涉及的碳化硅半导体装置100以及其制造方法，由于在栅电极126的正下方的JFET区域被导入了n型掺杂物并低电阻化，从而也具有降低导通电阻的效果。
再有，实施方式一所涉及的碳化硅半导体装置100中，“n++型源极区域120”与“n++型源极区域120与p-型沟道区域118之间残存的n型半导体区域114”构成功率MOSFET的源极区域。
实施方式二
实施方式二所涉及的碳化硅半导体装置102为本发明的第一形态所涉及的碳化硅半导体装置。实施方式二所涉及的碳化硅半导体装置102为功率MOSFET。
实施方式二所涉及的碳化硅半导体装置102基本上与实施方式一所涉及的碳化硅半导体装置100具有同样的构成，但栅电极的端部的平面位置与实施方式一所涉及的碳化硅半导体装置100不同。即，实施方式二所涉及的碳化硅半导体装置102中，如图10所示，栅电极126的端部从平面上看位于n++型源极区域120上。
像这样，实施方式二所涉及的碳化硅半导体装置102虽然栅电极的端部的平面位置与实施方式一所涉及的碳化硅半导体装置100不同，但由于具有和实施方式一所涉及的碳化硅半导体装置100同样构成的p-型沟道区域118，所以就能够在不发生短沟道效应的程度上以实用的流程，且高精度地划定足够长的沟道长度。另外，又不容易产生晶体管的阀值变动或是发生击穿的问题。
另外，根据实施方式二所涉及的碳化硅半导体装置102，由于栅电极126的端部从平面上看位于n++型源极区域120上，因此，与实施方式一所涉及的碳化硅半导体装置100一样，假设即使在形成栅电极126时栅电极126的端部产生若干的位置偏移，栅电极也会切实地覆盖沟道区域。因此，就能够将沟道长度一直维持在稳定的值，从而能够高精度地划定所期望的沟道长度。
另外，根据实施方式二所涉及的碳化硅半导体装置102，由于栅电极126的端部从平面上看位于n++型源极区域120上，因此相比实施方式一所涉及的碳化硅半导体装置100更加能够在p-型沟道区域118的表面全部区域上切实地形成沟道，另外，由于n型半导体区域114的表面变为层积状态后电阻变小，所以导通电阻相比实施方式一所涉及的碳化硅半导体装置100更小。
再有，当半导体装置为碳化硅半导体装备时，即使n型半导体区域114的表面变为了层积状态，由于n++型源极区域120一般为低电阻，所以即便产生了制造误差也希望在使n++型源极区域120与p-型沟道区域118之间残存有n型半导体区域114的同时，使n++型源极区域120与p-型沟道区域118之间尽可能得靠近。通过这样，导通电阻就会进一步地减小。
由于实施方式二所涉及的碳化硅半导体装置102除了栅电极的端部的平面位置以外，与实施方式一所涉及的碳化硅半导体装置100具有同样的构成，因此具有实施方式一所涉及的碳化硅半导体装置100所具有的效果中的相关效果。
实施方式三
实施方式三所涉及的碳化硅半导体装置104为本发明的第一形态所涉及的碳化硅半导体装置。实施方式三所涉及的碳化硅半导体装置104为功率MOSFET。
实施方式三所涉及的碳化硅半导体装置104基本上与实施方式一所涉及的碳化硅半导体装置100具有同样的构成，但栅电极的端部的平面位置与实施方式一所涉及的碳化硅半导体装置100不同。即，实施方式三所涉及的碳化硅半导体装置104中，如图11所示，栅电极126的端部从平面上看位于n++型源极区域120与n型半导体区域114之间形成的n+型半导体区域134上。再有，在实施方式三中，n+型半导体区域134相当于本发明的第一导电型的第三半导体区域。
n+型半导体区域134的深度例如为0.2～0.6μm程度。n+型半导体区域134的掺杂物浓度例如为0.5～10×1018cm－3程度。n+型半导体区域134是通过从n-型异质外延层112的第一主面一侧的表面注入n型掺杂物离子(例如N离子)从而形成的。
像这样，实施方式三所涉及的碳化硅半导体装置104虽然栅电极的端部的平面位置与实施方式一所涉及的碳化硅半导体装置100不同，但由于具有和实施方式一所涉及的碳化硅半导体装置100同样构成的p-型沟道区域118，所以就能够在不发生短沟道效应的程度上以实用的流程，且高精度地划定足够长的沟道长度。另外，又不容易产生晶体管的阀值变动或是发生击穿的问题。
另外，根据实施方式三所涉及的碳化硅半导体装置104，由于栅电极126的端部从平面上看位于n++型源极区域120与n型半导体区域114之间形成的n+型半导体区域134上，因此，与实施方式一所涉及的碳化硅半导体装置100一样，假设即使在形成栅电极126时栅电极126的端部产生若干的位置偏移，栅电极也会切实地覆盖沟道区域。因此，就能够将沟道长度一直维持在稳定的值，从而能够高精度地划定所期望的沟道长度。
另外，根据实施方式三所涉及的碳化硅半导体装置104，由于栅电极126的端部从平面上看位于n++型源极区域120与n型半导体区域114之间形成的n+型半导体区域134上，所以相比实施方式二所涉及的碳化硅半导体装置102，就会减少与栅电极126相向的碳化硅半导体装置所包含的以离子注入为起因的表面粗糙和结晶缺陷，从而能够获得表面粗糙和结晶缺陷的影响较小的器件。关于表面粗糙和结晶缺陷的影响，例如会降低栅极耐压和可靠性。
由于实施方式三所涉及的碳化硅半导体装置104除了栅电极的端部的平面位置以外，与实施方式一所涉及的碳化硅半导体装置100具有同样的构成，因此具有实施方式一所涉及的碳化硅半导体装置100所具有的效果中的相关效果。
根据实施方式三所涉及的碳化硅半导体装置104，虽然栅电极的端部的位置有位于n++型源极区域120上和位于n+型半导体区域134上的区别，但是与实施方式二同样由于n型半导体区域114的表面变为层积状态后电阻变小，所以导通电阻相比实施方式一所涉及的碳化硅半导体装置100更小。
再有，当半导体装置为碳化硅半导体装备时，即使n型半导体区域114的表面变为了层积状态，由于n+型半导体区域134一般为低电阻，所以即便产生了制造误差也希望在使n+型半导体区域134与p-型沟道区域118之间残存有n型半导体区域114的同时，使n+型半导体区域134与p-型沟道区域118之间尽可能得靠近。通过这样，导通电阻就会进一步地减小。
再有，实施方式三所涉及的碳化硅半导体装置104中，“n++型源极区域120”与“n+型半导体区域134”与“n+型半导体区域134与p-型沟道区域118之间残存的n型半导体区域114”构成功率MOSFET的源极区域。
实施方式四
实施方式四所涉及的碳化硅半导体装置106为本发明的第一形态所涉及的碳化硅半导体装置。实施方式四所涉及的碳化硅半导体装置106为功率MOSFET。实施方式四所涉及的碳化硅半导体装置106如图12所示，基本上具有与实施方式一所涉及的碳化硅半导体装置100几乎同样的构成。
实施方式四所涉及的碳化硅半导体装置虽然如上述具有与实施方式一所涉及的碳化硅半导体装置100几乎同样的构成，但图13所示，在实施方式四所涉及的碳化硅半导体装置的制造方法(n型半导体区域形成工序)中由于对应p++型体接触区域122的部分不注入n型掺杂物离子，所以作为制造出的碳化硅半导体装置，是对应p++型体接触区域122的部分不注入n型掺杂物离子的碳化硅半导体装置这一点上不同于实施方式一所涉及的碳化硅半导体装置100。
像这样，实施方式四所涉及的碳化硅半导体装置106虽然在对应p++型体接触区域122的部分不注入n型掺杂物离子的碳化硅半导体装置这一点上不同于实施方式一所涉及的碳化硅半导体装置100，但由于具有和实施方式一所涉及的碳化硅半导体装置100同样构成的p-型沟道区域118，所以就能够在不发生短沟道效应的程度上以实用的流程，且高精度地划定足够长的沟道长度。另外，又不容易产生晶体管的阀值变动或是发生击穿的问题。
另外，根据实施方式四所涉及的碳化硅半导体装置106，由于对应p++型体接触区域122的部分不注入n型掺杂物离子，所以能够获得进一步降低源电极130与p++型体接触区域的接触电阻的效果。
实施方式四所涉及的碳化硅半导体装置，由于除了对应p++型体接触区域122的部分不注入n型掺杂物离子以外，与实施方式一所涉及的碳化硅半导体装置100具有同样的构成，因此具有实施方式一所涉及的碳化硅半导体装置100所具有的效果中的相关效果。
再有，在本发明中，不仅是p++型体接触区域122，在与相邻接的n++型源极区域120相对应区域的一部分处，在形成n型半导体区域114时也可不注入n型掺杂物离子。
实施方式五
实施方式五所涉及的碳化硅半导体装置108为本发明的第二形态所涉及的碳化硅半导体装置。实施方式五所涉及的碳化硅半导体装置108为功率MOSFET。实施方式五所涉及的碳化硅半导体装置108基本上具有与实施方式一所涉及的碳化硅半导体装置100几乎同样的构成。
实施方式五所涉及的碳化硅半导体装置108如上述虽然基本上与实施方式一所涉及的碳化硅半导体装置100具有同样的构成，但如图14所示，就不具有n型半导体区域这一点上与实施方式一所涉及的碳化硅半导体装置100不同。即，实施方式五所涉及的碳化硅半导体装置108中，“n++型源极区域120与p-型沟道区域118之间残存的区域”不是“n型半导体区域”，而是“n-型异质外延层112”。
实施方式五所涉及的碳化硅半导体装置108，如图14所示，包括：n+型低电阻碳化硅基板110；n-型异质外延层112，形成在n+型低电阻碳化硅基板110的第一主面侧的表面；p型体区域116，形成在n-型异质外延层112的表面侧的所定的深度位置上；p-型沟道区域118，被形成为从n-型异质外延层112的表面侧到达p型体区域116；n++型源极区域120，从n-型异质外延层的表面侧向p型体区域形成；p++型体接触区域122，被形成为从n-型异质外延层112的表面侧到达p型体区域116；以及栅电极126，至少是在p-型沟道区域118上通过栅极绝缘膜124形成。并且，p-型沟道区域118以及n++型源极区域120被形成为，p-型沟道区域118与n++型源极区域120之间残存有n-型异质外延层112，并且，p-型沟道区域118与n-型异质外延层112的界面中，外周侧的界面从平面上看位于比p型体区域116的外周面更加内侧的平面位置上。
实施方式五所涉及的碳化硅半导体装置108，除了在p型体区域形成工序中，在n-型异质外延层112的表面侧的所定的深度位置上形成p型体区域116(参照图15)，以及在n-型异质外延层112的表面形成p-型沟道区域118(参照图16)、n++型源极区域120、以及p++型体接触区域122以外，能够通过实施与实施方式一所涉及的碳化硅半导体装置100的制造方法同样的工序来进行制造。
像这样，实施方式五所涉及的碳化硅半导体装置108虽然在不具有n型半导体区域这一点上不同于实施方式一所涉及的碳化硅半导体装置100，但由于具有和实施方式一所涉及的碳化硅半导体装置100同样构成的p-型沟道区域118，所以就能够在不发生短沟道效应的程度上以实用的流程，且高精度地划定足够长的沟道长度。另外，又不容易产生晶体管的阀值变动或是发生击穿的问题。
另外，根据实施方式五所涉及的碳化硅半导体装置108，也能够得到省略n型半导体区域形成工序的效果。
实施方式五所涉及的碳化硅半导体装置，由于除了不具有n型半导体区域以外，与实施方式一所涉及的碳化硅半导体装置100具有同样的构成，因此具有实施方式一所涉及的碳化硅半导体装置100所具有的效果中的相关效果。
实施方式六
实施方式六所涉及的碳化硅半导体装置200，为本发明的第一形态所涉及的碳化硅半导体装置。实施方式六所涉及的碳化硅半导体装置200为功率IGBT。图17是实施方式六所涉及的碳化硅半导体装置200的主要部分断面图。在图17中，符号210表示p+型低电阻碳化硅基板；符号212表示n-异质外延层；符号214n型半导体区域；符号216表示p型体区域；符号218表示p-型沟道区域；符号220表示n++型射极(Emitter)区域；符号222表示P++型体接触区域；符号224表示栅极绝缘层；符号226表示栅电极；符号228表示层间绝缘层；符号230表示射电极；符号232表示集(Collector)电极。再有，在实施方式6中，n++型射极区域220相当于本发明的第一导电型的第二半导体区域。
实施方式六所涉及的碳化硅半导体装置200，基本上与实施方式一所涉及的碳化硅半导体装置100具有几乎同样的构成，但如图11所示，在具备作为低电阻碳化硅基板的p+型低电阻碳化硅基板210这点上与实施方式一所涉及的碳化硅半导体装置100不同。即，实施方式六所涉及的碳化硅半导体装置200为IGBT。
像这样，实施方式六所涉及的碳化硅半导体装置200虽然在具备作为低电阻碳化硅基板的p+型低电阻碳化硅基板210这一点上不同于实施方式一所涉及的碳化硅半导体装置100，但由于具有和实施方式一所涉及的碳化硅半导体装置100同样构成的p-型沟道区域118，所以就能够在不发生短沟道效应的程度上以实用的流程，且高精度地划定足够长的沟道长度。另外，又不容易产生晶体管的阀值变动或是发生击穿的问题。
实施方式六所涉及的碳化硅半导体装置200，由于除了具备作为低电阻碳化硅基板的p+型低电阻碳化硅基板210这一点上之外，与实施方式一所涉及的碳化硅半导体装置100具有同样的构成，因此具有实施方式一所涉及的碳化硅半导体装置100所具有的效果中的相关效果。
以上，虽然基于上述的实施方式对本发明进行了说明，但本发明不仅限于上述的实施方式，能够在不脱离本发明主旨的范围内在多种的方式下实施。
(1)在上述的各实施方式中，虽然以第一导电型作为n型，以第二导电型作为p型对本发明进行了说明，但本发明不仅限于此，也可以第一导电型作为p型，以第二导电型作为n型。
(2)在上述的各实施方式中，虽然是以晶体管为被形成为条状(Stripe)的碳化硅半导体装置为例对本发明进行了说明，但本发明不仅限于此。本发明也可以适用于晶体管为被形成为方形(Square)的碳化硅半导体装置。
符号说明
100、102、104、108、200、700…碳化硅半导体装置；110、710…n+型低电阻碳化硅基板；112、212、712…n-型异质外延层；114、214、714…n型半导体区域；116、216、716…p型体区域；116a…p型体区域116的外周面；118、218、318…p-型沟道区域；120、720…n++型源极区域；122、222、722…p++型体接触区域；124、224、724…栅极绝缘层；126、226、726…栅电极；128、228、728…层间绝缘层；130、730…源电极；132、720…漏电极；134…n+型半导体区域；210…p+型低电阻碳化硅基板；220…n++型射极区域；230…射电极；232…集电极；M1、M2、M3、M4、M5、M6…掩膜。

Claims (4)

1.一种碳化硅半导体装置，其特征在于，包括：
第一导电型异质外延层；
第一导电型的第一半导体区域，被形成在所述第一导电型异质外延层的表面，掺杂物浓度高于所述第一导电型异质外延层；
第二导电型体区域，被形成在比所述第一导电型的第一半导体区域更深的位置上；
第二导电型沟道区域，被形成为从所述第一导电型异质外延层的表面侧贯穿所述第一导电型的第一半导体区域后到达所述第二导电型体区域，掺杂物浓度低于所述第二导电型体区域；
第一导电型的第二半导体区域，被从所述第一导电型异质外延层的表面侧向所述第二导电型体区域形成，掺杂物浓度高于所述第一导电型的第一半导体区域；
第二导电型体接触区域，被形成为从所述第一导电型异质外延层的表面侧贯穿所述第一导电型的第一半导体区域后到达所述第二导电型体区域，掺杂物浓度高于所述第二导电型体区域；以及
栅电极，至少在所述第二导电型沟道区域上通过栅极绝缘膜形成，
其中，所述第二导电型沟道区域以及所述第一导电型的第二半导体区域被形成为，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存有所述第一导电型的第一半导体区域，并且，所述第二导电型沟道区域与所述第一导电型的第一半导体区域的界面中，外周侧的界面从平面上看位于比所述第二导电型体区域的外周面更加内侧的平面位置上，
所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型的第一半导体区域，与所述第一导电型的第二半导体区域之间形成掺杂物浓度高于所述第一导电型的第一半导体区域，并且低于所述第一导电型的第二半导体区域的第一导电型的第三半导体区域，
所述栅电极的端部从平面上看位于所述第一导电型的第三半导体区域上。
2.一种碳化硅半导体装置，其特征在于，包括：
第一导电型异质外延层；
第二导电型体区域，被形成在所述第一导电型异质外延层的表面侧的所定深度的位置上；
第二导电型沟道区域，被形成为从所述第一导电型异质外延层的表面侧到达所述第二导电型体区域，掺杂物浓度低于所述第二导电型体区域；
第一导电型的第二半导体区域，被从所述第一导电型异质外延层的表面侧向所述第二导电型体区域形成，掺杂物浓度高于所述第一导电型异质外延层；
第二导电型体接触区域，被形成为从所述第一导电型异质外延层的表面侧到达所述第二导电型体区域，掺杂物浓度高于所述第二导电型体区域；以及
栅电极，至少在所述第二导电型沟道区域上通过栅极绝缘膜形成，
其中，所述第二导电型沟道区域以及所述第一导电型的第二半导体区域被形成为，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存有所述第一导电型异质外延层，并且，所述第二导电型沟道区域与所述第一导电型异质外延层的界面中，外周侧的界面从平面上看位于比所述第二导电型体区域的外周面更加内侧的平面位置上，
所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型异质外延层，与所述第一导电型的第二半导体区域之间形成掺杂物浓度高于所述第一导电型异质外延层，并且低于所述第一导电型的第二半导体区域的第一导电型的第三半导体区域，
所述栅电极的端部从平面上看位于所述第一导电型的第三半导体区域上。
3.一种用于制造根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，包含：
碳化硅半导体基板准备工序，准备具备所述第一导电型异质外延层的碳化硅半导体基板；
第二导电型体区域形成工序，在所述第一导电型异质外延层的表面形成所述第二导电型体区域，使表示第二导电型掺杂物的最大浓度的深度位置比作为所述第二导电型沟道区域的底面的深度位置更深；
第一导电型的第一半导体区域形成工序，在所述第二导电型体区域的表面形成所述第一导电型的第一半导体区域；
第二导电型沟道区域等形成工序，在所述第一导电型的第一半导体区域内形成所述第二导电型沟道区域、所述第一导电型的第二半导体区域、以及第二导电型体接触区域；以及
栅电极形成工序，所述至少在所述第二导电型沟道区域上通过栅极绝缘膜形成所述栅电极，
其中，在所述第二导电型沟道区域等形成工序中，所述第二导电型沟道区域以及所述第一导电型的第二半导体区域被形成为，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存有所述第一导电型的第一半导体区域，并且，形成所述第二导电型沟道区域、所述第一导电型的第二半导体区域、以及所述第二导电型体接触区域时，使所述第二导电型沟道区域与所述第一导电型的第一半导体区域的界面中，外周侧的界面从平面上看位于比所述第二导电型体区域的外周面更加内侧的平面位置上，
所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型的第一半导体区域，与所述第一导电型的第二半导体区域之间形成掺杂物浓度高于所述第一导电型的第一半导体区域，并且低于所述第一导电型的第二半导体区域的第一导电型的第三半导体区域，
所述栅电极的端部从平面上看位于所述第一导电型的第三半导体区域上。
4.一种用于制造根据权利要求2所述的碳化硅半导体装置的制造方法，其特征在于，包含：
碳化硅半导体基板准备工序，准备具备所述第一导电型异质外延层的碳化硅半导体基板；
第二导电型体区域形成工序，在所述第一导电型异质外延层的表面的所定深度的区域上形成所述第二导电型体区域；
第二导电型沟道区域等形成工序，在所述第一导电型异质外延层的表面形成所述第二导电型沟道区域、所述第一导电型的第二半导体区域、以及第二导电型体接触区域；
以及栅电极形成工序，所述至少在所述第二导电型沟道区域上通过栅极绝缘膜形成所述栅电极，
其中，在所述第二导电型沟道区域等形成工序中，所述第二导电型沟道区域以及所述第一导电型的第二半导体区域被形成为，所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存有所述第一导电型异质外延层，并且，形成所述第二导电型沟道区域、所述第一导电型的第二半导体区域、以及所述第二导电型体接触区域时，使所述第二导电型沟道区域与所述第一导电型异质外延层的界面中，外周侧的界面从平面上看位于比所述第二导电型体区域的外周面更加内侧的平面位置上，
所述第二导电型沟道区域与所述第一导电型的第二半导体区域之间残存的所述第一导电型异质外延层，与所述第一导电型的第二半导体区域之间形成掺杂物浓度高于所述第一导电型异质外延层，并且低于所述第一导电型的第二半导体区域的第一导电型的第三半导体区域，
所述栅电极的端部从平面上看位于所述第一导电型的第三半导体区域上。
CN201580003110.6A 2014-11-26 2015-09-18 碳化硅半导体装置及其制造方法 Active CN105874603B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
PCT/JP2014/081232 WO2016084158A1 (ja) 2014-11-26 2014-11-26 炭化珪素半導体装置及びその製造方法
JPPCT/JP2014/081232 2014-11-26
PCT/JP2015/076814 WO2016084463A1 (ja) 2014-11-26 2015-09-18 炭化珪素半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN105874603A CN105874603A (zh) 2016-08-17
CN105874603B true CN105874603B (zh) 2019-05-17

Family

ID=56073782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580003110.6A Active CN105874603B (zh) 2014-11-26 2015-09-18 碳化硅半导体装置及其制造方法

Country Status (6)

Country Link
US (2) US10600869B2 (zh)
EP (1) EP3226305B1 (zh)
JP (2) JP6159471B2 (zh)
CN (1) CN105874603B (zh)
TW (1) TWI647848B (zh)
WO (2) WO2016084158A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016039071A1 (ja) * 2014-09-08 2016-03-17 富士電機株式会社 半導体装置及びその製造方法
JP6550869B2 (ja) * 2015-04-01 2019-07-31 富士電機株式会社 半導体装置
SE542607C2 (en) 2018-06-29 2020-06-16 Ascatron Ab MOSFET in SiC with self-aligned lateral MOS channel
CN112582461B (zh) * 2019-09-30 2024-05-10 比亚迪半导体股份有限公司 平面栅SiCMOSFET及其制造方法
US10957768B1 (en) * 2019-10-07 2021-03-23 Infineon Technologies Ag Silicon carbide device with an implantation tail compensation region
US11282951B2 (en) 2020-06-04 2022-03-22 Wolfspeed, Inc. Semiconductor power devices having graded lateral doping in the source region
IT202000032441A1 (it) * 2020-12-24 2022-06-24 Consiglio Nazionale Ricerche Dispositivo transistore mosfet in carburo di silicio avente migliorate caratteristiche e relativo procedimento di fabbricazione

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101859706A (zh) * 2009-04-08 2010-10-13 三菱电机株式会社 碳化硅半导体装置的制造方法及碳化硅半导体装置
JP2012142585A (ja) * 2012-02-16 2012-07-26 Toshiba Corp 半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9602745D0 (sv) 1996-07-11 1996-07-11 Abb Research Ltd A method for producing a channel region layer in a SiC-layer for a voltage controlled semiconductor device
US5917203A (en) 1996-07-29 1999-06-29 Motorola, Inc. Lateral gate vertical drift region transistor
US5877041A (en) 1997-06-30 1999-03-02 Harris Corporation Self-aligned power field effect transistor in silicon carbide
JP4595144B2 (ja) * 1999-09-21 2010-12-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
WO2002084745A2 (en) * 2001-04-11 2002-10-24 Silicon Wireless Corporation Power semiconductor devices and methods of forming same
TW561524B (en) * 2002-10-24 2003-11-11 Nanya Technology Corp Method of reducing the collapse of rework photoresist
JP2007013058A (ja) * 2005-07-04 2007-01-18 Toshiba Corp 半導体装置
JP5012286B2 (ja) * 2007-07-27 2012-08-29 住友電気工業株式会社 酸化膜電界効果トランジスタ
JP2009064970A (ja) * 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
US20110108912A1 (en) * 2009-11-09 2011-05-12 Hamilton Lu Methods for fabricating trench metal oxide semiconductor field effect transistors
US9076761B2 (en) 2011-06-14 2015-07-07 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
JP5869291B2 (ja) * 2011-10-14 2016-02-24 富士電機株式会社 半導体装置
JP2012124536A (ja) * 2012-03-23 2012-06-28 Sumitomo Electric Ind Ltd 酸化膜電界効果トランジスタおよびその製造方法
JP5773073B2 (ja) * 2012-05-15 2015-09-02 富士電機株式会社 半導体装置
JP5814881B2 (ja) * 2012-07-31 2015-11-17 株式会社東芝 トランジスタ及びその製造方法
JP2014063949A (ja) * 2012-09-24 2014-04-10 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP2014131008A (ja) * 2012-11-29 2014-07-10 Fuji Electric Co Ltd ワイドバンドギャップ半導体装置
CN103985635B (zh) * 2013-02-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种mos晶体管的制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101859706A (zh) * 2009-04-08 2010-10-13 三菱电机株式会社 碳化硅半导体装置的制造方法及碳化硅半导体装置
JP2012142585A (ja) * 2012-02-16 2012-07-26 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP6190943B2 (ja) 2017-08-30
JP6159471B2 (ja) 2017-07-05
US10600869B2 (en) 2020-03-24
EP3226305B1 (en) 2021-10-06
US20190252498A1 (en) 2019-08-15
TW201721867A (zh) 2017-06-16
WO2016084158A1 (ja) 2016-06-02
US10510841B2 (en) 2019-12-17
TWI647848B (zh) 2019-01-11
JPWO2016084158A1 (ja) 2017-04-27
US20170229541A1 (en) 2017-08-10
EP3226305A4 (en) 2018-07-18
WO2016084463A1 (ja) 2016-06-02
CN105874603A (zh) 2016-08-17
EP3226305A1 (en) 2017-10-04
JPWO2016084463A1 (ja) 2017-04-27

Similar Documents

Publication Publication Date Title
CN105874603B (zh) 碳化硅半导体装置及其制造方法
CN105264667B (zh) 碳化硅半导体装置及其制造方法
KR101225332B1 (ko) 탄화규소 반도체 장치 및 그 제조 방법
US11233124B2 (en) Silicon carbide semiconductor device and manufacturing method for silicon carbide semiconductor device
CN108352402A (zh) 半导体装置和半导体装置的制造方法
JP2009182271A (ja) 炭化珪素半導体装置
JP2011096757A (ja) 炭化珪素半導体装置
KR20110133542A (ko) Ｍｏｓｆｅｔ 및 ｍｏｓｆｅｔ의 제조 방법
KR101710815B1 (ko) 반도체 디바이스의 제조 방법
KR20110061641A (ko) 탄화규소 반도체 장치
JP6853977B2 (ja) 半導体装置および半導体装置の製造方法
CN104637821A (zh) 超级结器件的制造方法
JP2015032614A (ja) 炭化珪素半導体装置およびその製造方法
CN114600251A (zh) 碳化硅半导体装置及其制造方法
KR20170005139A (ko) 반도체 디바이스에서의 단순화된 전하 균형
CN101258582B (zh) 功率场效应晶体管及其制造方法
CN117378049A (zh) 半导体装置
JP2014170886A (ja) 半導体装置及びその製造方法
CN111326584B (zh) 碳化硅mosfet及其制备方法
CN114944338A (zh) 具有缩短沟道长度和高Vth的SiC MOSFET
TW201222810A (en) Silicon carbide semiconductor device
JP5684304B2 (ja) 炭化珪素半導体装置
US20230299151A1 (en) Semiconductor device and method for manufacturing the same
CN103035724B (zh) 射频横向双扩散场效应晶体管及其制造方法
KR101186920B1 (ko) 탄화 규소 반도체장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant