JP5869291B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、シリコン（Ｓｉ）半導体を用いたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）として、コレクタ−エミッタ間電流密度Ｊｃｅを増大させ、ドリフト層の伝導度変調効果を高めることで内部損失を低減させたＩＧＢＴが開発されている。

このようなＩＧＢＴとして、ｐボディ領域とｎ^-ドリフト層との間にｎ^-ドリフト層よりも不純物濃度が高いｎ半導体層（以下、電流密度増大層（ＣＥＬ：Ｃｕｒｒｅｎｔ ｄｅｎｓｉｔｙ Ｅｎｈａｎｃｅｍｅｎｔ Ｌａｙｅｒ）とする）を設けることで、ｎ^-ドリフト層におけるキャリアの蓄積効果を向上させたＣａｒｒｉｅｒ Ｓｔｏｒｅｄ Ｔｒｅｎｃｈ−Ｇａｔｅ Ｂｉｐｏｌａｒ ＴｒａｎｓｉｓｔｏｒやＨｉＧＴ（Ｈｉｇｈ Ｃｏｎｄｕｃｔｉｖｉｔｙ ＩＧＢＴ）などが提案されている（例えば、下記特許文献１〜４および下記非特許文献１参照。）。

また、近年、炭化珪素（ＳｉＣ）半導体などのシリコンよりもバンドギャップの広い半導体材料（ワイドギャップ半導体材料）が注目されている。炭化珪素半導体を用いたＩＧＢＴ（以下、ＳｉＣ−ＩＧＢＴとする）は、シリコン半導体を用いたＩＧＢＴと比較して、例えば、オン抵抗が低い、高温環境下での使用が可能、絶縁破壊に至る電界強度が大きいなど格段に優れた性能を実現する。このＳｉＣ−ＩＧＢＴにおいても、上述したＣＥＬを設けることでコレクタ−エミッタ間電流密度Ｊｃｅを増大させた装置が提案されている（下記特許文献５および下記非特許文献２参照。）。図６の半導体装置を模式的に示す断面図は、下記特許文献５および下記非特許文献２に記載の構造を従来例として説明するためのものである。

特許第３２８８２１８号公報 特許第４６８８９０１号公報 特許第３３９５５２０号公報 特開平１０−１７８１７４号公報 特開２００８−２１１１７８号公報

ケイ・オヤマ（Ｋ．Ｏｙａｍａ）、外４名、アドバンスト ＨｉＧＴ ウィズ ロー−インジェクション パンチ−スルー（ＬｉＰＴ） ストラクチャー（Ａｄｖａｎｃｅｄ ＨｉＧＴ ｗｉｔｈ Ｌｏｗ−ｉｎｊｅｃｔｉｏｎ Ｐｕｎｃｈ−ｔｈｒｏｕｇｈ（ＬｉＰＴ）ｓｔｒｕｃｔｕｒｅ）、プロシーディングス オフ ２００４ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２００４ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ）、２００４年５月、ｐ．１１１−１１４ ウォンジー・スン（Ｗｏｏｎｇｊｅ Ｓｕｎｇ）、外３名、デザイン］アンド インヴェスティゲイション フレキュエンシー キャパビリティ オブ １５ｋＶ ４Ｈ−ＳｉＣ ＩＧＢＴ（Ｄｅｓｉｇｎ ａｎｄ ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ｆｒｅｑｕｅｎｃｙ ｃａｐａｂｉｌｉｔｙ ｏｆ １５ｋＶ ４Ｈ−ＳｉＣ ＩＧＢＴ）、インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣ’ｓ ２００９（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣ’ｓ， ２００９）、２００９年７月、ｐ．２７１−２７４

しかしながら、上述した従来の技術では、図６に示すｎＣＥＬ７５を設けることでコレクタ−エミッタ間電流密度Ｊｃｅを増大させることができるが、順方向バイアス時に、ｐボディ領域７６とｎＣＥＬ７５とのｐｎ接合近傍の電界強度が増大し耐圧が低下するという問題がある。特に、ｐボディ領域７６のｐ^-チャネル領域８１（○で囲んで示すゲート酸化膜側の部分）下のコーナー部８２（○で囲んで示す部分、以下、ｐボディ領域のコーナー部とする）付近に電界が集中してしまう。このような問題は、ｎＣＥＬ７５の不純物濃度を高くしたり、ｎＣＥＬ７５の厚さを厚くしたりしてキャリアの蓄積効果を高めることでさらに顕著にあらわれる。このコーナー部８２への電界が集中すると耐圧が低下してしまうという課題がある。

例えば、上述した非特許文献２に示す技術には、図６のｎ^-ドリフト層３の不純物濃度および厚さをそれぞれ４．５×１０¹⁴ｃｍ^-3および１５０μｍとし、ｎＣＥＬ７５の不純物濃度および厚さをそれぞれ８．０×１０¹⁵ｃｍ^-3および３μｍとし、チャネル長（ｐ^-チャネル領域８１）を０．７μｍとした耐圧１５ｋＶのＳｉＣ−ＩＧＢＴについて開示されている。

この上記非特許文献２に示すＳｉＣ−ＩＧＢＴでは、耐圧が１５ｋＶの場合に、コレクタ−エミッタ間電圧Ｖｃｅが７．２４Ｖで、コレクタ−エミッタ間電流密度Ｊｃｅが３０Ａ／ｃｍ²と低い。また、コレクタ−エミッタ間電流密度Ｊｃｅと耐圧とはトレードオフ関係にあり、コレクタ−エミッタ間電流密度Ｊｃｅと耐圧とをともに向上させることが難しいという問題がある。

また、ＳｉＣ−ＩＧＢＴでは、炭化珪素自体の特性による次のような問題がある。通常、ＳｉＣ−ＩＧＢＴは、炭化珪素バルク基板上に成長させたエピタキシャル層上に形成される。このとき、炭化珪素バルク基板上に例えば４Ｈ−ＳｉＣのみのエピタキシャル層を成長させるために、結晶の（０００１）面（いわゆるＳｉ面）を結晶軸に対して数度傾けた（オフ角を付けた）オフアングルの炭化珪素バルク基板を用いる。

しかしながら、オフアングルの炭化珪素バルク基板を用いた場合、炭化珪素バルク基板中の基底面転位は一部が刃状転位に変換されるが、残りの基底面転位はエピタキシャル成長中にエピタキシャル層内に伝搬する。炭化珪素バルク基板上に成長させるエピタキシャル層の不純物濃度が高い場合、エピタキシャル層内に伝搬する基底面転位は刃状転位に変換されにくくエピタキシャル層中に多く伝搬してしまう傾向がある。

上述した従来のＳｉＣ−ＩＧＢＴでは、ｎＣＥＬ７５をエピタキシャル成長で形成するため、炭化珪素バルク基板からｎ⁺⁺バッファ層２内に伝搬し更にｎ^-ドリフト層３内に伝搬した基底面転位がかなりの割合でｎＣＥＬ７５内に伝搬されてしまう。ところで、エピタキシャル層中に残った基底面転位は、ＩＧＢＴなどのバイポーラ素子に次のような悪影響を及ぼす。

例えば、従来のＳｉＣバイポーラ素子では、活性領域中の基底面転位を起点として積層欠陥が発生するが、順方向バイアス時に活性領域に注入された少数キャリアの衝突によってこの積層欠陥が拡大する。これにより、ＳｉＣバイポーラ素子の動作時間の経過とともに、オン抵抗が増大し、電流密度が低減するという順方向特性の経時劣化が生じる。バイポーラ素子の一種であるＳｉＣ−ＩＧＢＴにもコレクタ−エミッタ間電流密度Ｊｃｅが低減するという順方向特性の経時劣化が生じる。ｎＣＥＬの不純物濃度が高くなるほどｎＣＥＬ中に伝搬して残存する基底面転位が多くなるので、順方向特性の経時劣化も大きくなる。

また、通常、ＩＧＢＴでは、順方向バイアス状態でゲート電圧を印加してオフ状態からオン状態にスイッチして通電開始する際、ｐ⁺コレクタ層１から注入された正孔（少数キャリア）電流はｐボディ領域７６のコーナー部８２付近のｎＣＥＬ７５部分からｐボディ領域７６内に入りｐボディ領域７６を横断しエミッタ電極７２へと流れる。また、順方向バイアス状態でゲート電圧を下げてオン状態からオフ状態にスイッチさせ通電を切断する際、ｐボディ領域７６のコーナー部８２付近のｎＣＥＬ７５部分を流れている正孔（少数キャリア）電流が一番最後に消滅し通電電流が切断される。

このため、従来のＳｉＣ−ＩＧＢＴでは、順方向バイアス時の通電開始時および通電切断時にｐボディ領域７６のコーナー部８２のｎＣＥＬ７５部分に極度に正孔電流が集中するので、ｐボディ領域７６のコーナー部８２付近のｎＣＥＬ７５中の積層欠陥の拡大がより顕著になる。これにより、ｐボディ領域７６のコーナー部８２付近のｎＣＥＬ７５部分における順方向特性が著しく劣化する。

したがって、従来のＳｉＣ−ＩＧＢＴでは、ｎＣＥＬ７５を設けることでコレクタ−エミッタ間電流密度Ｊｃｅを増大させることができたとしても、ｎＣＥＬ７５内に残る基底面転位に起因する積層欠陥によって、オン電圧が増大しコレクタ−エミッタ間電流密度Ｊｃｅが低減され、順方向特性が経時劣化してしまう。順方向特性の経時劣化が大きくなると、オン時に所定の大電流を通電する際に破壊に至る場合がある。

さらに、積層欠陥には金属原子などが凝集される傾向があり、金属原子が凝集された積層欠陥はリーク電流の電流経路となる。ｐボディ領域７６とｎＣＥＬ７５の接合を横切って積層欠陥が存在し金属原子などが凝集している場合は、積層欠陥を流れるリーク電流によって耐圧が低下してしまう。順方向バイアス時に電界が最も集中するｐボディ領域７６のコーナー部８２付近の接合部に上記のような積層欠陥が存在すると耐圧低下が著しく、場合によっては素子破壊に至ることもある。また、このような問題は、ＩＧＢＴの動作周波数を高くするほど顕著にあらわれることを初めて見出した。

この発明は、上述した従来技術による問題点を解消するため、高電流密度で高耐圧の半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、コレクタ−エミッタ間電流密度の経時劣化を抑制することができる信頼性の高い半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体層と、前記半導体層のおもて面に設けられた第２導電型の第１半導体層と、前記第１半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第２半導体層と、前記第２半導体層の表面全体にわたって、前記第１半導体層よりも高く、かつ前記第２半導体層よりも低い不純物濃度で設けられた第２導電型の第３半導体層と、前記第３半導体層の表面層に選択的に設けられ、深さ方向に前記第３半導体層を挟んで前記第２半導体層に対向する第１導電型の第１半導体領域と、前記第１半導体領域の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域に接する入力電極と、前記第１半導体領域の、前記第２半導体領域と前記第３半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、前記半導体層の裏面に接する出力電極と、を備えることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体層と、前記半導体層の表面に設けられた第２導電型の第１半導体層と、前記第１半導体層の表面層に選択的に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第２半導体層と、前記第１半導体層および前記第２半導体層の表面に、前記第１半導体層および前記第２半導体層の表面にわたって、前記第１半導体層よりも高く、かつ前記第２半導体層よりも低い不純物濃度で設けられた第２導電型の第３半導体層と、前記第３半導体層の表面層の、前記第２半導体層に対応する部分に設けられ、深さ方向に前記第３半導体層を挟んで前記第２半導体層に対向する第１導電型の第１半導体領域と、前記第１半導体領域の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域に接する入力電極と、前記第１半導体領域の、前記第２半導体領域と前記第３半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、前記半導体層の裏面に接する出力電極と、を備えることを特徴とする。

この発明によれば、第１半導体層が第１半導体領域の直下（半導層側）にのみ設けられているので、第１半導体領域のコーナー部付近での電界集中が増大することを防止することができる。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体層と、前記半導体層のおもて面に設けられた第２導電型の第１半導体層と、前記第１半導体層の表面層に選択的に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第４半導体層と、前記第１半導体層および前記第４半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高く、かつ前記第４半導体層よりも不純物濃度が低い第２導電型の第２半導体層と、前記第２半導体層の表面層の、前記第４半導体層に対応する位置に設けられた、前記第２半導体層よりも不純物濃度が低い第２導電型の第３半導体層と、前記第３半導体層の表面層に設けられた第１導電型の第１半導体領域と、前記第１半導体領域の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域に接する入力電極と、前記第１半導体領域の、前記第２半導体領域と前記第３半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、前記半導体層の裏面に接する出力電極と、を備えることを特徴とする。

この発明によれば、第４半導体層が第１半導体領域の直下（半導体層側）にのみ設けられているので、第１半導体領域のコーナー部付近での電界集中が増大することを防止することができる。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体層と、前記半導体層のおもて面に設けられた第２導電型の第１半導体層と、前記第１半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第２半導体層と、前記第２半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高く、かつ前記第２半導体層よりも不純物濃度が低い第２導電型の第３半導体層と、前記第３半導体層の表面層に設けられ、深さ方向に前記第３半導体層を挟んで前記第２半導体層に対向する第１導電型の第１半導体領域と、前記第１半導体領域、前記第３半導体層および前記第２半導体層を貫通し前記第１半導体層に達するトレンチと、前記トレンチの内部に絶縁膜を介して埋め込まれた制御電極と、前記第１半導体領域の表面層に選択的に設けられ、前記トレンチの側壁に設けられた前記絶縁膜に接する第２導電型の第２半導体領域と、前記第２半導体領域に接する入力電極と、前記半導体層の裏面に接する出力電極と、を備えることを特徴とする。

この発明によれば、トレンチの底面よりも半導体層おもて面から浅い位置に第２半導体層を設けているので、トレンチの底面のコーナー部の電界強度が増大することを防止することができる。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体層と、前記半導体層のおもて面に設けられた第２導電型の第１半導体層と、前記第１半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第２半導体層と、前記第２半導体層の表面に設けられた、前記第２半導体層よりも不純物濃度が低い第２導電型の第３半導体層と、前記第３半導体層の表面層に設けられた第１導電型の第１半導体領域と、前記第１半導体領域を貫通し前記第３半導体層に達するトレンチと、前記トレンチの内部に絶縁膜を介して埋め込まれた制御電極と、前記第１半導体領域の表面層に選択的に設けられ、前記トレンチの側壁に設けられた前記絶縁膜に接する第２導電型の第２半導体領域と、前記第２半導体領域に接する入力電極と、前記半導体層の裏面に接する出力電極と、を備えることを特徴とする。

この発明によれば、トレンチの底面よりも半導体層おもて面から深い位置に第２半導体層を設けているので、トレンチの底面のコーナー部の電界強度が増大することを防止することができる。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層は、前記第１半導体層よりも不純物濃度が高いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層は、前記第１半導体領域よりも不純物濃度が低いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層は、前記第１半導体領域よりも不純物濃度が低いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層は、前記半導体装置の耐圧よりも小さい印加電圧で空乏化する不純物濃度および厚さを有することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体材料でできていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、絶縁ゲート型バイポーラトランジスタであることを特徴とする。

上述した発明によれば、第１半導体層と第１半導体領域との間に２層のｎ型半導体層（第２半導体層および第３半導体層）を設けている。この２層のｎ型半導体層のうち、第１半導体層側の第２半導体層が第１半導体層よりも高い不純物濃度となっているので、順方向バイアス時、第１半導体層に注入された正孔は、入力電極へ抜けにくく、第１半導体層の、第１半導体層と第２半導体層との界面付近に蓄積される（キャリアの蓄積効果）。

このキャリアの蓄積効果により、コレクタ−エミッタ間電流密度Ｊｃｅを増大させることができる。また、第１半導体層と第１半導体領域との間に設けた２層のｎ型半導体層のうち、第１半導体領域側の第３半導体層の不純物濃度を第１半導体層の不純物濃度よりも高くすることで、第３半導体層においても、第２半導体層と同様に、キャリアの蓄積効果を得ることが可能となる。

さらに、第１半導体領域に接する第３半導体層の不純物濃度が第２半導体層の不純物濃度よりも低いので、順方向バイアス時に逆バイアスされる第１半導体領域と第３半導体層とのｐｎ接合近傍の電界強度を低減することができる（電界集中緩和効果）。このため、第２半導体層に過度の電界集中が生じることを回避することができるので、第２半導体層の不純物濃度を第１半導体層の不純物濃度よりも高くすることができる。これにより、コレクタ−エミッタ間電流密度Ｊｃｅと耐圧とのトレードオフ関係を改善することができる。

また、上述した発明によれば、第３半導体層を第２半導体層よりも低い不純物濃度とすることで、炭化珪素半導体でできている半導体層から第２半導体層内に伝搬された基底面転位が、第３半導体層を形成するためのエピタキシャル成長中に第３半導体層に伝搬されにくくなる。これにより、順方向バイアス時に基底面転移から形成される積層欠陥が、第３半導体層内に発生することを抑制することができる。このため、積層欠陥を原因とする順方向特性の経時劣化を抑制することができる。また、第３半導体層内での積層欠陥の発生を抑制することができるので、順方向バイアスで半導体装置をオン・オフさせるスイッチング時に、少数キャリアの正孔電流が第１半導体領域のコーナー部付近の第３半導体層に集中することによって促進される順方向特性の劣化も抑制することができる。

さらに、この発明によれば、第３半導体層を設けたことにより、順方向バイアス時に、第１半導体領域のコーナー部付近に集中する電界を緩和することができる。このため、第１半導体領域のコーナー部付近での積層欠陥の拡大を抑制することができる。これにより、積層欠陥を原因とするリーク電流を低減することができる。

本発明にかかる半導体装置によれば、耐圧と電流密度を向上することができるという効果を奏する。また、本発明にかかる半導体装置によれば、コレクタ−エミッタ間電流の経時劣化を抑制し信頼性を向上することができるという効果を奏する。

実施の形態１にかかる半導体装置を模式的に示す断面図である。 実施の形態２にかかる半導体装置を模式的に示す断面図である。 実施の形態４にかかる半導体装置を模式的に示す断面図である。 実施の形態５にかかる半導体装置を模式的に示す断面図である。 実施の形態６にかかる半導体装置を模式的に示す断面図である。 従来例の半導体装置を模式的に示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる半導体装置を模式的に示す断面図である。図１に示す実施の形態１にかかる半導体装置は、炭化珪素（ＳｉＣ）半導体を用いて作製された例えば設計耐圧１５ｋＶ級のプレーナゲート構造のＩＧＢＴ１００である。図１には、ＩＧＢＴ１００の活性領域のみを示す。ＩＧＢＴ１００は、例えば活性領域を囲むように耐圧構造部（不図示）を備えていてもよい。活性領域とは、半導体装置のオン時に電流が流れる領域である。耐圧構造部とは、半導体装置を構成するｐｎ接合表面の電界強度を緩和し、所望の耐圧を実現する構造部である。

図１に示すように、ＩＧＢＴ１００において、ｐ⁺コレクタ層１となるｐ型（第１導電型）の半導体層の表面（以下、おもて面とする）には、ｎ⁺⁺（第２導電型）バッファ層２が設けられている。ｎ⁺⁺バッファ層２は、炭化珪素エピタキシャル層である。ｐ⁺コレクタ層１の不純物濃度および厚さは、例えば、それぞれ１×１０¹⁹ｃｍ^-3および１０μｍであってもよい。また、ｎ⁺⁺バッファ層２の不純物濃度および厚さは、例えば、それぞれ１×１０¹⁸ｃｍ^-3および２μｍであってもよい。

ｎ⁺⁺バッファ層２の表面には、ｎ^-ドリフト層（第１半導体層）３が設けられている。ｎ^-ドリフト層３は、炭化珪素エピタキシャル層である。ｎ^-ドリフト層３の不純物濃度は、ｎ⁺⁺バッファ層２の不純物濃度よりも低い。具体的には、ｎ^-ドリフト層３の不純物濃度および厚さは、例えば、それぞれ２×１０¹⁴ｃｍ^-3および１５０μｍであってもよい。概略的にこの程度の不純物濃度の場合、ｎ^-ドリフト層３の厚さ１０μｍ当たり例えば耐圧１ｋＶは容易に実現することができる。このため、ｎ^-ドリフト層３の厚さを１５０μｍとすることで、耐圧１５ｋＶが期待できる。

ｎ^-ドリフト層３の表面には、ｎ⁺型半導体層（電流密度増大層：ＣＥＬ、第２半導体層）４が設けられている。本発明では、後述するように２層のｎＣＥＬを設けるので、以下、このｎＣＥＬ４を、２層のうちの下層のｎＣＥＬという意味を含めてｎＣＥＬｂ（ｎＣＥＬｂｏｔｔｏｍ）４とする。ｎＣＥＬｂ４は、例えば窒素（Ｎ）を不純物としてエピタキシャル成長させた炭化珪素エピタキシャル層である。ｎＣＥＬｂ４は、窒素イオンをイオン注入することによって形成された半導体層であってもよい。また、ｎＣＥＬｂ４は、活性領域のみに設けられていてもよく、例えば活性領域のｎ^-ドリフト層３にイオン注入によって形成された半導体層であってもよい。

ｎＣＥＬｂ４の不純物濃度は、ｎ^-ドリフト層３の不純物濃度よりも高い。また、ｎＣＥＬｂ４の不純物濃度は、後述するｎＣＥＬｂ４の表面に設けられるｎ型半導体層（電流密度増大層：ＣＥＬ、以下、ｎＣＥＬｕとする）５よりも高い。但し、ｎＣＥＬｂ４は、ＩＧＢＴ１００の耐圧よりも小さい印加電圧で空乏化する不純物濃度および厚さを有することが肝要である。具体的には、ｎＣＥＬｂ４の不純物濃度は、ｎ^-ドリフト層３およびｎＣＥＬｕ５のいずれの不純物濃度よりも高ければ、例えば、８×１０¹⁵ｃｍ^-3以上５×１０¹⁷ｃｍ^-3以下であってもよい。ｎＣＥＬｂ４の厚さは、例えば０．３μｍ以上５．６μｍ以下であってもよい。

ｎＣＥＬｂ４の表面には、ｎ型半導体層（電流密度増大層：ＣＥＬ、第３半導体層）５が設けられている。以下、このｎＣＥＬ５を、２層のうちの上層のｎＣＥＬという意味を含めてｎＣＥＬｕ（ｎＣＥＬｕｐｐｅｒ）５とする。ｎＣＥＬｕ５は、例えば窒素を不純物としてエピタキシャル成長させた炭化珪素エピタキシャル層である。ｎＣＥＬｕ５の不純物濃度は、ｎ^-ドリフト層３の不純物濃度よりも高いのが好ましい。また、ｎＣＥＬｕ５の不純物濃度は、ｎＣＥＬｂ４および後述するｐボディ領域（ｐベース領域）６のいずれの不純物濃度よりも低い。また、ｎＣＥＬｕ５は、ＩＧＢＴ１００の耐圧よりも小さい印加電圧で空乏化する不純物濃度および厚さを有する。

具体的には、ｎＣＥＬｕ５の不純物濃度は、ｎＣＥＬｂ４およびｐボディ領域６のいずれの不純物濃度よりも低ければ、例えば、５×１０¹⁴ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下であってもよい。ｎＣＥＬｕ５の厚さは、例えば０．９μｍ以上６．２μｍであってもよい。このｎＣＥＬｕ５の厚さは、後述するようにｎＣＥＬｕ５の表面層に設けられるｐボディ領域６の厚さを含めた厚さである。

ｎＣＥＬｕ５の表面層には、ｐボディ領域（第１半導体領域）６が選択的に設けられている。図１では図示を省略するが、ｎＣＥＬｕ５の表面層には、互いに離れて複数のｐボディ領域６が設けられている。ｐボディ領域６の不純物濃度は、ｎ^-ドリフト層３、ｎＣＥＬｂ４およびｎＣＥＬｕ５のいずれの不純物濃度よりも高い。具体的には、ｐボディ領域６の不純物濃度および厚さは、例えば、それぞれ１×１０¹⁸ｃｍ^-3および０．６μｍであってもよい。隣り合うｐボディ領域６に挟まれたｎＣＥＬｕ５の、ｐボディ領域６が並列する方向（以下、水平方向とする）の幅は、例えば５μｍであってもよい。

ｐボディ領域６は、例えばアルミニウム（Ａｌ）のイオン注入によって形成された拡散層である。ｐボディ領域６はｎＣＥＬｕ５の表面層に例えば０．３μｍの深さで設けられるので、ｎＣＥＬｂ４とｐボディ領域６とに挟まれたｎＣＥＬｕ５部分の厚さは例えば０．３μｍ以上２．６μｍ以下となる。

本実施例ではｎＣＥＬｕ５の不純物濃度を２×１０¹⁶ｃｍ^-3とし、ｎＣＥＬｂ４とｐボディ領域６とに挟まれたｎＣＥＬｕ５部分の厚さを０．３μｍとし、ｎＣＥＬｂ４の不純物濃度を８×１０¹⁶ｃｍ^-3とし、ｎＣＥＬｂ４の厚さを０．３μｍとした。なお、炭化珪素半導体は深さ方向に直行する方向の不純物拡散がシリコン半導体に比べて少ないので、図１において半導体層を矩形状に図示する（以下、図２〜５に示すＩＧＢＴにおいても同様に、半導体層を矩形状に図示する）。

ｐボディ領域６の表面層には、ｐ^-低濃度チャネル領域７およびｎ⁺⁺エミッタ領域（第２半導体領域）８が選択的に設けられている。ｐ^-低濃度チャネル領域７およびｎ⁺⁺エミッタ領域８は、例えばイオン注入によって形成された半導体層である。ｐ^-低濃度チャネル領域７は、ｐボディ領域６の一方の端部に設けられｎＣＥＬｕ５に接する。ｎ⁺⁺エミッタ領域８は、ｐ^-低濃度チャネル領域７のｎＣＥＬｕ５に接する端部に対して反対側の端部に接する。

ｎ⁺⁺エミッタ領域８の、ｐ^-低濃度チャネル領域７に接していない側の端部は、ｐボディ領域６内で終端している。図示省略するが、各ｐボディ領域６に設けられたｐ^-低濃度チャネル領域７およびｎ⁺⁺エミッタ領域８は、隣り合う他のｐボディ領域６のｐ^-低濃度チャネル領域７およびｎ⁺⁺エミッタ領域８と対称に配置されている。

ｐ^-低濃度チャネル領域７の不純物濃度は、ｐボディ領域６の不純物濃度よりも低い。具体的には、ｐ^-低濃度チャネル領域７の不純物濃度および厚さは、例えば、それぞれ８×１０¹⁶ｃｍ^-3および０．３μｍであってもよい。ｎ⁺⁺エミッタ領域８の不純物濃度は、ｎ^-ドリフト層３、ｎＣＥＬｂ４およびｎＣＥＬｕ５のいずれの不純物濃度よりも高い。具体的には、ｎ⁺⁺エミッタ領域８の不純物濃度および厚さは、例えば、それぞれ５×１０¹⁹ｃｍ^-3および０．３μｍであってもよい。

ｐ^-低濃度チャネル領域７およびｎ⁺⁺エミッタ領域８は、ｐボディ領域６の表面層にそれぞれイオン注入によって形成される。ｐ^-低濃度チャネル領域７およびｎ⁺⁺エミッタ領域８はｐボディ領域６の表面層に例えば０．３μｍの深さで設けられるので、ｐボディ領域６の、ｎＣＥＬｕ５とｐ^-低濃度チャネル領域７およびｎ⁺⁺エミッタ領域８とに挟まれた部分の厚さは例えば０．３μｍとなる。

ｐ^-低濃度チャネル領域７の水平方向の幅は、例えば０．７５μｍであってもよい。ｎ⁺⁺エミッタ領域８の水平方向の幅は、例えば３μｍであってもよい。ｐボディ領域６の表面層の、ｐ^-低濃度チャネル領域７およびｎ⁺⁺エミッタ領域８が設けられていない部分の水平方向の幅は、例えば１μｍであってもよい。

ｐ^-低濃度チャネル領域７の表面には、ゲート絶縁膜９を介してゲート電極（制御電極）１０が設けられている。エミッタ電極（入力電極）１２は、ｎ⁺⁺エミッタ領域８に接するとともにｐ⁺⁺コンタクト層を介してｐボディ領域６にも接する。このｐ⁺⁺コンタクト層は、ｐボディ領域６の表面層の不純物濃度が十分高ければ省略することができる。また、エミッタ電極１２は、層間絶縁膜１１によってゲート電極１０から絶縁されている。また、ｐ⁺コレクタ層１の、ｎ⁺⁺バッファ層２に接している面（おもて面）に対して反対側の面には、ｐ⁺コレクタ層１に接してコレクタ電極（出力電極）１３が設けられている。

つぎに、図１に示すＩＧＢＴ１００の製造方法について説明する。まず、３００μｍ厚のオフアングルｎ⁺ＳｉＣ基板に厚さ１７０μｍのｎ^-ドリフト層３をエピタキシャル成長させる。そして、２μｍ厚のｎ⁺⁺バッファ層２、さらに２０μｍ厚のｐ⁺コレクタ層１を順次エピタキシャル成長で形成する。さらに、ｎ⁺ＳｉＣ基板の研磨時にｐ⁺コレクタ層１を保護する保護用被覆膜（不図示）をｐ⁺コレクタ層１上に形成する。つぎに、研磨によりｎ⁺ＳｉＣ基板を完全に除去し、ｎ^-ドリフト層３も約２０μｍ研磨し１５０μｍの厚さにする。

つぎに、例えば窒素を不純物としてドープしてエピタキシャル成長を行い、ｎ^-ドリフト層３の表面にｎＣＥＬｂ４を成長させる。ｎＣＥＬｂ４は、少なくとも活性領域にのみ設けられていればよい。このため、例えばイオン注入によって、活性領域のｎ^-ドリフト層３の表面層のみにｎＣＥＬｂ４を形成してもよい。

イオン注入によってｎＣＥＬｂ４を形成する場合、まず、ｎ^-ドリフト層３の表面に、ｎＣＥＬｂ４の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｎ^-ドリフト層３に例えば窒素イオンをイオン注入する。さらに、熱アニール処理を行う。これにより、活性領域全体にわたってｎ^-ドリフト層３の表面層にｎＣＥＬｂ４が形成される。その後、ｎＣＥＬｂ４の形成に用いたレジストマスクを除去する。

ｎＣＥＬｂ４を形成した後、例えば窒素を不純物としてドープしてエピタキシャル成長を行い、ｎＣＥＬｂ４の表面にｎＣＥＬｕ５を成長させる。つぎに、ｎＣＥＬｕ５の表面に、ｐボディ領域６の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｎＣＥＬｕ５にｐ型不純物イオンをイオン注入する。このとき、後の工程においてｐボディ領域６の表面層にｐボディ領域６よりも不純物濃度が低いｐ^-低濃度チャネル領域７を形成するために、ｐボディ領域６の、浅い部分の不純物濃度が深い部分の不純物濃度よりも低くなるようにイオン注入を行うのが好ましい。

つぎに、熱アニール処理を行う。これにより、ｎＣＥＬｕ５の表面層に選択的にｐボディ領域６が形成される。つぎに、ｐボディ領域６の形成に用いたレジストマスクを除去する。つぎに、ｐボディ領域６の表面にｐ⁺⁺コンタクト層の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｐボディ領域６に不純物イオンをイオン注入する。さらに、ｐ^-低濃度チャネル領域７の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｐボディ領域６に不純物イオンをイオン注入する。

ｐ^-低濃度チャネル領域７を形成するためのイオン注入では、ｐボディ領域６の表面層の不純物濃度がｐ^-低濃度チャネル領域７の所望の不純物濃度よりも低い場合には、ｐ^-低濃度チャネル領域７が所望の不純物濃度となるようにｐ型不純物濃度をイオン注入する。一方、ｐボディ領域６の表面層の不純物濃度がｐ^-低濃度チャネル領域７の所望の不純物濃度よりも高い場合には、ｐ^-低濃度チャネル領域７が所望の不純物濃度となるようにｎ型不純物濃度をイオン注入する。

つぎに、熱アニール処理を行う。これにより、ｐボディ領域６の表面層に選択的にｐ^-低濃度チャネル領域７が形成される。つぎに、ｐ^-低濃度チャネル領域７の形成に用いたレジストマスクを除去する。つぎに、ｐ^-低濃度チャネル領域７の表面に、ｎ⁺⁺エミッタ領域８の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｐボディ領域６にｎ型不純物イオンをイオン注入する。

つぎに、熱アニール処理を行う。これにより、ｐボディ領域６の表面層に選択的にｎ⁺⁺エミッタ領域８が形成される。つぎに、ｎ⁺⁺エミッタ領域８の形成に用いたレジストマスクを除去する。つぎに、ｐ^-低濃度チャネル領域７の表面に、ゲート絶縁膜９を介して多結晶シリコンのゲート電極１０を形成する。つぎに、層間絶縁膜１１を形成し、層間絶縁膜１１でゲート電極１０を覆う。

つぎに、フォトリソグラフィによって層間絶縁膜１１およびゲート絶縁膜９を選択的に除去し、ｐボディ領域６およびｎ⁺⁺エミッタ領域８とエミッタ電極１２とを接続するためのコンタクトホールを形成する。つぎに、コンタクトホールを介してｐ⁺⁺コンタクト層（ｐ⁺⁺コンタクト層が形成されていない場合はｐボディ領域６）およびｎ⁺⁺エミッタ領域８と接続するエミッタ電極１２を形成する。つぎに、エミッタ電極１２を覆うように保護膜（不図示）などを形成する。その後、ｐ⁺コレクタ層１に接するコレクタ電極１３を形成し、図１に示すＩＧＢＴ１００が完成する。

実施の形態１にかかる半導体装置によれば、ｎ^-ドリフト層３とｐボディ領域６との間に２層のｎ型半導体層（ｎＣＥＬｂ４およびｎＣＥＬｕ５）を設けている。この２層のｎ型半導体層のうち、ｎ^-ドリフト層３側のｎ⁺型半導体層（ｎＣＥＬｂ４）がｎ^-ドリフト層３よりも高い不純物濃度となっているので、順方向バイアス時、ｐ⁺コレクタ層１からｎ^-ドリフト層３に注入された正孔は、エミッタ電極１２へ抜けにくく、ｎ^-ドリフト層３の、ｎ^-ドリフト層３とｎＣＥＬｂ４との界面付近に蓄積される（キャリアの蓄積効果）。このキャリアの蓄積効果により、コレクタ−エミッタ間電流密度Ｊｃｅを増大させることができる。したがって、ＩＧＢＴ１００の内部損失を低減することができる。

さらに、ｐボディ領域６に接するｎＣＥＬｕ５の不純物濃度がｎＣＥＬｂ４の不純物濃度よりも低いので、順方向バイアス時に逆バイアスされるｐボディ領域６とｎＣＥＬｕ５とのｐｎ接合近傍の電界強度を低減することができる（電界集中緩和効果）。このため、ｎＣＥＬｂ４に過度の電界集中が生じることを回避することができる。これにより、ＩＧＢＴ１００の耐圧が低減することを抑制することができる。

このように、実施の形態１にかかる半導体装置によれば、１層で構成される従来のＣＥＬに比べて、２層のＣＥＬ構成とし、キャリア蓄積効果を主目的とするＣＥＬｂを設け従来ＣＥＬより高濃度にしたことによりあまり耐圧低減を招くことなくもっぱらコレクタ−エミッタ間電流密度Ｊｃｅのみを増大させることができ、かつ、電界緩和を主目的にしたＣＥＬｕを設け従来ＣＥＬより低濃度にしたことによりキャリア蓄積効果に制限されることなく耐圧を増大することができる。これにより、コレクタ−エミッタ間電流密度Ｊｃｅと耐圧とのトレードオフ関係を改善することができる。

ところで、前記のＩＧＢＴ１００の製造方法において、ｎ⁺ＳｉＣ基板にｎ⁺⁺バッファ層２をエピタキシャル成長し、ついでｎ^-ドリフト層３をエピタキシャル成長した際、ｎ⁺ＳｉＣ基板中の基底面転移がｎ^-ドリフト層３内に伝搬される。ｎ⁺ＳｉＣ基板の全てとｎ^-ドリフト層３を２０μｍ研磨除去してｎＣＥＬｂ４とｎＣＥＬｕ５を順次エピタキシャル成長する際に、上記のｎ^-ドリフト層３内に伝搬された基底面転移はｎＣＥＬｂ４とｎＣＥＬｕ５内に伝搬してくる。

実施の形態１にかかる半導体装置によれば、ｎＣＥＬｕ５をｎＣＥＬｂ４よりも低い不純物濃度にするのでｎＣＥＬｂ４内に伝搬された基底面転位が、ｎＣＥＬｕ５を形成するためのエピタキシャル成長中にｎＣＥＬｕ５に伝搬されにくくなる。これはエピタキシャル成長時の基底面転移の伝搬が低不純物濃度の成長層ほど抑制されることに因る。これにより、順方向バイアス時に基底面転移から形成される積層欠陥が、ｎＣＥＬｕ５内に発生することを抑制することができる。このため、積層欠陥を原因とする順方向特性の経時劣化を抑制することができる。また、ｎＣＥＬｕ５内での積層欠陥の発生を抑制することができるので、順方向バイアスでＩＧＢＴ１００をオン・オフさせるスイッチング時に、少数キャリアの正孔電流がｐボディ領域６のコーナー部付近のｎＣＥＬｕ５に集中することによって促進される順方向特性の劣化も抑制することができ、信頼性を向上することができる。

ところで、積層欠陥は周囲の金属原子を凝集する性質をもち、多量に金属原子が凝集した積層欠陥はリーク電流を流しやすい。実施の形態１にかかる半導体装置によれば、低濃度のｎＣＥＬｕ５を設けたことにより積層欠陥の発生を抑制することができ、結局ｎＣＥＬｕ５とｐボディ層６とで形成する接合を横切る積層欠陥を低減することができる。これにより、高電圧印加時に積層欠陥を原因とするリーク電流を低減することができ、耐圧が低減することを抑制することができる。

つぎに、前記の製造方法で作製したＩＧＢＴ１００の特性について説明する。前記のＩＧＢＴ１００をＴＯ型の高耐圧パッケージのリードフレームにダイボンデングし、さらにエミッタ電極１２上に結線用のＡｌワイヤを複数本ワイヤボンデングし、そして保護用の高耐熱レジン（ナノテクレジン）でチップとＡｌワイヤを完全に被覆して半導体装置にしたのち動作試験を実施した。

ゲート電圧を印加しない状態でエミッタ電極１２とコレクタ電極１３間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示した電圧は１８．５ｋＶ付近であった。また、なだれ降伏前のリーク電流は室温で３×１０^-3Ａ／ｃｍ²以下、２５０℃の高温でも４×１０^-2Ａ／ｃｍ²以下と良好であった。

ゲート電極１０に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加すると約２．７Ｖのビルトイン電圧以上でオン電流が流れ、コレクタ−エミッタ間電圧（以下Ｖｃｅ）が５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは２１０Ａ／ｃｍ²と良好であった。

一方、ＣＥＬを分割していない公知の従来構造で、ＣＥＬの不純物濃度をｎＣＥＬｕ５とｎＣＥＬｂ４とを平均した６×１０¹⁶ｃｍ^-3とし、厚さをｎＣＥＬｕ５とｎＣＥＬｂ４との厚さを加算した０．６μｍとし、その他を本実施例とほぼ同じにしたｎＳｉＣ−ＩＧＢＴの場合は、耐圧が約１７．４ｋＶ、５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは１６０Ａ／ｃｍ²であった。

また、本実施例のターンオン時間は３７０ｎｓ、ターンオフ時間は９２０ｎｓと高速動作が実現できている。また、５００時間の通電試験後でもコレクタ−エミッタ間電流密度Ｊｃｅが１００Ａ／ｃｍ²でオン電圧の増大は０．１５Ｖ以下にとどまり顕著な信頼性への悪影響は見いだされなかった。一方、前記のＣＥＬを分割していない従来構造の場合は同様の通電試験で０．３７Ｖ以上の変化をしめすＩＧＢＴも発生した。

以上に説明したように、実施の形態１にかかる半導体装置によれば、耐圧を抑制することなくコレクタ−エミッタ間電流密度Ｊｃｅを向上することができ、信頼性も高いＩＧＢＴ１００を提供することができる。

（実施の形態２）
図２は、実施の形態２にかかる半導体装置を模式的に示す断面図である。図２に示す実施の形態２にかかる半導体装置は、炭化珪素半導体を用いて作製された例えば設計耐圧１０ｋＶ級のプレーナゲート構造のＩＧＢＴ１１０である。実施の形態２にかかるＩＧＢＴ１１０が実施の形態１にかかるＩＧＢＴ１００と異なるのは、ｎＣＥＬｂ２４がｎＣＥＬｕ５を挟んでｐボディ領域６の直下にのみ設けられている点である。

また、ＩＧＢＴがＦＳ−ＩＧＢＴ（Ｆｉｅｌｄ Ｓｔｏｐ ＩＧＢＴ）である点も実施の形態２にかかるＩＧＢＴ１１０が実施の形態１にかかるＩＧＢＴ１００と大きく異なる。ＦＳ―ＩＧＢＴはバッファ層がもつ２つの機能、すなわち、空乏層の延びをストップするフィールドストップ機能とコレクタ層からのキャリア注入の抑制機能とを分離し、前者の機能のみをバッファ層に残しており、後者の機能はｐコレクタ層を大幅に低濃度にすることにより達成するという動作メカニズムをもつものである。

このようにｐコレクタ層を低濃度化してキャリアの注入を抑制するようにした結果、ｐコレクタ層からキャリアが過剰に注入されることによって引き起こされる弊害を抑制するために通常用いるキャリアのライフタイム制御が不要となる。ここでの弊害とはＩＧＢＴのターンオフ時に残存するキャリアが過剰になるために、ターンオフ時間が長くなりターンオフ損失が著しく増大することを意味する。

図２に示すように、ＩＧＢＴ１１０において、ｎＣＥＬｂ２４は、ｎ^-ドリフト層２３の表面層に選択的に設けられている。ｎＣＥＬｂ２４は、例えばイオン注入によって形成された拡散層である。ｎ^-ドリフト層２３の不純物濃度および厚さは、例えば、それぞれ３×１０¹⁴ｃｍ^-3および１００μｍであってもよい。ｎＣＥＬｕ５は、ｎ^-ドリフト層２３およびｎＣＥＬｂ２４の表面に設けられている。ｎＣＥＬｕ５の不純物濃度および厚さは、例えば、それぞれ２×１０¹⁶ｃｍ^-3および０．３μｍ、ｎＣＥＬｂ２４の不純物濃度および厚さは、例えば、それぞれ８×１０¹⁶ｃｍ^-3および０．３μｍであってもよい。

ｐボディ領域６は、ｎＣＥＬｕ５の表面層に選択的に、かつｎＣＥＬｂ２４に対応する位置に設けられている。すなわち、ｐボディ領域６は、ｎＣＥＬｕ５を介してｎＣＥＬｂ２４上に設けられている。ｎＣＥＬｂ２４の水平方向の幅は、ｐボディ領域６の水平方向の幅とほぼ等しい。

ｎバッファ層の不純物濃度および厚さはそれぞれ４．２×１０¹⁷ｃｍ^-3および３．０μｍ、ｐコレクタ層の不純物濃度および厚さはそれぞれ１．１×１０¹⁸ｃｍ^-3および２０μｍであってもよい。また、ｐコレクタ層とコレクタ電極とのコンタクト抵抗を低減するために、コレクタ電極側のｐコレクタ層表面部を高濃度なｐ⁺⁺コンタクト層にしており、その不純物濃度は５×１０¹⁹ｃｍ^-3であってもよい。このｐ⁺⁺コンタクト層は、ｐボディ領域６の表面層の不純物濃度が十分高ければ省略することができる。

実施の形態２にかかるＩＧＢＴ１１０において、ｎＣＥＬｂ２４の配置および水平方向の幅、ｎ^-ドリフト層２３の不純物濃度および厚さ、ｎバッファ層の不純物濃度および厚さ、ｐコレクタ層の不純物濃度以外の構成は、実施の形態１にかかるＩＧＢＴ１００と同様である。実施の形態２にかかるＩＧＢＴ１１０のｎバッファ層およびｐコレクタ層の不純物濃度以外の構成は実施の形態１にかかるＩＧＢＴ１００のｎ⁺⁺バッファ層およびｐ⁺コレクタ層と同様である。このため、以下、ＩＧＢＴ１１０において、ｐコレクタ層をｐ⁺コレクタ層１とし、ｎバッファ層をｎ⁺⁺バッファ層２として説明する。

つぎに、図２に示すＩＧＢＴ１１０の製造方法について説明する。まず、３００μｍ厚のオフアングルｎ⁺ＳｉＣ基板に厚さ１２０μｍのｎ^-ドリフト層２３をエピタキシャル成長し、そして３μｍ厚のｎ⁺⁺バッファ層２、さらに２０μｍ厚のｐ⁺コレクタ層１を順次エピタキシャル成長で形成する。さらに、ｎ⁺ＳｉＣ基板の研磨時にｐ⁺コレクタ層１を保護する保護用被覆膜（不図示）をｐ⁺コレクタ層１上に形成する。次に研磨によりｎ⁺ＳｉＣ基板を完全に除去し、ｎ^-ドリフト層２３も約２０μｍ研磨し１００μｍの厚さにする。

つぎに、ｎ^-ドリフト層２３の表面に、ｎＣＥＬｂ２４の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｎ^-ドリフト層２３に例えば窒素イオンをイオン注入する。

つぎに、熱アニール処理を行う。これにより、ｎ^-ドリフト層２３の表面層に選択的にｎＣＥＬｂ２４が形成される。つぎに、ｎＣＥＬｂ２４の形成に用いたレジストマスクを除去する。つぎに、例えば窒素を不純物としてドープしてエピタキシャル成長を行い、ｎ^-ドリフト層２３およびｎＣＥＬｂ２４の表面にｎＣＥＬｕ５を成長させる。

つぎに、ｎＣＥＬｕ５の表面に、ｐボディ領域６の形成領域が露出する開口部を有するレジストマスクを形成する。このレジストマスクの開口部には、ｎＣＥＬｕ５の、ｎＣＥＬｂ２４上の部分が露出される。そして、実施の形態１と同様にイオン注入および熱アニール処理を行う。これにより、ｎＣＥＬｕ５の表面層の、ｎＣＥＬｂ２４に対応する部分にのみｐボディ領域６が形成される。

そして、ｐボディ領域６の形成に用いたレジストマスクを除去する。その後、実施の形態１と同様に以降の処理を行い、ｐ^-低濃度チャネル領域７、ｎ⁺⁺エミッタ領域８、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜１１、エミッタ電極１２およびコレクタ電極１３などを形成することで、図２に示すＩＧＢＴ１１０が完成する。

実施の形態２にかかる半導体装置によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。また、実施の形態２にかかる半導体装置によれば、ｎＣＥＬｂ２４がｐボディ領域６の直下にのみ設けられているので、高電圧印加時の電界が濃度の低いｎ^-ドリフト層２３内に広く拡がるので実施の形態１に比べてｐボディ領域６のコーナー部付近への電界集中を抑制することができる。この結果、実施の形態１に比べて耐圧を増大できる。一方、ｎＣＥＬｂ２４によるキャリアの蓄積効果はｐボディ領域６の直下にのみになるので実施の形態１に比べて若干低減する。しかし、ＣＥＬが同じ不純物濃度であり且つ１層である従来の公知例に比べてｐボディ領域６の直下のｎＣＥＬｂ２４によりコレクタ−エミッタ間電流密度Ｊｃｅは著しく増大することができる。

つぎに、前記の製造方法で作製したＩＧＢＴ１００の特性について説明する。前記のＩＧＢＴ１１０をＴＯ型の高耐圧パッケージのリードフレームにダイボンデングし、さらにエミッタ電極１２上に結線用のＡｌワイヤを複数本ワイヤボンデングし、ついで保護用の高耐熱レジン（ナノテクレジン）でチップとＡｌワイヤを完全に被覆して半導体装置にしたのち動作試験を実施した。

ゲート電圧を印加しない状態でエミッタ電極１２とコレクタ電極１３間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示した電圧は約１３．４ｋＶであった。また、なだれ降伏前のリーク電流は室温で１×１０^-3Ａ／ｃｍ²以下、２５０℃の高温でも２×１０^-2Ａ／ｃｍ²以下と良好であった。

ゲート電極１０に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加すると約２．７Ｖのビルトイン電圧以上でオン電流が流れ、コレクタ−エミッタ間電圧（以下Ｖｃｅ）が５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは１８２Ａ／ｃｍ²と良好であった。ｎＣＥＬｂ２４を実施の形態１と同じにしたＩＧＢＴは耐圧が１２．３ｋＶであり、コレクタ−エミッタ間電流密度Ｊｃｅは１９５Ａ／ｃｍ²であった。

一方、ＣＥＬを分割していない公知の従来構造で、ＣＥＬの不純物濃度を８×１０¹⁶ｃｍ^-3、厚さを０．６μｍとし、その他を本実施例とほぼ同じにしたｎＳｉＣ−ＩＧＢＴの場合は、耐圧が約１０．１ｋＶ、５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは約１８０Ａ／ｃｍ²である。

また、本実施例のターンオン時間は３１０ｎｓ、ターンオフ時間は６３０ｎｓと高速動作が実現できている。また５００時間の通電試験後でもコレクタ−エミッタ間電流密度Ｊｃｅが１００Ａ／ｃｍ²でオン電圧の増大は０．１５Ｖ以下にとどまり顕著な信頼性への悪影響は見いだされなかった。一方、前記のＣＥＬを分割していない従来構造の場合は同様の通電試験で０．３Ｖ以上の変化を示すＩＧＢＴも発生した。

以上に説明したように、実施の形態２にかかる半導体装置によれば、コレクタ−エミッタ間電流密度Ｊｃｅをあまり抑制することなく耐圧を向上できターンオフ損失を低減できるとともに、信頼性も高いＩＧＢＴ１００を提供することができる。

（実施の形態３）
実施の形態３にかかる半導体装置は、炭化珪素半導体を用いて作製された例えば設計耐圧１０ｋＶ級のプレーナゲート構造のｐ型ＩＧＢＴ１５０である。実施の形態３にかかるＩＧＢＴ１５０が実施の形態１にかかるｎ型ＩＧＢＴ１００と異なるのは、図１の模式的に示す断面図において、各半導体層や半導体領域の極性が反対である点である。

図１と図１の符号を用いて説明するが、各部の導電型は図１と極性を反対にして本実施の形態では説明を行う。図１のＩＧＢＴ１００において、ｐＣＥＬｂ４は、ｐ^-ドリフト層３の表面層に選択的に設けられている。ｐＣＥＬｂ４は、例えばイオン注入によって形成された拡散層である。ｐ^-ドリフト層３の不純物濃度および厚さは、例えば、それぞれ３×１０¹⁴ｃｍ^-3および１００μｍであってもよい。ｐＣＥＬｕ５は、ｐ^-ドリフト層３およびｐＣＥＬｂ４の表面に設けられている。

ｎボディ領域６は、ｐＣＥＬｕ５の表面層に選択的に、かつｐＣＥＬｂ４に対応する位置に設けられている。すなわちｎボディ領域６は、ｐＣＥＬｕ５を介してｐＣＥＬｂ４上に設けられている。ｐＣＥＬｂ４の水平方向の幅は、ｎボディ領域６の水平方向の幅とほぼ等しい。実施の形態３にかかるＩＧＢＴ１５０において、ｐＣＥＬｂ４の配置および水平方向の幅、ｐ^-ドリフト層３の不純物濃度および厚さ以外の構成は、実施の形態１にかかるｎ型ＩＧＢＴ１００と半導体層や半導体領域の極性が反対であることを除けば同様である。

つぎに、ｐ型ＩＧＢＴ１５０の製造方法について説明する。まず、エピタキシャル成長によって、ｎ⁺コレクタ層１となるｎ型のＳｉＣ基板のおもて面に、ｐ⁺⁺バッファ層２およびｐ^-ドリフト層３を順に成長させる。つぎに、ｐ^-ドリフト層３の表面に、ｐＣＥＬｂ４とｐＣＥＬｕ５をエピタキシャル成長によって形成する。

つぎに、ｐＣＥＬｕ５の表面に、ｎボディ領域６の形成領域が露出する開口部を有するレジストマスクを形成する。このレジストマスクの開口部には、ｐＣＥＬｕ５の、ｐＣＥＬｂ４上の部分が露出される。そして、実施の形態１と同様にイオン注入および熱アニール処理を行う。これにより、ｐＣＥＬｕ５の表面層にｎボディ領域６が形成される。

そして、ｎボディ領域６の形成に用いたレジストマスクを除去する。その後、実施の形態１と同様に以降の処理を行い、ｎ^-低濃度チャネル領域７、ｐ⁺⁺エミッタ領域８、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜１１、エミッタ電極１２およびコレクタ電極１３などを形成することで、ｐ型ＩＧＢＴ１５０が完成する。

以上、説明したように、実施の形態３にかかる半導体装置によれば、極性の異なるｐ型ＳｉＣ−ＩＧＢＴにおいて、実施の形態１にかかる半導体装置と同様の効果を得ることができる。すなわち、コレクタ−エミッタ間電流密度Ｊｃｅをあまり抑制することなく耐圧を向上できターンオフ損失を低減できるとともに、信頼性も高いｐ型ＩＧＢＴ１５０を提供することができる。

（実施の形態４）
図３は、実施の形態４にかかる半導体装置を模式的に示す断面図である。図３に示す実施の形態４にかかる半導体装置は、炭化珪素半導体を用いて作製された例えば設計耐圧１８ｋＶのプレーナゲート構造のＩＧＢＴ１２０である。実施の形態４にかかるＩＧＢＴ１２０が実施の形態１にかかるＩＧＢＴ１００と異なるのは、次の２点である。１つめは、ｎＣＥＬｕ３５が活性領域全体ではなく、ｐボディ領域６の直下にのみ設けられている点である。２つめは、ｐボディ領域６とｎ^-ドリフト層３３との間に、ｎＣＥＬｂ（以下、第１ｎＣＥＬｂとする）３４およびｎＣＥＬｕ３５以外にｎ⁺型半導体層（電流密度増大層：ＣＥＬ、第４半導体層、以下、第２ｎＣＥＬｂとする）３６が設けられている点である。

図３に示すように、ＩＧＢＴ１２０において、ｎ^-ドリフト層３３の表面層には、第２ｎＣＥＬｂ３６が選択的に設けられている。第２ｎＣＥＬｂ３６は、例えばイオン注入によって形成された半導体層である。第２ｎＣＥＬｂ３６の不純物濃度は、ｎ^-ドリフト層３３の不純物濃度よりも高い。ｎ^-ドリフト層３３の不純物濃度および厚さは、例えば、それぞれ２×１０¹⁴ｃｍ^-3および１８０μｍであってもよい。

第１ｎＣＥＬｂ３４は、ｎ^-ドリフト層３３および第２ｎＣＥＬｂ３６の表面に設けられている。第１ｎＣＥＬｂ３４は、例えば窒素（Ｎ）を不純物としてエピタキシャル成長させた炭化珪素エピタキシャル層である。第１ｎＣＥＬｂ３４の不純物濃度は、ｎ^-ドリフト層３３の不純物濃度よりも高く、かつ第２ｎＣＥＬｂ３６の不純物濃度よりも低い。

ｎＣＥＬｕ３５は、第１ｎＣＥＬｂ３４の表面層に選択的に、かつ第２ｎＣＥＬｂ３６に対応する位置に設けられている。すなわち、ｎＣＥＬｕ３５は、第１ｎＣＥＬｂ３４を介して第２ｎＣＥＬｂ３６上に設けられている。ｎＣＥＬｕ３５は、例えばイオン注入によって形成された半導体層である。ｎＣＥＬｕ３５の表面層全体にわたってｐボディ領域６が設けられている。このため、第２ｎＣＥＬｂ３６は、ｎＣＥＬｕ３５および第１ｎＣＥＬｂ３４を挟んでｐボディ領域６の直下にのみ設けられている。

第２ｎＣＥＬｂ３６の水平方向の幅は、ｎＣＥＬｕ３５およびｐボディ領域６の水平方向の幅とほぼ等しい。第１ｎＣＥＬｂ３４の、ｎＣＥＬｕ３５と第２ｎＣＥＬｂ３６とに挟まれた部分の厚さは、例えば０．３μｍ以上５．６μｍ以下であってもよい。実施の形態４にかかるＩＧＢＴ１２０において、ｎＣＥＬｕ３５の配置および水平方向の幅、ｎ^-ドリフト層３３の不純物濃度および厚さ、第２ｎＣＥＬｂ３６以外の構成は、実施の形態１にかかるＩＧＢＴ１００と同様である。本実施の形態ではｎＣＥＬｕ３５の不純物濃度および厚さを８×１０¹⁵ｃｍ^-3および０．３μｍ、第１ｎＣＥＬｂ３４の不純物濃度を２×１０¹⁶ｃｍ^-3、第２ｎＣＥＬｂ３６の不純物濃度および厚さを８×１０¹⁶ｃｍ^-3および０．３μｍとしている。

つぎに、図３に示すＩＧＢＴ１２０の製造方法について説明する。まず、実施の形態１と同様に、３００μｍ厚のオフアングルｎ⁺ＳｉＣ基板に厚さ２００μｍのｎ^-ドリフト層３３をエピタキシャル成長し、ついで２μｍ厚のｎ⁺⁺バッファ層２、さらに２０μｍ厚のｐ⁺コレクタ層１を順次エピタキシャル成長で形成する。さらにｎ⁺ＳｉＣ基板の研磨時にｐ⁺コレクタ層１を保護する保護用被覆膜（不図示）をｐ⁺コレクタ層１上に形成する。つぎに研磨によりｎ⁺ＳｉＣ基板を完全に除去し、ｎ^-ドリフト層３３も約２０μｍ研磨し１８０μｍの厚さにする。

つぎに、ｎ^-ドリフト層３３の表面に、第２ｎＣＥＬｂ３６の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｎ^-ドリフト層３３に例えば窒素イオンをイオン注入する。つぎに、熱アニール処理を行う。これにより、ｎ^-ドリフト層３３の表面層に選択的に第２ｎＣＥＬｂ３６が形成される。つぎに、第２ｎＣＥＬｂ３６の形成に用いたレジストマスクを除去する。

つぎに、例えば窒素を不純物としてドープしてエピタキシャル成長を行い、ｎ^-ドリフト層３３および第２ｎＣＥＬｂ３６の表面に第１ｎＣＥＬｂ３４を成長させる。つぎに、第１ｎＣＥＬｂ３４の表面に、ｎＣＥＬｕ３５の形成領域が露出する開口部を有するレジストマスクを形成する。このレジストマスクの開口部には、第１ｎＣＥＬｂ３４の、第２ｎＣＥＬｂ３６上の部分が露出される。

そして、レジストマスクの開口部に露出する第１ｎＣＥＬｂ３４に、例えばアルミニウムイオンをイオン注入する。つぎに、熱アニール処理を行う。この場合、アルミニウムイオンは第１ｎＣＥＬｂ３４の不純物濃度よりも少なくし、イオン打込み後の第１ｎＣＥＬｂ３４の極性がｎ型を維持し且つ所定の不純物濃度になるようにするのが肝要である。これにより、第１ｎＣＥＬｂ３４の表面層の、第２ｎＣＥＬｂ３６に対応する部分にｎＣＥＬｕ３５が形成される。つぎに、ｎＣＥＬｕ３５の形成に用いたレジストマスクをマスクとして、実施の形態１と同様にイオン注入および熱アニール処理を行い、ｎＣＥＬｕ３５の表面層にｐボディ領域６を形成する。

これにより、ｎＣＥＬｕ３５の表面層全体にｐボディ領域６が形成される。そして、ｎＣＥＬｕ３５およびｐボディ領域６の形成に用いたレジストマスクを除去する。その後、実施の形態１と同様に以降の処理を行い、ｐ^-低濃度チャネル領域７、ｎ⁺⁺エミッタ領域８、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜１１、エミッタ電極１２およびコレクタ電極１３などを形成することで、図３に示すＩＧＢＴ１２０が完成する。

以上、説明したように、実施の形態４にかかる半導体装置によれば、実施の形態２にかかる半導体装置と同様の効果を得ることができる。また、実施の形態４にかかる半導体装置によれば、第１ｎＣＥＬｂ３４の不純物濃度を変えることなく実施の形態２よりもｐボディ領域６の直下のｎＣＥＬｕ３５の不純物濃度を低減できる。このため、ｐボディ領域６のコーナー部付近への電界集中をより抑制することができ耐圧を向上することができる。

（実施の形態５）
図４は、実施の形態５にかかる半導体装置を模式的に示す断面図である。図４に示す実施の形態５にかかる半導体装置は、炭化珪素半導体を用いて作製された例えば設計耐圧８ｋＶ級のトレンチゲート構造のＩＧＢＴ１３０である。実施の形態５にかかるＩＧＢＴ１３０が実施の形態１にかかるＩＧＢＴ１００と異なるのは、ＩＧＢＴ１３０のゲート構造を、プレーナゲート構造に代えてトレンチゲート構造とした点である。

図４に示すように、ＩＧＢＴ１３０において、ｎ^-ドリフト層３の表面層には、実施の形態１と同様に、ｎＣＥＬｂ４４およびｎＣＥＬｕ４５が積層されている。ｐボディ領域４６は、ｎＣＥＬｕ４５の表面層全体に設けられている。ｐボディ領域４６は、ｎＣＥＬｕ４５の表面にエピタキシャル成長によって成長させた炭化珪素エピタキシャル層である。ｐボディ領域４６は、例えばイオン注入によって形成された半導体層であってもよい。ｐボディ領域４６をエピタキシャル層とする場合、ｎＣＥＬｕ４５は、ＩＧＢＴ１３０完成後の所望の厚さ、すなわち０．３μｍ以上５．６μｍ以下の厚さでエピタキシャル成長させたエピタキシャル層とすればよい。

半導体装置のおもて面には、ｐボディ領域４６、ｎＣＥＬｕ４５およびｎＣＥＬｂ４４を貫通し、ｎ^-ドリフト層３に達するトレンチ４７が設けられている。トレンチ４７の内部には、ゲート絶縁膜４９を介してゲート電極５０が埋め込まれている。トレンチ４７の内部に設けられたゲート電極５０のｐ⁺コレクタ層１側の端部（以下、下端部とする）は、ｎ^-ドリフト層３内に位置し、ｎＣＥＬｕ４５およびｎＣＥＬｂ４４よりも半導体装置のおもて面から深い位置に設けられている。ｎ⁺⁺エミッタ領域４８は、ｐボディ領域４６の表面層に選択的に設けられ、トレンチ４７の側壁に設けられたゲート絶縁膜４９に接する。

ＩＧＢＴ１３０では、ｐ^-低濃度チャネル領域は設けられておらず、ｐボディ領域４６のゲート絶縁膜４９に接する表面付近がチャネル領域として機能する。従って、ｐボディ領域４６はチャネル領域として機能できるように、実施の形態１等と比べて比較的低い不純物濃度に設定され、ｐボディ領域４６の厚さは所定のチャネル領域を確保することができるように比較的長く設定される。例えば、ｐボディ領域４６の不純物濃度は３×１０¹⁶〜８×１０¹⁷ｃｍ^-3、厚さ（ｎ⁺⁺エミッタ領域４８を含む）はチャネル領域の長さが０．２〜４．０μｍになるように設定してもよい。但し、耐圧に該当する順方向電圧を印加した際にｐボディ領域４６とｎＣＥＬｕ４５で構成する接合から拡がる空乏層がｎ⁺⁺エミッタ領域４８に接しないようなｐボディ領域４６の不純物濃度と厚さにすることが肝要である。

エミッタ電極５２は、ｐボディ領域４６およびｎ⁺⁺エミッタ領域４８に接する。また、エミッタ電極５２は、層間絶縁膜５１によってゲート電極５０と絶縁されている。実施の形態５にかかるＩＧＢＴ１３０の各領域の不純物濃度および厚さは、実施の形態１にかかるＩＧＢＴ１００と同様である。

つぎに、図４に示すＩＧＢＴ１３０の製造方法について説明する。まず、３００μｍ厚のオフアングルｎ⁺ＳｉＣ基板に厚さ１００μｍのｎ^-ドリフト層３をエピタキシャル成長し、ついで２μｍ厚のｎ⁺⁺バッファ層２、さらに２０μｍ厚のｐ⁺コレクタ層１を順次エピタキシャル成長で形成する。さらにｎ⁺ＳｉＣ基板の研磨時にｐ⁺コレクタ層１を保護する保護用被覆膜（不図示）をｐ⁺コレクタ層１上に形成する。

つぎに、研磨によりｎ⁺ＳｉＣ基板を完全に除去し、ｎ^-ドリフト層３も約２０μｍ研磨し８０μｍの厚さにする。つぎに、ｎＣＥＬｂ４４およびｎＣＥＬｕ４５さらにｐボディ領域４６を順に成長させる。つぎに、ｐボディ領域４６の表面に、トレンチ４７の形成領域が露出する開口部を有するレジストマスクを形成する。

そして、このレジストマスクをマスクとしてエッチングを行い、ｐボディ領域４６、ｎＣＥＬｕ４５およびｎＣＥＬｂ４４を貫通し、ｎ^-ドリフト層３に達するトレンチ４７を形成する。つぎに、トレンチ４７の形成に用いたレジストマスクを除去する。つぎに、熱酸化処理によって、ｐボディ領域４６の表面とトレンチ４７の底面および側壁とにゲート絶縁膜４９を形成する。つぎに、トレンチ４７の内部の、ゲート絶縁膜４９の内側に例えばポリシリコンからなるゲート電極５０を埋め込む。

つぎに、ゲート電極５０をエッチバックし、ｐボディ領域４６の表面に形成されているゲート絶縁膜４９が露出されるまで、ｐボディ領域４６の表面上に形成されたゲート電極５０を除去する。つぎに、ゲート絶縁膜４９およびゲート電極５０の表面に、ｎ⁺⁺エミッタ領域４８の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するゲート絶縁膜４９を介してｐボディ領域４６にｎ型不純物イオンをイオン注入する。

つぎに、熱アニール処理を行う。これにより、ｐボディ領域４６の表面層に選択的にｎ⁺⁺エミッタ領域４８が形成される。つぎに、ｎ⁺⁺エミッタ領域４８の形成に用いたレジストマスクを除去する。つぎに、層間絶縁膜５１でゲート電極５０を覆う。

つぎに、フォトリソグラフィによって層間絶縁膜５１およびゲート絶縁膜４９を選択的に除去し、ｐボディ領域４６およびｎ⁺⁺エミッタ領域４８とエミッタ電極５２とを接続するためのコンタクトホールを形成する。つぎに、コンタクトホールを介してｐ⁺⁺コンタクト層（ｐ⁺⁺コンタクト層が形成されていない場合はｐボディ領域４６）およびｎ⁺⁺エミッタ領域４８と接続されたエミッタ電極５２を形成する。その後、実施の形態１と同様に以降の処理を行い、コレクタ電極１３などを形成することで、図４に示すＩＧＢＴ１３０が完成する。

以上、説明したように、実施の形態５にかかる半導体装置によれば、より低濃度のｎＣＥＬｕ４５を設けることにより、ｐボディ領域４６の、ｎＣＥＬｕ４５との接合部に集中する電界を緩和することができる。かつ、より高濃度のｎＣＥＬｂ４４を設けることにより、ｐ⁺コレクタ層１からｎ^-ドリフト層３に注入された正孔を、ｎ^-ドリフト層３の、ｎ^-ドリフト層３とｎＣＥＬｂ４４との界面付近に蓄積することができる。これにより、プレーナゲート構造の実施の形態１にかかる半導体装置と同様に、コレクタ−エミッタ間電流密度Ｊｃｅと耐圧とのトレードオフ関係を改善することができる。

また、実施の形態５にかかる半導体装置によれば、トレンチ４７の底面よりも半導体装置のおもて面から浅い位置にｎＣＥＬｂ４４を設けているので、トレンチ４７の底面のコーナー部におけるｎ型不純物濃度が増大しない。このため、トレンチ４７の底面のコーナー部の電界強度が増大することを防止することができる。

ｎＣＥＬｕ４５の不純物濃度と厚さをそれぞれ８×１０¹⁵ｃｍ^-3および０．３μｍ、ＣＥＬｂ４４の不純物濃度と厚さをそれぞれ５×１０¹⁶ｃｍ^-3および０．３μｍとした本発明になるトレンチＩＧＢＴの耐圧は８．９ｋＶであり、Ｖｃｅが５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは４６０Ａ／ｃｍ²であった。

一方、従来のＣＥＬを分割しない構造でＣＥＬの不純物濃度をｎＣＥＬｕ４５とＣＥＬｂ４４の平均濃度付近に設定し厚さをそれぞれの厚さを加算した厚さとしたトレンチＩＧＢＴの耐圧は８．１ｋＶであり、Ｖｃｅが５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは３３０Ａ／ｃｍ²であった。

また、本発明になるトレンチＩＧＢＴにおいて、５００時間の通電試験後でもコレクタ−エミッタ間電流密度Ｊｃｅが１００Ａ／ｃｍ²でオン電圧の増大は０．１５Ｖ以下にとどまり良好であった。このように、本発明によるコレクタ−エミッタ間電流密度Ｊｃｅと耐圧とのトレードオフ関係の改善効果は明らかである。

（実施の形態６）
図５は、実施の形態６にかかる半導体装置を模式的に示す断面図である。図５に示す実施の形態６にかかる半導体装置は、炭化珪素半導体を用いて作製された例えば設計耐圧１２ｋＶ級のトレンチゲート構造のＩＧＢＴ１４０である。実施の形態６にかかるＩＧＢＴ１４０が実施の形態４にかかるＩＧＢＴ１３０と異なるのは、ｎＣＥＬｂ６４およびｎＣＥＬｕ６５がトレンチ６７の内部に設けられたゲート電極７０の下端部よりも半導体装置のおもて面から深い位置に設けられている点である。

図５に示すように、ＩＧＢＴ１４０において、ｎ^-ドリフト層３の表面層には、実施の形態５と同様に、ｎＣＥＬｂ６４、ｎＣＥＬｕ６５およびｐボディ領域４６が積層されている。また、ｐボディ領域４６を貫通し、ｎＣＥＬｕ６５に達するトレンチ６７が設けられている。トレンチ６７の内部には、ゲート絶縁膜６９を介してゲート電極７０が埋め込まれている。

トレンチ６７の内部に設けられたゲート電極７０の下端部は、ｎＣＥＬｕ６５内に位置し、ｎＣＥＬｂ６４には達していない。ｎ⁺⁺エミッタ領域４８は、ｐボディ領域４６の表面層に選択的に設けられ、トレンチ６７の側壁に設けられたゲート絶縁膜６９に接する。実施の形態６にかかるＩＧＢＴ１４０のｎＣＥＬｂ６４、ｎＣＥＬｕ６５およびトレンチ６７以外の構成は、実施の形態５にかかるＩＧＢＴ１３０とほぼ同様である。

つぎに、図５に示すＩＧＢＴ１４０の製造方法について説明する。まず、３００μｍ厚のオフアングルｎ⁺ＳｉＣ基板に厚さ１４０μｍのｎ^-ドリフト層３をエピタキシャル成長し、ついで２μｍ厚のｎ⁺⁺バッファ層２、さらに２０μｍ厚のｐ⁺コレクタ層１を順次エピタキシャル成長で形成する。さらに、ｎ⁺ＳｉＣ基板の研磨時にｐ⁺コレクタ層１を保護する保護用被覆膜（不図示）をｐ⁺コレクタ層１上に形成する。つぎに、研磨によりｎ⁺ＳｉＣ基板を完全に除去し、ｎ^-ドリフト層３も約２０μｍ研磨し１２０μｍの厚さにする。

つぎに、ｎＣＥＬｂ６４、ｎＣＥＬｕ６５およびｐボディ領域４６を形成する。つぎに、ｐボディ領域４６の表面に、トレンチ６７の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとしてエッチングを行い、ｐボディ領域４６を貫通し、ｎＣＥＬｕ６５に達するトレンチ６７を形成する。つぎに、トレンチ６７の形成に用いたレジストマスクを除去する。その後、実施の形態４と同様に以降の処理を行い、ゲート絶縁膜６９、ゲート電極７０、ｎ⁺⁺エミッタ領域４８、層間絶縁膜５１、エミッタ電極５２およびコレクタ電極１３などを形成することで、図５に示すＩＧＢＴ１４０が完成する。

以上、説明したように、実施の形態６にかかる半導体装置によれば、実施の形態５にかかる半導体装置と同様の効果を得ることができる。また、実施の形態６にかかる半導体装置によれば、トレンチ６７の底面よりも半導体装置のおもて面から深い位置にｎＣＥＬｂ６４を設けている。すなわち、不純物濃度の高いｎＣＥＬｂ６４にトレンチ６７の底面が位置しないようにし、不純物濃度の低いｎＣＥＬｕ６５にトレンチ６７の底面が位置するようにしている。

ｎＣＥＬｕ６５の不純物濃度は例えば３×１０¹⁴〜２×１０¹⁶ｃｍ^-3であってもよく、ｎＣＥＬｂ６４の不純物濃度はその厚さに依存するが、例えば８×１０¹⁵〜１×１０¹⁷ｃｍ^-3であってもよい。ただし、ｎＣＥＬｕ６５の不純物濃度はｎＣＥＬｂ６４の不純物濃度よりも低くするのが肝要である。

このようにした結果、低濃度のｎＣＥＬｕ６５を設けることによってトレンチ６７の底面のコーナー部の電界強度が増大することを抑制することができ高い耐圧を実現できる一方、高濃度のｎＣＥＬｂ６４設けることによってキャリア蓄積効果を促進でき高いコレクタ−エミッタ間電流密度Ｊｃｅを実現できる。

ｎＣＥＬｕ６５の不純物濃度を８×１０¹⁴ｃｍ^-3、ｎＣＥＬｂ６４の不純物濃度と厚さをそれぞれ４×１０¹⁶ｃｍ^-3および０．３μｍとした本発明になるトレンチＩＧＢＴの耐圧は１３．３ｋＶであり、Ｖｃｅが５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは３７０Ａ／ｃｍ²であった。

一方、従来のＣＥＬを分割しない構造でＣＥＬの不純物濃度と厚さをそれぞれｎＣＥＬｕ６５とｎＣＥＬｂ６４の平均濃度付近に設定し厚さをそれぞれの厚さを加算した厚さ程度としたトレンチＩＧＢＴの耐圧は１２．２ｋＶ、Ｖｃｅが５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは３１０Ａ／ｃｍ²であった。

また、本発明になるトレンチＩＧＢＴにおいて、５００時間の通電試験後でもコレクタ−エミッタ間電流密度Ｊｃｅが１００Ａ／ｃｍ²におけるオン電圧の増大は０．１５Ｖ以下にとどまり良好であった。このように、本発明によるコレクタ−エミッタ間電流密度Ｊｃｅと耐圧とのトレードオフ関係の改善効果は明らかである。

以上において本発明では、電流密度増大層（ＣＥＬ）を２層または３層設けた構成を例に説明しているが、上述した実施の形態に限らず、ＣＥＬを４層以上の複数層で構成してもよい。この場合、ｐボディ領域に近い位置に配置されるＣＥＬほど不純物濃度を低くし、ｎ^-ドリフト層に近い位置に配置されるＣＥＬほど不純物濃度を高くすればよい。また、上述した実施の形態では、炭化珪素半導体を用いたＩＧＢＴを例に説明しているが、シリコン半導体を用いてＩＧＢＴを構成することが可能である。また、各実施の形態において各半導体層の極性を反対にした半導体装置に関しても本発明は同様に成り立つものである。

以上のように、本発明にかかる半導体装置は、炭化珪素半導体を用いたパワー半導体装置に有用である。

１ ｐ⁺コレクタ層
２ ｎ⁺⁺バッファ層
３ ｎ^-ドリフト層
４ ｎＣＥＬｂ
５ ｎＣＥＬｕ
６ ｐボディ領域
７ ｐ^-低濃度チャネル領域
８ ｎ⁺⁺エミッタ領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ エミッタ電極
１３ コレクタ電極
１１０ ＩＧＢＴ

Claims (11)

1. 第１導電型の半導体層と、
   前記半導体層のおもて面に設けられた第２導電型の第１半導体層と、
   前記第１半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第２半導体層と、
   前記第２半導体層の表面全体にわたって、前記第１半導体層よりも高く、かつ前記第２半導体層よりも低い不純物濃度で設けられた第２導電型の第３半導体層と、
   前記第３半導体層の表面層に選択的に設けられ、深さ方向に前記第３半導体層を挟んで前記第２半導体層に対向する第１導電型の第１半導体領域と、
   前記第１半導体領域の表面層に選択的に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域に接する入力電極と、
   前記第１半導体領域の、前記第２半導体領域と前記第３半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
   前記半導体層の裏面に接する出力電極と、
   を備えることを特徴とする半導体装置。
2. 第１導電型の半導体層と、
   前記半導体層のおもて面に設けられた第２導電型の第１半導体層と、
   前記第１半導体層の表面層に選択的に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第２半導体層と、
   前記第１半導体層および前記第２半導体層の表面に、前記第１半導体層および前記第２半導体層の表面にわたって、前記第１半導体層よりも高く、かつ前記第２半導体層よりも低い不純物濃度で設けられた第２導電型の第３半導体層と、
   前記第３半導体層の表面層の、前記第２半導体層に対応する部分に設けられ、深さ方向に前記第３半導体層を挟んで前記第２半導体層に対向する第１導電型の第１半導体領域と、
   前記第１半導体領域の表面層に選択的に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域に接する入力電極と、
   前記第１半導体領域の、前記第２半導体領域と前記第３半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
   前記半導体層の裏面に接する出力電極と、
   を備えることを特徴とする半導体装置。
3. 第１導電型の半導体層と、
   前記半導体層のおもて面に設けられた第２導電型の第１半導体層と、
   前記第１半導体層の表面層に選択的に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第４半導体層と、
   前記第１半導体層および前記第４半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高く、かつ前記第４半導体層よりも不純物濃度が低い第２導電型の第２半導体層と、
   前記第２半導体層の表面層の、前記第４半導体層に対応する位置に設けられた、前記第２半導体層よりも不純物濃度が低い第２導電型の第３半導体層と、
   前記第３半導体層の表面層に設けられた第１導電型の第１半導体領域と、
   前記第１半導体領域の表面層に選択的に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域に接する入力電極と、
   前記第１半導体領域の、前記第２半導体領域と前記第３半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
   前記半導体層の裏面に接する出力電極と、
   を備えることを特徴とする半導体装置。
4. 第１導電型の半導体層と、
   前記半導体層のおもて面に設けられた第２導電型の第１半導体層と、
   前記第１半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第２半導体層と、
   前記第２半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高く、かつ前記第２半導体層よりも不純物濃度が低い第２導電型の第３半導体層と、
   前記第３半導体層の表面層に設けられ、深さ方向に前記第３半導体層を挟んで前記第２半導体層に対向する第１導電型の第１半導体領域と、
   前記第１半導体領域、前記第３半導体層および前記第２半導体層を貫通し前記第１半導体層に達するトレンチと、
   前記トレンチの内部に絶縁膜を介して埋め込まれた制御電極と、
   前記第１半導体領域の表面層に選択的に設けられ、前記トレンチの側壁に設けられた前記絶縁膜に接する第２導電型の第２半導体領域と、
   前記第２半導体領域に接する入力電極と、
   前記半導体層の裏面に接する出力電極と、
   を備えることを特徴とする半導体装置。
5. 第１導電型の半導体層と、
   前記半導体層のおもて面に設けられた第２導電型の第１半導体層と、
   前記第１半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度が高い第２導電型の第２半導体層と、
   前記第２半導体層の表面に設けられた、前記第２半導体層よりも不純物濃度が低い第２導電型の第３半導体層と、
   前記第３半導体層の表面層に設けられた第１導電型の第１半導体領域と、
   前記第１半導体領域を貫通し前記第３半導体層に達するトレンチと、
   前記トレンチの内部に絶縁膜を介して埋め込まれた制御電極と、
   前記第１半導体領域の表面層に選択的に設けられ、前記トレンチの側壁に設けられた前記絶縁膜に接する第２導電型の第２半導体領域と、
   前記第２半導体領域に接する入力電極と、
   前記半導体層の裏面に接する出力電極と、
   を備えることを特徴とする半導体装置。
6. 前記第３半導体層は、前記第１半導体層よりも不純物濃度が高いことを特徴とする請求項３または５に記載の半導体装置。
7. 前記第３半導体層は、前記第１半導体領域よりも不純物濃度が低いことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記第２半導体層は、前記第１半導体領域よりも不純物濃度が低いことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
9. 前記第２半導体層は、前記半導体装置の耐圧よりも小さい印加電圧で空乏化する不純物濃度および厚さを有することを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
10. シリコンよりもバンドギャップの広い半導体材料でできていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
11. 絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。

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