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TW201606857A - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

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TW201606857A
TW201606857A TW104106545A TW104106545A TW201606857A TW 201606857 A TW201606857 A TW 201606857A TW 104106545 A TW104106545 A TW 104106545A TW 104106545 A TW104106545 A TW 104106545A TW 201606857 A TW201606857 A TW 201606857A
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TW
Taiwan
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semiconductor layer
type
trench
region
conductivity type
Prior art date
Application number
TW104106545A
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English (en)
Inventor
Yasuto Sumi
Hiroaki Yamashita
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
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    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
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Abstract

實施形態之半導體裝置之製造方法係於第1導電型之第1半導體層形成第1溝槽，於第1溝槽內藉由磊晶成長法而形成第2導電型之第2半導體層，於第2半導體層形成較第1溝槽淺之第2溝槽，於第2溝槽內藉由磊晶成長法而形成第2導電型之第3半導體層，於第3半導體層上形成閘極絕緣膜，於閘極絕緣膜上形成閘極電極，且於第3半導體層形成第1導電型之第1半導體區域。

Description

半導體裝置之製造方法 [相關申請案]
本申請案係以日本專利特願2014-161844號(申請日：2014年8月7日)為基礎申請案並享受其優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
本發明之實施形態係關於一種半導體裝置之製造方法。
作為同時實現高耐壓與低導通電阻之半導體裝置，有具備於n型(或p型)之半導體層埋設p型(或n型)之半導體層，將n型區域與p型區域交替排列而成之超結(Super Junction)構造(以下亦稱「SJ構造」)的縱型MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)。於SJ構造中，藉由使n型區域中包含之n型雜質量與p型區域中包含之p型雜質量相等，而擬似地形成非摻雜區域從而實現高耐壓。同時，藉由使電流流入高雜質濃度區域而可實現低導通電阻。
於形成SJ構造後，藉由雜質之離子注入與熱處理而形成MOSFET之基極區域或源極區域。此時之熱處理亦會使SJ構造之n型區域及p型區域之雜質熱擴散。因此，有SJ構造之雜質分佈變化，而耐壓不穩定之虞。
本發明之實施形態提供一種可實現具有超結構造之半導體裝置 之耐壓控制性之提昇的半導體裝置之製造方法。
實施形態之半導體裝置之製造方法係於第1導電型之第1半導體層形成第1溝槽，於上述第1溝槽內藉由磊晶成長法而形成第2導電型之第2半導體層，於上述第2半導體層形成較第1溝槽淺之第2溝槽，於上述第2溝槽內藉由磊晶成長法而形成第2導電型之第3半導體層，於上述第3半導體層上形成閘極絕緣膜，於上述閘極絕緣膜上形成閘極電極，且於上述第3半導體層形成第1導電型之第1半導體區域。
10‧‧‧基板
12‧‧‧漂移區域
14‧‧‧第1溝槽
16‧‧‧p型區域
20‧‧‧基極區域
22‧‧‧源極區域
24‧‧‧基極接觸區域
30‧‧‧閘極絕緣膜
32‧‧‧閘極電極
34‧‧‧層間絕緣膜
36‧‧‧源極電極
38‧‧‧汲極電極
40‧‧‧掩膜材料
42‧‧‧掩膜材料
48‧‧‧通道區域
50‧‧‧通道區域
100‧‧‧半導體裝置(MOSFET)
200‧‧‧半導體裝置(MOSFET)
300‧‧‧半導體裝置(MOSFET)
400‧‧‧半導體裝置(MOSFET)
θ‧‧‧傾斜角
圖1係藉由第1實施形態之半導體裝置之製造方法而製造之半導體裝置的模式剖視圖。
圖2係於第1實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。
圖3係於第1實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。
圖4係於第1實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模
圖5係於第1實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。
圖6係於第1實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。
圖7係藉由第2實施形態之半導體裝置之製造方法而製造之半導體裝置的模式剖視圖。
圖8係藉由第3實施形態之半導體裝置之製造方法而製造之半導體裝置的模式剖視圖。
圖9係藉由第4實施形態之半導體裝置之製造方法而製造之半導體裝置的模式剖視圖。
以下，參照圖式並對本發明之實施形態進行說明。再者，於以下之說明中，對同一構件等標註同一符號，對已經說明過一次之構件等適當省略其說明。
本說明書中，n+型、n型、n-型之表述意為n型之雜質濃度依序變低。同樣地，p+型、p型、p-型之表述意為p型之雜質濃度依序變低。
(第1實施形態)
本實施形態之半導體裝置之製造方法具備如下步驟：於第1導電型之第1半導體層形成第1溝槽；於第1溝槽內藉由磊晶成長法而形成第2導電型之第2半導體層；於第2半導體層形成較第1溝槽淺之第2溝槽；於第2溝槽內藉由磊晶成長法而形成第2導電型之第3半導體層；於第3半導體層上形成閘極絕緣膜；於閘極絕緣膜上形成閘極電極；及於第3半導體層形成第1導電型之第1半導體區域。
圖1係藉由本實施形態之半導體裝置之製造方法而製造之半導體裝置的模式剖視圖。本實施形態之半導體裝置100係具備超結構造之縱型MOSFET。以下，以第1導電型為n型、且第2導電型為p型之情形為例進行說明。
本實施形態之半導體裝置(MOSFET)100於n+型之基板10上，具備n型之漂移區域(第1半導體層)12。基板10及漂移區域12例如為含有n型雜質之單晶矽。漂移區域12之n型雜質濃度低於基板10之n型雜質濃度。n型雜質例如為磷(P)或砷(As)。
n+型之基板10作為MOSFET100之汲極區域而發揮功能。
於漂移區域12內之複數個第1溝槽14內，設置有p型區域(第2半導體層)16。p型區域16例如為含有p型雜質之單晶矽。p型雜質例如為硼(B)。
於本實施形態之半導體裝置100中，複數個p型區域16係與n型之 漂移區域12交替並排配置，而形成SJ構造。p型區域16係所謂p型柱區域，漂移區域12係所謂n型柱區域。
藉由交替配置之p型區域16與n型之漂移區域12，而擬似地形成接近非摻雜之區域。因此，可實現高耐壓。
於p型區域16之上部，與p型區域16相接地設置有p型之基極區域(第3半導體層)20。基極區域20係設置於第2溝槽18內。又，於p型之基極區域20之表面，設置有複數個n+型之源極區域(第1半導體區域)22。例如，源極區域22於基極區域20之表面設置有2個。進而，於位於相鄰之源極區域22之間之基極區域20之表面，設置有p+型之基極接觸區域24。
源極區域22之n型雜質濃度高於漂移區域12之n型雜質濃度。又，基極接觸區域24之p型雜質濃度高於p型區域14、基極區域20之p型雜質濃度。
在夾於漂移區域12及源極區域22之基極區域20上，設置有閘極絕緣膜30。又，於閘極絕緣膜30上，設置有閘極電極32。於閘極電極32上，設置有層間絕緣膜34。
閘極絕緣膜30例如為氧化矽膜。閘極電極32例如為含有n型雜質之多晶矽。又，層間絕緣膜34例如為氧化矽膜。
閘極絕緣膜30正下方之基極區域20作為MOSFET100之通道區域而發揮功能。
於源極區域22及基極接觸區域24上，設置有源極電極36。源極電極36例如為包含鋁(Al)之金屬。
於n型之基板10之漂移區域12之相反側之表面，設置有汲極電極38。汲極電極38例如為包含鋁(Al)之金屬。
於MOSFET100中，較理想為p型之基極區域(第3半導體層)20之p型雜質濃度低於p型區域16之p型雜質濃度。尤其，當第2溝槽18之寬 度寬於第1溝槽之寬度14，且基極區域20之寬度寬於p型區域16時，若p型雜質濃度相同，則有基極區域20之p型雜質、與基極區域20間之漂移區域12之n型雜質的電荷平衡崩潰，而產生耐壓劣化之虞。又，於藉由用於閾值調整之離子注入進行MOSFET100之閾值調整的情形時，自閾值之控制性之觀點而言亦較理想為基極區域20之p型雜質濃度較低。
接著，對本實施形態之半導體裝置之製造方法進行說明。圖2~6係於本實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。
於含有n型雜質之單晶矽之n+型之基板10之表面，藉由磊晶成長法，而形成含有n型雜質之單晶矽之n型之漂移區域(第1半導體層)12。
接著，於漂移區域12之表面，形成例如氧化矽膜之掩膜材料40。掩膜材料40例如係藉由利用CVD(Chemical Vapor Deposition，化學氣相沈積)之膜堆積、微影法及RIE(Reactive Ion Etching，反應性離子蝕刻)而形成。
接著，以掩膜材料40為掩膜，對漂移區域12進行蝕刻，而形成第1溝槽14(圖2)。蝕刻例如係藉由RIE進行。
接著，例如藉由濕式蝕刻而剝離掩膜材料40。然後，於第1溝槽14內藉由磊晶成長法，形成含有p型雜質之p型區域(第2半導體層)16。p型區域16例如為含有p型雜質之單晶矽。於形成p型區域16後，以使漂移區域12露出之方式，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)而對p型區域16之表面進行研磨(圖3)。
接著，以掩膜材料42為掩膜，對包含p型區域(第2半導體層)16之區域進行蝕刻，形成較第1溝槽14深度淺之第2溝槽18(圖4)。蝕刻例如係藉由RIE進行。第2溝槽18之深度例如為2μm以上4μm以下。
自對加工時之對位偏移之裕度較大之觀點而言，較理想為使第2溝槽18之寬度寬於第1溝槽14之寬度。
又，較理想為第2溝槽18之側面相對於漂移區域(第1半導體層)12之膜厚度方向的傾斜角(圖4中之θ)大於第1溝槽14之側面相對於漂移區域(第1半導體層)12之膜厚度方向的傾斜角。藉由使第2溝槽18之傾斜角較大，而例如緩和第2溝槽18之底面之角部之電場集中，從而提昇MOSFET100之耐壓。第2溝槽18之側面相對於漂移區域(第1半導體層)12之膜厚度方向的傾斜角(圖4中之θ)較理想為5度以上15度以下。
接著，例如藉由濕式蝕刻而剝離掩膜材料42。然後，於第2溝槽18內藉由磊晶成長法而形成含有p型雜質之p型之基極區域(第3半導體層)20。基極區域20例如為含有p型雜質之單晶矽。於形成基極區域20後，以使漂移區域12露出之方式，對基極區域20之表面藉由CMP進行研磨(圖5)。較理想為p型之基極區域(第3半導體層)20之p型雜質濃度低於p型區域16之p型雜質濃度。
接著，例如藉由熱氧化而形成閘極絕緣膜30。其後，藉由公知之製造方法，於閘極絕緣膜30上，形成閘極電極32。
接著，例如藉由雜質之離子注入與活化之退火，而於基極區域20形成較基極區域20深度淺之n+型之源極區域(第1半導體區域)22。又，例如，藉由雜質之離子注入與活化之退火，而於基極區域20形成較基極區域20深度淺之p+型之基極接觸區域24(圖6)。
其後，藉由公知之製造方法，而形成層間絕緣膜34、源極電極36、及汲極電極38，藉此形成圖1所示之MOSFET100。
接著，對本實施形態之半導體裝置之製造方法之作用、效果進行說明。
SJ構造係藉由將n型區域與p型區域交替配置，並使n型區域中包含之n型雜質量與p型區域中包含之p型雜質量相等，而擬似地形成非 摻雜區域從而實現高耐壓。同時，藉由使電流流入高雜質濃度區域而可實現低導通電阻。
於形成SJ構造後，若施加高溫或長時間之熱處理，則n型區域中之n型雜質、p型區域中之p型雜質會因該熱處理而熱擴散，導致雜質分佈變動。分佈變動之結果為，有耐壓劣化、或耐壓之控制性降低之虞。又，有導通電阻增加，或導通電阻之控制性降低之虞。
於藉由離子注入與退火而形成MOSFET之基極區域的情形時，由於基極區域之深度比源極區域等深，因此必需相對高溫或長時間之熱處理。因此，用以形成基極區域之熱處理中之雜質分佈之變動變大。
於本實施形態之MOSFET100之製造方法中，藉由第2溝槽18之形成、與利用磊晶成長之埋設而形成p型之基極區域20。因此，抑制形成SJ構造之n型雜質、p型雜質之熱擴散。因此，抑制耐壓之劣化，而提昇耐壓控制性。又，抑制導通電阻之增加，而提昇導通電阻控制性。
進而，由於並非藉由離子注入而藉由磊晶成長形成p型之基極區域20，因此使p型之基極區域20中之結晶缺陷減少。因此，可實現漏電流減少之MOSFET。
(第2實施形態)
本實施形態之半導體裝置之製造方法除將第2溝槽設為U字形狀以外，與第1實施形態相同。因此，對於與第1實施形態重複之內容省略記述。
圖7係藉由本實施形態之半導體裝置之製造方法而製造之半導體裝置的模式剖視圖。本實施形態之半導體裝置之製造方法於形成第2溝槽18時，以使溝槽成為U字形狀之方式進行蝕刻。
於本實施形態之MOSFET200之製造方法中，獲得與第1實施形態相同之效果。進而，如圖7所示，藉由將第2溝槽18設為U字形狀，而 可使源極區域22與漂移區域12於深部之距離大於第1實施形態。因此，例如提昇源極區域22與漂移區域12之間之耐壓。
(第3實施形態)
本實施形態之半導體裝置之製造方法除進而具備用於閾值調整之離子注入步驟以外，與第1實施形態相同。因此，對於與第1實施形態重複之內容省略記述。
圖8係藉由本實施形態之半導體裝置之製造方法而製造之半導體裝置的模式剖視圖。本實施形態之MOSFET300於閘極絕緣膜30與基極區域20之間，具備p-型之通道區域(第2半導體區域)48。p-型之通道區域48之p型雜質濃度低於基極區域20之p型雜質濃度。
本實施形態之半導體裝置之製造方法係於第1實施形態之製造方法中，於形成基極區域20後，且形成閘極絕緣膜30前，進而具備用於閾值調整之離子注入步驟。例如，將作為n型雜質之磷(P)或砷(As)離子注入至基極區域20之表面。
自使閾值調整之控制性提昇之觀點而言，較理想為p型之基極區域(第3半導體層)20之p型雜質濃度低於p型區域16之p型雜質濃度。
於本實施形態之MOSFET300之製造方法中，獲得與第1實施形態相同之效果。進而，藉由具備用於閾值調整之離子注入步驟而可與閾值獨立地決定基極區域20之雜質分佈。因此，可實現較第1實施形態特性更優異之半導體裝置。
(第4實施形態)
本實施形態之半導體裝置之製造方法除形成n-型之通道區域以外，與第3實施形態相同。因此，對於與第3實施形態重複之內容省略記述。
圖9係藉由本實施形態之半導體裝置之製造方法而製造之半導體裝置的模式剖視圖。本實施形態之MOSFET400於閘極絕緣膜30與基 極區域20之間，具備n-型之通道區域(第2半導體區域)50。
本實施形態之半導體裝置之製造方法係於第1實施形態之製造方法中，於形成基極區域20後，且形成閘極絕緣膜30前，進而具備用於閾值調整之離子注入步驟。例如，將作為n型雜質之磷(P)或砷(As)離子注入至基極區域20之表面。
自使閾值調整之控制性提昇之觀點，較理想為p型之基極區域(第3半導體層)20之p型雜質濃度低於p型區域16之p型雜質濃度。
於本實施形態之MOSFET400之製造方法中，獲得與第1實施形態相同之效果。進而，與第3實施形態同樣地，藉由具備用於閾值調整之離子注入步驟而可與閾值獨立地決定基極區域20之雜質分佈。因此，可實現較第1實施形態特性更優異之半導體裝置。
(第5實施形態)
本實施形態之半導體裝置之製造方法係藉由反覆進行n型之半導體層之磊晶成長法、與p型雜質對n型之半導體層之離子注入而形成SJ構造，除此以外與第1實施形態相同。因此，對於與第1實施形態重複之內容省略記述。
於本實施形態之半導體裝置之製造方法中，藉由反覆進行複數次n型之半導體層之磊晶成長法、與p型雜質對n型之半導體層之局部離子注入而形成SJ構造。藉由該方法，而可形成相當於第1實施形態之圖3之構造。其後之步驟與第1實施形態相同。
藉由本實施形態之MOSFET之製造方法，亦與第1實施形態同樣地，抑制MOSFET之耐壓之劣化，而提昇耐壓控制性。又，抑制MOSFET之導通電阻之增加，而提昇導通電阻控制性。
以上，於實施形態中，以第1導電型為n型、且第2導電型為p型之情形為例進行了說明，但亦可為第1導電型為p型、且第2導電型為n型之構成。
又，於實施形態中，以具備SJ構造之MOSFET為例進行了說明，但亦可對具備SJ構造之IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性電晶體)等其他半導體裝置應用本發明。
又，於實施形態中，作為半導體材料以單晶矽為例進行了說明，但對例如鍺、金剛石、砷化鎵等其他金剛石型構造或閃鋅礦型構造之半導體材料亦可應用本發明。又，於其他結晶構造中，亦可應用本發明之實施形態。
對本發明之若干個實施形態進行了說明，但該等實施形態係作為例而提出者，並非意在限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於專利申請範圍所記載之發明及其均等之範圍內。
10‧‧‧基板
12‧‧‧漂移區域
14‧‧‧第1溝槽
16‧‧‧p型區域
18‧‧‧第2構槽
20‧‧‧基極區域
22‧‧‧源極區域
24‧‧‧基極接觸區域
30‧‧‧閘極絕緣膜
32‧‧‧閘極電極
34‧‧‧層間絕緣膜
36‧‧‧源極電極
38‧‧‧汲極電極
100‧‧‧半導體裝置(MOSFET)

Claims (17)

  1. 一種半導體裝置之製造方法，其係於第1導電型之第1半導體層形成第1溝槽；於上述第1溝槽內藉由磊晶成長法而形成第2導電型之第2半導體層；於上述第2半導體層形成較第1溝槽淺之第2溝槽；於上述第2溝槽內藉由磊晶成長法而形成第2導電型之第3半導體層；於上述第3半導體層上形成閘極絕緣膜；於上述閘極絕緣膜上形成閘極電極；且於上述第3半導體層形成第1導電型之第1半導體區域。
  2. 如請求項1之方法，其中上述第1半導體區域淺於上述第3半導體層。
  3. 如請求項1之方法，其中上述第3半導體層之第2導電型之雜質濃度低於上述第2半導體層之第2導電型之雜質濃度。
  4. 如請求項1之方法，其中上述第2溝槽之寬度寬於上述第1溝槽之寬度。
  5. 如請求項1之方法，其中於形成上述第2溝槽前，進而對上述第2半導體層進行研磨。
  6. 如請求項1之方法，其中上述第2溝槽之側面之相對於上述第1半導體層之膜厚度方向的傾斜角大於上述第1溝槽之側面之相對於上述第1半導體層之膜厚度方向的傾斜角。
  7. 如請求項1之方法，其中上述第2溝槽為U字形狀。
  8. 如請求項1之方法，其中於形成上述第3半導體層後，且形成上述閘極絕緣膜前，進而對上述第3半導體層，離子注入第1導電 型之雜質，而形成第2半導體區域。
  9. 如請求項8之方法，其中上述第2半導體區域為第1導電型。
  10. 如請求項1之方法，其中上述第1半導體層、上述第2半導體層、及上述第3半導體層為單晶矽。
  11. 一種半導體裝置之製造方法，其係形成第1導電型之第1半導體層與第2導電型之第2半導體層交替配置之構造；於上述第2半導體層形成溝槽；於上述溝槽內藉由磊晶成長法而形成第2導電型之第3半導體層；於上述第3半導體層上形成閘極絕緣膜；於上述閘極絕緣膜上形成閘極電極；且於上述第3半導體層形成第1導電型之半導體區域。
  12. 如請求項11之方法，其中上述第1半導體區域淺於上述第3半導體層。
  13. 如請求項11之方法，其中上述第3半導體層之第2導電型之雜質濃度低於上述第2半導體層之第2導電型之雜質濃度。
  14. 如請求項11之方法，其中上述溝槽為U字形狀。
  15. 如請求項11之方法，其中於形成上述第3半導體層後，且形成上述閘極絕緣膜前，進而對上述第3半導體層，離子注入第1導電型之雜質，而形成第2半導體區域。
  16. 如請求項15之方法，其中上述第2半導體區域為第1導電型。
  17. 如請求項11之方法，其中上述第1半導體層、上述第2半導體層、及上述第3半導體層為單晶矽。
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